KR102231970B1 - 반도체 장치 - Google Patents

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윈본드 일렉트로닉스 코포레이션
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Abstract

[과제] EMI로 인한 노이즈의 발생을 억제할 수 있는 반도체 장치를 제공한다.
[해결수단] 플래시 메모리(100)는, 메모리 셀 어레이(110)와, 내부 클록 신호(InCLK)를 발생하는 클록 발생기(200)와, 내부 클록 신호(InCLK)를 이용하여, 메모리 셀 어레이(110)의 선택 메모리 셀로부터 데이터를 독출하는 독출 수단과, 외부로부터 공급되는 외부 클록 신호(ExCLK)를 이용하여, 독출된 데이터를 출력하는 입출력 회로(120)와, 내부 클록 신호(InCLK)와 외부 클록 신호(ExCLK)와의 상승 엣지가 오버랩 하는 기간을 검출하는 오버랩 검출부(330)와, 검출된 오버랩 하는 기간에 응답하여, 내부 클록 신호(InCLK)의 타이밍을 제어하는 클록 제어부(210)를 가진다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, NAND형이나 NOR형 플래시 메모리 등의 반도체 장치에 관한 것으로, 특히, EMI로 인한 노이즈의 억제에 관한 것이다.
NAND형 플래시 메모리에는, 외부로부터의 커맨드에 응답하여 복수의 페이지를 연속으로 독출하는 연속 독출 기능(버스트 독출(Burst Read) 기능)이 탑재되어 있다. 페이지 버퍼/센스 회로는, 예를 들면, 2개의 데이터 레지스터를 포함하고, 연속 독출 동작이 실시될 때, 일방(一方)의 데이터 레지스터에 어레이(Array)로부터 독출된 데이터를 보유(保持)하는 동안에, 타방(他方)의 데이터 레지스터에 보유된 데이터의 출력을 가능하게 하고 있다(예를 들면, 특허문헌 1).
[특허문헌 1] 일본 특허 5323170호 공보
도 1에, 온칩(On-chip) ECC 기능을 탑재한 NAND형 플래시 메모리의 개략 구성을 도시한다. 플래시 메모리는, NAND 스트링을 포함하는 메모리 셀 어레이(10)와, 페이지 버퍼/센스 회로(20)와, 데이터 전송 회로(30, 32)와, ECC 회로(40)와, 입출력 회로(50)를 포함한다. 페이지 버퍼/센스 회로(20)는, 독출 데이터나 프로그램 해야 할 입력 데이터를 보유하는 2개의 래치(L1, L2)(1개의 래치는, 예를 들면, 4 KB)를 포함하고, 래치(L1, L2)는, 각각 제1 캐시(C0)와 제2 캐시(C1)(1개의 캐시는, 예를 들면, 2 KB)를 포함한다.
도 2에, 복수 페이지의 연속 독출을 실시할 때의 타이밍 차트를 나타낸다. 최초에, 페이지 0의 어레이 독출이 실시되고, 페이지 0의 데이터가 래치(L1)의 제1 캐시(C0) 및 제2 캐시(C1)에 보유된다(P0C0, P0C1). 연속 독출에서는, 행 어드레스 카운터가 자동적으로 인크리먼트 되어, 다음 페이지 1의 독출이 실시된다. 래치(L1)의 제1 캐시(C0)의 데이터가 래치(L2)의 제1 캐시(C0)에 전송되고, 또한 병행해서 제1 캐시(C0)의 데이터가 ECC 회로(40)에 전송된다. ECC 회로(40)에서, ECC 디코드의 연산이 실시되고, 오류가 검출된 경우에는, 래치(L2)의 제1 캐시(C0)의 데이터가 정정된다.
다음으로, 래치(L2)의 제1 캐시(C0)의 데이터가 입출력 회로(50)로 전송되고, 입출력 회로(50)에 보유된 데이터는, 외부로부터 공급되는 외부 클록 신호(ExCLK)에 동기하여 출력된다. 이 기간 중에, 래치(L1)의 제2 캐시(C1)의 데이터가 래치(L2)에 전송되고, 래치(L2)에 전송된 제2 캐시(C1)의 데이터가 ECC 회로(40)에 전송되어, 거기서 ECC 디코드의 연산이 실시되고, 오류가 검출된 경우에는 제2 캐시(C1)의 데이터가 정정된다. 게다가 이 기간 중에, 래치(L1)의 제2 캐시(C1)의 데이터가 래치(L2)에 전송되자 마자, 메모리 셀 어레이의 페이지 1의 독출이 실시되고, 페이지 1의 데이터가 래치(L1)에 전송된다(P1C0, P1C1).
다음으로, 래치(L2)의 제2 캐시(C1)의 데이터가 입출력 회로(50)에 전송되고, 입출력 회로(50)에 보유된 데이터는, 외부 클록 신호(ExCLK)에 동기하여 출력된다. 이 기간 중에, 래치(L1)의 제1 캐시(C0)의 데이터가 래치(L2)에 전송되고, 래치(L2)에 전송된 제1 캐시(C0)의 데이터가 ECC 회로(40)에 전송되어, 거기서 ECC 디코드의 연산이 실시되고, 오류가 검출된 경우에는 제1 캐시(C0)의 데이터가 정정된다.
이와 같이 해서, 2단의 래치(L1, L2)를 이용해, 제1 캐시(C0)의 데이터를 출력하는 동안에 제2 캐시(C1)의 ECC 처리를 실시하고, 제2 캐시(C1)의 데이터를 출력하는 동안에 제1 캐시(C0)의 ECC 처리를 실시함으로써, 페이지의 연속 독출의 고속화를 도모하고 있다.
연속 독출의 고속화를 도모할 수 있는 한편으로, 플래시 메모리에는, 외부 클록 신호(ExCLK)와, 내부의 클록 발생기에서 발생되는 내부 클록 신호(InCLK)와의 전자 간섭(EMI)으로 인한 노이즈의 발생이 염려된다. 내부 클록 신호(InCLK)는, 외부 클록 신호(ExCLK)와 주파수가 달라서, 비동기이지만, 어느 동작의 타이밍 또는 기간에서 양자의 클록 신호가 오버랩(Overlap) 하면, 큰 피크 전류가 흐르고, 이에 따라 무시할 수 없는 노이즈가 발생할 우려가 있다.
예를 들면, 입출력 회로(50)에는, 약 200 MHz의 외부 클록 신호(ExCLK)가 공급되고, 입출력 회로(50)는, 외부 클록 신호(ExCLK)에 동기해 데이터를 출력한다. 입출력 회로(50)는, 예를 들면, m개의 플립플롭을 접속한 패러럴/시리얼 변환 회로를 포함하고, 외부 클록 신호(ExCLK)의 상승 엣지에 응답하여 m비트의 데이터를 병렬로 입력하고, 이를 시리얼 데이터로 변환해, 외부로 출력한다.
연속 독출에서는, 입출력 회로(50)의 동작 중에, 래치(L1, L2)로의 데이터의 취입(取入)이 실시된다. 즉, 메모리 셀 어레이로부터의 페이지의 독출, 독출한 데이터의 전송, 패스 전압이나 프리차지 전압을 생성하기 위한 차지 펌프 회로의 구동 등의 내부 동작이 병행해서 실시된다. 스테이트 머신(State machine)이나 마이크로 컨트롤러, 차지 펌프 회로 등은, 내장(內藏)된 클록 발생기에서 발생된다. 예를 들면, 40 MHz의 내부 클록 신호(InCLK)의 상승 엣지에 응답하여 내부 동작을 제어하거나 혹은 실행한다.
외부 클록 신호(ExCLK)의 상승 엣지와 내부 클록 신호(InCLK)의 상승 엣지가 시간적으로 오버랩 또는 접근했을 때, 클록에 동기한 동작에 의해 큰 피크 전류가 발생해, EMI로 인한 노이즈가 생긴다. EMI로 인한 노이즈가 최대화되는 상황으로서, 입출력 회로(50)에 보유된 데이터가 외부 클록 신호(ExCLK)에 응답해 연속적으로 출력되고, 다른 한편, 선택 페이지의 독출이나 독출 데이터의 전송이 내부 클록 신호(InCLK)에 응답하여 실시될 때, 비선택 워드라인이 패스 전압으로 승압되었을 때, 혹은 비트라인에 프리차지 전압이 인가되었을 때 등이다. EMI로 인한 노이즈는, 연속 독출 동작을 불안정하게 하고 오동작을 일으킬 우려가 있어, 성능이나 신뢰성의 열화로 이어진다.
본 발명은, 이러한 종래의 과제를 해결하는 것으로서, EMI로 인한 노이즈의 발생을 억제할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는, 복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 내부 클록 신호를 생성하는 생성 수단과, 상기 내부 클록 신호를 이용하여, 상기 메모리 셀 어레이의 선택 메모리 셀로부터 데이터를 독출하는 독출 수단과, 외부로부터 공급되는 외부 클록 신호를 이용하여, 상기 독출 수단에 의해 독출된 데이터를 출력 가능한 출력 수단과, 상기 내부 클록 신호와 상기 외부 클록 신호가 오버랩 하는 기간을 검출하는 검출 수단과, 상기 검출 수단에 의해 검출된 오버랩 하는 기간에 응답하여, 상기 생성 수단에 의한 내부 클록 신호의 생성 타이밍을 제어하는 클록 제어 수단을 가진다.
어느 실시 양태에서는, 상기 클록 제어 수단은, 오버랩 하는 기간에 응답하여, 상기 내부 클록 신호의 주파수를 시프트 시킨다. 어느 실시 양태에서는, 상기 클록 제어 수단은, 오버랩 하는 기간에 응답하여, 상기 내부 클록 신호의 위상을 시프트 시킨다. 어느 실시 양태에서는, 상기 검출 수단은, 상기 내부 클록 신호의 상승 엣지를 검출하는 제1 검출 회로와, 상기 외부 클록 신호의 상승 엣지를 검출하는 제2 검출 회로와, 제1 검출 회로의 검출 결과 및 제2 검출 회로의 검출 결과에 근거해, 내부 클록 신호의 상승 엣지와 외부 클록 신호의 상승 엣지가 오버랩 하는 기간을 검출하는 제3 검출 회로를 포함한다. 어느 실시 양태에서는, 상기 클록 제어 수단은, 복수의 선택 페이지의 데이터를 연속적으로 독출하는 동작 중에 인에이블(enable) 된다. 어느 실시 양태에서는, 상기 클록 제어 수단은, 상기 출력 수단이 데이터를 출력하고 있는 기간에, 미리 결정된 특정의 동작을 실행할 때에 인에이블 된다. 어느 실시 양태에서는, 상기 클록 제어 수단은, 검출된 오버랩 하는 기간 중, 상기 생성 수단에 공급되는 동작 전압을 저하시킨다. 어느 실시 양태에서는, 상기 클록 제어 수단은, 검출된 오버랩 하는 기간 중, 상기 내부 클록 신호의 상승 엣지를 억제한다. 어느 실시 양태에서는, 상기 독출 수단은, 상기 메모리 셀 어레이의 선택 페이지로부터 독출된 데이터를 수취(受取)하는 제1 보유 회로와, 제1 보유 회로에 보유(保持)된 데이터를 수취하는 제2 보유 회로를 포함하고, 상기 독출 수단은, 제1 보유 회로에 다음 선택 페이지의 독출 데이터를 보유시키는 동안에, 제2 보유 회로에 보유된 이전 선택 페이지의 독출 데이터를 상기 출력 수단에 전송시킨다.
본 발명에 의하면, 외부 클록 신호와 내부 클록 신호가 오버랩 하는 기간에 응답하여, 내부 클록 신호의 타이밍을 제어하도록 한 것에 의해, 내부 클록 신호에 따른 EMI 노이즈와, 외부 클록 신호에 따른 EMI 노이즈가 가산(加算)되는 것을 방지할 수 있다. 그 결과, 반도체 장치의 성능이나 신뢰성의 열화를 방지할 수 있다.
[도 1] 종래의 NAND형 플래시 메모리의 개략 구성을 도시한 도면이다.
[도 2] 종래의 NAND형 플래시 메모리에서 연속 독출을 실시할 때의 동작을 설명하는 타이밍 차트이다.
[도 3] 본 발명의 실시예에 따른 NAND형 플래시 메모리의 구성을 도시한 블록도이다.
[도 4] NAND형 플래시 메모리의 동작 시에 인가되는 바이어스 전압의 일례를 나타낸 테이블이다.
[도 5] 본 발명의 실시예에 따른 클록 제어부의 구성을 도시한 도면이다.
[도 6] 도 6(A)는, 본 발명의 실시예에 따른 외부 클록 엣지 검출부의 구성을 도시하고, 도 6(B)는, 본 발명의 실시예에 따른 내부 클록 엣지 검출부의 구성을 도시한다.
[도 7] 본 발명의 실시예에 따른 오버랩 검출부의 구성을 도시한 도면이다.
[도 8] 본 발명의 실시예에 따른 클록 제어부의 동작을 설명하기 위한 타이밍 차트이다.
[도 9] 본 발명의 실시예에 따른 클록 제어부의 제1 타이밍 제어 방법을 설명하는 도면이다.
[도 10] 본 발명의 실시예에 따른 클록 제어부의 제2 타이밍 제어 방법을 설명하는 도면이다.
[도 11] 본 발명의 다른 실시예에 따른 클록 제어부의 동작을 설명하기 위한 타이밍 차트이다.
[실시예]
도 3은, 본 발명의 실시예에 따른 NAND형 플래시 메모리의 구성을 도시한 도면이다. 본 실시예에 따른 플래시 메모리(100)는, 복수의 메모리 셀이 행렬상(Matrix shape)으로 배열된 메모리 셀 어레이(110)와, 외부 입출력 단자에 접속되고, 또한 외부 클록 신호(ExCLK)에 응답하여 독출 데이터를 외부에 출력하거나, 외부로부터 입력되는 데이터를 취입하는 입출력 회로(120)와, 프로그램 해야 할 데이터나 독출된 데이터의 오류 검출ㆍ정정을 실시하는 ECC 회로(130)와, 입출력 회로(120)를 통해 어드레스 데이터를 수취하는 어드레스 레지스터(140)와, 입출력 회로(120)를 통해 수취한 커맨드 데이터나 단자에 인가된 제어 신호에 근거해 각부(各部)를 제어하는 컨트롤러(150)와, 어드레스 레지스터(140)로부터 행 어드레스 정보(Ax)를 수취해, 행 어드레스 정보(Ax)를 디코드 하고, 디코드 결과에 근거해 블록의 선택이나 워드라인의 선택 등을 실시하는 워드라인 선택 회로(160)와, 워드라인 선택 회로(160)에 의해 선택된 페이지로부터 독출된 데이터를 보유하거나, 선택된 페이지로 프로그램 할 데이터를 보유하는 페이지 버퍼/센스 회로(170)와, 어드레스 레지스터(140)로부터 열 어드레스 정보(Ay)를 수취해, 열 어드레스 정보(Ay)를 디코드 하고, 상기 디코드 결과에 근거해 페이지 버퍼/센스 회로(170) 내의 열(列)의 선택 등을 실시하는 열 선택 회로(180)와, 데이터의 독출, 프로그램 및 소거 등을 위해 필요한 다양한 전압(쓰기 전압(Vpgm), 패스 전압(Vpass), 독출 패스 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부 전압 발생 회로(190)와, 내부 클록 신호(InCLK)를 발생하는 클록 발생기(200)와, 클록 발생기(200)를 제어하는 클록 제어부(210)를 포함해 구성된다.
메모리 셀 어레이(110)은, 열 방향에 배치된 m개의 메모리 블록(BLK(0), BLK(1), …, BLK(m-1))을 가진다. 1개의 메모리 블록에는, 복수의 메모리 셀을 직렬로 접속한 NAND 스트링이 복수 형성된다. NAND 스트링은, 기판 표면 상에 2차원적으로 형성되어도 무방하고, 기판 표면 상에 3차원적으로 형성되어도 무방하다. 또한, 메모리 셀은, 1비트(2값 데이터)를 기억하는 SLC 타입이어도 무방하고, 다 비트를 기억하는 MLC 타입이어도 무방하다. 하나의 NAND 스트링은, 복수의 메모리 셀(예를 들면, 64개)과, 비트라인측 선택 트랜지스터와, 소스라인측 선택 트랜지스터를 직렬로 접속하여 구성된다. 비트라인측 선택 트랜지스터의 드레인은, 대응하는 1개의 비트라인(BL)에 접속되고, 소스라인측 선택 트랜지스터의 소스는, 공통의 소스라인(SL)에 접속된다.
도 4는, 플래시 메모리의 각 동작 시에 인가되는 바이어스 전압의 일례를 나타낸 테이블이다. 독출 동작에서는, 비트라인에 임의의 정(正)의 전압을 인가하고, 선택된 워드라인에 임의의 전압(예를 들면, 0 V)을 인가하고, 비선택 워드라인에 패스 전압(Vpass)(예를 들면, 4.5 V)을 인가하고, 선택 게이트라인(SGD, SGS)에 정(正)의 전압(예를 들면, 4.5 V)을 인가하고, NAND 스트링의 비트라인측 선택 트랜지스터, 소스라인측 선택 트랜지스터를 온(On) 하고, 공통 소스라인에 0 V를 인가한다. 프로그램(쓰기) 동작에서는, 선택된 워드라인에 고전압의 프로그램 전압(Vpgm)(15~20 V)을 인가하고, 비선택의 워드라인에 중간 전위(예를 들면, 10 V)를 인가하고, 비트라인측 선택 트랜지스터를 온 시키고, 소스라인측 선택 트랜지스터를 오프 시켜서, 「0」 또는 「1」의 데이터에 따른 전위를 비트라인에 공급한다. 소거 동작에서는, 블록 내의 선택된 워드라인에 0 V를 인가하고, P웰에 고전압(예를 들면, 20 V)을 인가하여, 플로팅 게이트의 전자를 기판으로 끌어냄으로써, 블록 단위로 데이터를 소거한다.
페이지 버퍼/센스 회로(170)는, 예를 들면, 도 1에 도시한 것처럼 래치(L1, L2)를 포함하고, 래치(L1, L2)는, 각각이 독립적으로 동작 가능한 제1 캐시(C0)와 제2 캐시(C1)를 포함하여 구성된다. 컨트롤러(150)는, 입출력 회로(120)를 통해 연속 독출 동작의 커맨드를 수취하면, 개시 어드레스로부터 종료 어드레스까지의 복수의 페이지의 연속 독출 동작을 제어한다. 연속 독출 동작이 실시될 때, 2단의 파이프라인 처리에 의해, 일방의 래치에서 데이터를 출력하는 동안에 타방의 래치에서 메모리 셀 어레이로부터 독출된 데이터를 수취하는 동작 등을 실시한다.
또한, 연속 독출 동작에서는, 입출력 회로(120)는, 외부로부터 공급되는 외부 클록 신호(ExCLK)에 응답하여, 독출한 데이터를 외부에 출력한다. 그 동안, 컨트롤러(150)는, 클록 발생기(200)에서 발생된 내부 클록 신호(InCLK)에 응답하여 각부를 제어하고, 또한, 내부 전압 발생 회로(190)의 차지 펌프 회로는, 임의의 동작 기간, 내부 클록 신호(InCLK)에 응답하여 필요 전압을 생성한다. 클록 제어부(210)는, 연속 독출 동작 중, 외부 클록 신호(ExCLK)와 내부 클록 신호(InCLK)를 감시하고, 양자가 오버랩 할 것 같아지면, 내부 클록 신호(InCLK)의 발생 타이밍을 제어함으로써, 내부 클록 신호(InCLK)와 외부 클록 신호(ExCLK)와의 오버랩을 억제한다.
도 5에, 본 실시예의 클록 제어부(210)의 상세를 도시한다. 클록 제어부(210)는, 외부 클록 신호(ExCLK)의 상승 엣지를 검출하는 외부 클록 엣지 검출부(300)와, 복제 클록 발생기(320)에서 발생된 내부 클록 신호(InCLK)의 상승 엣지를 검출하는 내부 클록 엣지 검출부(310)와, 클록 발생기(200)를 복제한 복제 클록 발생기(320)와, 외부 클록 엣지 검출부(300)의 검출 결과 및 내부 클록 엣지 검출부(310)의 검출 결과에 근거해, 외부 클록 신호(ExCLK)의 상승 엣지와 내부 클록 신호(InCLK)의 상승 엣지가 오버랩 하는 기간을 검출하는 오버랩 검출부(330)와, 오버랩 검출부(330)의 검출 결과와 인에이블 신호(EN)와의 논리곱(Conjunction)을 출력하는 AND 회로(340)와, AND 회로(340)의 출력에 근거해, 클록 발생기(200)에 의한 내부 클록 신호(InCLK)의 발생 타이밍을 제어하는 타이밍 제어부(350)를 가진다.
외부 클록 엣지 검출부(300)는, 예를 들면, 도 6(A)에 도시한 것처럼, AND 회로(302)와, 복수의 인버터(304)를 포함하고, AND 회로(302)의 일방의 입력에는, 외부 클록 신호(ExCLK)가 공급되고, 타방의 입력에는, 복수의 인버터(304)에 의해 외부 클록 신호(ExCLK)를 지연(delay)하고 반전(反轉)한 외부 클록 신호(/ExD＿CLK)가 공급된다. AND 회로(302)는, 외부 클록 신호(ExCLK)의 상승 엣지를 나타내는 검출 신호(ExP＿Edge)를 출력한다. 외부 클록 엣지 검출부(300)의 동작을 도 8에 예시한다. 동 도면에 도시한 것처럼, 복수의 인버터(304)에 의한 지연 시간은, 외부 클록 신호(ExCLK)의 상승 엣지를 나타내는 검출 신호(ExP＿Edge)의 펄스 폭(W1)을 규정한다. 인버터(304)의 지연 시간에 의해, 외부 클록 신호(ExCLK)의 상승 엣지를 포함하는 시간 기간(W1)을 설정하고, 후술하는 내부 클록 신호(InCLK)의 상승 엣지와의 오버랩 기간에 일정한 마진을 주어, 오버랩 하는 타이밍을 사전에 예측한다.
내부 클록 엣지 검출부(310)도 상기와 마찬가지로 구성되고, 도 6(B)에 도시한 것처럼, AND 회로(312)와, 복수의 인버터(314)를 포함하고, AND 회로(312)의 일방의 입력에는, 복제 클록 발생기(320)에서 발생된 내부 클록 신호(InCLK)가 공급되고, 타방의 입력에는, 복수의 인버터(314)에 의해 내부 클록 신호(InCLK)를 지연하고 반전한 내부 클록 신호(/InD＿CLK)가 공급된다. AND 회로(312)는, 내부 클록 신호(InCLK)의 상승 엣지를 나타내는 검출 신호(InP＿Edge)를 출력한다. 내부 클록 엣지 검출부(310)의 동작을 도 8에 예시한다. 동 도면에 도시한 것처럼, 복수의 인버터(314)에 의한 지연 시간은, 내부 클록 신호(InCLK)의 상승 엣지를 나타내는 검출 신호(InP＿Edge)의 펄스 폭(W2)을 규정한다. 이 펄스 폭(W2)을 적절히 설정함으로써, 외부 클록 신호(ExCLK)와 내부 클록 신호(InCLK)의 상승 엣지가 오버랩 하는 타이밍에 마진을 갖게 해서 오버랩 하는 타이밍을 사전에 예측한다.
오버랩 검출부(330)의 구성을 도 7에 도시한다. 오버랩 검출부(330)는, 전원 전압(Vdd)과 검출 노드(Vdet)의 사이에 접속된 PMOS 트랜지스터(Q1)와, 검출 노드(Vdet)에 병렬로 접속된 NMOS 트랜지스터(Q2, Q3)와, 검출 노드(Vdet)의 논리 레벨을 반전해, 오버랩 하는 기간을 나타내는 검출 신호(CLK＿EMI)를 출력하는 인버터(IN)를 포함해 구성된다. 트랜지스터(Q1)의 게이트에는, 예를 들면, 컨트롤러(150)로부터 프리차지 신호(PRE)가 인가된다. 프리차지 신호(PRE)는, 통상, L레벨(GND)이며, 그러므로, 검출 노드(Vdet)는 항상 H레벨로 프리차지 된다. 트랜지스터(Q2)의 게이트에는, 외부 클록 신호(ExCLK)의 상승 엣지를 나타내는 검출 신호(ExP＿Edge)가 입력되고, 트랜지스터(Q3)의 게이트에는, 내부 클록 신호(InCLK)의 상승 엣지를 나타내는 검출 신호(InP＿Edge)가 입력된다.
도 8에, 오버랩 검출부(330)의 동작 파형을 예시한다. 외부 클록 신호(ExCLK) 또는 내부 클록 신호(InCLK) 중 어느 하나의 상승 엣지가 검출되면, 검출 신호(ExP＿Edge 또는 InP＿Edge)가 펄스 폭(W1/W2)의 기간 만 H레벨이 된다. 이에 따라, 트랜지스터(Q2 또는 Q3) 중 어느 하나가 온 하고, 검출 노드(Vdet)의 전위가 내려간다. 이때의 검출 노드(Vdet)의 전위는, 인버터(IN)의 임계치(Th)를 밑돌지 않도록, 펄스 폭(W1/W2)의 최대치, 즉 인버터(304/314)의 지연 시간의 최대치가 규정된다.
예를 들면, 시각(t1)에서 외부 클록 신호(ExCLK)의 상승이 검출되고, 그 펄스 폭(W1)의 기간 중의 시각(t2)에서 내부 클록 신호(InCLK)의 상승이 검출되면, 2개의 트랜지스터(Q2, Q3)가 동시에 온 하고, 검출 노드(Vdet)의 전위가 인버터(IN)의 임계치(Th) 이하가 된다. 이에 따라, 인버터(IN)의 출력이 반전하고, 일정 기간, H레벨의 오버랩 하는 기간을 나타내는 검출 신호(CLK＿EMI)가 출력된다.
AND 회로(340)의 일방에 입력되는 인에이블 신호(EN)는, 예를 들면, 컨트롤러(150)로부터 공급되고, AND 회로(340)는, 인에이블 신호(EN)가 H레벨일 때, 오버랩 검출부(330)에 의해 검출된 오버랩 하는 기간을 나타내는 H레벨의 검출 신호(CLK＿EMI)를 타이밍 제어부(350)로 출력한다.
컨트롤러(150)는, 인에이블 신호(EN)를 H레벨로 어서트(Assert) 함으로써 클록 제어부(210)를 동작 가능한 상태로 한다. 컨트롤러(150)는, 예를 들면, 연속 독출의 동작이 실시되는 기간 중, 인에이블 신호(EN)를 H레벨로 어서트 한다. 연속 독출 동작의 개시 및 종료는, 예를 들면, 호스트 장치로부터의 커맨드에 응답해 결정된다. 또한, 다른 예에서는, 컨트롤러(150)는, 연속 독출 동작 중의 미리 결정된 동작에 응답하여 인에이블 신호를 H레벨로 어서트 하도록 해도 무방하다. 미리 결정된 동작이란, 예를 들면, EMI로 인한 노이즈의 최대화가 예상되는 동작이다. 예를 들면, 입출력 회로(120)로부터 독출 데이터를 출력하는 기간 중에, 메모리 셀 어레이의 독출에서 비트라인을 프리차지 하는 기간, 패스 전압을 인가하는 기간 및 차지 펌프 회로를 동작시키는 기간 중 어느 하나의 동작이 실시될 때, 인에이블 신호(EN)를 H레벨로 어서트 한다.
타이밍 제어부(350)는, AND 회로(340)로부터 오버랩 하는 기간을 나타내는 검출 신호(CLK＿EMI)를 수취하면, 이에 응답하여 클록 발생기(200)에 의한 내부 클록 신호(InCLK)의 타이밍을 제어한다.
제1 타이밍 제어 방법에서는, 내부 클록 신호(InCLK)의 주파수를 시프트 시켜서, 내부 클록 신호(InCLK)의 상승 엣지와 외부 클록 신호(ExCLK)의 상승 엣지의 오버랩의 발생을 억제한다. 타이밍 제어부(350)는, 예를 들면, 도 9에 도시한 것처럼, 클록 발생기(200)를 동작시키기 위한 동작 전압(Vosc)을 조정하는 동작 전압 조정부(352)를 포함한다. 동작 전압 조정부(352)는, AND 회로(340)에서 출력되는 H레벨의 검출 신호(CLK＿EMI)에 응답하여, 저항(R)을 미리 결정된 고저항(R1)으로 변화시켜, 동작 전압(Vosc)을 저하시키고, 클록 발생기(200)의 동작 속도, 즉 내부 클록 신호(InCLK)의 주파수를 저주파수로 시프트 한다. AND 회로(340)에서 출력되는 검출 신호(CLK＿EMI)가 L레벨로 천이하면, 동작 전압 조정부(352)는, 저항(R)을 원래 상태로 되돌려, 동작 전압(Vosc)을 원래의 전압 레벨로 하고, 내부 클록 신호(InCLK)를 원래의 주파수로 되돌린다. 이처럼, 내부 클록 신호(InCLK)를 저주파수로 시프트 함으로써, 외부 클록 신호(ExCLK)와의 오버랩의 발생을 억제할 수 있다.
다음으로, 제2 타이밍 제어 방법에 대해서 설명한다. 제2 타이밍 제어 방법은, 오버랩이 검출된 기간 중, 즉 검출 신호(CLK＿EMI)에 응답하여, 내부 클록 신호(InCLK)의 상승 엣지를 시프트 시킨다.
클록 제어부(210)는, 컨트롤러(150)로부터의 인에이블 신호(EN)가 H레벨로 어서트 되면, 도 10(A)에 도시한 것처럼, 복제 클록 발생기(320)를 동작시키기 위한 신호(Replica＿Run)를 AND 회로(322)에 제공한다. 복제 클록 발생기(320)는, 동 도면에 도시한 것처럼, AND 회로(322)와, 복수의 인버터(324)를 포함하고, AND 회로(322)의 일방의 입력에는, 신호(Replica＿Run)가 제공되고, 타방의 입력에는, AND 회로(322)의 출력이 인버터(324)를 통해 피드백 접속된다.
또한, 타이밍 제어부(350)는, 도 10(B)에 도시한 것처럼, 클록 발생기(200)에 접속된 지연 회로(354)와, 인버터(356)와, NOR 회로(358)를 포함한다. 클록 발생기(200)는, 복제 클록 발생기(320)와 마찬가지로, AND 회로(202)와, 복수의 인버터(204)를 포함하고, AND 회로(202)의 일방의 입력에는, 지연 회로(354)에 의해 지연된 신호(Replica＿Run)가 제공되고, 타방의 입력에는, AND 회로(202)의 출력이 인버터(204)를 통해 피드백 접속된다. NOR 회로(358)의 일방의 입력에는, 클록 발생기(200)에 의해 생성된 내부 클록 신호(Real＿OSC)가 인버터(356)를 통해 제공되고, 타방의 입력에는, 오버랩 하는 기간을 나타내는 검출 신호(CLK＿EMI)가 제공되어, NOR 회로(358)는, 내부 클록 신호(Real＿CLK)를 출력한다.
도 11에, 도 10에 도시한 복제 클록 발생기(320) 및 클록 발생기(200)의 동작 파형을 예시한다. 먼저, 시각(t1)에서, 신호(Replica＿Run)가 H레벨이 되면, 복제 클록 발생기(320)는, AND 회로(322)로부터 복제 내부 클록 신호(Replica＿CLK)를 출력한다. 한편, 클록 발생기(200)는, 시각(t1)으로부터 일정 시간(tDelay) 만큼 지연된 시각(t2)에서 신호(Real＿Run)가 H레벨이 되고, AND 회로(202)로부터 클록 신호(Real＿OSC)가 출력된다. 이에 따라, 클록 신호(Real＿OSC)는, 복제 내부 클록 신호(Replica＿CLK)로부터 지연 시간(tDelay) 만큼 위상이 시프트 된다.
복제 내부 클록 신호(Replica＿CLK)와 외부 클록 신호(ExCLK)와의 상승 엣지가 오버랩 하지 않는 기간 중, 검출 신호(CLK＿EMI)는 L레벨이며, NOR 회로(358)에서 출력되는 내부 클록 신호(Real＿CLK)는, 클록 신호(Real＿OSC)와 같은 위상(同相)이며, 즉 위상이 시프트 되지 않는다.
예를 들면, 시각(t3)에서, 복제 내부 클록 신호(Replica＿CLK)와 외부 클록 신호(ExCLK)와의 상승 엣지가 오버랩 하면, 오버랩 검출부(330)에 의해 오버랩이 검출되고, NOR 회로(358)에는, 오버랩을 나타내는 H레벨로 천이한 검출 신호(CLK＿EMI)가 입력된다. 검출 신호(CLK＿EMI)가 H레벨인 동안, NOR 회로(358)의 출력은 L레벨로 고정되기 때문에, 그 동안, 내부 클록 신호(Real＿CLK)의 상승이 억제된다. 예를 들면, 시각(t4)에서, 만일 오버랩이 검출되지 않으면, 시각(t4)에서 내부 클록 신호(Real＿CLK)가 상승하지만, 오버랩이 검출되는 경우에는, 내부 클록 신호(Real＿CLK)의 상승은, 검출 신호(CLK＿EMI)가 L레벨이 된 시각(t5)으로부터 시프트량(S) 만큼 시프트 된다.
이와 같이 본 실시예에 의하면, 오버랩 검출부(330)에 의해 오버랩이 검출된 기간 중, 신호(Replica＿Run)에 의해 내부 클록 신호(Real＿OSC)를 시프트 시키거나, 혹은 NOR 회로(358)에 의해 내부 클록 신호의 상승을 시프트 시킴으로써, EMI로 인한 노이즈를 저감할 수 있다. 또한, 상기의 제1 타이밍 제어 방법에서는, 오버랩 하는 기간 중, 내부 클록 신호의 주파수를 낮게 하는 예를 나타냈지만, 이에 한정되지 않으며, 반대로 내부 클록 신호의 주파수를 높게 하도록 해도 무방하다. 이 경우, 클록 발생기(200)에 공급하는 동작 전압(Vosc)이 높아지도록 저항(R)을 조정하도록 해도 무방하다. 이에 따라, 연속 독출 동작에서, EMI로 인한 노이즈를 자동적으로 저감하여, 성능이나 신뢰성의 열화를 방지할 수 있다.
100: 플래시 메모리
110: 메모리 셀 어레이
120: 입출력 회로
130: ECC 회로
140: 어드레스 레지스터
150: 컨트롤러
160: 워드라인 선택 회로
170: 페이지 버퍼/센스 회로
180: 열 선택 회로
190: 내부 전압 발생 회로
200: 클록 발생기
210: 클록 제어부

Claims (10)

  1. 복수의 메모리 셀을 포함하는 메모리 셀 어레이와,
    내부 클록 신호를 생성하는 생성 수단과,
    상기 내부 클록 신호를 이용하여, 상기 메모리 셀 어레이의 선택 메모리 셀로부터 데이터를 독출하는 독출 수단과,
    외부로부터 공급되는 외부 클록 신호를 이용하여, 상기 독출 수단에 의해 독출된 데이터를 출력 가능한 출력 수단과,
    상기 내부 클록 신호와 상기 외부 클록 신호가 오버랩(Overlap) 하는 기간을 검출하는 검출 수단과,
    상기 검출 수단에 의해 검출된 오버랩 하는 기간에 응답하여, 상기 생성 수단에 의한 내부 클록 신호의 생성 타이밍을 제어하는 클록 제어 수단
    을 가지는 반도체 장치.
  2. 제1항에 있어서,
    상기 클록 제어 수단은,
    오버랩 하는 기간에 응답하여, 상기 내부 클록 신호의 주파수를 시프트 시키는, 반도체 장치.
  3. 제1항에 있어서,
    상기 클록 제어 수단은,
    오버랩 하는 기간에 응답하여, 상기 내부 클록 신호의 위상을 시프트 시키는, 반도체 장치.
  4. 제1항에 있어서,
    상기 검출 수단은,
    상기 내부 클록 신호의 상승 엣지를 검출하는 제1 검출 회로와,
    상기 외부 클록 신호의 상승 엣지를 검출하는 제2 검출 회로와,
    제1 검출 회로의 검출 결과 및 제2 검출 회로의 검출 결과에 근거하여, 내부 클록 신호의 상승 엣지와 외부 클록 신호의 상승 엣지가 오버랩 하는 기간을 검출하는 제3 검출 회로
    를 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 클록 제어 수단은,
    복수의 선택 페이지의 데이터를 연속적으로 독출하는 동작 중에 인에이블(enable) 되는, 반도체 장치.
  6. 제1항 또는 제5항에 있어서,
    상기 클록 제어 수단은,
    상기 출력 수단이 데이터를 출력하고 있는 기간에, 미리 결정된 특정의 동작을 실행할 때에 인에이블 되는, 반도체 장치.
  7. 제2항에 있어서,
    상기 클록 제어 수단은,
    검출된 오버랩 하는 기간 중, 상기 생성 수단에 공급되는 동작 전압을 저하시키는, 반도체 장치.
  8. 제3항에 있어서,
    상기 클록 제어 수단은,
    검출된 오버랩 하는 기간 중, 상기 내부 클록 신호의 상승 엣지를 억제하는, 반도체 장치.
  9. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 독출 수단은,
    상기 메모리 셀 어레이의 선택 페이지로부터 독출된 데이터를 수취하는 제1 보유 회로와,
    제1 보유 회로에 보유된 데이터를 수취하는 제2 보유 회로
    를 포함하고,
    상기 독출 수단은,
    제1 보유 회로에 다음 선택 페이지의 독출 데이터를 보유시키는 동안에, 제2 보유 회로에 보유된 이전 선택 페이지의 독출 데이터를 상기 출력 수단에 전송시키는, 반도체 장치.
  10. 제1항 내지 제5항 중 어느 한 항에 있어서,
    반도체 장치는,
    NAND형 플래시 메모리
    를 포함하는 반도체 장치.
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