JP3488152B2 - 遅延同期ループの同期方法、遅延同期ループ及び該遅延同期ループを備えた半導体装置 - Google Patents
遅延同期ループの同期方法、遅延同期ループ及び該遅延同期ループを備えた半導体装置Info
- Publication number
- JP3488152B2 JP3488152B2 JP29670999A JP29670999A JP3488152B2 JP 3488152 B2 JP3488152 B2 JP 3488152B2 JP 29670999 A JP29670999 A JP 29670999A JP 29670999 A JP29670999 A JP 29670999A JP 3488152 B2 JP3488152 B2 JP 3488152B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- output
- internal clock
- data
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 109
- 238000000034 method Methods 0.000 title claims description 18
- 239000000872 buffer Substances 0.000 claims description 62
- 230000003111 delayed effect Effects 0.000 claims description 21
- 230000006870 function Effects 0.000 claims description 21
- 230000007423 decrease Effects 0.000 claims description 11
- 230000003139 buffering effect Effects 0.000 claims description 9
- 230000001934 delay Effects 0.000 claims description 6
- 230000001360 synchronised effect Effects 0.000 description 38
- 239000003990 capacitor Substances 0.000 description 18
- 230000000630 rising effect Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 7
- 230000001965 increasing effect Effects 0.000 description 5
- 230000001939 inductive effect Effects 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 102200091804 rs104894738 Human genes 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
- Static Random-Access Memory (AREA)
Description
(DLL;Delay Locked Loop)の同期方法、遅延同期
ループ及び該遅延同期ループを備えた半導体装置に関
し、詳しくは、外部から供給される外部クロックを所定
の遅延時間だけ遅延した内部クロックを外部クロックに
同期させる遅延同期ループの同期方法、遅延同期ループ
及び該遅延同期ループを備えた半導体装置に関する。
を安定かつ効率良く動作させる手法の1つとして、デジ
タル回路内のすべての論理セル(フリップフロップ(F
F)やラッチなど)を1個のクロックに同期させて動作
させる同期式回路設計がある。大規模集積回路(LS
I)、超大規模集積回路(VLSI)、あるいは超々大
規模集積回路(ULSI)等の半導体装置もチップ上に
1つのデジタル回路が形成されており、その回路設計と
して同期式回路設計が主流である。このような同期式回
路設計によって回路設計されたデジタル回路が正しく機
能するためには、すべての論理セルが同一のタイミング
で動作する必要がある。というのは、各論理セルに入力
されるクロック間にずれがあると、以下に示すような不
都合が生じてしまうからである。すなわち、例えば、複
数個のFFが縦続接続されてシフトレジスタを構成して
いる場合、後段のFFに入力されるクロックの立ち上が
り又は立ち下がりが前段のFFに入力されるクロックの
立ち上がり又は立ち下がりよりわずかに遅れると、後段
のFFが前段のFFの出力データを取り込もうとした瞬
間に前段のFFの出力データが変化するので、本来クロ
ックの1周期分だけ遅延すべきデータが後段のFFから
直ちに出力されるなど、後段のFFが誤動作してしまう
虞がある。このような現象をレーシングと呼ぶ。また、
同期式半導体記憶装置においては、CPU(中央処理装
置)から供給されるデータ読出コマンドに応じて、外部
から供給される外部クロックに同期して生成された内部
クロックに同期させてデータを読み出すが、この同期が
ずれていると、CPUがデータを正確に読み取ることが
できず、CPUひいてはシステム全体が故障してしま
う。
置の高集積化、高速化が進むことによって、半導体装置
を構成する論理セルの数も多くなってきているので、半
導体装置のチップ上にデジタル回路を形成した場合、同
時動作する論理セルの数が多くなっており、上記レーシ
ングや上記データの読み取りミスが発生する危険性が増
大している。そこで、最近では、すべての論理セルに供
給するクロックを、外部から供給される外部クロック又
は、内部のクロック生成手段から供給される内部生成ク
ロックに同期させるために、位相同期ループ(PLL;
Phase Locked Loop)や遅延同期ループ(DLL;Delay
Locked Loop)等の位相調整回路が設けられた半導体装
置が作製されている。PLLは、例えば、位相比較回路
と、ローパスフィルタ(LPF)と、電圧制御発振回路
(VCO)とから概略構成されている。位相比較回路
は、外部クロック又は内部生成クロックの位相とVCO
から供給される内部クロックの位相とを比較してその位
相差に応じた位相誤差信号を出力する。これにより、L
PFが位相誤差信号を平滑化して制御電圧として出力す
るので、VCOは、制御電圧に応じた内部クロックを発
振して位相比較回路に供給する。また、DLLは、例え
ば、位相比較回路と、遅延回路と、LPFとから概略構
成されている。位相比較回路は、外部クロック又は内部
生成クロックの位相と遅延回路から供給される内部クロ
ックの位相とを比較してその位相差に応じた位相誤差信
号を出力する。これにより、LPFが位相誤差信号を平
滑化して制御電圧として出力するので、遅延回路は、制
御電圧に応じて外部クロック又は内部生成クロックを遅
延して内部クロックとして位相比較回路に供給する。こ
れらの位相調整回路のうち、特に、DLLは、PLLの
ようにVCOを有していないので、少ない素子数で、か
つ、低消費電力の位相調整回路を構成することができ
る。
の一部の電気的構成例を示すブロック図である。この例
の半導体装置は、位相比較回路1と、カウンタ2と、デ
ジタル・アナログ変換器(DAC)3と、遅延回路4
と、フリップフロップ(FF)5及び6と、バッファ7
及び8と、出力ダミー回路9とから概略構成されてい
る。位相比較回路1は、外部から供給される外部クロッ
クECKの位相と、出力ダミー回路9から供給されるダ
ミーデータDDTの位相とを比較して、外部クロックE
CKの位相がダミーデータDDTの位相より遅れている
場合には、その位相差に応じたパルス数のアップクロッ
クUCKを出力し、外部クロックECKの位相がダミー
データDDTの位相より進んでいる場合には、その位相
差に応じたパルス数のダウンクロックDCKを出力して
カウンタ2に供給する。カウンタ2は、位相比較回路1
から供給されるアップクロックUCK又はダウンクロッ
クDCKに応じてカウントアップ又はカウントダウンし
たカウント値CTをDAC3に供給する。DAC3は、
カウンタ2から供給されるカウント値CTをアナログの
遅延電圧VDに変換して遅延回路4に供給する。
延電圧VDに応じて遅延時間が変更され、外部クロック
ECKをその遅延時間だけ遅延して内部クロックICK
として出力する。遅延回路4における遅延時間の変更範
囲は、外部クロックECKの少なくとも1周期分に相当
するものとする。例えば、外部クロックECKの周波数
が100MHzである場合、この変更範囲は、0〜10
nsであるとする。ここで、図8に遅延回路4の構成の
一例を示す。この例の遅延回路4は、インバータ11〜
14と、NチャネルのFET15〜17と、コンデンサ
18〜20とから概略構成されている。インバータ11
〜14は、縦続接続されており、インバータ11の入力
端に外部クロックECKが印加され、インバータ14の
出力端から内部クロックICKが出力される。FET1
5〜17の各ゲートは、それぞれ接続されて遅延電圧V
Dが印加される。FET15は、そのソースがインバー
タ11の出力端とインバータ12の入力端との接続点に
接続され、そのドレインがコンデンサ18の一端に接続
され、コンデンサ18の他端は接地されている。同様
に、FET16は、そのソースがインバータ12の出力
端とインバータ13の入力端との接続点に接続され、そ
のドレインがコンデンサ19の一端に接続され、コンデ
ンサ19の他端は接地されている。FET17は、その
ソースがインバータ13の出力端とインバータ14の入
力端との接続点に接続され、そのドレインがコンデンサ
20の一端に接続され、コンデンサ20の他端は接地さ
れている。遅延回路4の遅延時間は、4個のインバータ
11〜14の各遅延時間の合計より短くすることはでき
ないので、外部クロックECKの位相がダミーデータD
DTの位相より進んでいる場合には、1周期分の位相か
らその進んでいる分の位相を減算した位相の分だけ内部
クロックICKの位相を遅らせることにより、外部クロ
ックECKの位相とダミーデータDDTの位相、すなわ
ち、内部クロックICKの位相とを一致させるものとす
る。具体的には、外部クロックECKの周波数が100
MHzである場合、周期は10nsであるので、4個の
インバータ11〜14の各遅延時間の合計を、例えば、
5nsとし、カウンタ2のカウント値CTが「5」であ
り、遅延電圧VDが0.5Vの時に遅延回路4の遅延時
間がさらに5ns増加して全体として10nsとするこ
とにより、外部クロックECKの位相とダミーデータD
DTの位相とを一致させる。
れぞれ半導体装置内の図示せぬ回路素子から供給される
データを、クロック入力端Cから供給される内部クロッ
クICKの立ち上がりに同期して保持して出力し、バッ
ファ7及び8に供給する。バッファ7及び8は、FF5
及び6からそれぞれ供給されるデータを緩衝して出力端
子からデータDT1及びDT2として半導体装置外部に
出力する。FF5及びバッファ8と、FF6及びバッフ
ァ8とは、それぞれデータDT1及びDT2の出力回路
を構成している。出力ダミー回路9は、出力回路を構成
するFFやバッファ、あるいは出力端子に接続される負
荷の容量を模擬的に構成したものであり、内部クロック
ICKの立ち上がりに同期したダミーデータDDTを出
力して位相比較回路1に供給する。出力ダミー回路9の
遅延時間Tddは、FF5と所定の負荷を付加したバッ
ファ7との合計の遅延時間Tdに相当するように設定さ
れる。位相比較回路1と、カウンタ2と、DAC3と、
遅延回路4と、出力ダミー回路9とは、DDLを構成し
ている。
について説明する。まず、外部クロックECKの周波数
は、100MHzであり、例えば、外部クロックECK
の位相がダミーデータDDTの位相よりわずかに遅れて
おり、外部クロックECKの立ち上がりがダミーデータ
DDTの立ち上がりより1nsだけ遅く到来する場合、
位相比較回路1は、例えば、1個のアップクロックUC
Kを出力してカウンタ2に供給する。これにより、カウ
ンタ2が位相比較回路1から供給された1個のアップク
ロックUCKに応じてカウントアップしたカウント値C
T、この場合、例えば、「1」をDAC3に供給する。
DAC3は、カウンタ2から供給されたカウント値CT
である「1」をアナログの遅延電圧VD、この場合、例
えば、0.1Vに変換して遅延回路4に供給する。した
がって、遅延回路4において、0.1Vの遅延電圧VD
がFET15〜17の各ゲートに印加されるので、FE
T15〜17のソース−ドレイン間のコンダクタンス
(抵抗の逆数)が0.1Vの遅延電圧VDに応じて大き
くなる。これにより、インバータ11の出力端とインバ
ータ12の入力端との接続点とコンデンサ18の一端と
が上記コンダクタンスの値に応じて接続されるので、イ
ンバータ11とFET15とコンデンサ18とにより構
成される単位遅延回路の遅延時間が長くなる。同様に、
インバータ12とFET16とコンデンサ19とにより
構成される単位遅延回路、及びインバータ13とFET
17とコンデンサ20とにより構成される単位遅延回路
の遅延時間も長くなるので、遅延回路4全体の遅延時間
が長くなる。したがって、内部クロックICKは、今ま
でより遅延され、外部クロックECKの位相とダミーデ
ータDDTの位相とが一致する。これにより、バッファ
7及び8から出力されるデータは、外部クロックECK
の位相に同期して出力されるようになる。このような構
成によれば、この半導体装置からは、外部クロックEC
Kに同期して生成された内部クロックICKに同期した
データDT1及びDT2が読み出される。
来のDLLを備えた半導体装置において、出力ダミー回
路9は、出力回路を構成するFFやバッファ、あるいは
バッファの出力端が接続される出力端子に付加される負
荷の容量を模擬的に構成している。しかし、出力端子が
リード端子に接続されたり、この半導体装置がパッケー
ジに封入されたりすることにより寄生的に発生する誘導
性負荷や、この半導体装置がプリント基板に実装され、
パターンに半田付けされることにより寄生的に発生する
パターンの容量性負荷については、パッケージの有する
特性や実装条件によって異なるため、これらすべてを考
慮して、データが実際に出力される出力回路と全く同一
の特性を有する出力ダミー回路9を作製することはほと
んど不可能である。特に、インダクタンスについては、
現在の半導体技術でも作製することはできない。したが
って、データが実際に出力される出力回路と同一の特性
を有しない出力ダミー回路9から出力されるダミーデー
タDDTの位相と外部クロックECKの位相とを一致さ
せても、図9に示すように、出力回路から実際に出力さ
れるデータDT1及びDT2を外部クロックECKに同
期させることができない。これにより、特に、同期式半
導体記憶装置においては、読み出されたデータが外部ク
ロックECKに同期していないため、CPUがデータを
正確に読み取ることができず、CPUひいてはシステム
全体が故障してしまうという欠点があった。
体装置においては、DDLを構成する出力ダミー回路9
が常時作動しており、その消費電力は半導体装置を構成
する他の回路素子の消費電力よりかなり大きく、無視す
ることができない。すなわち、一般に、遅延回路4や出
力ダミー回路9は、インバータが複数個縦続接続されて
構成されており、インバータが反転動作する毎に回路電
流が流れることになる。その上、半導体装置の動作速度
の向上は目ざましく、遅延回路4や出力ダミー回路9を
通過するクロックやダミーパターンの周波数も高くなる
傾向にある。したがって、クロック等の高周波化に伴っ
てインバータの反転動作の回数も増大するので、遅延回
路4や出力ダミー回路9における消費電力も大幅に増大
する。さらに、ダミーデータDDTと外部クロックEC
Kとの位相差は、一般に、半導体装置の周囲温度の影響
を受けて変動するが、上記のように、出力ダミー回路9
において電力が消費されると当然発熱するので、それが
遅延同期動作に悪影響を与えてしまうという欠点があ
る。すなわち、本来位相差をなくすために設けられてい
る出力ダミー回路9が位相差を広げるように作動してし
まうという本末転倒な現象を引き起こしてしまう。さら
に、上記した出力ダミー回路9は、半導体装置本来の機
能には直接関係せず、しかも正確な遅延同期動作に寄与
しない回路にもかかわらず、チップでの占有面積が大き
いため、その分チップサイズが大きくなってしまうとい
う問題があった。
もので、低い消費電力及び小さなチップサイズで正確な
遅延同期動作を行うことができる遅延同期ループの同期
方法、遅延同期ループ及び該遅延同期ループを備えた半
導体装置を提供することを目的としている。
に、請求項1記載の発明は、遅延同期ループの同期方法
に係り、ダミーパターン発生手段を備えて、内部クロッ
クに同期して該内部クロックの2倍の周期のダミーパタ
ーンを発生するとともに、内部クロックに同期して上記
ダミーパターンをラッチし緩衝してダミーデータとして
出力し、上記ダミーデータと外部クロックの位相を比較
して位相差が外部クロックの1周期より小さいか又は大
きいかに応じて増加し又は減少するとともに位相差が変
化しないとき直前の値を保持する制御電圧を発生して、
該制御電圧に応じて上記外部クロックを可変遅延して上
記内部クロックとして出力する際に、外部コマンドに基
づく信号に応じて上記ダミーパターンの出力と上記位相
比較の動作を実行し又は停止することを特徴としてい
る。
載の遅延同期ループの同期方法に係り、上記ダミーデー
タが、上記内部クロックに応じて外部にデータを出力す
るための任意の出力回路と同等の機能及び特性を有する
回路を経て、上記ダミーパターンを伝送して生成したも
のであることを特徴としている。
ループの同期方法に係り、セレクタ手段を備えて、信号
に応じて内部クロックを選択して出力するとともに、内
部クロックに同期して上記セレクタ手段からの内部クロ
ックをラッチし緩衝してダミーデータとして出力し、上
記ダミーデータと外部クロックの位相を比較して位相差
が外部クロックの1周期より小さいか又は大きいかに応
じて増加し又は減少するとともに位相差が変化しないと
き直前の値を保持する制御電圧を発生して、該制御電圧
に応じて上記外部クロックを可変遅延して上記内部クロ
ックとして出力する際に、上記信号に応じて上記内部ク
ロックの選択出力と上記位相比較の動作を実行し又は停
止することを特徴としている。
載の遅延同期ループの同期方法に係り、上記ダミーデー
タが、上記内部クロックに応じて外部にデータを出力す
るための任意の出力回路と同等の機能及び特性を有する
回路を経て、上記セレクタ手段からの内部クロックを伝
送して生成したものであることを特徴としている。
ループに係り、内部クロックに同期して該内部クロック
の2倍の周期のダミーパターンを発生して信号が有意の
とき出力するダミーパターン発生手段と、内部クロック
に同期して上記ダミーパターンをラッチし緩衝してダミ
ーデータとして出力するダミーデータ出力手段と、上記
ダミーデータと外部クロックとの位相を比較して、位相
差が外部クロックの1周期より小さいときアップクロッ
クを出力し、上記位相差が1周期より大きいときダウン
クロックを出力する動作を上記信号が有意のとき行う位
相比較手段と、上記位相比較手段のアップクロック又は
ダウンクロックの発生数に応じて増加し又は減少する上
記制御電圧を発生するとともに、上記アップクロック及
びダウンクロックが発生しないとき直前の値を保持する
制御電圧発生手段と、外部クロックを上記制御電圧に応
じて可変遅延して上記内部クロックとして出力する遅延
手段と、外部コマンドに応じて上記信号を発生するデコ
ーダ手段とを備えてなることを特徴としている。
載の遅延同期ループに係り、上記ダミーパターン発生手
段が、上記内部クロックに同期して出力を発生するとと
もに、該出力をデータ入力に帰還されるシフトレジスタ
からなることを特徴としている。
ループに係り、信号が有意のとき内部クロックを選択し
て出力するセレクタ手段と、内部クロックに同期して上
記セレクタ手段からの内部クロックをラッチし緩衝して
ダミーデータとして出力するダミーデータ出力手段と、
上記ダミーデータと外部クロックとの位相を比較して、
位相差が外部クロックの1周期より小さいときアップク
ロックを出力し、上記位相差が1周期より大きいときダ
ウンクロックを出力する動作を上記信号が有意のとき行
う位相比較手段と、上記位相比較手段のアップクロック
又はダウンクロックの発生数に応じて増加し又は減少す
る上記制御電圧を発生するとともに、上記アップクロッ
ク及びダウンクロックが発生しないとき直前の値を保持
する制御電圧発生手段と、外部クロックを上記制御電圧
に応じて可変遅延して上記内部クロックとして出力する
遅延手段とを備えてなることを特徴としている。
至7のいずれか一記載の遅延同期ループに係り、上記ダ
ミーデータ出力手段が、上記内部クロックに応じて外部
にデータを出力するための任意の出力回路と同等の機能
及び特性を有する回路からなることを特徴としている。
置に係り、内部クロックに応じて外部にデータを出力す
るための複数の出力回路と、内部クロックに同期して該
内部クロックの2倍の周期のダミーパターンを発生して
信号が有意のとき出力するダミーパターン発生手段と、
内部クロックに同期して上記ダミーパターンをラッチし
緩衝してダミーデータとして出力するダミーデータ出力
手段と、上記ダミーデータと外部クロックとの位相を比
較して、位相差が外部クロックの1周期より小さいとき
アップクロックを出力し、上記位相差が1周期より大き
いときダウンクロックを出力する動作を上記信号が有意
のとき行う位相比較手段と、上記位相比較手段のアップ
クロック又はダウンクロックの発生数に応じて増加し又
は減少する上記制御電圧を発生するとともに、上記アッ
プクロック及びダウンクロックが発生しないとき直前の
値を保持する制御電圧発生手段と、外部クロックを上記
制御電圧に応じて可変遅延して上記内部クロックとして
出力する遅延手段と、外部コマンドに応じて上記信号を
発生するデコーダ手段とを備えてなることを特徴として
いる。
記載の半導体装置に係り、上記ダミーパターン発生手段
が、上記内部クロックに同期して出力を発生するととも
に、該出力をデータ入力に帰還されるシフトレジスタか
らなることを特徴としている。
装置に係り、内部クロックに応じて外部にデータを出力
するための複数の出力回路と、信号が有意のとき上記内
部クロックを選択して出力するセレクタ手段と、内部ク
ロックに同期して上記セレクタ手段からの内部クロック
をラッチし緩衝してダミーデータとして出力するダミー
データ出力手段と、上記ダミーデータと外部クロックと
の位相を比較して、位相差が外部クロックの1周期より
小さいときアップクロックを出力し、上記位相差が1周
期より大きいときダウンクロックを出力する動作を上記
信号が有意のとき行う位相比較手段と、上記位相比較手
段のアップクロック又はダウンクロックの発生数に応じ
て増加し又は減少する上記制御電圧を発生するととも
に、上記アップクロック及びダウンクロックが発生しな
いとき直前の値を保持する制御電圧発生手段と、外部ク
ロックを上記制御電圧に応じて可変遅延して上記内部ク
ロックとして出力する遅延手段とを備えてなることを特
徴としている。
9又は10記載の半導体装置に係り、上記ダミーデータ
出力手段が、上記複数の出力回路のいずれか一と同等の
機能及び特性を有する回路からなることを特徴としてい
る。
11記載の半導体装置に係り、上記ダミーデータ出力手
段が、上記複数の出力回路のいずれか一を用いたもので
あることを特徴としている。
乃至13のいずれか一記載の半導体装置に係り、上記コ
マンド又は信号は、当該半導体装置の性質上データを出
力できない期間や、当該半導体装置へのアクセスが行わ
れない期間に供給されるものであることを特徴としてい
る。
4記載の半導体装置に係り、当該半導体装置は半導体記
憶装置であって、上記半導体装置の性質上データを出力
できない期間は、上記半導体記憶装置におけるデータの
リフレッシュ動作期間であることを特徴としている。
乃至15のいずれか一記載の半導体装置に係り、当該半
導体装置の周囲温度を検出するための温度センサが近傍
に設けられていて、上記コマンド又は信号が、上記温度
センサの出力信号に応じて供給されることを特徴として
いる。
さなチップサイズで、正確な遅延同期動作を行うことが
できる。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 A.第1の実施例 まず、この発明の第1の実施例について説明する。図1
は、この発明の第1の実施例である遅延同期ループを備
えた半導体装置の一部の電気的構成を示すブロック図で
ある。この図において、図7の各部に対応する部分には
同一の符号を付け、その説明を省略する。この図に示す
半導体装置においては、図7に示す位相比較回路1及び
出力ダミー回路9に代えて、位相比較回路21、FF2
2、バッファ23、デコーダ24、シフトレジスタ25
及びナンドゲート26が新たに設けられている。位相比
較回路21は、上記位相比較回路1が有する機能に加え
て、デコーダ24からイネーブル端Eに供給される同期
動作イネーブル信号LENがアクティブである場合にだ
け位相比較動作を行う機能も有している。位相比較回路
21は、ダミーデータDDTの立ち上がりエッジで外部
クロックECKとの位相を比較し、この時、外部クロッ
クECKが"L"レベルであればアップクロックUCKを
出力し、外部クロックECKが"H"レベルであればダウ
ンクロックDCKを出力する。FF22は、FF5及び
6と同一の構成及び機能を有している。
と同一の構成及び機能を有しており、その出力端は、バ
ッファ7及び8の出力端と同様、対応する出力端子と接
続され、さらに当該出力端子は対応するリード端子とワ
イヤボンディングにより接続される構成となっている。
したがって、この半導体装置がプリント基板に実装さ
れ、プリント基板上に形成されたパターンとリード端子
が半田付けにより接続されることにより、バッファ23
の出力端には、バッファ7及び8の出力端と同様、パッ
ケージの有する特性や実装条件によって影響される寄生
的な誘導性負荷や容量性負荷が付加される。位相比較回
路21と、カウンタ2と、DAC3と、遅延回路4と、
FF22と、バッファ23とは、DDLを構成してい
る。
されるコマンドCMDをデコードし、当該コマンドCM
Dが遅延同期動作の開始を指示する遅延同期コマンドD
LCである場合には、同期動作イネーブル信号LENを
アクティブにして位相比較回路21のイネーブル端E及
びナンドゲート26の第2の入力端に供給する。シフト
レジスタ25は、内部クロックICKに同期して所定周
期及び所定の割合で"H"レベルと"L"レベルを繰り返す
ダミーパターンを生成してナンドゲート26の第1の入
力端に供給する。ナンドゲート26は、デコーダ24か
ら供給される同期動作イネーブル信号LENがアクティ
ブである場合にだけシフトレジスタ25から供給される
ダミーパターンをFF22のデータ入力端Dに供給す
る。なお、シフトレジスタ25は、遅延同期動作開始時
において、その出力が"L"レベル、したがって、FF2
2の入力が"H"レベルとなるように初期化されるものと
する。
について、図2〜図5に示すタイミング・チャートを参
照して説明する。なお、外部クロックECKの周波数に
ついては、図7に示す回路と同様、100MHzである
とする。また、この半導体装置及び図示せぬCPUを含
めたシステムに電源が投入された当初においては、カウ
ンタ2のカウント値CTは「0」であり、遅延電圧VD
も0Vであるので、遅延回路4の遅延時間は、図8に示
す4個のインバータ11〜14の各遅延時間の合計、例
えば、5nsである。外部クロックECKの位相とダミ
ーデータDDTの位相とを一致させ、内部クロックIC
Kを外部クロックECKより所定の遅延時間遅延させる
方法については、上記した従来の技術の場合と同様であ
る。
せぬCPUを含めたシステムに電源が投入された後、こ
の半導体装置に外部クロックECK(図3(1)参照)
が安定的に供給されるようになると、図示せぬCPU
は、図2(1)に示すように、時刻t1にコマンドCM
Dとして遅延同期コマンドDLCを供給し、外部クロッ
クECKの位相とダミーデータDDTの位相とが一致す
る(これをDLLがロックするという)まで、この半導
体装置に所定時間T1(例えば、数千サイクルから一万
サイクル程度)供給する。ここで、所定時間T1並びに
後述する所定時間T2及びT3は、式(1)を満足する
必要がある。
2の最大カウント値、fECKは外部クロックECKの
周波数である。式(1)に示す条件が満足されなければ
ならない理由は、外部クロックECKの位相とダミーデ
ータDDTの位相とのずれが大きいことにより、カウン
タ2がそのカウント値CTを最大カウント値CTMA X
までカウントアップするまで位相比較回路21がアップ
クロックUCKを出力し続ける位相比較動作を行う可能
性がある点と、ダミーデータDDTの周期が外部クロッ
クECKの周期の略2倍である点とにある。また、図2
に示すように、所定時間T1が後述する所定時間T2及
びT3より長いのは、半導体装置及び図示せぬCPUを
含めたシステムに電源が投入されてから半導体装置が熱
的に安定な状態になるまでに時間がかかるからである。
図示せぬCPUから遅延同期コマンドDLCが供給され
ることにより、デコーダ24は、遅延同期コマンドDL
Cをデコードして、図2(2)に示すように、同期動作
イネーブル信号LENをアクティブにして位相比較回路
21のイネーブル端E及びナンドゲート26の第2の入
力端に供給する。したがって、シフトレジスタ25にお
いて生成されたダミーパターンがナンドゲート26を経
てFF22のデータ入力端Dに供給される。
ロックECK(図3(1)参照)は、位相比較回路21
の第1の入力端に供給されると共に、遅延回路4におい
て4個のインバータ11〜14の各遅延時間を合計した
遅延時間(今の場合、5ns)だけ遅延された後、内部
クロックICKとしてFF5、FF6及びFF22並び
にシフトレジスタ25のクロック入力端Cに供給され
る。したがって、FF22は、ナンドゲート26から供
給されたダミーパターンを内部クロックICKの立ち上
がりに同期して保持して出力し、バッファ23に供給す
るので、バッファ23は、FF22から供給されたダミ
ーパターンを緩衝して出力端子からダミーデータDDT
として半導体装置外部に出力すると共に、比較位相回路
21の第2の入力端に供給する(図3(2)参照)。こ
こで、FF22及びバッファ23の遅延時間の合計が1
nsであるとすると、ダミーデータDDTは、外部クロ
ックECKが立ち上がってから6ns(遅延時間d1)
後、すなわち、時刻t2に立ち上がる。また、ダミーデ
ータDDTは、内部クロックICKが立ち上がる毎に"
H"レベルと"L"レベルとを繰り返しているので、その
周波数は内部クロックICKの周波数の半分(今の場
合、50MHz)になり、外部クロックECKの周波数
の略半分になる。なお、ダミーデータDDTの周波数が
外部クロックECKの周波数の完全な半分にならないの
は、ダミーDDLの遅延同期動作により内部クロックI
CKの位相が調整され、データDDTがFF22におい
て内部クロックICKによりいわば位相変調されている
からである。
ダミーデータDDTが立ち上がった時の外部クロックE
CKの位相を確認し、今の場合、"L"レベルであるの
で、アップクロックUCKを1個出力する。これによ
り、カウンタ2はそのカウント値CTは「0」から
「1」するので、DAC3は、遅延電圧VDとして0.
1Vを遅延回路4に供給する。したがって、ダミーデー
タDDTの遅延時間は、遅延時間d1(今の場合、6n
s)から遅延時間d2(今の場合、7.5ns)に変化
する。同様にして、時刻t5及び時刻t8に位相比較回
路21において位相比較動作が行われ、各時刻における
カウンタ2のカウント値CTは、それぞれ「2」及び
「3」となり、ダミーデータDDTの遅延時間は、遅延
時間d3(今の場合、9ns)から遅延時間d4(今の
場合、10.5ns)に変化する。次に、位相比較回路
21は、時刻t11において、ダミーデータDDTが立
ち上がった時の外部クロックECKの位相を確認し、今
の場合、"H"レベルであるので、ダウンクロックDCK
を1個出力する。これにより、カウンタ2はそのカウン
ト値CTは「3」から「2」するので、DAC3は、遅
延電圧VDとして0.2Vを遅延回路4に供給する。し
たがって、ダミーデータDDTの遅延時間は、遅延時間
d4(今の場合、10.5ns)から遅延時間d3(今
の場合、9ns)に戻る。これ以降、位相比較回路21
は、アップクロックUCKとダウンクロックDCKを交
互に出力し、ダミーデータDDTの遅延時間は、遅延時
間d4(今の場合、10.5ns)と遅延時間d3(今
の場合、9ns)とを交互に繰り返す。この結果、ダミ
ーデータDDTは、外部クロックECKより略10ns
(外部クロックECKの1クロック分)だけ遅延した状
態に収束する。したがって、内部クロックICKの位相
は、今までより遅れることになり、外部クロックECK
の位相とダミーデータDDTの位相とが一致する。
示せぬCPUは、図2(1)に示すように、遅延同期コ
マンドDLCの供給を停止し、その他のコマンドを供給
するので、デコーダ24は、その他のコマンドをデコー
ドして、遅延同期コマンドDLCの供給が停止されたこ
とを認識し、図2(2)に示すように、同期動作イネー
ブル信号LENをノンアクティブにして位相比較回路2
1のイネーブル端E及びナンドゲート26の第2の入力
端に供給する。これにより、位相比較回路21は、位相
比較動作を停止するので、図4(3)及び(4)に示す
ように、アップクロックUCKもダウンクロックDCK
も出力しない。また、ナンドゲート26は、ダミーパタ
ーンの出力を停止し、図4(2)に示すように、"H"レ
ベルを出力し続ける。
Tとして、DLLがロックした時の値、今の場合、
「2」又は「3」を出力し続けるので、DAC3は、図
4(5)に示すように、カウンタ2から供給されたカウ
ント値CTである「2」又は「3」をアナログの遅延電
圧VD、この場合、0.2V又は0.3Vに変換して遅
延回路4に供給し続ける。したがって、遅延回路4にお
いて、0.2V又は0.3Vの遅延電圧VDがFET1
5〜17の各ゲートに印加され続けるので、FET15
〜17のソース−ドレイン間のコンダクタンス(抵抗の
逆数)が0.2V又は0.3Vの遅延電圧VDに応じた
値であり続ける。したがって、内部クロックICKの遅
延状態が保持され、外部クロックECKの位相とダミー
データDDTの位相とが一致したまま保持され、内部ク
ロックICKは外部クロックECKより所定の遅延時間
だけ遅れたまま保持される。また、半導体装置内の図示
せぬ回路素子からFF5及び6に供給されたデータは、
クロック入力端Cから供給された内部クロックICKの
立ち上がりでFF5及び6に取り込まれ、バッファ7及
び8において緩衝された後、出力端子からデータDT1
及びDT2として半導体装置外部に出力される。これら
のデータDT 1及びDT2の変化点は、図4(6)に示
すように、外部クロックECKの立ち上がりと一致して
いる。
2、例えば、100μs程度経過すると、図示せぬCP
Uは、図2(1)に示すように、再びコマンドCMDと
して遅延同期コマンドDLCをこの半導体装置に所定時
間T3(例えば、1μs程度、すなわち、10サイクル
から20サイクル程度)供給する。これにより、デコー
ダ24は、遅延同期コマンドDLCをデコードして、図
2(2)に示すように、同期動作イネーブル信号LEN
をアクティブにして位相比較回路21のイネーブル端E
及びナンドゲート26の第2の入力端に供給する。した
がって、シフトレジスタ25において生成されたダミー
パターンがナンドゲート26を経てFF22のデータ入
力端Dに再び供給される。
ロックECK(図5(1)参照)は、位相比較回路21
の第1の入力端に供給されると共に、遅延回路4におい
て4個のインバータ11〜14の各遅延時間を合計した
遅延時間と、0.2V又は0.3Vの遅延電圧VDに応
じて付加された遅延時間とを合計した遅延時間だけ遅延
された後、内部クロックICKとしてFF5、FF6及
びFF22並びにシフトレジスタ25のクロック入力端
Cに供給される。したがって、FF22は、ナンドゲー
ト26から供給されたダミーパターンを内部クロックI
CKの立ち上がりに同期して保持して出力し、バッファ
23に供給するので、バッファ23は、FF22から供
給されたダミーパターンを緩衝して出力端子からダミー
データDDTとして半導体装置外部に出力すると共に、
比較位相回路21の第2の入力端に供給する(図5
(2)参照)。
いてDLLがロック状態となった時のカウント値CTを
記憶しているので、図5(1)及び(2)に示すよう
に、外部クロックECKの位相とダミーデータDDTの
位相とはほぼ一致しており、所定時間T1に比べて短時
間にDLLがロック状態になるはずである。DLLがロ
ック状態である場合には、位相比較回路1は、例えば、
図5(3)及び(4)に示すように、外部クロックEC
Kの隔周期毎に、1個のアップクロックUCKと1個の
ダウンクロックDCKを出力してカウンタ2に供給す
る。これにより、カウンタ2が外部クロックECKの隔
周期毎に位相比較回路1から交互に供給された1個のア
ップクロックUCK及び1個のダウンクロックDCKに
応じてカウントアップ又はカウントダウンしたカウント
値CT、この場合、「3」又は「2」をDAC3に供給
する。DAC3は、図5(5)に示すように、外部クロ
ックECKの周期毎にカウンタ2から供給されたカウン
ト値CTである「3」又は「2」をアナログの遅延電圧
VD、この場合、例えば、0.3V又は0.2Vに順次
変換して遅延回路4に供給する。したがって、遅延回路
4において、外部クロックECKの隔周期毎に0.3V
又は0.2Vの遅延電圧VDがFET15〜17の各ゲ
ートに印加されるので、FET15〜17のソース−ド
レイン間のコンダクタンス(抵抗の逆数)が0.3V又
は0.2Vの遅延電圧V Dに応じて変化する。
ンバータ12の入力端との接続点とコンデンサ18の一
端とが上記コンダクタンスの値に応じて接続されるの
で、インバータ11とFET15とコンデンサ18とに
より構成される単位遅延回路の遅延時間が長くなった
り、短くなったりする。同様に、インバータ12とFE
T16とコンデンサ19とにより構成される単位遅延回
路、及びインバータ13とFET17とコンデンサ20
とにより構成される単位遅延回路の遅延時間も長くなっ
たり、短くなったりするので、遅延回路4全体の遅延時
間が長くなったり、短くなったりする。したがって、内
部クロックICKの位相は、今までよりわずかに遅れた
り、わずかに進んだりして、外部クロックECKの位相
とダミーデータDDTの位相との一致状態が微調整され
る。以上説明したDLLのロック状態の微調整動作は、
システムに電源が投入されている限り、図2に示すよう
に、所定周期T2毎に繰り返される。
Lを構成するFF22並びにバッファ23は、データが
実際に出力される出力回路を構成するFF5及び6並び
にバッファ7及び8と同一の構成及び機能を有すると共
に、バッファ23の出力端には、バッファ7及び8の出
力端と同様、パッケージの有する特性や実装条件によっ
て影響される寄生的な誘導性負荷や容量性負荷が付加さ
れる。したがって、FF22及びバッファ23は、デー
タが実際に出力される出力回路と同一の特性を有してい
るので、そこから出力されるダミーデータDDTの位相
と外部クロックECKの位相を一致させることにより、
出力回路から実際に出力されるデータDT1及びDT2
を外部クロックECKに同期させることができる。これ
により、例えば、この例の構成を同期式半導体記憶装置
に適用した場合、この同期式半導体記憶装置から読み出
されたデーダは外部クロックECKに同期しているの
で、CPUがデータを正確に読み取ることができ、CP
Uやシステムが故障するということはない。
以外は、図示せぬCPUから遅延同期コマンドDLCが
供給された時だけ、DLLが作動するので、消費電力を
大幅に削減することができる。例えば、上記のように、
100μsの周期毎に1μs程度DLLを作動させるな
らば、従来のように、常時DLLを作動させる場合に比
べて、単純計算で、消費電力は百分の一になる。
は、この発明の第2の実施例である遅延同期ループを備
えた半導体装置の一部の電気的構成を示すブロック図で
ある。この図において、図1の各部に対応する部分には
同一の符号を付け、その説明を省略する。この図に示す
半導体装置においては、図1に示すデコーダ24、FF
5、6及び22、バッファ7、8及び23、シフトレジ
スタ24並びにナンドゲート26に代えて、セレクタ3
1、FF321〜328、バッファ331〜338及び
コンデンサ341〜347が新たに設けられている。
期動作イネーブル信号LENが直接供給され、位相比較
回路21のイネーブル端E及びセレクタ31の選択端S
に供給される。セレクタ31は、第1の入力端Aに内部
クロックICKが供給され、第2の入力端Bに本来FF
321のデータ入力端Dに供給されるべき、半導体装置
内の図示せぬ回路素子からのデータ(8ビットのデータ
の最下位ビット)が供給され、選択端Sに供給される同
期動作イネーブル信号LENがアクティブである場合、
第1の入力端Aに供給された内部クロックICKをFF
321のデータ入力端Dに供給し、同期動作イネーブル
信号LENがノンアクティブである場合、第2の入力端
Bに供給されたデータをFF321のデータ入力端Dに
供給する。
成及び機能を有している。FF32 1は、セレクタ31
から供給された8ビットのデータの最下位ビット又は内
部クロックICKを、遅延回路4からクロック入力端C
に供給される内部クロックICKの立ち上がりに同期し
て保持して出力し、対応するバッファ331に供給す
る。FF322〜328は、半導体装置内の図示せぬ回
路素子から供給され、この半導体装置から出力されるべ
き8ビットのデータの下から2番目のビットから最上位
ビットまでを、遅延回路4からクロック入力端Cに供給
される内部クロックICKの立ち上がりにそれぞれ同期
して保持して出力し、対応するバッファ332〜338
に供給する。
の構成及び機能を有している。バッファ331は、対応
するFF321から供給されるデータを緩衝して出力端
子からデータDT1として半導体装置外部に出力すると
共に、ダミーデータDDTとして位相比較回路21の第
2の入力端に供給する。バッファ332〜338は、対
応するFF322〜328からそれぞれ供給されるデー
タを緩衝して出力端子からデータDT2〜DT8として
半導体装置外部に出力する。FF321とバッファ33
1、FF322とバッファ332、・・・、FF328
とバッファ33 8は、それぞれデータDT1〜DT8の
出力回路を構成している。また、バッファ331〜33
8のそれぞれの出力端は、対応する出力端子と接続さ
れ、さらに当該出力端子は対応するリード端子とワイヤ
ボンディングにより接続される構成となっている。した
がって、この半導体装置がプリント基板に実装され、プ
リント基板上に形成された8本のパターンと対応するリ
ード端子が半田付けにより接続されることにより、バッ
ファ331〜338のそれぞれの出力端には、パッケー
ジの有する特性や実装条件によって影響される寄生的な
誘導性負荷や容量性負荷が付加される。さらに、バッフ
ァ332〜338の出力端には、バッファ321の出力
端と位相比較回路21の第2の入力端とを接続する配線
の配線容量を補償するために、小容量、例えば、100
fF(フェムトファラッド)程度のコンデンサ341〜
347が接続されている。
について、図2、図3及び図5に示すタイミング・チャ
ートを参照して説明する。なお、外部クロックECKの
周波数については、図1及び図7に示す回路と同様、1
00MHzであるとする。また、この半導体装置及び図
示せぬCPUを含めたシステムに電源が投入された当初
においては、カウンタ2のカウント値CTは「0」であ
り、遅延電圧VDも0Vであるので、遅延回路4の遅延
時間は、図8に示す4個のインバータ11〜14の各遅
延時間の合計、例えば、5nsである。外部クロックE
CKの位相とダミーデータDDTの位相とを一致させ、
内部クロックICKを外部クロックECKより所定の遅
延時間遅延させる方法については、上記した従来の技術
の場合及び上記した第1の実施例の場合と同様である。
せぬCPUを含めたシステムに電源が投入された後、こ
の半導体装置に外部クロックECKが安定的に供給され
るようになると、図示せぬCPUは、図2(2)に示す
ように、時刻t1に同期動作イネーブル信号LENをア
クティブにして、DLLがロックするまで、この半導体
装置に所定時間T1(例えば、数千サイクルから一万サ
イクル程度)供給する。なお、所定時間T1並びに後述
する所定時間T2及びT3が上記した式(1)を満足す
る必要があるのは上記した第1の実施例と同様である。
これにより、アクティブの同期動作イネーブル信号LE
Nが位相比較回路21のイネーブル端E及びセレクタ3
1の選択端Sに供給される。一方、この半導体装置に供
給された外部クロックECK(図3(1)参照)は、位
相比較回路21の第1の入力端に供給されると共に、遅
延回路4において4個のインバータ11〜14の各遅延
時間を合計した遅延時間(今の場合、5ns)だけ遅延
された後、内部クロックICKとしてセレクタ31の第
1の入力端A及びFF321〜328のクロック入力端
Cに供給される。これにより、セレクタ31が第1の入
力端Aに供給された内部クロックICKをFF321の
データ入力端Dに供給するので、FF321は、セレク
タ31から供給された内部クロックICKを内部クロッ
クICKの立ち上がりに同期して保持して出力し、バッ
ファ331に供給する。したがって、バッファ33
1は、FF321から供給された内部クロックICKを
緩衝して出力端子からデータDT1として半導体装置外
部に出力すると共に、ダミーデータDDTとして位相比
較回路21の第2の入力端に供給する(図3(2)参
照)。なお、この後のDDLにおける遅延同期動作につ
いては、上記した第1の実施例におけるそれと略同様で
あるので、その説明を省略する。
示せぬCPUは、図2(2)に示すように、同期動作イ
ネーブル信号LENをノンアクティブにするので、ノン
アクティブの同期動作イネーブル信号LENが位相比較
回路21のイネーブル端E及びセレクタ31の選択端S
に供給される。これにより、位相比較回路21は、位相
比較動作を停止するので、上記した第1の実施例と同
様、内部クロックICKの遅延状態が保持され、外部ク
ロックECKの位相とダミーデータDDTの位相とが一
致したまま保持され、内部クロックICKは外部クロッ
クECKより所定の遅延時間だけ遅れたまま保持され
る。一方、セレクタ31は、第2の入力端Bに供給され
たデータ、すなわち、半導体装置内の図示せぬ回路素子
から供給された8ビットのデータの最下位ビットをFF
321のデータ入力端Dに供給するので、FF32
1は、セレクタ31から供給された8ビットのデータの
最下位ビットを内部クロックICKの立ち上がりに同期
して保持して出力し、対応するバッファ331に供給す
る。同様に、FF322〜328は、半導体装置内の図
示せぬ回路素子から供給され、この半導体装置から出力
されるべき8ビットのデータの下から2番目のビットか
ら最上位ビットまでを内部クロックICKの立ち上がり
にそれぞれ同期して保持して出力し、対応するバッファ
332〜338に供給する。これにより、バッファ33
1〜338は、対応するFF321〜328からそれぞ
れ供給されるデータを緩衝して出力端子からデータDT
1〜DT8として半導体装置外部に出力する。つまり、
FF321とバッファ331は、同期動作イネーブル信
号LENがノンアクティブである場合には、FF322
とバッファ332、・・・、FF328とバッファ33
8と同様、データDT1〜DT8の出力回路として機能
する。各データDT1〜DT8の変化点は、図4(6)
に示すように、外部クロックECKの立ち上がりと一致
している。
2、例えば、100μs程度経過すると、図示せぬCP
Uは、図2(2)に示すように、再び同期動作イネーブ
ル信号LENをアクティブにして、この半導体装置に所
定時間T3(例えば、1μs程度、すなわち、10サイ
クルから20サイクル程度)供給する。これにより、ア
クティブの同期動作イネーブル信号LENが位相比較回
路21のイネーブル端E及びセレクタ31の選択端Sに
供給される。
ロックECK(図5(1)参照)は、位相比較回路21
の第1の入力端に供給されると共に、遅延回路4におい
て4個のインバータ11〜14の各遅延時間を合計した
遅延時間と、0.2V又は0.3Vの遅延電圧VDに応
じて付加された遅延時間とを合計した遅延時間だけ遅延
された後、内部クロックICKとしてセレクタ31の第
1の入力端A及びFF321〜328のクロック入力端
Cに供給される。これにより、セレクタ31が第1の入
力端Aに供給された内部クロックICKをFF321の
データ入力端Dに供給するので、FF321は、セレク
タ31から供給された内部クロックICKを内部クロッ
クICKの立ち上がりに同期して保持して出力し、バッ
ファ331に供給する。したがって、バッファ33
1は、FF321から供給された内部クロックICKを
緩衝して出力端子からデータDT1として半導体装置外
部に出力すると共に、ダミーデータDDTとして位相比
較回路21の第2の入力端に供給する(図5(2)参
照)。なお、この後のDLLのロック状態における遅延
同期動作の微調整動作については、上記した第1の実施
例におけるそれと略同様であるので、その説明を省略す
る。この微調整動作は、システムに電源が投入されてい
る限り、図2に示すように、所定周期T2毎に繰り返さ
れる。
321とバッファ331は、同期動作イネーブル信号L
ENがアクティブである場合には、出力ダミー回路とし
て機能し、同期動作イネーブル信号LENがノンアクテ
ィブである場合には、FF322とバッファ332等と
同様、データDT1の出力回路として機能する。したが
って、遅延同期動作専用の出力ダミー回路を別途設ける
必要がないので、その分チップサイズを小さくすること
ができるという効果が、上記した第1の実施例により得
られる効果に加えて得られる。
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の第1の実施例においては、ダミーパターンを生成する
ために、シフトレジスタ25を設ける例を示したが、こ
れに限定されず、要するに、遅延同期動作開始時に初期
値をプリセット又はリセットすることができ、かつ、所
定周期及び所定の割合で"H"レベルと"L"レベルを繰り
返すダミーパターンを生成するものであればどのような
ものでも良い。例えば、上記ダミーパターンを予めメモ
リに記憶しておき、アクティブの同期動作イネーブル信
号LENがメモリに供給されることにより、上記ダミー
パターンが読み出され、直接FF22のデータ入力端D
に供給するように構成しても良い。また、上述の第2の
実施例のように、内部クロックICKをナンドゲート2
6の第1の入力端に供給するように構成しても良い。逆
に、第2の実施例において、セレクタ31の第1の入力
端Aに上記シフトレジスタ25又はメモリから読み出さ
れたダミーパターンを供給するように構成しても良い。
さらに、上記ダミーパターンを生成するダミーパターン
生成手段を反転データ出力端/Qとデータ入力端Dとを
接続した1段のFFにより構成しても良い。
コーダ24を設けて図示せぬCPUから供給される遅延
同期コマンドDLCをデコードして同期動作イネーブル
信号LENを位相比較回路21のイネーブル端E及びナ
ンドゲート26の第2の入力端に供給する例を示すと共
に、上述の第2の実施例においては、図示せぬCPUか
ら直接供給された同期動作イネーブル信号LENを位相
比較回路21のイネーブル端E及びセレクタ31の選択
端Sに供給する例を示したが、これに限定されない。例
えば、上述の第1の実施例において、図示せぬCPUか
ら直接供給された同期動作イネーブル信号LENを位相
比較回路21のイネーブル端E及びナンドゲート26の
第2の入力端に供給するように構成しても良いし、上述
の第2の実施例において、デコーダ24を設けて図示せ
ぬCPUから供給される遅延同期コマンドDLCをデコ
ードして同期動作イネーブル信号LENを位相比較回路
21のイネーブル端E及びセレクタ31の選択端Sに供
給するように構成しても良い。
作イネーブル信号LENがアクティブである間は遅延同
期動作の微調整動作中であるので、データDT1及びD
T2並びにデータDT1〜DT8を半導体装置外部に出
力することはできないが、例えば、DRAMにおけるリ
フレッシュ動作などのように、半導体装置の性質上デー
タが出力できない期間がある場合や、半導体装置へのア
クセスが行われない期間がある場合など、半導体装置の
動作に支障がない範囲で間欠的に遅延同期動作の微調整
動作を行えば良い。なお、上記DRAMにおいて、リフ
レッシュ動作中に遅延同期動作の微調整動作を行う場合
には、特別な遅延同期コマンドDLCに代えて、リフレ
ッシュコマンドを流用しても良い。また、上述の各実施
例においては、所定期間T2毎に遅延同期動作の微調整
動作を行う例を示したが、これに限定されない。上記し
たように、ダミーデータDDTと外部クロックECKと
の位相差は、一般に、半導体装置の周囲温度の影響を受
けて変動するので、半導体装置の周囲温度を検出する温
度センサを半導体装置に固着するなどして半導体装置近
傍に設け、図示せぬCPUがその温度センサの出力信号
に応じて、システムの動作に支障がない期間中に、緊急
的に遅延同期動作の微調整動作を行うように構成しても
良い。
路4の構成として、図8に示す構成を採用する例を示し
たが、これに限定されず、全体の遅延時間が外部クロッ
クECKの1周期の範囲で変更できる構成であればどの
ようなものでも良い。また、上述の各実施例において
は、DLLの構成要素として、外部クロックECKとダ
ミーデータDDTの位相差に応じてアップクロックUC
K又はダウンクロックDCKを出力する位相比較回路2
1、供給されるアップクロックUCK又はダウンクロッ
クDCKによりそのカウント値CTをカウントアップ又
はカウントダウンするカウンタ2、カウント値CTをア
ナログの遅延電圧VDに変換するDAC3及び遅延回路
4を採用する例を示したが、これに限定されない。要す
るに、DLLの構成は、外部クロックECKと半導体装
置外部に出力される実際のデータの位相差に応じて遅延
回路の遅延時間を変更可能なデータ又は電圧を出力で
き、遅延同期動作が停止された状態で遅延回路の変更さ
れた遅延時間を保持させるデータ又は電圧を出力できる
構成であればどのようなものでも良い。
よれば、外部から供給される外部クロックの位相と、外
部クロックを所定の遅延時間だけ遅延した内部クロック
に同期して外部に出力されるデータの位相とを、遅延時
間を変更することにより一致させて、外部クロックに同
期した内部クロックを生成する遅延同期動作を、外部か
らコマンド又は信号が供給された時だけ行い、コマンド
又は信号が供給されない時には、その時までに変更され
た遅延所定時間を保持するように構成したので、低い消
費電力で正確な同期動作を行うことができる。また、こ
の発明の別の構成によれば、データは、所定周期及び所
定の割合で"H"レベルと"L"レベルを繰り返すダミーパ
ターンが、通常の動作時に内部クロックに同期して実際
に外部にデータを出力させる出力回路を経たものである
ので、上記効果に加えて、この発明の別の構成を適用し
た半導体装置のチップサイズを小さくすることができ
る。また、この発明の別の構成によれば、コマンド又は
信号が温度センサの出力信号に応じて供給されるので、
緊急的に遅延同期動作を行うことができる。
半導体装置の一部の電気的構成を示すブロック図であ
る。
グ・チャートである。
グ・チャートである。
グ・チャートである。
グ・チャートである。
半導体装置の一部の電気的構成を示すブロック図であ
る。
的構成例を示すブロック図である。
説明するためのタイミング・チャートである。
Claims (16)
- 【請求項1】 ダミーパターン発生手段を備えて、内部
クロックに同期して該内部クロックの2倍の周期のダミ
ーパターンを発生するとともに、内部クロックに同期し
て前記ダミーパターンをラッチし緩衝してダミーデータ
として出力し、前記ダミーデータと外部クロックの位相
を比較して位相差が外部クロックの1周期より小さいか
又は大きいかに応じて増加し又は減少するとともに位相
差が変化しないとき直前の値を保持する制御電圧を発生
して、該制御電圧に応じて前記外部クロックを可変遅延
して前記内部クロックとして出力する際に、外部コマン
ドに基づく信号に応じて前記ダミーパターンの出力と前
記位相比較の動作を実行し又は停止することを特徴とす
る遅延同期ループの同期方法。 - 【請求項2】 前記ダミーデータが、前記内部クロック
に応じて外部にデータを出力するための任意の出力回路
と同等の機能及び特性を有する回路を経て、前記ダミー
パターンを伝送して生成したものであることを特徴とす
る請求項1記載の遅延同期ループの同期方法。 - 【請求項3】 セレクタ手段を備えて、信号に応じて内
部クロックを選択して出力するとともに、内部クロック
に同期して前記セレクタ手段からの内部クロックをラッ
チし緩衝してダミーデータとして出力し、前記ダミーデ
ータと外部クロックの位相を比較して位相差が外部クロ
ックの1周期より小さいか又は大きいかに応じて増加し
又は減少するとともに位相差が変化しないとき直前の値
を保持する制御電圧を発生して、該制御電圧に応じて前
記外部クロックを可変遅延して前記内部クロックとして
出力する際に、前記信号に応じて前記内部クロックの選
択出力と前記位相比較の動作を実行し又は停止すること
を特徴とする遅延同期ループの同期方法。 - 【請求項4】 前記ダミーデータが、前記内部クロック
に応じて外部にデータを出力するための任意の出力回路
と同等の機能及び特性を有する回路を経て、前記セレク
タ手段からの内部クロックを伝送して生成したものであ
ることを特徴とする請求項3記載の遅延同期ループの同
期方法。 - 【請求項5】 内部クロックに同期して該内部クロック
の2倍の周期のダミーパターンを発生して信号が有意の
とき出力するダミーパターン発生手段と、 内部クロックに同期して前記ダミーパターンをラッチし
緩衝してダミーデータとして出力するダミーデータ出力
手段と、 前記ダミーデータと外部クロックとの位相を比較して、
位相差が外部クロックの1周期より小さいときアップク
ロックを出力し、前記位相差が1周期より大きいときダ
ウンクロックを出力する動作を前記信号が有意のとき行
う位相比較手段と、 前記位相比較手段のアップクロック又はダウンクロック
の発生数に応じて増加し又は減少する前記制御電圧を発
生するとともに、前記アップクロック及びダウンクロッ
クが発生しないとき直前の値を保持する制御電圧発生手
段と、 外部クロックを前記制御電圧に応じて可変遅延して前記
内部クロックとして出力する遅延手段と、 外部コマンドに応じて前記信号を発生するデコーダ手段
と、 を備えてなることを特徴とする遅延同期ループ。 - 【請求項6】 前記ダミーパターン発生手段が、前記内
部クロックに同期して出力を発生するとともに、該出力
をデータ入力に帰還されるシフトレジスタからなること
を特徴とする請求項5記載の遅延同期ループ。 - 【請求項7】 信号が有意のとき内部クロックを選択し
て出力するセレクタ手段と、内部クロックに同期して前
記セレクタ手段からの内部クロックをラッチし緩衝して
ダミーデータとして出力するダミーデータ出力手段と、 前記ダミーデータと外部クロックとの位相を比較して、
位相差が外部クロックの1周期より小さいときアップク
ロックを出力し、前記位相差が1周期より大きいときダ
ウンクロックを出力する動作を前記信号が有意のとき行
う位相比較手段と、 前記位相比較手段のアップクロック又はダウンクロック
の発生数に応じて増加し又は減少する前記制御電圧を発
生するとともに、前記アップクロック及びダウンクロッ
クが発生しないとき直前の値を保持する制御電圧発生手
段と、 外部クロックを前記制御電圧に応じて可変遅延して前記
内部クロックとして出力する遅延手段と、 を備えてなることを特徴とする遅延同期ループ。 - 【請求項8】 前記ダミーデータ出力手段が、前記内部
クロックに応じて外部にデータを出力するための任意の
出力回路と同等の機能及び特性を有する回路からなるこ
とを特徴とする請求項5乃至7のいずれか一記載の遅延
同期ループ。 - 【請求項9】 内部クロックに応じて外部にデータを出
力するための複数の出力回路と、 内部クロックに同期して該内部クロックの2倍の周期の
ダミーパターンを発生して信号が有意のとき出力するダ
ミーパターン発生手段と、 内部クロックに同期して前記ダミーパターンをラッチし
緩衝してダミーデータとして出力するダミーデータ出力
手段と、 前記ダミーデータと外部クロックとの位相を比較して、
位相差が外部クロックの1周期より小さいときアップク
ロックを出力し、前記位相差が1周期より大きいときダ
ウンクロックを出力する動作を前記信号が有意のとき行
う位相比較手段と、 前記位相比較手段のアップクロック又はダウンクロック
の発生数に応じて増加し又は減少する前記制御電圧を発
生するとともに、前記アップクロック及びダウンクロッ
クが発生しないとき直前の値を保持する制御電圧発生手
段と、 外部クロックを前記制御電圧に応じて可変遅延して前記
内部クロックとして出力する遅延手段と、 外部コマンドに応じて前記信号を発生するデコーダ手段
と、 を備えてなることを特徴とする半導体装置。 - 【請求項10】 前記ダミーパターン発生手段が、前記
内部クロックに同期して出力を発生するとともに、該出
力をデータ入力に帰還されるシフトレジスタからなるこ
とを特徴とする請求項9記載の半導体装置。 - 【請求項11】 内部クロックに応じて外部にデータを
出力するための複数の出力回路と、 信号が有意のとき前記内部クロックを選択して出力する
セレクタ手段と、 内部クロックに同期して前記セレクタ手段からの内部ク
ロックをラッチし緩衝してダミーデータとして出力する
ダミーデータ出力手段と、 前記ダミーデータと外部クロックとの位相を比較して、
位相差が外部クロックの1周期より小さいときアップク
ロックを出力し、前記位相差が1周期より大きいときダ
ウンクロックを出力する動作を前記信号が有意のとき行
う位相比較手段と、 前記位相比較手段のアップクロック又はダウンクロック
の発生数に応じて増加し又は減少する前記制御電圧を発
生するとともに、前記アップクロック及びダウンクロッ
クが発生しないとき直前の値を保持する制御電圧発生手
段と、 外部クロックを前記制御電圧に応じて可変遅延して前記
内部クロックとして出力する遅延手段と、 を備えてなることを特徴とする半導体装置。 - 【請求項12】 前記ダミーデータ出力手段が、前記複
数の出力回路のいずれか一と同等の機能及び特性を有す
る回路からなることを特徴とする請求項9又は10記載
の半導体装置。 - 【請求項13】 前記ダミーデータ出力手段が、前記複
数の出力回路のいずれか一を用いたものであることを特
徴とする請求項11記載の半導体装置。 - 【請求項14】 前記コマンド又は信号は、当該半導体
装置の性質上データを出力できない期間や、当該半導体
装置へのアクセスが行われない期間に供給されるもので
あることを特徴とする請求項9乃至13のいずれか一記
載の半導体装置。 - 【請求項15】 当該半導体装置は半導体記憶装置であ
って、前記半導体装置の性質上データを出力できない期
間は、前記半導体記憶装置におけるデータのリフレッシ
ュ動作期間であることを特徴とする請求項14記載の半
導体装置。 - 【請求項16】 当該半導体装置の周囲温度を検出する
ための温度センサが近傍に設けられていて、前記コマン
ド又は信号が、前記温度センサの出力信号に応じて供給
されることを特徴とする請求項9乃至15のいずれか一
記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29670999A JP3488152B2 (ja) | 1999-10-19 | 1999-10-19 | 遅延同期ループの同期方法、遅延同期ループ及び該遅延同期ループを備えた半導体装置 |
TW089121800A TW480487B (en) | 1999-10-19 | 2000-10-18 | Latency latching circuit and the synchronizing method thereof, and the semiconductor using the same |
US09/692,632 US6608743B1 (en) | 1999-10-19 | 2000-10-19 | Delay locked loop, synchronizing method for the same and semiconductor device equipped with the same |
KR10-2000-0061555A KR100431419B1 (ko) | 1999-10-19 | 2000-10-19 | 지연 동기 루프, 이의 동기 방법, 및 이를 갖춘 반도체 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29670999A JP3488152B2 (ja) | 1999-10-19 | 1999-10-19 | 遅延同期ループの同期方法、遅延同期ループ及び該遅延同期ループを備えた半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001118385A JP2001118385A (ja) | 2001-04-27 |
JP3488152B2 true JP3488152B2 (ja) | 2004-01-19 |
Family
ID=17837078
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29670999A Expired - Fee Related JP3488152B2 (ja) | 1999-10-19 | 1999-10-19 | 遅延同期ループの同期方法、遅延同期ループ及び該遅延同期ループを備えた半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6608743B1 (ja) |
JP (1) | JP3488152B2 (ja) |
KR (1) | KR100431419B1 (ja) |
TW (1) | TW480487B (ja) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7433665B1 (en) | 2000-07-31 | 2008-10-07 | Marvell International Ltd. | Apparatus and method for converting single-ended signals to a differential signal, and transceiver employing same |
US7194037B1 (en) | 2000-05-23 | 2007-03-20 | Marvell International Ltd. | Active replica transformer hybrid |
USRE41831E1 (en) | 2000-05-23 | 2010-10-19 | Marvell International Ltd. | Class B driver |
US7312739B1 (en) | 2000-05-23 | 2007-12-25 | Marvell International Ltd. | Communication driver |
US6775529B1 (en) | 2000-07-31 | 2004-08-10 | Marvell International Ltd. | Active resistive summer for a transformer hybrid |
US7606547B1 (en) | 2000-07-31 | 2009-10-20 | Marvell International Ltd. | Active resistance summer for a transformer hybrid |
KR100744109B1 (ko) * | 2001-10-23 | 2007-08-01 | 삼성전자주식회사 | 공정, 전압 및 온도의 변화에 따라 단자들의 상태를최적으로 변화시킬 수 있는 메모리 장치 |
JP2003324348A (ja) | 2002-04-30 | 2003-11-14 | Elpida Memory Inc | Dll回路 |
KR100518548B1 (ko) * | 2002-12-30 | 2005-10-04 | 삼성전자주식회사 | 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의dll 및 이에 대한 지연시간 보상방법 |
DE10333522B4 (de) * | 2003-07-23 | 2005-05-12 | Infineon Technologies Ag | Speicheranordnung zur Verarbeitung von Daten und Verfahren |
KR100546368B1 (ko) * | 2003-08-22 | 2006-01-26 | 삼성전자주식회사 | 센터링 에러를 일으키는 클럭 스큐를 자체적으로 보상하는메모리 장치 및 그 클럭 스큐 보상 방법 |
US7312662B1 (en) | 2005-08-09 | 2007-12-25 | Marvell International Ltd. | Cascode gain boosting system and method for a transmitter |
US7577892B1 (en) | 2005-08-25 | 2009-08-18 | Marvell International Ltd | High speed iterative decoder |
JP2007141383A (ja) * | 2005-11-18 | 2007-06-07 | Elpida Memory Inc | 半導体記憶装置 |
KR100779381B1 (ko) * | 2006-05-15 | 2007-11-23 | 주식회사 하이닉스반도체 | 감소된 면적을 가지는 dll과 이를 포함하는 반도체메모리 장치 및 그 락킹 동작 방법 |
WO2009125580A1 (ja) * | 2008-04-11 | 2009-10-15 | 株式会社アドバンテスト | ループ型クロック調整回路および試験装置 |
KR101123073B1 (ko) * | 2009-05-21 | 2012-03-05 | 주식회사 하이닉스반도체 | 지연고정루프회로 및 이를 이용한 반도체 메모리 장치 |
JP2011061457A (ja) | 2009-09-09 | 2011-03-24 | Elpida Memory Inc | クロック生成回路及びこれを備える半導体装置並びにデータ処理システム |
KR101819664B1 (ko) * | 2011-02-07 | 2018-03-02 | 엘지디스플레이 주식회사 | 타이밍 컨트롤러 및 이를 이용한 액정표시장치 |
US8907587B2 (en) * | 2012-07-25 | 2014-12-09 | Cooper Technologies Company | Stand-alone synchronization for a runway light |
JP6734962B1 (ja) * | 2019-04-17 | 2020-08-05 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置 |
US11075743B2 (en) * | 2019-08-27 | 2021-07-27 | Nxp Usa, Inc. | Adjustable high resolution timer |
US11004499B1 (en) * | 2020-05-08 | 2021-05-11 | Winbond Electronics Corp. | Latency control circuit and method |
TWI738606B (zh) | 2021-01-13 | 2021-09-01 | 新唐科技股份有限公司 | 信號同步裝置 |
JP2023042713A (ja) * | 2021-09-15 | 2023-03-28 | ソニーセミコンダクタソリューションズ株式会社 | Dll回路、発光装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3854181T2 (de) * | 1987-04-28 | 1995-11-30 | Fujitsu Ten Ltd | System zur datenübertragung. |
JP2697633B2 (ja) * | 1994-09-30 | 1998-01-14 | 日本電気株式会社 | 同期型半導体記憶装置 |
TW340262B (en) | 1996-08-13 | 1998-09-11 | Fujitsu Ltd | Semiconductor device, system consisting of semiconductor devices and digital delay circuit |
JP4070255B2 (ja) * | 1996-08-13 | 2008-04-02 | 富士通株式会社 | 半導体集積回路 |
JPH1069769A (ja) * | 1996-08-29 | 1998-03-10 | Fujitsu Ltd | 半導体集積回路 |
JP3789629B2 (ja) | 1998-01-27 | 2006-06-28 | 富士通株式会社 | 半導体装置 |
-
1999
- 1999-10-19 JP JP29670999A patent/JP3488152B2/ja not_active Expired - Fee Related
-
2000
- 2000-10-18 TW TW089121800A patent/TW480487B/zh not_active IP Right Cessation
- 2000-10-19 KR KR10-2000-0061555A patent/KR100431419B1/ko not_active IP Right Cessation
- 2000-10-19 US US09/692,632 patent/US6608743B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6608743B1 (en) | 2003-08-19 |
JP2001118385A (ja) | 2001-04-27 |
KR20010051129A (ko) | 2001-06-25 |
KR100431419B1 (ko) | 2004-05-14 |
TW480487B (en) | 2002-03-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3488152B2 (ja) | 遅延同期ループの同期方法、遅延同期ループ及び該遅延同期ループを備えた半導体装置 | |
JP3549751B2 (ja) | 半導体集積回路装置 | |
US6819151B2 (en) | Method and circuit for adjusting the timing of output data based on an operational mode of output drivers | |
JP4693089B2 (ja) | 半導体記憶素子におけるオンダイターミネーションモードの転換回路及びその方法 | |
KR100605588B1 (ko) | 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법 | |
US6774690B2 (en) | Digital dual-loop DLL design using coarse and fine loops | |
US7945800B2 (en) | Synchronization devices having input/output delay model tuning elements in signal paths to provide tuning capabilities to offset signal mismatch | |
US6727740B2 (en) | Synchronous mirror delay (SMD) circuit and method including a ring oscillator for timing coarse and fine delay intervals | |
US6928007B2 (en) | ODT mode conversion circuit and method | |
US6392458B1 (en) | Method and apparatus for digital delay locked loop circuits | |
US20010028599A1 (en) | Semiconductor memory device outputting data according to a first internal clock signal and a second internal clock signal | |
JP2008503159A (ja) | 低電力と低いタイミング・ジッタのフェーズ・ロック・ループと方法 | |
JP2001016191A (ja) | 時間−デジタル変換器、これを用いた同期回路及びその方法 | |
JPH1174783A (ja) | 内部クロック信号発生回路、および同期型半導体記憶装置 | |
JP2000021165A (ja) | 集積回路装置 | |
JPH10171774A (ja) | 半導体集積回路 | |
US9196349B2 (en) | Semiconductor device | |
KR101076889B1 (ko) | 데이터출력제어회로 | |
US6621316B1 (en) | Synchronous mirror delay (SMD) circuit and method including a counter and reduced size bi-directional delay line | |
JP2001291388A (ja) | Dll回路、それを使用する半導体装置及びタイミング生成方法 | |
JPH10303727A (ja) | データレシーバ | |
US7428185B2 (en) | Output control signal generating circuit | |
USRE46141E1 (en) | Semiconductor device and timing control method for the same | |
KR20060089357A (ko) | 온다이 터미네이션 회로에서의 온다이 터미네이션 동기버퍼 및 그의 제어방법 | |
US6346823B1 (en) | Pulse generator for providing pulse signal with constant pulse width |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081031 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091031 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091031 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101031 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121031 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131031 Year of fee payment: 10 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |