JPH1174783A - 内部クロック信号発生回路、および同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 遅延時間を微調整することができる内部クロ
ック信号発生回路および、当該内部クロック発生回路を
搭載した同期型半導体記憶装置を提供する。 【解決手段】 遅延ライン２は、直列に接続された複数
のインバータ回路（Ｉ１、…、Ｉｎ）を含み、クロック
信号ＥＣＬＫを受けて内部クロック信号ｉｎｔ．ＣＬＫ
を出力する。インバータ回路（Ｉ１、…、Ｉｎ）に接続
されるスイッチ（２１．１、…、２１．ｎ）は、制御信
号（Ｃ（１）、…、Ｃ（ｎ））に応じて、個別にｏｎ状
態／ｏｆｆ状態になる。スイッチ（２１．１、…、２
１．ｎ）がｏｎ状態になると、対応する出力ノード（Ｏ
１、…、Ｏｎ）とコンデンサ（２２．１、…、２２．
ｎ）とが接続状態になり、対応する出力ノード（Ｏ１、
Ｏ２、…、Ｏｎ）の容量が変化し、信号の伝達速度が変
化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、内部クロック信号
発生回路、および同期型半導体記憶装置に関し、特に、
外部クロック信号に位相同期した内部クロック信号を発
生する内部クロック信号発生回路、および内部クロック
信号発生回路から周期的に与えられるクロック信号に同
期して外部信号を取込む同期型半導体記憶装置に関する
ものである。

【０００２】

【従来の技術】主記憶として用いられるダイナミックア
クセスメモリ（以下、ＤＲＡＭと称す）は、高速化され
てきているものの、その動作速度は依然マイクロプロセ
ッサ（以下、ＭＰＵと称す）の動作速度に追随すること
ができない。

【０００３】このため、ＤＲＡＭのアクセスタイムおよ
びサイクルタイムがボトルネックとなり、システム全体
の性能が低下するということがよく言われている。

【０００４】近年、高速ＭＰＵに対応した主記憶とし
て、クロック信号に同期して動作するＳＤＲＡＭが提案
されている。以下、ＳＤＲＡＭについて説明する。

【０００５】図１７は、従来のＳＤＲＡＭ１００の基本
構成を示すブロック図である。図１７を参照して、従来
のＳＤＲＡＭ１００は、クロックバッファ１０１、コン
トロール信号バッファ１０２、アドレスバッファ１０
３、コントロール回路１０４、メモリアレイ１０５、お
よび入出力バッファ１０６を備える。

【０００６】メモリアレイ１０５は、行方向、列方向に
マトリックス状に接続された図示しない複数のメモリセ
ルを含む。クロックバッファ１０１は、外部クロック信
号ｅｘｔ．ＣＬＫに従い、内部を動作させるクロック信
号ＣＬＫを出力する。コントロール信号バッファ１０２
は、コントロール回路１０４を駆動する／ＲＡＳ信号
（ロウアドレスストローブ信号）、／ＣＡＳ信号（コラ
ムアドレスストローブ信号）、／ＷＥ信号（ライトイネ
ーブル信号）等の制御信号を取込む。アドレスバッファ
１０３は、アドレスピンＡ０〜Ａ１０から選択するメモ
リセルを指定するアドレス信号Ａｄｄを取込む。コント
ロール回路１０４は、クロック信号ＣＬＫに同期してメ
モリセルを選択状態にする。入出力バッファ１０６は、
クロック信号ＣＬＫに従い、データ入出力端子ＤＱ０〜
７から、選択されたメモリセルに書込むデータを入力
し、もしくは、選択されたメモリセルから読出したデー
タを出力する。ＳＤＲＡＭ１００は、データ入出力端子
ＤＱ０〜７から８ビットのバイトデータを入出力する。

【０００７】ＳＤＲＡＭ１００の動作について説明す
る。ＳＤＲＡＭ１００においては、システムクロックに
同期して、１つのデータ入出力端子から連続して複数ビ
ットのデータを出力し、もしくは入力する（高速アクセ
ス）仕様が提案されている。

【０００８】図１８は、ＳＤＲＡＭ１００において、デ
ータ入出力端子ＤＱ０〜７から連続して８ビットのデー
タ（８×８の合計６４ビット）を読出すための各種信号
のタイミングチャートを、図１９は、連続して８ビット
のデータ（８×８の合計６４ビット）を入力して書込む
ための各種信号のタイミングチャートをそれぞれ示して
いる。連続して読出されるデータのビット数は、バース
ト長と呼ばれ、この長さは変更可能である。

【０００９】図１８に示すように、ＳＤＲＡＭ１００に
おいては、システムクロックである外部クロック信号ｅ
ｘｔ. ＣＬＫの立上がりエッジで、外部から／ＲＡＳ信
号、／ＣＡＳ信号、アドレス信号Ａｄｄ等が取込まれ
る。

【００１０】アドレス信号Ａｄｄは、行アドレス信号Ｘ
と、列アドレス信号Ｙとが時分割に多重化されて与えら
れる。／ＲＡＳ信号が外部クロック信号ｅｘｔ. ＣＬＫ
の立上がりエッジにおいて活性状態（Ｌレベル）であれ
ば、アドレス信号Ａｄｄが行アドレス信号Ｘ（例えば、
図１８におけるＸａ）として取込まれる。

【００１１】続いて、／ＣＡＳ信号が外部クロック信号
ｅｘｔ. ＣＬＫの立上がりエッジにおいて活性状態（Ｌ
レベル）であれば、アドレス信号Ａｄｄが列アドレス信
号Ｙ（例えば、図１８におけるＹｂ）として取込まれ
る。

【００１２】このように取込まれた行アドレス信号Ｘ
ａ、および列アドレス信号Ｙｂに従って、行および列の
選択動作が実施される。

【００１３】／ＲＡＳ信号がＬレベルに立下がってから
所定のクロック期間（図１８においては６クロックサイ
クル）が経過した後、最初の８ビットのデータ（ｑ０）
が出力される。以降、外部クロック信号ｅｘｔ. ＣＬＫ
の立上がりに応答してデータ（ｑ１〜ｑ７）が出力され
る。

【００１４】一方、図１９に示すように、書込動作時に
おいては、読出動作と同じ手順で行アドレス信号Ｘ（図
１９においてはＸｃ）が取込まれる。クロック信号ＣＬ
Ｋの立上がりエッジにおいて／ＣＡＳ信号、／ＷＥ信号
ともに活性状態（Ｌレベル）であれば、列アドレス信号
Ｙ（図１９においてはＹｄ）が取込まれるとともに、そ
の時与えられた入力データｄ０が最初の書込みデータと
して取込まれる。／ＲＡＳ信号、／ＣＡＳ信号の立下が
りに応答して、行および列の選択動作が実施される。以
下、外部クロック信号ｅｘｔ. ＣＬＫに同期して順次、
入力データｄ１〜ｄ７が取込まれ、該当するメモイセル
に書込まれる。

【００１５】ＳＤＲＡＭ１００においては、制御信号
（／ＲＡＳ信号、／ＣＡＳ信号）に同期してアドレス信
号Ａｄｄや入力データ等を取込む従来のＤＲＡＭの方式
と異なり、システムクロックであるクロック信号ＣＬＫ
の立上がりエッジで／ＲＡＳ信号、／ＣＡＳ信号、アド
レス信号Ａｄｄ、および入力データを取込む。

【００１６】このように外部からのクロック信号に同期
して動作させるように構成することにより、アドレス信
号Ａｄｄのスキュ（タイミングのずれ）によるデータ入
出力時間に対するマージンを確保する必要がなく、これ
によりサイクルタイムを短縮することができるという利
点がある。また、このようにクロック信号に同期して連
続データの書込み読出しを実行することができれば、連
続アクセスタイムを高速化することが可能となる。

【００１７】ところで、ＳＤＲＡＭにおいては、さらに
高速動作を実現するために内部の動作を駆動する内部ク
ロック信号ＣＬＫの高速化が要求されている。このた
め、外部クロック信号ｅｘｔ．ＣＬＫより立上がり位相
の進んだ内部クロック信号ｉｎｔ．ＣＬＫを発生させる
ことを目的としたディレイロックドループ（以下、ＤＬ
Ｌと称す）をチップ内部に搭載することが提案されてい
る。

【００１８】図２０は、従来のＤＬＬ回路９０の基本構
成を示すブロック図である。このＤＬＬ回路９０は、デ
ィジタルタイプのＤＬＬ回路であって、アナログタイプ
のＤＬＬ回路に比べて電源ノイズを抑えることができ
る。

【００１９】図２０を参照して、従来のＤＬＬ回路９０
は、遅延ライン９１、クロックバッファ９３、位相比較
器９４、選択回路９２、および遅延回路９５を備える。

【００２０】クロックバッファ９３は、外部クロック信
号ｅｘｔ. ＣＬＫに従い、クロック信号ＥＣＬＫを出力
する。遅延ライン９１は、入力したクロック信号ＥＣＬ
Ｋを遅延して内部クロック信号ｉｎｔ．ＣＬＫを出力す
る。内部クロック信号ｉｎｔ．ＣＬＫは、遅延回路９５
で遅延された後、クロック信号ＲＣＬＫとして位相比較
器９４に送られる。位相比較器９４は、クロック信号Ｅ
ＣＬＫと、クロック信号ＲＣＬＫとの位相を比較して、
位相がほぼ一致（同期確立）するようにアップ信号Ｕ
Ｐ、ダウン信号ＤＯＷＮを出力する。選択回路９２は、
シフトレジスタから構成され、アップ信号ＵＰ、ダウン
信号ＤＯＷＮに応じて、遅延ライン９１の遅延時間を変
化させる。なお、内部クロック信号ｉｎｔ．ＣＬＫは、
図１７に示すＳＤＲＡＭ１００を動作させる。

【００２１】図２１は、従来のＤＬＬ回路９０の遅延ラ
イン９１の基本構成を示す回路図であり、併せて選択回
路９２との関係が示されている。図２１における遅延ラ
イン９１は、交互に接続された複数のＮＡＮＤ回路（１
１０．１、１１０．２、…、１１０．ｎ）および複数の
インバータ回路（１１１．１、１１１．２、…、１１
１．ｎ）と、複数のＮＡＮＤ回路（１１０．１、１１
０．２、…、１１０．ｎ）のそれぞれの入力端子に接続
された複数のＮＡＮＤ回路（１１２．１、１１２．２、
…、１１２．ｎ）を備える。

【００２２】ＮＡＮＤ回路１１０．１の一方の入力端子
は、内部電源電圧Ｖｃｃと接続されている。インバータ
回路１１１．ｎから、内部クロック信号ｉｎｔ．ＣＬＫ
が出力される。

【００２３】複数のＮＡＮＤ回路（１１２．１、１１
２．２、…、１１２．ｎ）のそれぞれの一方の入力端子
は、クロック信号ＥＣＬＫを受け、他方の入力端子は、
選択回路９２から出力される制御信号（ｓ（１）、ｓ
（２）、…、ｓ（ｎ））を受ける。

【００２４】選択回路９２から出力される制御信号（ｓ
（１）、ｓ（２）、…、ｓ（ｎ））は、いずれか１つが
活性状態にある。制御信号（ｓ（１）、ｓ（２）、…、
ｓ（ｎ））に応じて、クロック信号ＥＣＬＫが入力する
場所（すなわち、ＮＡＮＤ回路１１０．１、…、１１
０．ｎのいずれかを通過するかで）が変化する。

【００２５】ここで簡単のため、制御信号（ｓ（１）、
ｓ（２）、…、ｓ（ｎ））の並びにおいて、ｓ（１）の
方向を初段側とよび、ｓ（ｎ）の方向を後段側とよぶ。
遅延時間が長すぎると、活性状態にある制御信号ｓ
（ｊ）に代わって、後段側の制御信号ｓ（ｊ＋１）、
…、ｓ（ｎ）のいずれかを活性状態にし、遅延時間が短
すぎると、活性状態にある制御信号ｓ（ｊ）に代わっ
て、初段側の制御信号ｓ（ｊー１）、…、ｓ（１）のい
ずれかを活性状態する。これにより、遅延ライン９１の
遅延時間が変化する。

【００２６】

【発明が解決しようとする課題】しかしながら、従来の
ＤＬＬ回路９０ではこのように構成されているため、遅
延時間の変化のステップが、ＮＡＮＤ回路（１１０．
１、…、１１０．ｎ）とインバータ回路（１１１．１、
…、１１１．ｎ）とで決定されることになる。

【００２７】従って、従来のＤＬＬ回路９０において
は、遅延時間が階段状に変化するため、入力する信号
（例えば、外部クロック信号ｅｘｔ. ＣＬＫ）の動作周
波数が大きくなると位相同期が図れないという問題があ
った。

【００２８】また、ＳＤＲＡＭにこのようなＤＬＬ回路
９０を搭載したのでは、高速なアクセス動作を実現でき
ない。

【００２９】それゆえ、本発明は、かかる問題を解決す
るためになされたものであり、遅延時間を微調整するこ
とができる内部クロック信号発生回路を提供することに
ある。

【００３０】さらに、もう一つの目的は、効率的に位相
同期することができる内部クロック信号発生回路を提供
することにある。

【００３１】さらに、もう一つの目的は、このような内
部クロック信号発生回路を搭載することにより、高速な
アクセス動作が可能な同期型半導体記憶装置を提供する
ことにある。

【００３２】

【課題を解決するための手段】請求項１に係る内部クロ
ック信号発生回路は、外部クロック信号に位相同期した
内部クロック信号を発生する内部クロック信号発生回路
であって、外部クロック信号を遅延して内部クロック信
号を出力する遅延ラインと、外部クロック信号と内部ク
ロック信号との位相差を検出して、外部クロック信号を
遅延するために必要とされる遅延時間を決定する位相検
出手段と、遅延ラインに並列に設けられた複数の容量を
備え、位相検出手段の位相差の検出結果に従い、ディジ
タル的に遅延ラインと複数の容量との間を流れる電流を
制御することにより、外部クロック信号と内部クロック
信号とが位相同期するように、遅延ラインの遅延時間を
調整する遅延制御手段とを備える。

【００３３】請求項２に係る内部クロック信号発生回路
は、請求項１に係る内部クロック信号発生回路であっ
て、遅延ラインは、直列に接続された複数の遅延素子を
含み、遅延制御手段の複数の容量は、複数の遅延素子の
それぞれの出力ノードに対応して設けられた複数の第１
の容量素子と、対応する複数の第１の容量素子と、対応
する出力ノードとの間にそれぞれ接続される複数の第１
のスイッチとを含み、各第１のスイッチは、位相検出手
段の位相差の検出結果に応じて、ｏｎ状態／ｏｆｆ状態
を切替えることにより、個別に、対応する第１の容量素
子と対応する出力ノードとを接続状態／非接続状態にす
る。

【００３４】請求項３に係る内部クロック信号発生回路
は、請求項１に係る内部クロック信号発生回路であっ
て、遅延ラインは、直列に接続された複数の遅延素子を
含み、遅延制御手段の複数の容量は、複数の遅延素子の
それぞれの出力ノードに対応して設けられた複数の第２
の容量素子と、複数の遅延素子のそれぞれの出力ノード
に対応して設けられた、複数の第２の容量素子の容量値
より大きい複数の第３の容量素子と、位相検出手段の位
相差の検出結果に応じて、ｏｎ状態／ｏｆｆ状態を切替
えることにより、対応する複数の第２の容量素子と対応
する出力ノードとを接続状態／非接続状態にする複数の
第２のスイッチと、位相検出手段の位相差の検出結果に
応じて、ｏｎ状態／ｏｆｆ状態を切替えることにより、
対応する複数の第３の容量素子と対応する出力ノードと
を接続状態／非接続状態にする複数の第３のスイッチと
を備え、外部クロック信号を遅延するために必要とされ
る遅延時間が短い場合には、複数の第２のスイッチを選
択的にｏｎ状態にし、外部クロック信号を遅延するため
に必要とされる遅延時間が長い場合には、複数の第２の
スイッチをｏｎ状態にし、かつ複数の第３のスイッチを
選択的にｏｎ状態にする。

【００３５】請求項４に係る内部クロック信号発生回路
は、請求項１に係る内部クロック信号発生回路であっ
て、遅延ラインは、直列に接続された複数の遅延素子を
含み、遅延制御手段の複数の容量は、複数の遅延素子の
それぞれの出力ノードに対応して設けられた複数の第４
の容量素子と、対応する複数の第４の容量素子と、対応
する出力ノードとの間にそれぞれ接続される複数の電流
調整手段とを含み、各電流調整手段は、位相検出手段の
位相差の検出結果に応じて、対応する出力ノードから、
対応する第４の容量素子に流込む電流の電流値を調節す
る。

【００３６】請求項５に係る内部クロック信号発生回路
は、請求項１に係る内部クロック信号発生回路であっ
て、遅延ラインは、直列に接続された複数の遅延素子を
含み、遅延制御手段の複数の容量は、複数の遅延素子の
それぞれの出力ノードに対応して設けられた複数の見か
けの容量素子を含み、複数の見かけの容量素子のそれぞ
れは、位相制御手段からの制御受けて、対応する出力ノ
ード上に見かけの容量を発生する。

【００３７】請求項６に係る内部クロック信号発生回路
は、請求項１に係る内部クロック信号発生回路であっ
て、遅延ラインは、直列に接続された複数の遅延素子を
含み、位相検出手段は、外部クロック信号を遅延させる
第１の遅延手段と、内部クロック信号を遅延させる第２
の遅延手段と、第１の遅延手段の出力と、第２の遅延手
段の出力との位相差を比較する比較器とを備え、外部ク
ロック信号を遅延させるために必要とされる遅延時間が
長い場合には、第１の遅延手段の遅延時間と、第２の遅
延手段の遅延時間とを長くすることにより位相比較の感
度を落とす。

【００３８】請求項７に係る内部クロック信号発生回路
は、外部クロック信号に位相同期し、かつ周波数同期し
た内部クロック信号を発生する内部クロック信号発生回
路であって、内部クロック信号の発振周波数を決定する
遅延ラインを含む発振回路と、外部クロック信号と発振
回路から出力される内部クロック信号との位相差を検出
して、外部クロック信号を遅延するために必要とされる
遅延時間を決定する位相検出手段と、遅延ラインに並列
に設けられた複数の容量を備え、位相検出手段の位相差
の検出結果に従い、ディジタル的に遅延ラインと複数の
容量との間を流れる電流を制御することにより、外部ク
ロック信号と内部クロック信号とが位相同期するよう
に、遅延ラインの遅延時間を調整する遅延制御手段とを
備える。

【００３９】請求項８に係る内部クロック信号発生回路
は、請求項７に係る内部クロック信号発生回路であっ
て、遅延ラインは、直列に接続された複数の遅延素子を
含み、遅延制御手段の複数の容量は、複数の遅延素子の
それぞれの出力ノードに対応して設けられた複数の第１
の容量素子と、対応する複数の第１の容量素子と、対応
する出力ノードとの間に接続される複数の第１のスイッ
チとを含み、各第１のスイッチは、位相検出手段の位相
差の検出結果に応じて、ｏｎ状態／ｏｆｆ状態を切替え
ることにより、個別に、対応する第１の容量素子と対応
する出力ノードとを接続状態／非接続状態にする。

【００４０】請求項９に係る内部クロック信号発生回路
は、請求項７に係る内部クロック信号発生回路であっ
て、遅延ラインは、直列に接続された複数段の遅延素子
を含み、遅延制御手段の複数の容量は、複数の遅延素子
のそれぞれの出力ノードに対応して設けられた複数の第
２の容量素子と、複数の遅延素子のそれぞれの出力ノー
ドに対応して設けられた、複数の第２の容量素子の容量
値より大きい複数の第３の容量素子と、位相検出手段の
位相差の検出結果に応じて、ｏｎ状態／ｏｆｆ状態を切
替えることにより、対応する複数の第２の容量素子と対
応する出力ノードとを接続状態／非接続状態にする複数
の第２のスイッチと、位相検出手段の位相差の検出結果
に応じて、ｏｎ状態／ｏｆｆ状態を切替えることによ
り、対応する複数の第３の容量素子と対応する出力ノー
ドとを接続状態／非接続状態にする複数の第３のスイッ
チとを備え、外部クロック信号を遅延するために必要と
される遅延時間が短い場合には、複数の第２のスイッチ
を選択的にｏｎ状態にし、外部クロック信号を遅延する
ために必要とされる遅延時間が長い場合には、複数の第
２のスイッチをｏｎ状態にし、かつ複数の第３のスイッ
チを選択的にｏｎ状態にする。

【００４１】請求項１０に係る内部クロック信号発生回
路は、請求項７に係る内部クロック信号発生回路であっ
て、遅延ラインは、直列に接続された複数の遅延素子を
含み、遅延制御手段の複数の容量は、複数の遅延素子の
それぞれの出力ノードに対応して設けられた複数の第４
の容量素子と、対応する複数の第４の容量素子と、対応
する出力ノードとの間にそれぞれ接続される複数の電流
調整手段とを含み、各電流調整手段は、位相検出手段の
位相差の検出結果に応じて、対応する出力ノードから、
対応する第４の容量素子に流込む電流の電流値を調節す
る。

【００４２】請求項１１に係る内部クロック信号発生回
路は、請求項７に係る内部クロック信号発生回路であっ
て、遅延ラインは、直列に接続された複数の遅延素子を
含み、遅延制御手段の複数の容量は、複数の遅延素子の
それぞれの出力ノードに対応して設けられた複数の見か
けの容量素子を含み、複数の見かけの容量素子のそれぞ
れは、位相制御手段からの制御受けて、対応する出力ノ
ード上に見かけの容量を発生する。

【００４３】請求項１２に係る内部クロック信号発生回
路は、請求項７に係る内部クロック信号発生回路であっ
て、遅延ラインは、直列に接続された複数の遅延素子を
含み、位相検出手段は、外部クロック信号を遅延させる
第１の遅延手段と、内部クロック信号を遅延させる第２
の遅延手段と、第１の遅延手段の出力と、第２の遅延手
段の出力との位相差を比較する比較器とを備え、外部ク
ロック信号を遅延させるために必要とされる遅延時間が
長い場合には、第１の遅延手段の遅延時間と、第２の遅
延手段の遅延時間とを長くすることにより位相比較の感
度を落とす。

【００４４】請求項１３に係る同期型半導体記憶装置
は、外部クロック信号に同期して制御信号、アドレス信
号、および入力信号を含む外部信号を取込む同期型半導
体記憶装置であって、行方向および列方向にマトリック
ス状に配列された複数のメモリセルを含むメモリアレイ
と、外部クロック信号に位相同期した内部クロック信号
を出力する内部クロック発生手段と、内部クロック信号
に同期して、メモリセルを選択し、選択されたメモリセ
ルに対して、データの書込、読出を行なうデータ入出力
手段とを備え、内部クロック信号発生手段は、外部クロ
ック信号を遅延して内部クロック信号を出力する遅延ラ
インと、外部クロック信号と内部クロック信号との位相
差を検出して、外部クロック信号を遅延するために必要
とされる遅延時間を決定する位相検出手段と、遅延ライ
ンに並列に設けられた複数の容量を備え、位相検出手段
の位相差の検出結果に従い、ディジタル的に遅延ライン
と複数の容量との間を流れる電流を制御することによ
り、外部クロック信号と内部クロック信号とが位相同期
するように、遅延ラインの遅延時間を調整する遅延制御
手段とを備える。

【００４５】請求項１４に係る同期型半導体記憶装置
は、請求項１３に係る同期型半導体記憶装置であって、
遅延ラインは、直列に接続された複数の遅延素子を含
み、遅延制御手段の複数の容量は、複数の遅延素子のそ
れぞれの出力ノードに対応して設けられた複数の第１の
容量素子と、対応する複数の第１の容量素子と、対応す
る出力ノードとの間に接続される複数の第１のスイッチ
とを含み、各第１のスイッチは、位相検出手段の位相差
の検出結果に応じて、ｏｎ状態／ｏｆｆ状態を切替える
ことにより、個別に、対応する第１の容量素子と対応す
る出力ノードとを接続状態／非接続状態にする。

【００４６】請求項１５に係る同期型半導体記憶装置
は、外部クロック信号に同期して制御信号、アドレス信
号、および入力信号を含む外部信号を取込む同期型半導
体記憶装置であって、行方向および列方向にマトリック
ス状に配列された複数のメモリセルを含むメモリアレイ
と、外部クロック信号に位相同期、および周波数同期し
た内部クロック信号を出力する内部クロック発生手段
と、内部クロック信号に同期して、メモリセルを選択
し、選択されたメモリセルに対して、データの書込、読
出を行なうデータ入出力手段とを備え、内部クロック信
号発生手段は、内部クロック信号の発振周波数を決定す
る遅延ラインを含む発振回路と、外部クロック信号と発
振回路から出力される内部クロック信号との位相差を検
出して、外部クロック信号を遅延するために必要とされ
る遅延時間を決定する位相検出手段と、遅延ラインに並
列に設けられた複数の容量を備え、位相検出手段の位相
差の検出結果に従い、ディジタル的に遅延ラインと複数
の容量との間を流れる電流を制御することにより、外部
クロック信号と内部クロック信号とが位相同期するよう
に、遅延ラインの遅延時間を調整する遅延制御手段とを
備える。

【００４７】請求項１６に係る同期型半導体記憶装置
は、請求項１５に係る同期型半導体記憶装置であって、
遅延ラインは、直列に接続された複数の遅延素子を含
み、遅延制御手段の複数の容量は、複数の遅延素子のそ
れぞれの出力ノードに対応して設けられた複数の第１の
容量素子と、対応する複数の第１の容量素子と、対応す
る出力ノードとの間にそれぞれ接続される複数の第１の
スイッチとを含み、各第１のスイッチは、位相検出手段
の位相差の検出結果に応じて、ｏｎ状態／ｏｆｆ状態を
切替えることにより、個別に、対応する第１の容量素子
と対応する出力ノードとを接続状態／非接続状態にす
る。

【００４８】

【発明の実施の形態】

［実施の形態１］本発明の実施の形態１は、遅延ライン
を備える内部クロック信号発生回路において、ディジタ
ル的に遅延ラインの容量を変化させることにより、遅延
ラインにおける遅延時間を微調整することを可能とする
ものであり、さらに、同期型半導体記憶装置において、
このような内部クロック信号発生回路を搭載することに
より、高速動作を可能とするものである。

【００４９】図１６は、本発明の実施の形態１のＳＤＲ
ＡＭ２００の基本構成を示すブロック図である。図１７
に示す従来のＳＤＲＡＭ１００と同じ構成要素には同じ
番号、同じ符号を付し、その説明を省略する。

【００５０】図１６を参照して、本発明の実施の形態１
のＳＤＲＡＭ２００が、従来のＳＤＲＡＭ１００と相違
する点は、遅延時間を微調整することができる内部クロ
ック信号発生回路２０１を備えた点にある。内部クロッ
ク信号発生回路２０１は、クロック信号ＣＬＫを受け
て、位相同期した内部クロック信号ｉｎｔ．ＣＬＫを出
力する。ＳＤＲＡＭ２００は、内部クロック信号ｉｎ
ｔ．ＣＬＫに従って、データを高速に入出力する。

【００５１】以下、本発明の実施の形態１の内部クロッ
ク信号発生回路２０１の具体例として、ＤＬＬ回路につ
いて説明する。

【００５２】図１は、本発明の実施の形態１におけるＤ
ＬＬ回路１の全体構成を示すブロック図であり、図２は
ＤＬＬ回路１の主要部の基本構成を示す回路図である。
ＤＬＬ回路１は、入力する信号（例えば、クロック信号
ＣＬＫ）に位相同期した信号（例えば、内部クロック信
号ｉｎｔ．ＣＬＫ）を出力する。

【００５３】本発明の実施の形態１のＤＬＬ回路１が、
図２０〜図２１に示す従来のＤＬＬ回路９０と相違する
点は、遅延ライン９１に代わって、複数のインバータ回
路（Ｉ１、Ｉ２、…、Ｉｎ）を含む遅延ライン２と、複
数のインバータ回路（Ｉ１、Ｉ２、…、Ｉｎ）のそれぞ
れにおける遅延時間の変化を制御する遅延制御部３とを
設け、これに伴い、選択回路９２に代わって、選択回路
４を備え、さらに、位相比較器９４に代わって、位相比
較器５を備えた点にある。

【００５４】本発明の実施の形態１におけるＤＬＬ回路
１について説明する。図１〜図２を参照して、遅延ライ
ン２は、直列に接続された複数のインバータ回路（Ｉ
１、Ｉ２、…、Ｉｎ）（但し、ｎは偶数）を含む。イン
バータ回路Ｉ１は、クロックバッファ９３から、クロッ
ク信号ＥＣＬＫを受け、インバータ回路Ｉｎからは、内
部クロック信号ｉｎｔ．ＣＬＫが出力される。

【００５５】遅延制御部３は、複数の制御回路（２０．
１、２０．２、…、２０．ｎ）を含む。制御回路（２
０．１、２０．２、…、２０．ｎ）のそれぞれは、イン
バータ回路（Ｉ１、Ｉ２、…、Ｉｎ）に対応して設けら
れる。制御回路（２０．１、２０．２、…、２０．ｎ）
のそれぞれは、スイッチである１つのＮＭＯＳトランジ
スタ（２１．１、…、２１．ｎ）と、１つのコンデンサ
（２２. １、…、２２．ｎ）とを含む。

【００５６】ＮＭＯＳトランジスタ（２１．１、…、２
１．ｎ）のそれぞれのゲート電極は、後述する選択回路
４から制御信号（Ｃ（１）、…、Ｃ（ｎ））を受ける。

【００５７】具体的に、制御回路２０．１の構成につい
て説明する。制御回路２０．１は、ＮＭＯＳトランジス
タ２１．１と、コンデンサ２２．１とを含む。コンデン
サ２２．１の一方の電極は、接地電位Ｖｓｓと接続され
ている。ＮＭＯＳトランジスタ２１．１は、インバータ
回路Ｉ１の出力ノードＯ１とコンデンサ２２．１の他方
の電極との間に接続され、そのゲート電極には、選択回
路４から制御信号Ｃ（１）を受ける。ＮＭＯＳトランジ
スタ２１．１は、Ｈレベルの制御信号Ｃ（１）を受けて
導通状態になる。

【００５８】簡単に、制御回路（２０．１、２０．２、
…、２０．ｎ）の動作について説明する。以下、ＮＭＯ
Ｓトランジスタ（２１．１、２１．２、…、２１．ｎ）
のそれぞれを、スイッチ（２１．１、２１．２、…、２
１．ｎ）と称し、さらにＮＭＯＳトランジスタ（２１．
１、２１．２、…、２１．ｎ）のそれぞれの導通状態／
非導通状態を、対応するスイッチ（２１．１、２１．
２、…、２１．ｎ）のｏｎ状態／ｏｆｆ状態とする。

【００５９】スイッチ（２１．１、２１．２、…、２
１．ｎ）のそれぞれは、選択回路４から受ける制御信号
（Ｃ（１）、Ｃ（２）、…、Ｃ（ｎ））に応じて、ｏｎ
状態／ｏｆｆ状態になる。スイッチ（２１．１、２１．
２、…、２１．ｎ）のそれぞれがｏｎ状態になると、対
応する出力ノード（Ｏ１、Ｏ２、…、Ｏｎ）と、対応す
るコンデンサ（２２．１、２２．２、…、２２．ｎ）と
が電気的に接続状態になり、対応する出力ノード（Ｏ
１、Ｏ２、…、Ｏｎ）の容量が変化する。

【００６０】この結果、例えば、スイッチ２１．２がｏ
ｎ状態になった場合、対応する出力ノードＯ２の出力信
号の電位は、コンデンサ２２．２の容量値で決定される
値で緩やかに遷移する。すなわち、スイッチ（２１．
１、２１．２、…、２１．ｎ）をｏｎ状態／ｏｆｆ状態
にすることにより、遅延ライン２の遅延時間が微調整さ
れる。しかも、各コンデンサ（２２．１、…、２２．
ｎ）のサイズを小さくすることで、遅延ライン２の遅延
時間の変化のステップはより小さくすることができる。

【００６１】続いて、選択回路４の構成と動作とについ
て説明する。選択回路４は、複数のシフトレジスタ（２
３．１、２３．２、…、２３．ｎ）から構成される。シ
フトレジスタ（２３．１、２３．２、…、２３．ｎ）の
それぞれは、制御回路（２０．１、２０．２、…、２
０．ｎ）のそれぞれに対応して設けられる。

【００６２】図３は、本発明の実施の形態１における選
択回路４の基本構成を示す回路図である。図３を参照し
て、シフトレジスタ（２３．１、２３．２、…、２３．
ｎ）のそれぞれは、４つのインバータ回路８０、８１、
８２、８３と、２つのＮＭＯＳトランジスタ８４、８５
とを含む。

【００６３】シフトレジスタ（２３．１、２３．２、
…、２３．ｎ）の状態は、後述する位相比較器５から出
力されるダウン０信号ＤＯＷＮ０、ダウン１信号ＤＯＷ
Ｎ１、アップ０信号ＵＰ０、およびアップ１信号ＵＰ１
に基づき変化する。

【００６４】シフトレジスタ（２３．１、２３．３、
…、２３．ｎ−１）のそれぞれのＮＭＯＳトランジスタ
８４は、ダウン０信号ＤＯＷＮ０をゲート電極に受け、
さらにそれぞれのＮＭＯＳトランジスタ８５は、アップ
１信号ＵＰ１をゲート電極に受ける。シフトレジスタ
（２３．２、…、２３．ｎ）のそれぞれのＮＭＯＳトラ
ンジスタ８４は、ダウン１信号ＤＯＷＮ１をゲート電極
に受け、さらにそれぞれのＮＭＯＳトランジスタ８５
は、アップ０信号ＵＰ０をゲート電極に受ける。インバ
ータ回路８３のそれぞれの出力ノード（Ｎ１、Ｎ２、
…、Ｎｎ）から、制御信号（Ｃ（１）、Ｃ（２）、…、
Ｃ（ｎ））が出力される。

【００６５】なお、シフトレジスタ２３．１のＮＭＯＳ
トランジスタ８４の一方の電極、およびシフトレジスタ
２３．ｎのＮＭＯＳトランジスタ８５の一方の電極は、
内部電源電圧Ｖｃｃにそれぞれ接続されている。

【００６６】シフトレジスタ２３．２を具体例としてそ
の動作について説明する。例えば、ダウン１信号ＤＯＷ
Ｎ１がＨレベルに立上がると、ＮＭＯＳトランジスタ８
４が導通状態になる。これにより、出力ノードＮ２（す
なわち、制御信号Ｃ（２））の電位は、前段に位置する
シフトレジスタ２３．１の出力ノードＮ１（すなわち、
制御信号Ｃ（１））の電位に応じて変化する。一方、ダ
ウン１信号ＤＯＷＮ１がＬレベルに立下がると、ＮＭＯ
Ｓトランジスタ８４が非導通状態になる。これにより、
制御信号Ｃ（２）の電位は、インバータ回路８１、８２
でラッチしている電位を反転した電位を保持する。

【００６７】一方、アップ０信号ＵＰ０がＨレベルに立
上がると、ＮＭＯＳトランジスタ８５が導通状態にな
る。これにより、制御信号Ｃ（２）の電位は、後段に位
置するシフトレジスタ２３．３の出力ノードＮ３（すな
わち、制御信号Ｃ（３））の電位に応じて変化する。一
方、アップ０信号ＵＰ０がＬレベルに立下がると、ＮＭ
ＯＳトランジスタ８５が非導通状態になる。これによ
り、制御信号Ｃ（２）の電位は、インバータ回路８１、
８２でラッチしている電位を反転した電位を保持する。

【００６８】このように構成することにより、ダウン０
信号ＤＯＷＮ０と、ダウン１信号ＤＯＷＮ１とを交互に
活性化すると、制御信号（Ｃ（１）、…、Ｃ（ｎ））
は、一方向に順次活性化する。具体例を、式（１）〜式
（３）に示す。

【００６９】 （Ｃ（１）、…、Ｃ（ｎ））→（１、１、０、０、０、…、０） …（１） →（１、１、１、０、０、…、０） …（２） →（１、１、１、１、０、…、０） …（３） 一方、アップ０信号ＵＰ０と、アップ１信号ＵＰ１とを
交互に活性化すると、制御信号（Ｃ（１）、…、Ｃ
（ｎ））は、他方向に順次不活性化する。具体例を、式
（４）〜式（６）に示す。

【００７０】 （Ｃ（１）、…、Ｃ（ｎ））→（１、１、１、１、０、…、０） …（４） →（１、１、１、０、０、…、０） …（５） →（１、１、０、０、０、…、０） …（６） 続いて、選択回路４を制御する位相比較器５の構成と動
作について説明する。図４は、本発明の実施の形態１に
おける位相比較器５の基本構成を示す回路図であり、さ
らに図５は、位相比較器５の動作を説明するためのタイ
ミングチャートである。

【００７１】図４を参照して、位相比較器５は、クロッ
クバッファ９３から受けるクロック信号ＥＣＬＫと、遅
延回路９５から受けるクロック信号ＲＣＬＫとの位相差
を検出する。具体的には、図４に示すノードＱＡの信号
ＺＡ、ノードＱＢの信号ＺＢ、ノードＱＣの信号ＺＣに
基づき、クロック信号ＲＣＬＫを遅らせるダウン信号
（ダウン０信号ＤＯＷＮ０、ダウン１信号ＤＯＷＮ１）
を出力し、もしくはクロック信号ＲＣＬＫを進めるアッ
プ信号（アップ０信号ＵＰ０、もしくはアップ１信号Ｕ
Ｐ１）を出力する。

【００７２】図４〜図５を参照して位相比較器５の動作
を説明する。クロック信号ＲＣＬＫに対して、クロック
信号ＥＣＬＫが遅れている場合（時刻Ｔ１）、信号ＺＡ
がＨレベル、信号ＺＢ、信号ＺＣがＬレベルになり、Ａ
ＮＤ回路８７の出力がＨレベルになる。ＡＮＤ回路８７
の出力は、２分周回路８８から受ける分周信号ＺＤに基
づき、ダウン０信号ＤＯＷＮ０と、ダウン１信号ＤＯＷ
Ｎ１との振分けられる。

【００７３】さらに、クロック信号ＲＣＬＫに対して、
クロック信号ＥＣＬＫが進んでいる場合（時刻Ｔ２）、
信号ＺＡ、信号ＺＢ、信号ＺＣが全てＨレベルになり、
ＡＮＤ回路８６の出力がＨレベルになる。ＡＮＤ回路８
６の出力は、２分周回路８８から受ける分周信号ＺＤに
基づき、アップ０信号ＵＰ０と、アップ１信号ＵＰ１と
の振分けられる。

【００７４】なお、図５における期間Ｈは、ダウン０信
号ＤＯＷＮ０、ダウン１信号ＤＯＷＮ１、アップ０信号
ＵＰ０、およびアップ１信号ＵＰ１が活性化されない期
間であって、不感帯Ｈと称す。この不感帯Ｈは、位相比
較器５に含まれる遅延回路７０、７１、７２、７３（図
４参照）のそれぞれの遅延時間によって決定される。こ
の不感帯Ｈは、アップ信号とダウン信号とを交互に繰返
し出力し続ける状態（いわゆるチャタリング）を防止す
るために必要とされる。

【００７５】続いて、本発明の実施の形態１におけるＤ
ＬＬ回路１の動作について説明する。図６は、位相比較
器５から出力されるダウン０信号ＤＯＷＮ０、ダウン１
信号ＤＯＷＮ１、アップ０信号ＵＰ０、およびアップ１
信号ＵＰ１と、選択回路４の出力との関係を示すタイミ
ングチャートである。図６では、選択回路４の出力とし
て制御信号（Ｃ（１）、Ｃ（２）、Ｃ（３）、Ｃ
（４）、Ｃ（５）、Ｃ（６））の遷移状況を示してい
る。

【００７６】図６、図２を参照して、遅延ライン２の遅
延時間を遅らせる場合、早める場合について説明する。
なお、遅延ライン２は、インバータ回路（Ｉ１、Ｉ２、
…、Ｉ６）から構成されているものとする。

【００７７】時刻Ｔ０においては、全ての制御信号（Ｃ
（１）、Ｃ（２）、…、Ｃ（６））をＬレベルとする。
スイッチ（２１. １、２１．２、…、２１．６）が全て
ｏｆｆ状態であり、遅延ライン２の遅延時間は、インバ
ータ回路（Ｉ１、Ｉ２、…、Ｉ６）に含まれるゲート容
量と、ＮＭＯＳトランジスタ（２１．１、２１．２、
…、２１．６）のドレイン容量によって決定される。

【００７８】続いて、微小に遅延時間を遅らせる場合
は、例えば、Ｈレベルのダウン０信号ＤＯＷＮ０を発生
する（時刻Ｔ１）。各制御信号（Ｃ（１）、Ｃ（２）、
…、Ｃ（６））の遷移状態を式（７）に示す。

【００７９】 （０、０、０、０、０、０）→（１、０、０、０、０、０） …（７） 内部電源電圧Ｖｃｃを受けて、制御信号Ｃ（１）がＨレ
ベルに立上がる。これにより、スイッチ２１．１がｏｎ
状態になり、遅延ライン２の遅延時間は、コンデンサ２
２．１の容量値によって決定される時間分だけ延びる。

【００８０】続いて、微小に遅延時間を遅らせる場合
は、Ｈレベルのダウン１信号ＤＯＷＮ１を発生する（時
刻Ｔ２）。各制御信号（Ｃ（１）、Ｃ（２）、…、Ｃ
（６））の遷移状態を式（８）に示す。

【００８１】 （１、０、０、０、０、０）→（１、１、０、０、０、０） …（８） 制御信号Ｃ（２）がＨレベルに立上がる。これにより、
さらにスイッチ２１．２がｏｎ状態になり、遅延ライン
２の遅延時間は、さらにコンデンサ２２．２の容量によ
って決定される時間分だけ延びる。

【００８２】さらにＨレベルのダウン０信号ＤＯＷＮ０
を発生する（時刻Ｔ３）と、制御信号Ｃ（３）がＨレベ
ルに立上がる。これにより、さらにスイッチ２１．３が
ｏｎ状態になり、遅延ライン２の遅延時間は、さらにコ
ンデンサ２２．３の容量値によって決定される時間分だ
け延びる。

【００８３】またＨレベルのダウン１信号ＤＯＷＮ１を
発生する（時刻Ｔ４）と、制御信号Ｃ（４）がＨレベル
に立上がる。これにより、さらにスイッチ２１．４がｏ
ｎ状態になり、遅延ライン２の遅延時間は、さらにコン
デンサ２２．４の容量値によって決定される時間分だけ
延びる。

【００８４】一方、遅延時間を早めるためには、Ｈレベ
ルのＵＰ０信号ＵＰ０を発生する（時刻Ｔ５）。各制御
信号（Ｃ（１）、Ｃ（２）、…、Ｃ（６））の遷移状態
を式（９）に示す。

【００８５】 （１、１、１、１、０、０）→（１、１、１、０、０、０） …（９） この場合には、制御信号Ｃ（４）がＬレベルに立下が
る。これにより、スイッチ２１．４がｏｆｆ状態にな
り、インバータ回路Ｉ４と接続状態であったコンデンサ
２２．４が非接続状態になる。

【００８６】このように構成することにより、本発明の
実施の形態１のＤＬＬ回路１においては、遅延ライン２
の遅延時間をディ ジタル的に微調整することが可能とな
る。

【００８７】なお、各インバータ回路（Ｉ１、Ｉ２、
…、Ｉｎ）に接続する容量は、複数であってもよい。

【００８８】図７は、本発明の実施の形態１のＤＬＬ回
路８の主要部の基本構成を示す図である。ＤＬＬ回路８
は、インバータ回路（Ｉ１、Ｉ２、…、Ｉｎ）のそれぞ
れに対して複数の容量をディジタル的に接続することが
できる。

【００８９】図７を参照して、遅延制御部６は、複数の
制御回路（２４．１、２４．２、…、２４．２ｎ）を含
む。制御回路（２４．１、２４．２、…、２４．２ｎ）
のそれぞれは、１つのコンデンサ（４６．１、４６．
２、…、４６．２ｎ）と、１つのＮＭＯＳトランジスタ
（４５．１、４５．２、…、４５．２ｎ）とを含む。

【００９０】制御回路（２４．１、２４．ｎ＋１）、制
御回路（２４．２、２４．ｎ＋２）、…、制御回路（２
４．ｎ、２４．２ｎ）のそれぞれは、インバータ回路
（Ｉ１、Ｉ２、…、Ｉｎ）のそれぞれに対応して設けら
れる。具体的には、制御回路（２４．１、２４．ｎ＋
１）、制御回路（２４．２、２４．ｎ＋２）、…、制御
回路（２４．ｎ、２４．２ｎ）のそれぞれは、対応する
出力ノード（Ｏ１、Ｏ２、…、Ｏｎ）に並列に接続され
ている。

【００９１】選択回路７は、複数のシフトレジスタ（２
６．１、…、２６．ｎ、２６．ｎ＋１、…、２６．２
ｎ）を含む。シフトレジスタ（２６．１、…、２６．
ｎ、２６．ｎ＋１、…、２６．２ｎ）のそれぞれの構成
は、前述したシフトレジスタ（２３．１、…、２３．
ｎ）の構成と同じである。

【００９２】シフトレジスタ（２６．１、２６．２、
…、２６．ｎ）のそれぞれが出力する制御信号（Ｃ
（１）、Ｃ（２）、…、Ｃ（ｎ））は、制御回路（２
４．１、２４．２、…、２４．ｎ）を選択的に制御す
る。シフトレジスタ（２６．ｎ＋１、２６．ｎ＋２、
…、２６．２ｎ）のそれぞれが出力する制御信号（Ｃ
（ｎ＋１）、Ｃ（ｎ＋２）、…、Ｃ（２ｎ））は、制御
回路（２４．ｎ＋１、２４．ｎ＋２、…、２４．２ｎ）
を選択的に制御する。

【００９３】制御信号（Ｃ（１）、Ｃ（２）、…、Ｃ
（２ｎ））の変化は、先に説明したように、順次一方向
に活性化し、他方向に不活性化する。

【００９４】このように構成することにより、遅延ライ
ン２の遅延時間をディジタル的に微調整することが可能
となる。

【００９５】また、図１６に示すＳＤＲＡＭ２００の内
部クロック信号発生回路２０１として前述したＤＬＬ回
路１、８を用いた場合、ＳＤＲＡＭ２００において、高
速なアクセス動作が実現可能となる。

【００９６】なお、本発明の内部クロック信号発生回路
は、ＤＬＬ回路のみならず、ＰＬＬ回路においても実現
可能である。

【００９７】図８は、本発明の実施の形態１におけるＰ
ＬＬ回路５５の主要部の基本構成を示すブロック図であ
る。ＰＬＬ回路５５は、クロック信号ＣＬＫに、位相と
周波数とが同期した内部クロック信号ｉｎｔ. ＣＬＫを
生成する。

【００９８】図８を参照して、ＰＬＬ回路５５は、クロ
ックバッファ９３、遅延ライン２を含む発振器５６、遅
延制御部５７、選択回路５８、位相比較器５９、および
遅延回路９５から構成されている。遅延ライン２は、発
振器５６の発振周波数を決定する。

【００９９】図８に示すＰＬＬ回路５５において、遅延
制御部５７、選択回路５８、および位相比較器５９とし
て、図２〜図４に示す遅延制御部３、選択回路４、およ
び位相比較器５を備え（以下、ＰＬＬ回路５５．１と称
す）、もしくは、遅延制御部５７、選択回路５８、およ
び位相比較器５９として、図７に示す遅延制御部６、選
択回路７、および図４に示す位相比較器５を備え（以
下、ＰＬＬ回路５５．２と称す）ることにより、ＤＬＬ
回路１、８と同様の効果を得ることができる。

【０１００】さらに、本発明の実施の形態１の他の一例
であるＤＬＬ回路１０について説明する。ＤＬＬ回路１
０は、遅延時間に応じて、遅延ライン２の容量値を徐々
に大きくすることができる。本発明の実施の形態１にお
けるＤＬＬ回路１０について説明する。

【０１０１】図９は、本発明の実施の形態１におけるＤ
ＬＬ回路１０の主要部の基本構成を示す回路図である。
図９を参照して、遅延制御部１１は、複数の制御回路
（２０．１、２０．２、…、２０．ｎ）に加えて、さら
に複数の制御回路（２８．１、２８．２、…、２８．
ｎ）を含む。制御回路（２０．１、２０．２、…、２
０．ｎ）のそれぞれの構成は、図２で説明したとおりで
ある。

【０１０２】制御回路（２８．１、２８．２、…、２
８．ｎ）のそれぞれは、インバータ回路（Ｉ１、Ｉ２、
…、Ｉｎ）のそれぞれに対応して設けられる。制御回路
（２８．１、２８．２、…、２８．ｎ）のそれぞれは、
ＮＭＯＳトランジスタ（２９．１、…、２９．ｎ）、Ｎ
ＭＯＳトランジスタ（３０．１、…、３０．ｎ）、コン
デンサ（３１. １、…、３１．ｎ）、およびコンデンサ
（３２. １、…、３２．ｎ）を含む。

【０１０３】なお、コンデンサ（３１．１、３２．
１）、コンデンサ（３１．２、３２．２）、…、コンデ
ンサ（３１．ｎ、３２．ｎ）のそれぞれの容量値の合計
は、コンデンサ（２０．１、…、２０．ｎ）の容量値よ
り大きい。

【０１０４】ＮＭＯＳトランジスタ（２９．１、２９．
２、…、２９．ｎ）のそれぞれのゲート電極、およびＮ
ＭＯＳトランジスタ（３０．１、３０．２、…、３０．
ｎ）のそれぞれのゲート電極は、選択回路７から制御信
号（Ｃ（ｎ＋１）、Ｃ（ｎ＋２）、…、Ｃ（２ｎ））を
受ける。

【０１０５】具体的に、制御回路２８．１の構成と動作
とについて説明する。制御回路２８．１は、ＮＭＯＳト
ランジスタ２９．１、ＮＭＯＳトランジスタ３０．１、
コンデンサ３１．１およびコンデンサ３２．１を含む。
コンデンサ３１．１、およびコンデンサ３２．１の一方
の電極は、接地電位Ｖｓｓと接続されている。ＮＭＯＳ
トランジスタ２９．１は、インバータ回路Ｉ１の出力ノ
ードＯ１とコンデンサ３１．１の他方の電極との間に接
続されている。ＮＭＯＳトランジスタ３０．１は、イン
バータ回路Ｉ１の出力ノードＯ１とコンデンサ３２．１
の他方の電極との間に接続されている。ＮＭＯＳトラン
ジスタ２９．１、およびＮＭＯＳトランジスタ３０．１
のゲート電極は、選択回路７から制御信号Ｃ（ｎ＋１）
を受ける。ＮＭＯＳトランジスタ２９．１、およびＮＭ
ＯＳトランジスタ３０．１は、Ｈレベルの制御信号Ｃ
（ｎ＋１）を受けて導通状態になる。

【０１０６】簡単に、制御回路（２８．１、２８．２、
…、２８．ｎ）の動作について説明する。以下、ＮＭＯ
Ｓトランジスタ（２９．１、３０．１）、ＮＭＯＳトラ
ンジスタ（２９．２、３０．２）、…、ＮＭＯＳトラン
ジスタ（２９．ｎ、３０．ｎ）のそれぞれを、スイッチ
（２９．１、２９．２、…、２９．ｎ）と称し、さらに
ＮＭＯＳトランジスタ（２９．１、３０．１）、ＮＭＯ
Ｓトランジスタ（２９．２、３０．２）、…、ＮＭＯＳ
トランジスタ（２９．ｎ、３０．ｎ）のそれぞれの導通
状態／非導通状態を、対応するスイッチ（２９．１、２
９．２、…、２９．ｎ）のｏｎ状態／ｏｆｆ状態とす
る。

【０１０７】スイッチ（２９．１、２９．２、…、２
９．ｎ）のそれぞれは、選択回路７から受ける制御信号
（Ｃ（ｎ＋１）、Ｃ（ｎ＋２）、…、Ｃ（２ｎ））に応
じて、ｏｎ状態／ｏｆｆ状態になる。例えば、スイッチ
２９．１が、ｏｎ状態になると、対応する出力ノードＯ
１と、コンデンサ３１．１およびコンデンサ３２．１と
が電気的に接続状態になる。対応する出力ノードＯ１の
出力信号の電位は、コンデンサ３１．１、および３２．
１の容量値で決定される値で緩やかに変化する。しか
も、コンデンサ２２．１より容量値が大きいので、スイ
ッチ２１. １がｏｎ状態にある場合より、電位の遷移速
度はより緩やかになる。すなわち、スイッチ（２９．
１、２９．２、…、２９．ｎ）をｏｎ状態／ｏｆｆ状態
にすることにより、遅延時間の変化のステップをより大
きくすることができる。

【０１０８】続いて、ＤＬＬ回路１０の動作について説
明する。位相比較器５については、前述したように位相
検出結果に基づき、ダウン０信号ＤＯＷＮ０、ダウン１
信号ＤＯＷＮ１、アップ０信号ＵＰ０、およびアップ１
信号ＵＰ１を出力する。さらに、選択回路７は、前述し
たように、これらの信号を受けて、制御信号（Ｃ
（１）、Ｃ（２）、…、Ｃ（２ｎ））を出力する。

【０１０９】遅延ライン２において必要とされる遅延時
間が短い場合には、遅延ライン２の遅延時間は、制御信
号（Ｃ（１）、Ｃ（２）、…、Ｃ（ｎ））に応じて、ス
イッチ（２１．１、２１．２、…、２１．ｎ）によって
制御される。

【０１１０】遅延ライン２において必要とされる遅延時
間が長い場合には、スイッチ（２１．１、２１．２、
…、２１．ｎ）がｏｎ状態であり、さらにスイッチ（２
９．１、２９．２、…、２９．ｎ）によって遅延時間が
制御される。この場合、遅延ライン２における遅延時間
の変化のステップは、必要とされる遅延時間が短い場合
に比べて大きい。

【０１１１】すなわち、このように構成することによ
り、ＤＬＬ回路１０においては、より大きな動作周波数
を有するクロック信号ＣＬＫに位相同期することが可能
となる。

【０１１２】また、図１６に示すＳＤＲＡＭ２００の内
部クロック信号発生回路２０１としてＤＬＬ回路１０を
用いた場合、外部クロック信号ｅｘｔ．ＣＬＫの動作周
波数が高い場合には、遅延量の変化のステップを細か
く、外部ｅｘｔ．クロック信号ＣＬＫの動作周波数が低
い場合には、遅延量の変化のステップを粗くすることが
できる。この結果、ＳＤＲＡＭ２００において、高速な
アクセス動作が可能となる。

【０１１３】なお、図８に示すＰＬＬ回路５５におい
て、遅延制御部５７、選択回路５８、および位相比較器
５９として、図９に示す遅延制御部１１、選択回路７、
および図４に示す位相比較器５を備え（以下、ＰＬＬ回
路５５．３と称す）ることにより、ＤＬＬ回路１０と同
様の効果を得ることができる。

【０１１４】さらに、図１６に示すＳＤＲＡＭ２００の
内部クロック信号発生回路２０１として先に説明したＰ
ＬＬ回路５５．１〜５５．３を用いることにより、ＳＤ
ＲＡＭ２００において、高速なアクセス動作が実現され
る。

【０１１５】［実施の形態２］本発明の実施の形態２
は、遅延ラインを備える内部クロック信号発生回路にお
いて、遅延ラインに容量を接続し、ディジタル的に容量
に流込む電流値を制御することにより、遅延ラインにお
ける遅延時間の変化を微調整することを可能とするもの
である。

【０１１６】以下、本発明の実施の形態２の内部クロッ
ク信号発生回路の具体例として、ＤＬＬ回路について説
明する。

【０１１７】図１０は、本発明の実施の形態２における
ＤＬＬ回路１２の主要部の基本構成を示す回路図であ
る。図７に示すＤＬＬ回路８と同じ構成要素には同じ記
号を付し、その説明を省略する。

【０１１８】図１０を参照して、遅延制御部１３は、複
数の制御回路（３３．１、３３．２、…、３３．ｎ）を
含む。制御回路（３３．１、３３．２、…、３３．ｎ）
のそれぞれは、インバータ回路（Ｉ１、Ｉ２、…、Ｉ
ｎ）のそれぞれに対応して設けられる。制御回路（３
３．１、３３．２、…、３３．ｎ）のそれぞれは、１つ
のＮＭＯＳトランジスタ（３４．１、…、３４．ｎ）、
１つのＮＭＯＳトランジスタ（３５．１、…、３５．
ｎ）、および１つのコンデンサ（３６. １、…、３６．
ｎ）を含む。

【０１１９】ＮＭＯＳトランジスタ（３４．１、３４．
２、…、３４．ｎ）のそれぞれのゲート電極は、選択回
路７から制御信号（Ｃ（１）、Ｃ（２）、…、Ｃ
（ｎ））を受け、ＮＭＯＳトランジスタ（３５．１、３
５．２、…、３５．ｎ）のそれぞれのゲート電極は、選
択回路７から制御信号（Ｃ（ｎ＋１）、Ｃ（ｎ＋２）、
…、Ｃ（２ｎ））を受ける。

【０１２０】具体的に、制御回路３３．１の構成と動作
とについて説明する。制御回路３３．１は、ＮＭＯＳト
ランジスタ３４．１、ＮＭＯＳトランジスタ３５．１、
およびコンデンサ３６．１を含む。コンデンサ３６．１
の一方の電極は、接地電位Ｖｓｓと接続されている。Ｎ
ＭＯＳトランジスタ３４．１、３５．１は、インバータ
回路Ｉ１の出力ノードＯ１と、コンデンサ３６．１の他
方の電極との間に接続されている。

【０１２１】ＮＭＯＳトランジスタ３４．１のゲート電
極は、選択回路７から制御信号Ｃ（１）を受ける。ＮＭ
ＯＳトランジスタ３５．１のゲート電極は、選択回路７
から制御信号Ｃ（ｎ＋１）を受ける。ＮＭＯＳトランジ
スタ３４．１は、Ｈレベルの制御信号Ｃ（１）を受けて
導通状態になる。ＮＭＯＳトランジスタ３５．１は、Ｈ
レベルの制御信号Ｃ（ｎ＋１）を受けて導通状態にな
る。

【０１２２】簡単に、制御回路（３３．１、３３．２、
…、３３．ｎ）の動作について説明する。ＮＭＯＳトラ
ンジスタ（３４．１、３４．２、…、３４．ｎ）のそれ
ぞれは、選択回路７から受ける制御信号（Ｃ（１）、Ｃ
（２）、…、Ｃ（ｎ））に応じて、導通状態／非導通状
態になる。例えば、ＮＭＯＳトランジスタ３４．１が導
通状態になると、対応する出力ノードＯ１と、コンデン
サ３６．１とが電気的に接続状態になる。従って、コン
デンサ３６．１には、ＮＭＯＳトランジスタ３４．１の
電流供給能力で決定される電流が流れる。

【０１２３】一方、ＮＭＯＳトランジスタ（３５．１、
３５．２、…、３５．ｎ）のそれぞれは、選択回路７か
ら受ける制御信号（Ｃ（ｎ＋１）、Ｃ（ｎ＋２）、…、
Ｃ（２ｎ））に応じて、導通状態／非導通状態になる。
例えば、ＮＭＯＳトランジスタ３５．１が導通状態にな
ると、対応する出力ノードＯ１と、コンデンサ３６．１
とが電気的に接続状態になる。従って、コンデンサ３
６．１には、ＮＭＯＳトランジスタ３５．１の電流供給
能力で決定される電流が流れる。

【０１２４】すなわち、ＮＭＯＳトランジスタ（３４．
１、３４．２、…、３４．ｎ）と、ＮＭＯＳトランジス
タ（３５．１、３５．２、…、３５．ｎ）とを選択的に
導通状態にすることにより、コンデンサ（３６．１、３
６．２、…、３６．ｎ）に流込む電流量が変化すること
になる。

【０１２５】続いて、ＤＬＬ回路１２の動作について説
明する。位相比較器５については、前述したように位相
検出結果に基づき、ダウン０信号ＤＯＷＮ０、ダウン１
信号ＤＯＷＮ１、アップ０信号ＵＰ０、およびアップ１
信号ＵＰ１を出力する。さらに、選択回路７は、前述し
たように、これらの信号を受けて、制御信号（Ｃ
（１）、Ｃ（２）、…、Ｃ（２ｎ））を出力する。

【０１２６】遅延ライン２において必要とされる遅延時
間が短い場合には、制御信号（Ｃ（ｎ＋１）、Ｃ（ｎ＋
２）、…、Ｃ（２ｎ））は不活性状態であり、制御信号
（Ｃ（１）、Ｃ（２）、…、Ｃ（ｎ））が活性／不活性
になる。遅延ライン２の遅延時間は、ＮＭＯＳトランジ
スタ（３４．１、３４．２、…、３４．ｎ）の電流供給
能力によって制御される。

【０１２７】遅延ライン２において必要とされる遅延時
間が長い場合には、制御信号（Ｃ（１）、Ｃ（２）、
…、Ｃ（ｎ））が活性状態であり、さらに制御信号（Ｃ
（ｎ＋１）、Ｃ（ｎ＋２）、…、Ｃ（２ｎ））が活性／
不活性になる。遅延ライン２の遅延時間は、ＮＭＯＳト
ランジスタ（３４．１、３４．２、…、３４．ｎ）、お
よびＮＭＯＳトランジスタ（３５．１、３５．２、…、
３５．ｎ）の電流供給能力によって制御される。

【０１２８】すなわち、このように構成することによ
り、本発明の実施の形態２のＤＬＬ回路１２は、より大
きな動作周波数を有するクロック信号ＣＬＫに位相同期
することが可能となる。

【０１２９】また、図１６に示すＳＤＲＡＭ２００の内
部クロック信号発生回路２０１としてＤＬＬ回路１２を
用いた場合、外部クロック信号ｅｘｔ．ＣＬＫの動作周
波数が高い場合には、遅延量の変化のステップを細か
く、外部クロック信号ｅｘｔ．ＣＬＫの動作周波数が低
い場合には、遅延量の変化のステップを粗くすることが
できる。この結果、ＳＤＲＡＭ２００において、高速な
アクセス動作が実現可能となる。

【０１３０】なお、図８に示すＰＬＬ回路５５におい
て、遅延制御部５７、選択回路５８、および位相比較器
５９として、遅延制御部１３、選択回路７、および位相
比較器５を備え（以下、ＰＬＬ回路５５．４と称す）る
ことにより、ＤＬＬ回路１２と同様の効果を得ることが
できる。

【０１３１】さらに、図１６に示すＳＤＲＡＭ２００の
内部クロック信号発生回路２０１として、先に説明した
ＰＬＬ回路５５．４を用いることにより、ＳＤＲＡＭ２
０において、高速なアクセス動作が実現される。

【０１３２】［実施の形態３］本発明の実施の形態３
は、遅延ラインを備える内部クロック信号発生回路にお
いて、特に、入力信号の動作周波数に応じて、位相比較
の感度を変えることを可能とするものである。

【０１３３】以下、本発明の実施の形態３の内部クロッ
ク信号発生回路の具体例として、ＤＬＬ回路について説
明する。

【０１３４】図１１は、本発明の実施の形態３における
ＤＬＬ回路１４の主要部の基本構成を示す回路図であ
る。図１に示すＤＬＬ回路１と同じ構成要素には同じ記
号を付し、その説明を省略する。

【０１３５】本発明の実施の形態４のＤＬＬ回路１４
が、本発明の実施の形態１、２のＤＬＬ回路１、８、１
０、１２と相違する点は、位相比較器５に代わって、入
力する信号の動作周波数の高低に応じて位相比較の感度
を変えることができる位相比較器１５を備えた点にあ
る。

【０１３６】位相比較器１５について説明する。図１２
は、本発明の実施の形態１における位相比較器１５の主
要部の基本構成を示す回路図である。図１１〜図１２を
参照して、位相比較器１５は、遅延回路４０、４１、４
２、４３を備える。遅延回路４０は、クロック信号ＥＣ
ＬＫと信号ＤＵとを入力に受ける。遅延回路４１は、ク
ロック信号ＲＣＬＫと信号ＤＵとを入力に受ける。さら
に、遅延回路４１に接続された遅延回路４２は、遅延回
路４１の出力と信号ＤＵとを入力に受ける。また、遅延
回路４３は、クロック信号ＲＣＬＫと信号ＤＵとを入力
に受ける。

【０１３７】ここで、信号ＤＵとは、図１１に示す選択
回路４から出力される制御信号（Ｃ（１）、Ｃ（２）、
…、Ｃ（ｎ））の１つである。

【０１３８】図１３は、本発明の実施の形態３の位相比
較器１５を構成する遅延回路４０の主要部の基本構成を
示す図である。遅延回路４０は、複数のインバータ回路
（Ｊ１、…、Ｊｎ）から構成される遅延ライン４４を含
む。インバータ回路（Ｊ１、Ｊ２、…、Ｊｎ）の出力ノ
ードには、ＮＭＯＳトランジスタ（３７．１、３７．
２、…、３７．ｎ）と、コンデンサ（３８．１、３８．
２、…、３８．ｎ）とが直列に接続されている。ＮＭＯ
Ｓトランジスタ（３７．１、３７．２、…、３７．ｎ）
のそれぞれは、信号ＤＵを受ける。

【０１３９】遅延回路４０の動作について説明する。遅
延回路４０は、クロック信号ＥＣＬＫを遅延して出力す
る。ここで、信号ＤＵを受けると、ＮＭＯＳトランジス
タ（３７．１、３７．２、…、３７．ｎ）が導通状態に
なり、遅延ライン４４と、コンデンサ（３８．１、３
８．２、…、３８．ｎ）とが接続状態になる。これによ
り、遅延ライン４４における遅延時間が長くなる。な
お、遅延回路４１、４２、４３は、遅延回路４０と同じ
構成であり、信号ＤＵを受けて、遅延時間が長くなる。
この結果、不感帯Ｈが広くなる。

【０１４０】すなわち、位相比較器１５は、制御信号
（Ｃ（１）、Ｃ（２）、…、Ｃ（ｎ））の活性化する本
数に従って前述した不感帯Ｈを延ばすことが可能とな
る。ここで、制御信号（Ｃ（１）、Ｃ（２）、…、Ｃ
（ｎ））の活性化する本数は、ＤＬＬ回路１４に入力す
るクロック信号ＣＬＫの動作周波数の高低を示してい
る。

【０１４１】従って、図１６に示すＳＤＲＡＭ２００の
内部クロック信号発生回路２０１としてＤＬＬ回路１４
を用いた場合、外部クロック信号ｅｘｔ. ＣＬＫの動作
周波数が高く（この場合、出力信号ＤＵはＬレベルにな
る）、位相同期に高い精度が要求される場合には、不感
帯Ｈを短くすることができる。また、外部クロック信号
ｅｘｔ. ＣＬＫの動作周波数が低く（この場合、出力信
号ＤＵはＨレベル）、高い精度が要求されない場合に
は、不感帯Ｈを広げることができる。

【０１４２】この結果、動作周波数が低く、高い精度が
要求されない場合には、図１１に示す選択回路４の動作
回数を減らことができ、図１６に示すＳＤＲＡＭ２００
の消費電流を抑えることができる。

【０１４３】［実施の形態４］本発明の実施の形態４
は、遅延ラインを備える内部クロック信号発生回路にお
いて、ディジタル的に遅延ラインの見かけの容量を変化
させることにより、遅延時間の変化のステップを微調整
すること可能とするものである。

【０１４４】以下、本発明の実施の形態４の内部クロッ
ク信号発生回路の具体例として、ＤＬＬ回路について説
明する。

【０１４５】図１４は、本発明の実施の形態４における
ＤＬＬ回路１６の主要部の基本構成を示す回路図であ
る。本発明の実施の形態５のＤＬＬ回路１６が、図１〜
図２に示す本発明の実施の形態１のＤＬＬ回路１と相違
する点は、コンデンサを備える遅延制御部３に代わっ
て、ミラー効果に基づき、見かけ上の容量で遅延制御を
行なう遅延制御部１７を備えた点にある。

【０１４６】ミラー効果については、文献「ＣＭＯＳ
ＤＩＧＩＴＡＬ ＣＩＲＣＵＩＴＴＥＣＨＮＯＬＯＧ
Ｙ」：ＭＡＳＡＫＡＺＵ ＳＨＯＪＩ（ＡＴ＆Ｔ）：Ｐ
ＲＥＮＴＩＣＥ ＨＡＬＬ, Ｅｎｇｌｅｗｏｏｄ Ｃｌ
ｉｆｆｓ, Ｎ. Ｊ. ０７６３２のＰ１７７〜１８８に詳
しく記載されているので、ここではその説明を省略す
る。

【０１４７】本発明の実施の形態４におけるＤＬＬ回路
１６について説明する。図１４を参照して、遅延制御部
１７は、複数のＮＡＮＤ回路（５０．１、５０．２、
…、５０．２ｎ）を含む。ＮＡＮＤ回路（５０．１、５
０．ｎ＋１）、ＮＡＮＤ回路（５０．２、５０．ｎ＋
２）、…、ＮＡＮＤ回路（５０．ｎ、５０．２ｎ）のそ
れぞれは、インバータ回路（Ｉ１、Ｉ２、…、Ｉｎ）の
それぞれに対応して設けられる。ＮＡＮＤ回路（５０．
１、５０．２、…、５０．２ｎ）のそれぞれの一方の入
力端子は、対応する出力ノード（Ｏ１、Ｏ２、…、Ｏ
ｎ）に接続される。また、ＮＡＮＤ回路（５０．１、５
０．２、…、５０．２ｎ）のそれぞれの他方の入力端子
は、例えば、前述した選択回路７から制御信号（Ｃ
（１）、Ｃ（２）、…、Ｃ（２ｎ））を受ける。

【０１４８】具体的にＮＡＮＤ回路５０．１について説
明する。ＮＡＮＤ回路５０．１の入力端子にＨレベルの
制御信号Ｃ（１）を入力すると、ミラー効果により、他
方の入力端子に見かけ上の容量が発生する。これによ
り、対応する出力ノードＯ１には、見かけ上、容量が接
続された状態になる。従って、見かけ上の容量により、
出力ノードＯ１の出力信号の電位は緩やかに遷移する。

【０１４９】さらに、図１５は、同じくミラー効果を用
いたＤＬＬ回路１８の主要部の基本構成を示す回路図で
ある。図１５を参照して、ＤＬＬ回路１８に含まれる遅
延制御部１９は、複数のコンデンサ（５２．１、５２．
２、…、５２．２ｎ）、およびそれぞれのコンデンサ
（５２．１、５２．２、…、５２．２ｎ）に接続された
ＮＭＯＳトランジスタ（５１．１、５１．２、…、５
１．２ｎ）から構成されている。ＮＭＯＳトランジスタ
（５１．１、５１．２、…、５１．２ｎ）のそれぞれの
ゲート電極は、制御信号（Ｃ（１）、Ｃ（２）、…、Ｃ
（２ｎ））を受ける。

【０１５０】ＮＭＯＳトランジスタ（５１．１、５１．
２、…、５１．２ｎ）のそれぞれにＨレベルの制御信号
（Ｃ（１）、Ｃ（２）、…、Ｃ（２ｎ））を与えると、
コンデンサ（５２．１、５２．２、…、５２．２ｎ）
と、ＮＭＯＳトランジスタ（５１．１、５１．２、…、
５１．２ｎ）との間にミラー効果による見かけ上の容量
が発生する。

【０１５１】すなわち、図１４〜図１５のように構成す
ることにより、ミラー効果に基づき、遅延ライン２の遅
延時間を微調整することが可能となる。

【０１５２】この結果、図１６に示すＳＤＲＡＭ２００
の内部クロック信号発生回路２０１としてＤＬＬ回路１
６、１８を用い場合、ＳＤＲＡＭ２００において、高速
なアクセス動作が可能となる。

【０１５３】

【発明の効果】以上のように、請求項１〜請求項６に係
る内部クロック信号発生回路においては、外部クロック
信号と内部クロック信号との位相差に応じて遅延時間の
変化のステップを微調整することができるので、広範囲
の周波数に渡って、効率的に、しかも高精度で位相同期
した内部クロック信号を発生することができる。

【０１５４】さらに、請求項７〜請求項１２に係る内部
クロック信号発生回路においては、外部クロック信号と
内部クロック信号との位相差に応じて遅延時間の変化の
ステップを微調整することができるので、広範囲の周波
数に渡って、効率的に、しかも高精度で位相同期、かつ
周波数同期した内部クロック信号を発生することができ
る。

【０１５５】また、請求項１３〜請求項１６に係る同期
型半導体記憶装置においては、外部クロック信号と、広
範囲の周波数に渡って、効率的に、しかも高精度で位相
同期した内部クロック信号を発生することができる内部
クロック信号発生回路を搭載することにより、高速なア
クセス動作を実現することができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１におけるＤＬＬ回路１
の全体構成を示すブロック図である。

【図２】 本発明の実施の形態１におけるＤＬＬ回路１
の主要部の基本構成を示す回路図である。

【図３】 本発明の実施の形態１における選択回路４の
基本構成を示す回路図である。

【図４】 本発明の実施の形態１における位相比較器５
の基本構成を示す回路図である。

【図５】 本発明の実施の形態１における位相比較器５
の動作を説明するためのタイミングチャートである。

【図６】 位相比較器５から出力されるダウン０信号Ｄ
ＯＷＮ０、ダウン１信号ＤＯＷＮ１、アップ０信号ＵＰ
０、およびアップ１信号ＵＰ１と、選択回路４の出力と
の関係を示すタイミングチャートである。

【図７】 本発明の実施の形態１のＤＬＬ回路８の主要
部の基本構成を示す図である。

【図８】 本発明の実施の形態１におけるＰＬＬ回路５
５の主要部の基本構成を示すブロック図である。

【図９】 本発明の実施の形態１におけるＤＬＬ回路１
０の主要部の基本構成を示す回路図である。

【図１０】 本発明の実施の形態２におけるＤＬＬ回路
１２の主要部の基本構成を示す回路図である。

【図１１】 本発明の実施の形態３におけるＤＬＬ回路
１４の主要部の基本構成を示す回路図である。

【図１２】 本発明の実施の形態３における位相比較器
１５の主要部の基本構成を示す回路図である。

【図１３】 本発明の実施の形態３の位相比較器１５を
構成する遅延回路４０の主要部の基本構成を示す図であ
る。

【図１４】 本発明の実施の形態４におけるＤＬＬ回路
１６の主要部の基本構成を示す回路図である。

【図１５】 本発明の実施の形態４におけるＤＬＬ回路
１８の主要部の基本構成を示す回路図である。

【図１６】 本発明の実施の形態１におけるＳＤＲＡＭ
２００の基本構成を示すブロック図である。

【図１７】 従来のＳＤＲＡＭ１００の基本構成を示す
ブロック図である。

【図１８】 従来のＳＤＲＡＭ１００の連続８ビットの
読出動作を行なうための各種信号のタイミングチャート
である。

【図１９】 従来のＳＤＲＡＭ１００の連続８ビットの
書込動作を行なうための各種信号のタイミングチャート
である。

【図２０】 従来のＤＬＬ回路９０の基本構成を示すブ
ロック図である。

【図２１】 従来のＤＬＬ回路９０の遅延ライン９１の
基本構成を示す回路図である。

【符号の説明】

１，８, １０，１２，１４，１６，１８ ＤＬＬ回路、
５５ ＰＬＬ回路、５６ 発振器、２, ４４ 遅延ライ
ン、３, ６, １１, １３, １７, １９, ５７遅延制御
部、４，７，５８ 選択回路、５，１５，５９ 位相比
較器、Ｉ１〜Ｉｎ，８０〜８３，Ｊ１〜Ｊｎ インバー
タ回路、２０，２４，２８，３３ 制御回路、２１，２
９，３０，３４，３５，３７，４５, ５１, ８４, ８５
ＮＭＯＳトランジスタ、２２，３１，３２，３６，３
８，４６, ５２ コンデンサ、２３, ２６ シフトレジ
スタ、５０ ＮＡＮＤ回路、８６, ８７ ＡＮＤ回路、
８８ ２分周回路、４０〜４３, ７０〜７３, ９５ 遅
延回路、９３, １０１ クロックバッファ、１０２ コ
ントロール信号バッファ、１０３ アドレスバッファ、
１０４ コントロール回路、１０５ メモリアレイ、１
０６ 入出力バッファ、２００ ＳＤＲＡＭ、２０１
内部クロック信号発生回路。

Claims (16)

【特許請求の範囲】
1. 【請求項１】 外部クロック信号に位相同期した内部ク
   ロック信号を発生する内部クロック信号発生回路であっ
   て、 前記外部クロック信号を遅延して前記内部クロック信号
   を出力する遅延ラインと、 前記外部クロック信号と前記内部クロック信号との位相
   差を検出して、前記外部クロック信号を遅延するために
   必要とされる遅延時間を決定する位相検出手段と、 前記遅延ラインに並列に設けられた複数の容量を備え、
   前記位相検出手段の位相差の検出結果に従い、ディジタ
   ル的に前記遅延ラインと前記複数の容量との間を流れる
   電流を制御することにより、前記外部クロック信号と前
   記内部クロック信号とが位相同期するように、前記遅延
   ラインの遅延時間を調整する遅延制御手段とを備えた、
   内部クロック信号発生回路。
2. 【請求項２】 前記遅延ラインは、 直列に接続された複数の遅延素子を含み、 前記遅延制御手段の前記複数の容量は、 前記複数の遅延素子のそれぞれの出力ノードに対応して
   設けられた複数の第１の容量素子と、 対応する前記複数の第１の容量素子と、対応する前記出
   力ノードとの間にそれぞれ接続される複数の第１のスイ
   ッチとを含み、 各前記第１のスイッチは、 前記位相検出手段の位相差の検出結果に応じて、ｏｎ状
   態／ｏｆｆ状態を切替えることにより、個別に、対応す
   る前記第１の容量素子と対応する前記出力ノードとを接
   続状態／非接続状態にする、請求項１記載の内部クロッ
   ク信号発生回路。
3. 【請求項３】 前記遅延ラインは、 直列に接続された複数の遅延素子を含み、 前記遅延制御手段の前記複数の容量は、 前記複数の遅延素子のそれぞれの出力ノードに対応して
   設けられた複数の第２の容量素子と、 前記複数の遅延素子のそれぞれの出力ノードに対応して
   設けられた、前記複数の第２の容量素子の容量値より大
   きい複数の第３の容量素子と、 前記位相検出手段の位相差の検出結果に応じて、ｏｎ状
   態／ｏｆｆ状態を切替えることにより、対応する前記複
   数の第２の容量素子と対応する前記出力ノードとを接続
   状態／非接続状態にする複数の第２のスイッチと、 前記位相検出手段の位相差の検出結果に応じて、ｏｎ状
   態／ｏｆｆ状態を切替えることにより、対応する前記複
   数の第３の容量素子と対応する前記出力ノードとを接続
   状態／非接続状態にする複数の第３のスイッチとを備
   え、 前記外部クロック信号を遅延するために必要とされる遅
   延時間が短い場合には、前記複数の第２のスイッチを選
   択的にｏｎ状態にし、前記外部クロック信号を遅延する
   ために必要とされる遅延時間が長い場合には、前記複数
   の第２のスイッチをｏｎ状態にし、かつ前記複数の第３
   のスイッチを選択的にｏｎ状態にする、請求項１記載の
   内部クロック信号発生回路。
4. 【請求項４】 前記遅延ラインは、 直列に接続された複数の遅延素子を含み、 前記遅延制御手段の前記複数の容量は、 前記複数の遅延素子のそれぞれの出力ノードに対応して
   設けられた複数の第４の容量素子と、 対応する前記複数の第４の容量素子と、対応する前記出
   力ノードとの間にそれぞれ接続される複数の電流調整手
   段とを含み、 各前記電流調整手段は、 前記位相検出手段の位相差の検出結果に応じて、対応す
   る前記出力ノードから、対応する前記第４の容量素子に
   流込む電流の電流値を調節する、請求項１記載の内部ク
   ロック信号発生回路。
5. 【請求項５】 前記遅延ラインは、 直列に接続された複数の遅延素子を含み、 前記遅延制御手段の前記複数の容量は、 前記複数の遅延素子のそれぞれの出力ノードに対応して
   設けられた複数の見かけの容量素子を含み、 前記複数の見かけの容量素子のそれぞれは、前記位相制
   御手段からの制御受けて、対応する出力ノード上に見か
   けの容量を発生する、請求項１記載の内部クロック信号
   発生回路。
6. 【請求項６】 前記遅延ラインは、 直列に接続された複数の遅延素子を含み、 前記位相検出手段は、 前記外部クロック信号を遅延させる第１の遅延手段と、 前記内部クロック信号を遅延させる第２の遅延手段と、 前記第１の遅延手段の出力と、前記第２の遅延手段の出
   力との位相差を比較する比較器とを備え、 前記外部クロック信号を遅延させるために必要とされる
   遅延時間が長い場合には、前記第１の遅延手段の遅延時
   間と、前記第２の遅延手段の遅延時間とを長くすること
   により前記位相比較の感度を落とす、請求項１記載の内
   部クロック信号発生回路。
7. 【請求項７】 外部クロック信号に位相同期し、かつ周
   波数同期した内部クロック信号を発生する内部クロック
   信号発生回路であって、 前記内部クロック信号の発振周波数を決定する遅延ライ
   ンを含む発振回路と、 前記外部クロック信号と前記発振回路から出力される前
   記内部クロック信号との位相差を検出して、前記外部ク
   ロック信号を遅延するために必要とされる遅延時間を決
   定する位相検出手段と、 前記遅延ラインに並列に設けられた複数の容量を備え、
   前記位相検出手段の位相差の検出結果に従い、ディジタ
   ル的に前記遅延ラインと前記複数の容量との間を流れる
   電流を制御することにより、前記外部クロック信号と前
   記内部クロック信号とが位相同期するように、前記遅延
   ラインの遅延時間を調整する遅延制御手段とを備えた、
   内部クロック信号発生回路。
8. 【請求項８】 前記遅延ラインは、 直列に接続された複数の遅延素子を含み、 前記遅延制御手段の前記複数の容量は、 前記複数の遅延素子のそれぞれの出力ノードに対応して
   設けられた複数の第１の容量素子と、 対応する前記複数の第１の容量素子と、対応する前記出
   力ノードとの間に接続される複数の第１のスイッチとを
   含み、 各前記第１のスイッチは、 前記位相検出手段の位相差の検出結果に応じて、ｏｎ状
   態／ｏｆｆ状態を切替えることにより、個別に、対応す
   る前記第１の容量素子と対応する前記出力ノードとを接
   続状態／非接続状態にする、請求項７記載の内部クロッ
   ク信号発生回路。
9. 【請求項９】 前記遅延ラインは、 直列に接続された複数段の遅延素子を含み、 前記遅延制御手段の前記複数の容量は、 前記複数の遅延素子のそれぞれの出力ノードに対応して
   設けられた複数の第２の容量素子と、 前記複数の遅延素子のそれぞれの出力ノードに対応して
   設けられた、複数の第２の容量素子の容量値より大きい
   前記複数の第３の容量素子と、 前記位相検出手段の位相差の検出結果に応じて、ｏｎ状
   態／ｏｆｆ状態を切替えることにより、対応する前記複
   数の第２の容量素子と対応する前記出力ノードとを接続
   状態／非接続状態にする複数の第２のスイッチと、 前記位相検出手段の位相差の検出結果に応じて、ｏｎ状
   態／ｏｆｆ状態を切替えることにより、対応する前記複
   数の第３の容量素子と対応する前記出力ノードとを接続
   状態／非接続状態にする複数の第３のスイッチとを備
   え、 前記外部クロック信号を遅延するために必要とされる遅
   延時間が短い場合には、前記複数の第２のスイッチを選
   択的にｏｎ状態にし、前記外部クロック信号を遅延する
   ために必要とされる遅延時間が長い場合には、前記複数
   の第２のスイッチをｏｎ状態にし、かつ前記複数の第３
   のスイッチを選択的にｏｎ状態にする、請求項７記載の
   内部クロック信号発生回路。
10. 【請求項１０】 前記遅延ラインは、 直列に接続された複数の遅延素子を含み、 前記遅延制御手段の前記複数の容量は、 前記複数の遅延素子のそれぞれの出力ノードに対応して
    設けられた複数の第４の容量素子と、 対応する前記複数の第４の容量素子と、対応する前記出
    力ノードとの間にそれぞれ接続される複数の電流調整手
    段とを含み、 各前記電流調整手段は、 前記位相検出手段の位相差の検出結果に応じて、対応す
    る前記出力ノードから、対応する前記第４の容量素子に
    流込む電流の電流値を調節する、請求項７記載の内部ク
    ロック信号発生回路。
11. 【請求項１１】 前記遅延ラインは、 直列に接続された複数の遅延素子を含み、 前記遅延制御手段の前記複数の容量は、 前記複数の遅延素子のそれぞれの出力ノードに対応して
    設けられた複数の見かけの容量素子を含み、 前記複数の見かけの容量素子のそれぞれは、前記位相制
    御手段からの制御受けて、対応する出力ノード上に見か
    けの容量を発生する、請求項７記載の内部クロック信号
    発生回路。
12. 【請求項１２】 前記遅延ラインは、 直列に接続された複数の遅延素子を含み、 前記位相検出手段は、 前記外部クロック信号を遅延させる第１の遅延手段と、 前記内部クロック信号を遅延させる第２の遅延手段と、 前記第１の遅延手段の出力と、前記第２の遅延手段の出
    力との位相差を比較する比較器とを備え、 前記外部クロック信号を遅延させるために必要とされる
    遅延時間が長い場合には、前記第１の遅延手段の遅延時
    間と、前記第２の遅延手段の遅延時間とを長くすること
    により前記位相比較の感度を落とす、請求項７記載の内
    部クロック信号発生回路。
13. 【請求項１３】 外部クロック信号に同期して制御信
    号、アドレス信号、および入力信号を含む外部信号を取
    込む同期型半導体記憶装置であって、 行方向および列方向にマトリックス状に配列された複数
    のメモリセルを含むメモリアレイと、 前記外部クロック信号に位相同期した内部クロック信号
    を出力する内部クロック発生手段と、 前記内部クロック信号に同期して、前記メモリセルを選
    択し、前記選択されたメモリセルに対して、データの書
    込、読出を行なうデータ入出力手段とを備え、 前記内部クロック信号発生手段は、 前記外部クロック信号を遅延して前記内部クロック信号
    を出力する遅延ラインと、 前記外部クロック信号と前記内部クロック信号との位相
    差を検出して、前記外部クロック信号を遅延するために
    必要とされる遅延時間を決定する位相検出手段と、 前記遅延ラインに並列に設けられた複数の容量を備え、
    前記位相検出手段の位相差の検出結果に従い、ディジタ
    ル的に前記遅延ラインと前記複数の容量との間を流れる
    電流を制御することにより、前記外部クロック信号と前
    記内部クロック信号とが位相同期するように、前記遅延
    ラインの遅延時間を調整する遅延制御手段とを備える、
    同期型半導体記憶装置。
14. 【請求項１４】 前記遅延ラインは、 直列に接続された複数の遅延素子を含み、 前記遅延制御手段の前記複数の容量は、 前記複数の遅延素子のそれぞれの出力ノードに対応して
    設けられた複数の第１の容量素子と、 対応する前記複数の第１の容量素子と、対応する前記出
    力ノードとの間に接続される複数の第１のスイッチとを
    含み、 各前記第１のスイッチは、 前記位相検出手段の位相差の検出結果に応じて、ｏｎ状
    態／ｏｆｆ状態を切替えることにより、個別に、対応す
    る前記第１の容量素子と対応する前記出力ノードとを接
    続状態／非接続状態にする、請求項１３記載の同期型半
    導体記憶装置。
15. 【請求項１５】 外部クロック信号に同期して制御信
    号、アドレス信号、および入力信号を含む外部信号を取
    込む同期型半導体記憶装置であって、 行方向および列方向にマトリックス状に配列された複数
    のメモリセルを含むメモリアレイと、 前記外部クロック信号に位相同期、および周波数同期し
    た内部クロック信号を出力する内部クロック発生手段
    と、 前記内部クロック信号に同期して、前記メモリセルを選
    択し、前記選択されたメモリセルに対して、データの書
    込、読出を行なうデータ入出力手段とを備え、 前記内部クロック信号発生手段は、 前記内部クロック信号の発振周波数を決定する遅延ライ
    ンを含む発振回路と、 前記外部クロック信号と前記発振回路から出力される前
    記内部クロック信号との位相差を検出して、前記外部ク
    ロック信号を遅延するために必要とされる遅延時間を決
    定する位相検出手段と、 前記遅延ラインに並列に設けられた複数の容量を備え、
    前記位相検出手段の位相差の検出結果に従い、ディジタ
    ル的に前記遅延ラインと前記複数の容量との間を流れる
    電流を制御することにより、前記外部クロック信号と前
    記内部クロック信号とが位相同期するように、前記遅延
    ラインの遅延時間を調整する遅延制御手段とを備える、
    同期型半導体記憶装置。
16. 【請求項１６】 前記遅延ラインは、 直列に接続された複数の遅延素子を含み、 前記遅延制御手段の前記複数の容量は、 前記複数の遅延素子のそれぞれの出力ノードに対応して
    設けられた複数の第１の容量素子と、 対応する前記複数の第１の容量素子と、対応する前記出
    力ノードとの間にそれぞれ接続される複数の第１のスイ
    ッチとを含み、 各前記第１のスイッチは、 前記位相検出手段の位相差の検出結果に応じて、ｏｎ状
    態／ｏｆｆ状態を切替えることにより、個別に、対応す
    る前記第１の容量素子と対応する前記出力ノードとを接
    続状態／非接続状態にする、請求項１５記載の同期型半
    導体記憶装置。