KR100475054B1 - 비트 구성에 상관없이 데이터 출력시간이 일정한 동기식반도체 장치 및 데이터 출력시간 조절 방법 - Google Patents

비트 구성에 상관없이 데이터 출력시간이 일정한 동기식반도체 장치 및 데이터 출력시간 조절 방법 Download PDF

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Abstract

비트 구성에 상관없이 데이터 출력시간이 일정한 동기식 반도체 장치 및 데이터 출력시간 조절 방법이 개시된다. 본 발명의 동기식 반도체 장치는 내부 클럭 발생기, 클럭 조절부 및 데이터 출력 버퍼를 구비한다. 내부 클럭 발생기는 외부 클럭을 수신하여 내부 클럭을 발생한다. 클럭 조절부는 비트 구성 정보에 응답하여 내부 클럭의 위상을 조절하여 데이터 출력 클럭을 발생한다. 그리고, 데이터 출력 버퍼는 메모리셀로부터 독출되는 데이터를 데이터 출력 클럭에 응답하여 외부로 출력한다. 본 발명은 비트 구성에 따라 데이터 출력 버퍼를 트리거하는 데이터 출력 클럭의 위상을 조절함으로써, 비트 구성에 따른 데이터 출력 버퍼에서의 지연시간의 차이를 보상함으로써, 비트 구성에 상관없이 동일한 데이터 출력시간을 갖는다.

Description

비트 구성에 상관없이 데이터 출력시간이 일정한 동기식 반도체 장치 및 데이터 출력시간 조절 방법{Synchronous semiconductor device having constant data output time regardless of bit organization and Method for adjusting data output time}
본 발명은 동기식 반도체 장치에 관한 것으로, 특히 비트 구성(bit organization)을 달리할 수 있는 동기식 디램(Synchronous DRAM, 이하 SDRAM이라 함)에 관한 것이다.
SDRAM은 외부 클럭에 동기되어 하나 이상의 데이터를 입출력하는 디램 장치이다. SDRAM에서 한번에 입출력되는 데이터 비트의 수를 데이터 입출력 규정 또는 비트 구성이라 한다. 예를 들어 4비트를 병렬로 입출력하는 SDRAM의 비트 구성은 4이고, 8비트를 병렬로 입출력하는 경우에는 비트 구성이 8이다. 비트 구성은 일반적으로 ×4, ×8, ×16 등으로 표시된다.
일반적으로 SDRAM은 설계 초기에 비트 구성이 결정되는 것이 아니라, 다양한 비트 구성으로 동작 가능하게 설계되고 제조 후에 비트 구성이 결정되는 경우가 많다. 즉, SDRAM은 다양한 비트 구성으로 동작할 수 있도록 설계된 후, 출하되기 직전 하나의 비트 구성으로 정해진다.
상기와 같이 다양한 비트 구성에서 동작할 수 있는 SDRAM의 경우, 비트 구성에 따라 억세스 시간(access time)이 달라지는 현상이 발생한다. 억세스 시간은 클럭의 기준 에지(edge)로부터 데이터가 출력되기까지의 시간으로, 일반적으로 SDR(Single Data Rate) SDRAM 에서는 tSAC로, DDR(Double Data Rate) SDRAM에서는 tAC로 표현된다. 억세스 시간은 일반적으로 소정의 범위를 갖도록 규정된다.
비트 구성에 따라 억세스 시간이 달라지는 이유는 메모리셀로부터 독출되는 데이터를 구동하여 외부로 출력하는 출력 드라이버에 인가되는 전원의 핀 수는 한정이 되어 있는데 반하여, 비트 구성이 커질수록 구동해야하는 출력 드라이버의 수는 많아지기 때문이다. 따라서, 비트 구성이 작으면 억세스 시간이 줄어들고, 비트 구성이 커질수록 억세스 시간이 증가한다. 상기와 같이 비트 구성에 따라 억세스 시간이 변동되면, 억세스 시간이 규정된 범위를 벗어날 가능성이 높아진다.
도 1은 종래 기술에 따른 SDRAM을 개략적으로 도시하는 블록도이다. 이를 참조하면, 종래 기술에 따른 SDRAM(100)은 내부 클럭 발생기(110), 데이터 출력 버퍼(120)를 구비한다. 내부 클럭 발생기(110)는 외부 클럭(E_CLK)을 수신하여 내부 클럭(I_CLK)을 발생한다. 싱글 데이터 레이트의 SDRAM에서 내부 클럭 발생기(110)는 외부 클럭(E_CLK)을 내부 신호로 변환해주는 버퍼 등으로 단순하게 이루어지는데 반하여, DDR SDRAM에서는 내부 클럭(I_CLK)의 위상을 보다 정교하게 제어하기 위하여 내부 클럭 발생기(110)로 지연동기루프 회로나 위상동기루프 회로가 많이 사용된다.
데이터 출력 버퍼(120)는 내부 클럭(I_CLK)에 응답하여 메모리셀로부터 독출되는 데이터를 외부로 출력하는 회로로서, 독출 데이터(R_DATA)에 따라 출력 노드(또는 출력 패드)를 소정 전압 레벨로 구동하기 위한 출력 드라이버(미도시)를 포함한다.
데이터 출력 버퍼(120)의 전력 소모는 비트 구성에 따라 달라진다. 이는 상기 기술한 바와 같이, 비트 구성이 커질수록 동작되는 출력 드라이버(미도시)의 수가 증가하기 때문이다.
따라서, 도 1에 도시된 SDRAM에서는 비트 구성이 클 경우 데이터 출력 버퍼(120)에서의 지연시간(TP1)이 커진다. 그러므로, 비트 구성에 따라 데이터가 출력되는 시간이 달라진다.
결국, 종래 기술에 따른 SDRAM은 비트 구성에 따라 억세스 시간이 달라져, 특정 비트 구성에서의 억세스 시간이 주어진 규정 범위를 벗어날 수 있다. 또한 비트 구성에 따른 출력 데이터 스큐(skew)가 커지는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 다양한 비트 구성으로 동작할 수 있도록 설계되는 동기식 반도체 장치에서 비트 구성이 달라도 데이터 출력 시간, 즉 억세스 시간(tAC 또는 tSAC)은 일정하도록 함으로써, 동작의 신뢰성을 증가시킬 수 있는 동기식 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 기술적 과제를 달성하기 위한 동기식 반도체 장치의 데이터 출력시간 조절 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 동기식 반도체 장치는 외부 클럭을 수신하여 내부 클럭을 발생하는 내부 클럭 발생기; 비트 구성 정보에 응답하여 상기 내부 클럭의 위상을 조절하여 데이터 출력 클럭을 발생하는 클럭 조절부; 및 메모리셀로부터 독출되는 데이터를 상기 데이터 출력 클럭에 응답하여 외부로 출력하는 데이터 출력 버퍼를 구비하는 것을 특징으로 한다.
바람직하기로는, 상기 클럭 조절부는 상기 내부 클럭으로부터 상기 데이터 출력 클럭을 발생하기 위한 다수의 경로들을 포함하며, 상기 비트 구성 정보에 응답하여 상기 다수의 경로들 중의 어느 하나를 선택한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 동기식 반도체 장치는 외부 클럭을 수신하여 데이터 출력 클럭을 발생하는 지연동기루프(DLL) 회로; 및 메모리셀로부터 독출되는 데이터를 상기 데이터 출력 클럭에 응답하여 외부로 출력하는 데이터 출력회로를 구비하며, 상기 지연동기루프(DLL) 회로는 상기 외부 클럭과 궤환 신호의 위상을 비교하여, 상기 외부 클럭과 상기 궤환 신호의 위상 차이에 대응하는 검출 신호를 발생하는 위상 비교기; 상기 검출 신호를 수신하여 지연 제어 신호를 발생하는 지연 제어기; 상기 지연 제어 신호에 의하여 상기 외부 클럭을 소정의 지연 시간만큼 지연하여, 상기 데이터 출력 클럭을 발생하는 지연부 ; 비트 구성 정보에 응답하여 상기 데이터 출력 클럭을 지연하여 상기 궤환 신호를 발생하는 보상 지연 조절부를 포함하는 것을 특징으로 한다. 바람직하기로는, 상기 보상 지연 조절부는 상기 데이터 출력 클럭으로부터 상기 궤환 신호를 발생하기 위한 다수의 경로들을 포함하며, 상기 비트 구성 정보에 응답하여 상기 다수의 경로들 중의 어느 하나를 선택하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일면은 동기식 반도체 장치에서 비트 구성에 무관하게 일정한 데이터 출력시간을 갖도록 조절하는 방법에 관한 것이다. 본 발명의 일면에 따른 데이터 출력 시간 조절방법은 외부 클럭을 수신하여 내부 클럭을 발생하는 단계; 상기 비트 구성에 따라 상기 내부 클럭의 위상을 조절하여 데이터 출력 클럭을 발생하는 단계; 및 메모리셀로부터 독출되는 데이터를 상기 데이터 출력 클럭에 응답하여 외부로 출력하는 단계를 구비하는 것을 특징으로 한다.
바람직하기로는, 상기 데이터 출력 클럭을 발생하는 단계는 상기 비트 구성에 응답하여, 상기 내부 클럭으로부터 상기 데이터 출력 클럭이 발생되는 다수의 경로들로서 지연시간이 다른 상기 다수의 경로들 중의 어느 하나를 선택하는 단계를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면도 동기식 반도체 장치에서 비트 구성에 무관하게 일정한 데이터 출력시간을 갖도록 조절하는 방법에 관한 것이다. 본 발명의 다른 일면에 따른 데이터 출력시간 조절 방법은 외부 클럭과 궤환 신호의 위상을 비교하여, 상기 외부 클럭과 상기 궤환 신호의 위상 차이에 대응하는 검출 신호를 발생하는 단계; 상기 검출 신호에 응답하여 지연 제어 신호를 발생하는 단계; 상기 지연 제어 신호에 의하여 상기 외부 클럭을 소정의 지연 시간만큼 지연하여, 데이터 출력 클럭을 발생하는 단계; 상기 비트 구성에 따라 상기 데이터 출력 클럭의 위상을 조절하여 상기 궤환 신호를 발생하는 단계; 및 메모리셀로부터 독출되는 데이터를 상기 데이터 출력 클럭에 응답하여 외부로 출력하는 단계를 구비하는 것을 특징으로 한다.
바람직하기로는, 상기 궤환 신호를 발생하는 단계는 상기 비트 구성에 응답하여, 상기 데이터 출력 클럭으로부터 상기 궤환 신호를 발생하기 위한 다수의 경로들로서 지연시간이 다른 상기 다수의 경로들 중의 어느 하나를 선택하는 단계를포함한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 SDRAM을 도시하는 블록도이다. 이를 참조하면, 본 발명의 일 실시예에 따른 SDRAM(200)은 클럭 버퍼(210), 클럭 조절부(220) 및 데이터 출력 버퍼(230)를 구비한다.
도 2에 도시된 SDRAM은 내부 클럭(I_CLK)을 발생하는 수단으로서, 클럭 버퍼(210)를 사용한다.
클럭 버퍼(210)는 외부 클럭(E_CLK)을 버퍼링하여 내부 클럭(I_CLK)을 발생한다. 따라서, 내부 클럭(I_CLK)은 외부 클럭(E_CLK)에 비하여 소정 시간 지연된 위상을 가진다.
클럭 조절부(220)는 내부 클럭(I_CLK)을 수신하고, 비트 구성 정보(B_ORG)에 응답하여 내부 클럭(I_CLK)의 위상을 조절하여 데이터 출력 클럭(D_CLK)으로서 발생한다. 즉, 클럭 조절부(220)는 비트 구성 정보(B_ORG)에 따라 내부 클럭(I_CLK)으로부터 소정 시간 지연된 데이터 출력 클럭(D_CLK)을 발생하거나, 또는 내부 클럭(I_CLK)과 실질적으로 동일한 위상을 가지는 데이터 출력 클럭(D_CLK)을 발생한다. 비트 구성 정보(B_ORG)는 설정되어 있는 비트 구성(bit organization)이 얼마인지를 나타내는 내부 신호이다.
데이터 출력 버퍼(230)는 메모리셀로부터 독출되는 데이터(R_DATA)를 데이터 출력 클럭(D_CLK)에 응답하여 외부로 출력한다. 즉, 데이터 출력 버퍼(230)는 데이터 출력 클럭(D_CLK)에 트리거되어, 메모리셀로부터 독출된 데이터(R_DATA)의 출력 동작을 시작한다.
데이터 출력 클럭(D_CLK)이 데이터 출력 버퍼(230)로 인가된 후, 데이터가 출력되기까지의 시간은 비트 구성에 따라 달라진다. 즉, 비트 구성이 커질수록 데이터 출력 버퍼(230)에서의 지연시간이 길어진다. 따라서, 클럭 조절부(220)에서는 비트 구성이 작을수록 지연시간이 길어지도록 설정된다.
결국, 클럭 조절부(220)와 데이터 출력 버퍼(230) 전체의 지연시간(TP2)은 비트 구성에 무관하게 동일하게 된다. 따라서, 외부 클럭(E_CLK)을 기준으로 데이터가 출력되기까지의 시간인 억세스 시간이 비트 구성에 무관하게 일정하게 된다.
도 3은 본 발명의 다른 일 실시예에 따른 SDRAM을 나타내는 블록도이다. 본 발명의 다른 일 실시예에 따른 SDRAM(300)은 지연동기루프 회로(310), 클럭 조절부(320) 및 데이터 출력 버퍼(330)를 구비한다.
지연동기루프 회로(310)는 버퍼(315), 위상 비교기(311), 지연제어기(312), 지연부(313) 및 보상 지연부(314)를 포함한다. 위상 비교기(311)는 외부 클럭(E_CLK)과 궤환 신호(FB)의 위상을 비교하여, 외부 클럭(E_CLK)과 궤환 신호(FB)의 위상 차이에 대응하는 검출 신호(DS)를 발생한다. 지연제어기(312)는 검출 신호(DS)를 수신하여 지연 제어 신호(CON)를 발생한다. 지연부(313)는 지연 제어 신호(CON)에 의하여 외부 클럭(E_CLK)을 소정의 지연 시간만큼 지연하여, 내부 클럭(I_CLK)을 발생한다. 보상 지연부(314)는 내부 클럭(I_CLK)을 지연하여 궤환 신호(FB)를 발생하는데, 데이터 출력 버퍼(330) 및 클럭 조절부(320)에서의 지연시간을 보상하기 위한 복제(replica) 회로이다.
따라서, 보상 지연부(314)는 데이터 출력 버퍼(330) 및 클럭 조절부(320)의 지연시간과 실질적으로 동일하도록 설정된다. 결국, 궤환 신호(FB)의 위상은 데이터 출력 버퍼(330)를 통해 출력되는 출력 데이터(DOUT)의 위상과 동일하게 된다. 따라서, 지연동기 루프 회로(310)는 실제 출력 데이터(DOUT)의 위상과 동일한 위상을 가지는 궤환 신호(FB)를 외부 클럭과 비교하여 로킹(locking) 동작을 수행한다.
클럭 조절부(320)는 도 2에 도시된 클럭 조절부(320)와 마찬가지로, 비트 구성 정보(B_ORG)에 응답하여 내부 클럭(I_CLK)의 위상을 조절하여 데이터 출력 클럭(D_CLK)을 발생한다. 클럭 조절부(320)에서의 지연시간은 클럭 조절부(320) 및 데이터 출력 버퍼(330)의 전체 지연시간이 비트 구성에 무관하게 동일해지도록 설정되는 것이 바람직하다. 따라서, 비트 구성이 적을수록 클럭 조절부(320)의 지연시간은 증가한다.
데이터 출력 버퍼(330)는 메모리셀로부터 독출되는 데이터(R_DATA)를 데이터 출력 클럭(D_CLK)에 응답하여 외부로 출력한다.
클럭 조절부(320)의 상세한 구성은 도 5에 도시된다. 도 5를 참조하면, 클럭 조절부(320)는 내부 클럭(I_CLK)으로부터 데이터 출력 클럭(D_CLK)을 발생하기 위한 다수의 경로들을 포함한다. 도 5에서는, 설명의 편의상, 클럭 조절부(320)는 3개의 경로들(P1, P2, P3)을 포함하는 것으로 하고, 이들을 각각 제1, 제2, 제3 경로(P1, P2, P3)라 한다.
제1 경로(P1)는 비트 구성 정보(B_ORG) 중 ×16에 응답하여 온(on)되는 스위치(511)를 포함한다. 제2 경로(P2)는 비트 구성 정보(B_ORG) 중 ×8에 응답하여 온(on)되는 스위치(512) 및 지연수단(521)을 포함한다. 제2 경로(P2)의 지연수단(521)은 비트 구성이 ×16 일 때 데이터 출력 버퍼(330)에서의 지연시간과 비트 구성이 8일 때 데이터 출력 버퍼(330)에서의 지연시간과의 차이만큼의 지연시간을 갖는 것이 바람직하다. 그리고, 제3 경로(P3)는 비트 구성 정보(B_ORG) 중 ×4에 응답하여 온(on)되는 스위치(513) 및 지연 수단(522)을 포함한다. 제3 경로(P3)의 지연수단(522)은 비트 구성이 ×16 일 때 데이터 출력 버퍼(330)에서의 지연시간과 비트 구성이 ×4일 때 데이터 출력 버퍼(330)에서의 지연시간과의 차이만큼의 지연시간을 갖는 것이 바람직하다. 지연수단(521, 522)은 하나 이상의 인버터로 구성되며, 인버터의 개수로써 지연시간이 조절된다.
클럭 조절부(320)는 비트 구성 정보(B_ORG)에 응답하여, 제1, 제2, 제3 경로(P1, P2, P3)들 중의 어느 하나를 선택한다. 비트 구성이 ×16이면 제1 경로(P1)가, 비트 구성이 ×8이면 제2 경로(P2)가 그리고, 비트 구성이 ×4이면 제3 경로(P3)가 선택된다.
상기와 같이 비트 구성에 따른 데이터 출력 버퍼(330)에서의 지연시간 차이를 클럭 조절부(320)에서 보상함으로써, ×4, ×8, ×16 중 어떠한 비트 구성에서 동작하더라도, 외부 클럭(E_CLK)을 기준으로 데이터가 출력되는 시간은 일정하다.
도 5에 도시된 클럭 조절부(320)의 구성은 도 2의 클럭 조절부(220)에 적용될 수 있다.
도 4는 본 발명의 또 다른 일 실시예에 따른 SDRAM을 나타내는 블록도이다. 본 발명의 또 다른 일 실시예에 따른 SDRAM(400)은 지연동기루프 회로(410) 및 데이터 출력 버퍼(330)를 구비한다.
지연동기루프 회로(410)는 버퍼(315), 위상 비교기(311), 지연제어기(312), 지연부(313) 및 보상 지연 조절부(414)를 포함한다. 위상 비교기(311), 지연제어기(312), 지연부(313) 및 데이터 출력 버퍼(330)는 도 3에서 기술한 바와 동일하므로, 여기서 상세한 설명은 생략된다. 다만, 지연부(313)는 지연제어 신호(CON)에 응답하여 외부 클럭(E_CLK)을 소정 시간 지연하여 데이터 출력 클럭(D_CLK)을 발생한다.
보상 지연 조절부(414)는 데이터 출력 클럭(D_CLK)을 지연하여 궤환 신호(FB)를 발생하는데, 비트 구성 정보(B_ORG)에 응답하여 지연량을 조절한다. 따라서, 비트 구성에 따라 궤환 신호(FB)의 위상이 달라진다.
보상 지연 조절부(414)의 상세한 구성은 도 6에 도시된다. 도 6을 참조하면, 보상 지연 조절부(414)는 데이터 출력 클럭(D_CLK)으로부터 궤환 신호(FB)를 발생하기 위한 다수의 경로들을 포함한다. 도 6에서는, 보상 지연 조절부는 3개의 경로들(P1, P2, P3)을 포함하는 것으로 하고, 이들을 각각 제1, 제2, 제3 경로(P1, P2, P3)라 한다.
제1 경로(P1)는 비트 구성 정보(B_ORG) 중 ×4에 응답하여 온(on)되는 스위치(611)를 포함한다. 제2 경로(P2)는 비트 구성 정보(B_ORG) 중 ×8에 응답하여 온(on)되는 스위치(612) 및 지연수단(621)을 포함한다. 제2 경로(P2)의 지연수단(621)은 비트 구성이 ×8 일 때 데이터 출력 버퍼(330)에서의 지연시간과 실질적으로 동일한 지연시간을 갖는 것이 바람직하다. 그리고, 제3 경로(P3)는 비트 구성 정보(B_ORG) 중 ×16에 응답하여 온(on)되는 스위치(613) 및 지연 수단(622)을 포함한다. 제3 경로(P3)의 지연수단(622)은 비트 구성이 ×16 일 때 데이터 출력 버퍼(330)에서의 지연시간과 실질적으로 동일한 지연시간을 갖는 것이 바람직하다. 지연수단(621, 622)은 하나 이상의 인버터로 구성되며, 인버터의 개수로써 지연시간이 조절된다.
보상 지연 조절부(414)는 비트 구성 정보(B_ORG)에 응답하여, 제1, 제2, 제3 경로들(P1, P2, P3) 중의 어느 하나를 선택한다. 비트 구성이 ×4이면 제1 경로(P1)가, 비트 구성이 ×8이면 제2 경로(P2)가 그리고, 비트 구성이 ×16이면 제3 경로(P3)가 선택된다.
상기와 같이, 보상 지연 조절부(414)의 지연시간이 비트 구성에 따라 조절됨으로써, 지연부(313)의 지연시간도 조절되어, 결국, 비트 구성에 따라 조절된 위상을 가지는 데이터 출력 클럭(D_CLK)이 발생된다. 즉, 보상 지연 조절부(414)의 지연시간이 짧으면, 데이터 출력 클럭(D_CLK)은 외부 클럭(E_CLK)의 위상과 유사해지고, 보상 지연 조절부(414)의 지연시간이 길수록, 데이터 출력 클럭(D_CLK)은 외부 클럭(E_CLK)에 비해 빨라진다.
따라서, 비트 구성에 따른 데이터 출력 버퍼(330)에서의 지연시간 차이가 보상 지연 조절부(414)에 의해 보상되어, 결국, 외부 클럭(E_CLK)을 기준으로 볼 때 데이터 출력 시간은 비트 구성에 상관없이 일정하게 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, 다양한 비트 구성에서 동작 가능한 동기식 반도체 장치에서, 비트 구성에 무관하게 데이터 출력시간이 일정하게 된다. 따라서, 비트 구성에 따른 출력 데이터의 스큐가 최소화된다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래 기술에 따른 동기식 디램을 개략적으로 도시하는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 동기식 디램을 도시하는 블록도이다.
도 3은 본 발명의 다른 일 실시예에 따른 동기식 디램을 나타내는 블록도이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 동기식 디램을 나타내는 블록도이다.
도 5는 도 3의 클럭 조절부를 상세하게 도시하는 도면이다.
도 6은 도 4의 보상 지연 조절부를 상세하게 도시하는 도면이다.

Claims (14)

  1. 동기식 반도체 장치에 있어서,
    외부 클럭을 수신하여 내부 클럭을 발생하는 내부 클럭 발생기;
    비트 구성 정보에 응답하여 상기 내부 클럭의 위상을 조절하여 데이터 출력 클럭을 발생하는 클럭 조절부; 및
    메모리셀로부터 독출되는 데이터를 상기 데이터 출력 클럭에 응답하여 외부로 출력하는 데이터 출력 버퍼를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  2. 제1항에 있어서, 상기 클럭 조절부는
    상기 내부 클럭으로부터 상기 데이터 출력 클럭 발생하기 위한 다수의 경로들을 포함하며, 상기 비트 구성 정보에 응답하여 상기 다수의 경로들 중의 어느 하나를 선택하는 것을 특징으로 하는 동기식 반도체 장치.
  3. 제2항에 있어서, 상기 다수의 경로들 각각은
    상기 비트 구성 정보에 응답하여 개폐되는 스위치를 포함하는 것을 특징으로 하는 동기식 반도체 장치.
  4. 제2항에 있어서, 상기 다수의 경로들의 각 지연시간은
    상기 비트 구성 정보를 나타내는 비트 구성이 적을수록 증가하는 것을 특징으로 하는 동기식 반도체 장치.
  5. 제1항에 있어서, 상기 내부 클럭 발생기는
    지연동기루프 회로인 것을 특징으로 하는 동기식 반도체 장치.
  6. 제5항에 있어서, 상기 지연동기루프 회로는
    상기 외부 클럭과 궤환 신호의 위상을 비교하여, 상기 외부 클럭과 상기 궤환 신호의 위상 차이에 대응하는 검출 신호를 발생하는 위상 비교기;
    상기 검출 신호를 수신하여 지연 제어 신호를 발생하는 지연 제어기;
    상기 지연 제어 신호에 의하여 상기 외부 클럭을 소정의 지연 시간만큼 지연하여, 상기 내부 클럭을 발생하는 지연부; 및
    상기 내부 클럭을 지연하여 상기 궤환 신호를 발생하는 보상 지연부를 포함하는 것을 특징으로 하는 동기식 반도체 장치.
  7. 동기식 반도체 장치에 있어서,
    외부 클럭을 수신하여 데이터 출력 클럭을 발생하는 지연동기루프(DLL) 회로; 및
    메모리셀로부터 독출되는 데이터를 상기 데이터 출력 클럭에 응답하여 외부로 출력하는 데이터 출력회로를 구비하며,
    상기 지연동기루프(DLL) 회로는
    상기 외부 클럭과 궤환 신호의 위상을 비교하여, 상기 외부 클럭과 상기 궤환 신호의 위상 차이에 대응하는 검출 신호를 발생하는 위상 비교기;
    상기 검출 신호를 수신하여 지연 제어 신호를 발생하는 지연 제어기;
    상기 지연 제어 신호에 의하여 상기 외부 클럭을 소정의 지연 시간만큼 지연하여, 상기 데이터 출력 클럭을 발생하는 지연부 ;
    비트 구성 정보에 응답하여 상기 데이터 출력 클럭을 지연하여 상기 궤환 신호를 발생하는 보상 지연 조절부를 포함하는 것을 특징으로 하는 동기식 반도체 장치.
  8. 제7항에 있어서, 상기 보상 지연 조절부는
    상기 데이터 출력 클럭으로부터 상기 궤환 신호를 발생하기 위한 다수의 경로들을 포함하며, 상기 비트 구성 정보에 응답하여 상기 다수의 경로들 중의 어느 하나를 선택하는 것을 특징으로 하는 동기식 반도체 장치.
  9. 제8항에 있어서, 상기 다수의 경로들 각각은
    상기 비트 구성 정보에 응답하여 개폐되는 스위치를 포함하는 것을 특징으로 하는 동기식 반도체 장치.
  10. 제8항에 있어서, 상기 다수의 경로들의 각 지연시간은
    상기 비트 구성 정보를 나타내는 비트 구성이 클수록 증가하는 것을 특징으로 하는 동기식 반도체 장치.
  11. 동기식 반도체 장치에서 비트 구성에 무관하게 일정한 데이터 출력시간을 갖도록 조절하는 방법에 있어서,
    외부 클럭을 수신하여 내부 클럭을 발생하는 단계;
    상기 비트 구성에 따라 상기 내부 클럭의 위상을 조절하여 데이터 출력 클럭을 발생하는 단계; 및
    메모리셀로부터 독출되는 데이터를 상기 데이터 출력 클럭에 응답하여 외부로 출력하는 단계를 구비하는 것을 특징으로 하는 동기식 반도체 장치의 데이터 출력시간 조절 방법.
  12. 제11항에 있어서, 상기 데이터 출력 클럭을 발생하는 단계는
    상기 비트 구성에 응답하여, 상기 내부 클럭으로부터 상기 데이터 출력 클럭이 발생되는 다수의 경로들로서 지연시간이 다른 상기 다수의 경로들 중의 어느 하나를 선택하는 단계를 포함하는 것을 특징으로 하는 동기식 반도체 장치의 데이터 출력시간 조절 방법.
  13. 동기식 반도체 장치에서 비트 구성에 무관하게 일정한 데이터 출력시간을 갖도록 조절하는 방법에 있어서,
    외부 클럭과 궤환 신호의 위상을 비교하여, 상기 외부 클럭과 상기 궤환 신호의 위상 차이에 대응하는 검출 신호를 발생하는 단계;
    상기 검출 신호에 응답하여 지연 제어 신호를 발생하는 단계;
    상기 지연 제어 신호에 의하여 상기 외부 클럭을 소정의 지연 시간만큼 지연하여, 데이터 출력 클럭을 발생하는 단계;
    상기 비트 구성에 따라 상기 데이터 출력 클럭의 위상을 조절하여 상기 궤환 신호를 발생하는 단계; 및
    메모리셀로부터 독출되는 데이터를 상기 데이터 출력 클럭에 응답하여 외부로 출력하는 단계를 구비하는 것을 특징으로 하는 동기식 반도체 장치의 데이터 출력시간 조절 방법.
  14. 제13항에 있어서, 상기 궤환 신호를 발생하는 단계는
    상기 비트 구성에 응답하여, 상기 데이터 출력 클럭으로부터 상기 궤환 신호를 발생하기 위한 다수의 경로들로서 지연시간이 다른 상기 다수의 경로들 중의 어느 하나를 선택하는 단계를 포함하는 것을 특징으로 하는 동기식 반도체 장치의 데이터 출력시간 조절 방법.
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