KR19980074246A - 데이터 출력 버퍼를 위한 클럭 조절 장치 - Google Patents

데이터 출력 버퍼를 위한 클럭 조절 장치 Download PDF

Info

Publication number
KR19980074246A
KR19980074246A KR1019970009982A KR19970009982A KR19980074246A KR 19980074246 A KR19980074246 A KR 19980074246A KR 1019970009982 A KR1019970009982 A KR 1019970009982A KR 19970009982 A KR19970009982 A KR 19970009982A KR 19980074246 A KR19980074246 A KR 19980074246A
Authority
KR
South Korea
Prior art keywords
signal
clock signal
output
clock
inverter
Prior art date
Application number
KR1019970009982A
Other languages
English (en)
Other versions
KR100244456B1 (ko
Inventor
장성진
Original Assignee
문정환
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체 주식회사 filed Critical 문정환
Priority to KR1019970009982A priority Critical patent/KR100244456B1/ko
Priority to DE19742162A priority patent/DE19742162B4/de
Priority to US09/039,337 priority patent/US6043697A/en
Priority to JP10070115A priority patent/JP2926575B2/ja
Publication of KR19980074246A publication Critical patent/KR19980074246A/ko
Application granted granted Critical
Publication of KR100244456B1 publication Critical patent/KR100244456B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 발명은 데이터 출력 버퍼를 위한 클럭 조절 장치에 관한 것으로, 제 1 클럭신호(CLOCK)의 주기에 의해 조절된 주기를 갖는 제 2 클럭신호(CLKD)를 발생시키는 클럭신호 발생기와, 그 클럭신호 발생기로부터 인가된 제 2 클럭신호를 소정의 시간동안 지연시켜 제 3 클럭신호(CLKDO)를 발생하고 또한 출력 인에이블신호를 발생하는 클럭 조절기와, 데이터신호를 입력받아 상기 클럭 조절기로부터 인가된 제 3 클럭신호 및 출력 인에이블신호에 따라 버퍼링하여 출력신호를 발생하는 데이터 출력 버퍼를 포함한다. 본 발명은 입력된 클럭신호의 주기에 따라 데이터 출력 버퍼의 데이터 엑세스 시간 및 출력신호의 유지시간을 조절할 수 있다.

Description

데이터 출력 버퍼를 위한 클럭 조절 장치
본 발명은 데이터 출력 버퍼를 위한 클럭 조절 장치에 관한 것으로, 입력된 클럭신호의 주기에 따라 데이터 출력 버퍼의 데이터 엑세스 시간 및 출력신호 유지시간을 조절할 수 있도록 한 데이터 출력 버퍼를 위한 클럭 조절 장치에 관한 것이다.
일반적인 디램(DRAM)의 데이터 출력 버퍼를 위한 클럭 조절 장치는 도 1에 도시된 바와 같이, 입력받은 클럭신호(CLOCK)를 소정의 시간동안 지연시켜 클럭신호(CLKDO)를 발생하고 또한 출력 인에이블신호(OUTEN_b)를 발생하는 클럭 조절기(10)와, 데이터(DATA)를 입력받아 상기 클럭 조절기(10)로부터 인가된 클럭신호(CLKDO) 및 출력 인에이블신호(OUTEN_b)에 따라 버퍼링하여 출력신호(OUTPUT)를 발생하는 데이터 출력 버퍼(11)를 포함한다.
상기 데이터 출력 버퍼(11)는 도 2에 도시된 바와 같이, 클럭신호(CLOCK)의 상승에지에서 데이터(DATA)를 래치하는 데이터 래치부(20)와, 그 데이터 래치부(20)로부터 출력된 데이터(DATA)의 출력을 출력 인에이블신호(OUTEN_b)에 따라 결정하는 출력 인에이블부(21)와, 그 출력 인에이블부(21)의 출력신호에 의해 구동되어 출력신호(OUTPUT)를 발생하는 출력 구동부(22)로 구성된다.
상기 데이터 래치부(20)는 클럭신호(CLKDO)를 반전시켜 클럭신호(CA)를 발생하는 인버터(20a)와, 그 인버터(20a)로부터 출력된 클럭신호(CA)를 반전시켜 클럭신호(CB)를 발생하는 인버터(20b)와, 그 인버터(20b)로부터 출력된 클럭신호(CB) 및 상기 인버터(20a)로부터 출력된 클럭신호(CA)에 따라 데이터(DATA)를 스위칭하는 전송게이트(20c)와, 그 전송게이트(20c)의 출력신호를 순차적으로 반전시키는 인버터(20d),(20e)와, 그 인버터(20d)의 출력신호를 클럭신호(CA) 및 클럭신호(CB)에 따라 스위칭하는 전송게이트(20f)와, 그 전송게이트(20f)의 출력신호를 순차적으로 반전시키는 인버터(20g),(20h)로 구성된다.
상기 출력 인에이블부(21)는 출력 인에이블신호(OUTEN_b)를 반전시키는 인버터(20c)와, 그 인버터(20c)의 출력신호 및 상기 데이터 래치부(20)에 포함된 인버터(20g)의 출력신호를 낸딩하는 낸드게이트(21a)와, 출력 인에이블신호(OUTEN_b) 및 상기 데이터 래치부(20)에 포함된 인버터(20h)의 출력신호를 노아링하는 노아게이트(21b)로 구성된다.
상기 출력 구동부(22)는 상기 출력 인에이블부(21)에 포함된 낸드게이트(21a)의 출력신호를 입력받는 게이트, 전원전압(VCC)을 입력받는 소스, 그리고 출력신호(OUTPUT)를 발생하는 드레인을 갖는 PMOS 트랜지스터(22a)와, 그 PMOS 트랜지스터(22a)의 드레인과 연결된 드레인, 상기 출력 인에이블부(21)에 포함된 노아게이트(21b)의 출력신호를 입력받는 게이트, 그리고 접지전원(Vss)과 연결된 소스를 갖는 NMOS 트랜지스터(22b)로 구성된다.
상기와 같이 구성된 데이터 출력 버퍼(11)가 DRAM에 복수개 포함되고, 각각의 데이터 출력 버퍼는 할당된 데이터신호를 입력받고 출력 인에이블신호(OUTEN_b) 및 클럭신호(CLKDO)에 의해 조절된다.
이와 같이 구성된 종래의 클럭 조절기(10) 및 데이터 출력 버퍼(11)의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
클럭 조절기(10)는 도 3의 (A)와 같은 클럭신호(CLOCK)를 소정의 시간동안 지연시켜 도 3의 (B)와 같은 클럭신호(CLKDO)를 데이터 출력 버퍼(11)로 출력된다. 이때, 클럭 조절기(10)는 도 3의 (C)와 같은 출력 인에이블신호(OUTEN_b)를 데이터 출력 버퍼(11)의 출력 인에이블부(21)로 출력한다.
그리고, 클럭신호(CLKDO)가 로우레벨일 때 도 3의 (D)와 같은 데이터(DATA)가 전송게이트(20c)를 통과하여 클럭신호(CLKDO)가 하이레벨로 천이되기 전에 인버터(20d),(20e)에 의해 래치된다.
이와 같은 상태에서 도 3의 (C)와 같이, 출력 인에이블신호(OUTEN_b)가 로우레벨로 천이되면 출력 인에이블부(21)의 낸드게이트(21a)는 인버터(20g),(20h)에 의해 래치되어 있던 DA 노드의 하이 데이터(DATA)가 출력 구동부(22)에 전송되어 출력을 하이 임피던스 상태에서 하이 상태로 만든다.
그리고, 출력 인에이블신호(OUTEN_b)가 로우레벨로 변한 후 클럭신호(CLKDO)가 하이레벨로 천이하면, 전송게이트(20c)는 턴오프, 전송게이트(20f)는 턴온되어 인버터(20d)에 래치되어 있던 데이터(DATA)는 인버터(20g)에 래치되어 DA노드를 로우레벨로 만든다.
따라서, 낸드게이트(21a)와 노아게이트(21b)의 출력이 하이레벨이 됨으로써, 피모스트랜지스터(22a)는 턴오프, 엔모스트랜지스터(22b)는 턴온되어 출력은 하이에더 로우레벨이 된다. 결과적으로, 출력 구동부(22)는 데이터(DATA)를 버퍼링하여 출력하게 된다.
그러나 상기와 같은 종래의 데이터 출력 버퍼(11)는 고주파수의 클럭신호(CLOCK)에 의한 데이터 엑세스 시간(tAC)를 만족시키기 위하여 출력신호(OUTPUT)의 유지시간(tOH)를 데이터 엑세스 시간(tAC)보다 약 1-2ns 정도 작게 설정된다. 이러한 유지 시간(tOH)은 클럭신호(CLOCK)의 주파수가 낮아지더라도 바뀌는 값이 아니므로 저주파수의 클럭신호(CLOCK)로써 메모리를 동작시키더라도 데이터(DATA)의 래치시간에 대한 여유는 고주파수의 클럭신호(CLOCK)에 비해 개선되지 않는다. 또한 종래의 데이터 출력 버퍼(11)에 따르면, 일정 주파수 이상의 고주파수의 클럭신호(CLOCK)에서는 데이터 엑세스 시간(tAC)을 만족시키기 어려운 단점이 있었다.
상기와 같은 종래의 단점을 해결하기 위하여, 본 발명은 입력된 클럭신호의 주기에 따라 데이터 출력 버퍼의 데이터 엑세스 시간 및 출력신호 유지시간을 조절할 수 있도록 한 데이터 출력 버퍼를 위한 클럭 조절 장치를 제공한다.
상기 목적을 달성하기 위한 본 발명은 제 1 클럭신호(CLOCK)의 주기에 따라 조절된 주기를 갖는 제 2 클럭신호(CLKD)를 발생시키는 클럭신호 발생기와, 그 클럭신호 발생기로부터 인가된 제 2 클럭신호를 소정의 시간동안 지연시켜 제 3 클럭신호(CLKDO)를 발생하고 또한 출력 인에이블신호를 발생하는 클럭 조절기와, 데이터를 입력받아 상기 클럭 조절기로부터 인가된 제 3 클럭신호 및 출력 인에이블신호에 따라 버퍼링하여 출력신호를 발생하는 데이터 출력 버퍼로 구성됨을 특징으로 한다.
도 1은 종래 클럭 조절 장치의 블럭도.
도 2는 도 1의 데이터 출력 버퍼의 상세 회로도.
도 3은 도 1의 클럭 조절 장치의 입출력 신호의 타이밍도,
(A)는 클럭 조절기에 공급되는 클럭신호의 파형도.
(B)는 출력버퍼로 입력되는 클럭신호의 파형도.
(C)는 출력버퍼로 입력되는 출력 인에이블신호의 파형도.
(D)는 출력버퍼에 입력되는 데이터신호의 파형도.
(E)는 출력버퍼의 출력신호의 파형도.
도 4는 본 발명인 데이터 출력버퍼를 위한 클럭 조절 장치의 블럭도.
도 5는 도 4에서 주기 비교기의 상세 구성도.
도 6은 도 5에서 지연기의 상세 구성도.
도 7은 도 4에서 지연 조절기의 상세 구성도.
도 8은 도 4에서 클럭신호 분주기의 주기 비교기의 입출력 타이밍도.
(A)는 클럭신호 분주기에 입력되는 클럭신호의 파형도.
(B)는 클럭신호 분주기로부터 출력되는 신호의 파형도.
(C),(D),(E)는 도 6의 지연기로부터 출력되는 신호의 파형도.
(F),(G)는 도 5의 지연기에서 발생되는 신호의 파형도.
(H),(I),(J)는 주기 비교기로부터 출력되는 신호의 파형도.
도 9는 도 4에서 클럭발생기의 입력 클럭신호의 주기가 작을 경우 데이터 출력 버퍼의 출력신호에 관한 타이밍도,
(A)는 클럭 조절기에 공급되는 클럭신호의 파형도.
(B)는 출력버퍼로 입력되는 클럭신호의 파형도.
(C)는 출력버퍼로 입력되는 출력 인에이블신호의 파형도.
(D)는 출력버퍼에 입력되는 데이터신호의 파형도.
(E)는 출력버퍼의 출력신호의 파형도.
도 10은 도 4에서 클럭발생기의 입력 클럭신호의 주기가 클 경우 데이터 출력 버퍼의 출력신호에 관한 타이밍도,
(A)는 클럭 조절기에 공급되는 클럭신호의 파형도.
(B)는 출력버퍼로 입력되는 클럭신호의 파형도.
(C)는 출력버퍼로 입력되는 출력 인에이블신호의 평면도.
(D)는 출력버퍼에 입력되는 데이터신호의 파형도.
(E)는 출력버퍼의 출력신호의 파형도.
*도면의 주요 부분에 대한 부호의 설명*
10, 40 : 클럭 조절기11, 50 : 데이터 출력 버퍼
20 : 데이터 래치부21 : 출력 인에이블부
22 : 출력 구동부30 : 클럭신호 발생기
31 : 클럭신호 분주기32 : 주기 비교기
33 : 지연 조절기
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 데이터 출력 버퍼를 위한 클럭 조절 장치는 도 4에 도시된 바와 같이, 입력받은 클럭신호(CLOCK)를 분주하고 지연시켜 클럭신호(CLKD)를 발생시키는 클럭신호 발생기(30)와, 그 클럭신호 발생기(30)로부터 인가된 클럭신호(CLKD)를 소정의 시간동안 지연시켜 클럭신호(CLKDO)를 발생하고 또한 출력 인에이블신호(OUTEN_b)를 발생하는 클럭 조절기(40)와, 데이터(DATA)를 입력받아 상기 클럭 조절기(40)로부터 인가된 클럭신호(CLKDO) 및 출력 인에이블신호(OUTEN_b)에 따라 버퍼링하여 출력신호(OUTPUT)를 발생하는 데이터 출력 버퍼(11)로 구성된다.
상기 클럭신호 발생기(30)는 클럭신호(CLOCK)의 주기를 2배로 만들어 클럭신호(DA)를 출력하는 클럭신호 분주기(31)와, 그 클럭신호 분주기(31)로부터 출력된 클럭신호(DA)를 검출하여 클럭신호(FO1),(FO2),(FO3)를 발생하는 주기 비교기(32)와, 그 주기 비교기(32)로부터 출력된 클럭신호(FO1),(FO2),(FO3)에 따라 클럭신호(CLOCK)를 지연시켜 클럭신호(CLKD)를 상기 클럭 조절기(40)로 출력하는 지연조절기(33)로 구성된다.
상기 주기 비교기(32)는 도 5에 도시된 바와 같이, 상기 클럭신호 분주기(31)로부터 출력된 클럭신호(DA)를 지연시켜 클럭신호(DAn)를 출력하는 지연기(32a)와, 지연기(32a)로부터 출력된 클럭신호(DAn)를 지연시켜 클럭신호(DBn)를 출력하는 지연기(32b)와, 그 지연기(32b)로부터 출력된 클럭신호(DBn)를 지연시켜 클럭신호(DCn)를 출력하는 지연기(32c)와, 클럭신호(DA)를 반전시키는 인버터(32m)와, 상기 지연기(32a)로부터 출력된 클럭신호(DAn)를 순차적으로 반전시키는 인버터(32d),(32e)와, 그 인버터(32e)의 출력신호를 상기 인버터(32m)의 출력신호에 따라 래치하여 클럭신호(FO1)를 출력하는 플립플롭(32j)과, 상기 지연기(32b)로부터 출력된 클럭신호(DBn)를 순차적으로 반전시키는 인버터(32f),(32g)와, 그 인버터(32g)의 출력신호를 상기 인버터(32m)의 출력신호에 따라 래치하여 클럭신호(FO2)를 출력하는 플립플롭(32k)과, 상기 지연기(32c)로부터 출력된 클럭신호(DCn)를 순차적으로 반전시키는 인버터(32h),(32i)와, 그 인버터(32i)의 출력신호를 상기 인버터(32m)의 출력신호에 따라 래치하여 클럭신호(FO3)를 출력하는 플립플롭(32L)으로 구성된다.
상기 주기 비교기(32)에 포함된 지연기(32a)는 도 6에 도시된 바와 같이, 클럭신호(DA)를 순차적으로 반전시키는 인버터(62),(61)와, 그 인버터(61)의 출력신호를 지연시켜 클럭신호(DA1)를 출력하는 지연기(62)와, 그 지연기(62)로부터 출력된 클럭신호(DA1)와 클럭신호(DA)를 낸딩하는 낸드게이트(63)와, 그 낸드게이트(63)의 출력신호를 반전시키는 인버터(64)와, 그 인버터(64)의 출력신호를 지연시켜 클럭신호(DA2)를 출력하는 지연기(65)와, 지연기(65)의 출력과 클럭신호(DA)를 낸딩하는 낸드게이트(66)를 포함한다.
상기 지연기(32a)는 복수개의 지연기들을 포함하고 그 각각의 지연기의 출력단에는 리세트를 위한 낸드로직이 포함된다.
상기 지연기(32b),(32c)는 상기 지연기(32a)와 동일한 구성을 가지나 그 지연 시간은 다를 수 있다.
상기 클럭신호 발생기(30)에 포함된 지연 조절기(33)는 도 7에 도시된 바와 같이, 상기 주기 비교기(32)로부터 출력된 클럭신호(FO1)를 반전시켜 인에이블신호(EN)를 출력하는 인버터(33a)와, 그 인버터(33a)로부터 출력된 인에이블신호(EN)에 따라 클럭신호(CLOCK)를 네그티브(negative) 지연시키는 네그티브 지연기(33b)와, 클럭신호(CLOCK)를 순차적으로 지연시키는 지연기(33c),(33d)와, 상기 네그티브 지연기(33b)의 출력신호를 클럭신호(FO1),(FO1b)에 따라 스위칭하여 클럭신호(CLKD)로 출력하는 전송게이트(33e)와, 클럭신호(CLOCK)를 클럭신호(SW1),(SW1b)에 따라 스위칭하여 클럭신호(CLKD)로 출력하는 전송게이트(33f)와, 상기 지연기(33c)의 출력신호를 클럭신호(SW2),(SW2b)에 따라 스위칭하여 클럭신호(CLKD)로 출력하는 전송게이트(33g)와, 상기 지연기(33d) 출력신호를 클럭신호(FO3),(FO3b)에 따라 스위칭하여 클럭신호(CLKD)로 출력하는 전송게이트(33h)를 포함한다.
또한, 상기 지연 조절기(33)는 클럭신호(FO1)를 반전시켜 상기 클럭신호(FO1b)를 발생하는 인버터(33i)와, 상기 주기 비교기(32)로부터 출력된 클럭신호(FO2)를 반전시켜 클럭신호(FO2b)를 출력하는 인버터(33j)와, 그 인버터(33j)의 출력신호와 클럭신호(FO1)를 출력하는 낸딩하여 클럭신호(SW1b)를 출력하는 낸드게이트(33k)와, 그 낸드게이트(33k)의 출력신호를 반전시켜 클럭신호(SW1)를 발생하는 인버터(33L)와, 클럭신호(FO2)와 클럭신호(FO3b)를 낸딩하여 상기 클럭신호(SW2b)를 발생하는 낸드게이트(33m)와, 그 낸드게이트(33m)로부터 출력된 클럭신호(SW2b)를 반전시켜 상기 클럭신호(SW2)를 발생하는 인버터(33n)와, 클럭신호(FO3)를 반전시켜 상기 클럭신호(FO3b)를 발생하는 인버터(33o)를 포함한다.
이와 같이 구성된 본 발명의 동작을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
클럭신호 분주기(31)는 도 8의 (A)와 같은 클럭신호(CLOCK)를 입력받아 1/2로 분주하여 도 8의 (B)와 같은 클럭신호(DA)를 주기 비교기(32)로 출력한다.
주기 비교기(32)는 입력받은 클럭신호(DA)를 지연시켜 도 8의 (C)-(E)와 같이 지연된 클럭신호(DA1-DAn)와, 도 8의 (F)-(G)와 같은 클럭신호(DB1-DBn)를 출력한다. 여기서, 주기 비교기(32)의 지연기(32a)에 의한 지연주기가 P1이고, 지연기(32b)에 의한 지연주기가 P2이며, 지연기(32c)에 의한 지연주기가 P3일 경우, 클럭신호(DA)의 주기와 지연주기(P1-P3)의 차이에 따라 클럭신호(FO1-FO3)의 레벨이 결정된다.
즉, 클럭신호(DA)의 주기가 지연주기(P1)보다 크고 지연주기(P2)보다 작을 경우, 클럭신호(DAn)는 클럭신호(DA)의 하이레벨 주기와 지연주기(P1)의 차이에 해당하는 시간만큼 하이레벨로 유지되고, 클럭신호(DA)가 로우레벨로 천이되면 도 6의 낸드로직(63),(64)에 의해 클럭신호(DA2)는 로우레벨로 천이된다. 이 원리에 의해 클럭신호(DAn)도 로우레벨로 천이된다.
이때 클럭신호(DBn),(DCn)는 항상 로우레벨로 유지된다. 클럭신호(DA)가 로우레벨로 천이될 때, 플립플롭(32j)은 하이레벨의 클럭신호(DAn)를 래치하여 도 8의 (H)와 같은 하이레벨의 클럭신호(FO1)를 출력하고 플립플롭(32k),(32L)은 도 8의 (I),(J)와 같은 로우레벨의 클럭신호(FO2),(FO3)를 각각 출력하게 된다.
상기와 같은 방식으로 클럭신호(DA)의 주기가 지연주기(P2)보다 크고 지연주기(P3)보다 작을 경우, 클럭신호(FO1),(FO2)는 하이레벨로 되고 클럭신호(FO3)는 로우레벨이 된다.
또한, 클럭신호(DA)의 주기가 지연주기(P3)보다 클 경우 클럭신호(FO1),(FO2),(FO3) 모두 하이레벨이 되고, 클럭신호(DA)의 주기가 지연주기(P1)보다 작을 경우 클럭신호(FO1),(FO2),(FO3) 모두 로우레벨이 된다.
도 7을 참조하면, 클럭신호(FO1)만이 하이레벨의 상태일 때, 전송게이트(33e),(33g),(33h)는 턴오프되고 인버터(33j), 낸드게이트(33k) 그리고 인버터(33L)에 의하여 전송게이트(33f)는 턴온되고, 클럭신호(CLOCK)가 클럭신호(CLKD)로서 출력된다.
클럭신호(FO1),(FO2)가 하이레벨일 경우에는 전송게이트(33e),(33f),(33h)는 턴오프되고 낸드게이트(33m)와 인버터(33n)에 의하여 전송게이트(33g)만이 턴온되고, 지연기(33c)에 의해 지연된 클럭신호(CLOCK)가 클럭신호(CLKD)로서 출력된다.
클럭신호(FO3)만이 하이레벨일 경우에는 전송게이트(33e),(33f),(33g)는 턴오프되고 인버터(33o)에 의하여 전송게이트(33h)만이 턴온되어, 지연기(33c),(33d)에 의해 지연된 클럭신호(CLOCK)가 클럭신호(CLKD)로서 출력된다.
클럭신호(FO1),(FO2),(FO3)가 모두 로우레벨일 경우, 전송게이트(33f),(33g),(33h)는 턴오프되고 인버터(33o)에 의하여 전송게이트(33h)만이 턴온된다. 이때, 하이레벨의 인에이블신호(EN)에 의하여 네그티브 지연기(33b)가 동작되어 클럭신호(CLOCK)를 네그티브 지연시켜, 즉 클럭신호(CLOCK)보다 빠른 신호를 클럭신호(CLKD)로서 출력한다.
결과적으로, 클럭신호 발생기(30)는 클럭신호(CLOCK)의 주기에 따라 조절된 주기를 갖는 클럭신호(CLKD)를 클럭 조절기(40)로 출력한다.
도 9는 클럭신호(FO1),(FO2),(FO3)가 모두 로우레벨일 때 데이터 출력 버퍼(50)의 출력신호(OUTPUT)에 관한 타이밍도이고, 도 10은 클럭신호(FO1),(FO2)가 하이레벨일 때 출력신호(OUTPUT)에 관한 타이밍도이다.
즉, 클럭 조절기(40)는 입력받은 클럭신호(CLKD)에 따라 도 9 및 도 10의 (B)와 같은 클럭신호(CLKDO)와, 도 9 및 도 10의 (C)와 같은 출력 인에이블신호(OUTEN_b)를 데이터 출력 버퍼(50)로 출력한다. 도 9에 의하면, 출력신호(OUTPUT)가 출력되는 시간(T1), 즉 출력신호(OUTPUT)의 유지시간(tOH)이 클럭신호(CLOCK)에 따라 조절되고, 또한 도 10과 같이 출력신호(OUTPUT)가 출력되는 시간(T2)도 조절된다.
이와 같이 클럭신호(CLOCK)의 주기에 따라 출력신호(OUTPUT)가 출력되는 시간이 조절될 수 있으므로, 데이터 엑세스 시간(tAC) 및 출력신호(OUTPUT)의 유지시간(tOH)이 클럭신호(CLOCK)의 주기에 따라 가변될 수 있게 된다.
한편, 에스램(SDRAM)의 경우 칼럼 어드레스 스트로브(Column Address Strobe) 신호의 대기 시간(latency time)에 따라 다른 주기라도 동일한 유지시간(tOH)을 필요한 경우가 있으므로, 클럭신호 발생기(30)는 칼럼 어드레스 스트로브 신호의 대기 시간을 조절하는 회로를 포함할 수 있다.
본 발명은 입력된 클럭신호의 주기에 따라 데이터 출력 버퍼의 데이터 엑세스 시간 및 출력신호의 유지시간을 조절할 수 있다.
즉, 본 발명은 낮은 주파수의 클럭신호에 의하여 메모리가 동작될 경우 출력신호의 유지시간을 크게 하므로써 버퍼링된 데이터가 여유있게 출력되도록 하고, 높은 주파수의 클럭신호에 의하여 메모리가 동작될 경우에는 데이터 엑세스 시간을 빠르게 하는 효과를 갖는다.

Claims (8)

  1. 제 1 클럭신호(CLOCK)의 주기에 의해 조절된 주기를 갖는 제 2 클럭신호(CLKD)를 발생시키는 클럭신호 발생기와, 그 클럭신호 발생기로부터 인가된 제 2 클럭신호를 소정의 시간동안 지연시켜 제 3 클럭신호(CLKDO)를 발생하고, 또한 출력 인에이블 신호를 발생하는 클럭 조절기와, 데이터신호를 입력받아 상기 클럭 조절기로부터 인가된 제 3 클럭신호 및 출력 인에이블신호에 따라 버퍼링하여 출력신호를 발생하는 데이터 출력 버퍼로 구성되는 데이터 출력 버퍼를 위한 클럭 조절 장치.
  2. 제 1 항에 있어서, 상기 클럭신호 발생기는 제 1 클럭신호를 분주하여 클럭신호 분주기와, 그 클럭신호 분주기의 출력신호의 주기를 검출하여 클럭신호(FO1),(FO2),(FO3)를 발생하는 주기 비교기와, 그 주기 비교기로부터 출력된 클럭신호(FO1),(FO2),(FO3)에 따라 제 1 클럭신호를 지연시켜 제 2 클럭신호를 상기 클럭 조절기로 출력하는 지연 조절기로 구성되는 데이터 출력 버퍼를 위한 클럭 조절 장치.
  3. 제 2 항에 있어서, 상기 주기 비교기는 상기 클럭신호 분주기의 출력신호를 지연시키는 제 1 지연기와, 그 제 1 지연기의 출력신호를 지연시키는 제 2 지연기와, 그 제 2 지연기의 출력신호를 지연시키는 제 3 지연기와, 상기 클럭신호 분주기의 출력신호를반전시키는 인버터와, 상기 제 1 지연기의 출력신호를 상기 인버터의 출력신호에 따라 래치하여 클럭신호(FO1)를 출력하는 제 1 플립플롭과, 상기 제 2 지연기의 출력신호를 상기 인버터의 출력신호에 따라 래치하여 클럭신호(FO2)를 출력하는 제 2 플립플롭과, 상기 제 3 지연기의 출력신호를 상기 인버터의 출력신호에 따라 래치하여 클럭신호(FO3)를 출력하는 제 3 플립플롭으로 구성되는 데이터 출력 버퍼를 위한 클럭 조절 장치.
  4. 제 3 항에 있어서, 상기 제 1 플립플롭은 상기 제 1 지연기의 출력신호를 짝수개의 인버터를 통하여 입력받고, 상기 제 2 플립플롭은 상기 제 2 지연기의 출력신호를 짝수개의 인버터를 통하여 입력받으며, 상기 제 3 플립플롭은 상기 제 3 지연기의 출력신호를 짝수개의 인버터를 통하여 입력받는 것을 특징으로 하는 데이터 출력 버퍼를 위한 클럭 조절 장치.
  5. 제 3 항에 있어서, 상기 제 1 내지 제 3 지연기는 입력된 클럭신호를 순차적으로 반전시키는 짝수개의 인버터와, 그 인버터의 출력신호를 지연시키는 제 1 지연기와, 그 제 1 지연기의 출력신호와 상기 입력된 클럭신호를 낸딩하는 낸드게이트와, 그 낸드게이트의 출력신호를 반전시키는 인버터와, 그 인버터의 출력신호를 지연시키는 제 2 지연기와, 원하는 시간의 지연을 위해 상기 인버터와 제 2 지연기가 반복되는 클럭지연 장치를 포함하는 데이터 출력 버퍼를 위한 클럭 조절 장치.
  6. 제 2 항에 있어서, 상기 지연 조절기는 제 1 클럭신호를 네그티브지연시키는 네그티브 지연기와, 제 1 클럭신호를 순차적으로 지연시키는 제 1 및 제 2 지연기와, 상기 네그티브 지연기의 출력신호를 스위칭하여 제 2 클럭신호로 출력하는 제 1 전송게이트와, 제 1 클럭신호를 스위칭하여 제 2 클럭신호로 출력하는 제 2 전송게이트와, 상기 제 1 지연기의 출력신호를 스위칭하여 제 2 클럭신호로 출력하는 제 3 전송게이트와, 상기 제 2 지연기의 출력신호를 스위칭하여 제 2 클럭신호로 출력하는 제 4 전송게이트를 포함하는 데이터 출력 버퍼를 위한 클럭 조절 장치.
  7. 제 6 항에 있어서, 상기 지연 조절기는 주기 비교기로부터 출력된 클럭신호(FO1)를 반전시켜 인에이블신호를 상기 네그티브 지연기로 출력하는 인버터를 포함하는 데이터 출력 버퍼를 위한 클럭 조절 장치.
  8. 제 6 항에 있어서, 상기 지연 조절기는 주기 비교기로부터 출력된 클럭신호(FO1)를 반전시켜 상기 제 1 전송게이트에 인가하는 제 1 인버터와, 상기 주기 비교기로부터 출력된 클럭신호(FO2)를 반전시켜 상기 제 3 전송게이트에 인가하는 제 2 인버터와, 그 제 2 인버터의 출력신호와 상기 클럭신호(FO1)를 낸딩하여 상기 제 2 전송게이트에 인가하는 제 1 낸드게이트와, 그 제 1 낸드게이트의 출력신호를 반전시켜 상기 제 2 전송게이트에 인가하는 제 3 인버터와, 상기 주기 비교기로부터 출력된 클럭신호(FO3)를 반전시켜 상기 제 4 전송게이트에 인가하는 제 4 인버터와, 그 제 4 인버터의 출력신호와 상기 클럭신호(FO2)를 낸딩하여 상기 제 3 전송게이트에 인가하는 제 2 낸드게이트와, 그 제 2 낸드게이트의 출력신호를 반전시켜 상기 제 3 전송게이트에 인가하는 제 5 인버터를 포함하는 데이터 출력 버퍼를 위한 클럭 조절 장치.
KR1019970009982A 1997-03-22 1997-03-22 데이터 출력 버퍼를 위한 클럭 조절 장치 KR100244456B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019970009982A KR100244456B1 (ko) 1997-03-22 1997-03-22 데이터 출력 버퍼를 위한 클럭 조절 장치
DE19742162A DE19742162B4 (de) 1997-03-22 1997-09-24 Taktsignal-Steuervorrichtung für Datenausgabepuffer
US09/039,337 US6043697A (en) 1997-03-22 1998-03-16 Clock signal control apparatus for data output buffer
JP10070115A JP2926575B2 (ja) 1997-03-22 1998-03-19 データ出力バッファ用クロック調節装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970009982A KR100244456B1 (ko) 1997-03-22 1997-03-22 데이터 출력 버퍼를 위한 클럭 조절 장치

Publications (2)

Publication Number Publication Date
KR19980074246A true KR19980074246A (ko) 1998-11-05
KR100244456B1 KR100244456B1 (ko) 2000-02-01

Family

ID=19500534

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970009982A KR100244456B1 (ko) 1997-03-22 1997-03-22 데이터 출력 버퍼를 위한 클럭 조절 장치

Country Status (4)

Country Link
US (1) US6043697A (ko)
JP (1) JP2926575B2 (ko)
KR (1) KR100244456B1 (ko)
DE (1) DE19742162B4 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100475054B1 (ko) * 2002-05-09 2005-03-10 삼성전자주식회사 비트 구성에 상관없이 데이터 출력시간이 일정한 동기식반도체 장치 및 데이터 출력시간 조절 방법
KR100609617B1 (ko) * 2005-04-04 2006-08-08 삼성전자주식회사 동작 주파수에 따라 모드가 전환되는 데이터 출력버퍼 및이를 포함하는 반도체 메모리 장치
KR100924340B1 (ko) * 2007-06-27 2009-11-02 주식회사 하이닉스반도체 데이터 출력 제어 장치

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4286933B2 (ja) * 1998-09-18 2009-07-01 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
US6456136B1 (en) * 2001-04-13 2002-09-24 Sun Microsystems, Inc. Method and apparatus for latching data within a digital system
KR100675273B1 (ko) * 2001-05-17 2007-01-26 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 전압 레벨 및 지연 시간 조절회로
DE10130123B4 (de) * 2001-06-22 2005-09-08 Infineon Technologies Ag Verzögerungsregelkreis zur Erzeugung komplementärer Taktsignale
US6903592B2 (en) * 2003-01-22 2005-06-07 Promos Technologies Inc. Limited variable width internal clock generation
FR2859292A1 (fr) * 2003-08-27 2005-03-04 St Microelectronics Sa Dispositif de controle de l'acces a une memoire securisee, comprenant un circuit synchrome de recherche d'attributs
KR100546135B1 (ko) * 2004-05-17 2006-01-24 주식회사 하이닉스반도체 지연 고정 루프를 포함하는 메모리 장치
JP2007193751A (ja) * 2006-01-23 2007-08-02 Nec Electronics Corp 半導体装置およびデータ入出力システム
US8645628B2 (en) 2010-06-24 2014-02-04 International Business Machines Corporation Dynamically supporting variable cache array busy and access times for a targeted interleave
KR101157030B1 (ko) * 2010-11-16 2012-06-21 에스케이하이닉스 주식회사 데이터 출력 회로
US9094034B2 (en) * 2013-11-07 2015-07-28 Mediatek Inc. Digital to analog converting system and digital to analog converting method

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2138230B (en) * 1983-04-12 1986-12-03 Sony Corp Dynamic random access memory arrangements
KR900007214B1 (ko) * 1987-08-31 1990-10-05 삼성전자 주식회사 고임피던스를 이용한 스태틱램의 데이타 출력버퍼
JPH07182864A (ja) * 1993-12-21 1995-07-21 Mitsubishi Electric Corp 半導体記憶装置
US5440515A (en) * 1994-03-08 1995-08-08 Motorola Inc. Delay locked loop for detecting the phase difference of two signals having different frequencies
KR0146176B1 (ko) * 1995-05-02 1998-09-15 김주용 동기식 기억장치의 신호 전달 회로
JP3252678B2 (ja) * 1995-10-20 2002-02-04 日本電気株式会社 同期式半導体メモリ
JPH1011966A (ja) * 1996-06-27 1998-01-16 Mitsubishi Electric Corp 同期型半導体記憶装置および同期型メモリモジュール
JP4057084B2 (ja) * 1996-12-26 2008-03-05 株式会社ルネサステクノロジ 半導体記憶装置
KR100258859B1 (ko) * 1997-04-30 2000-06-15 김영환 메모리의 데이터 출력 버퍼

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100475054B1 (ko) * 2002-05-09 2005-03-10 삼성전자주식회사 비트 구성에 상관없이 데이터 출력시간이 일정한 동기식반도체 장치 및 데이터 출력시간 조절 방법
US6944089B2 (en) 2002-05-09 2005-09-13 Samsung Electronics Co., Ltd. Synchronous semiconductor device having constant data output time regardless of bit organization, and method of adjusting data output time
KR100609617B1 (ko) * 2005-04-04 2006-08-08 삼성전자주식회사 동작 주파수에 따라 모드가 전환되는 데이터 출력버퍼 및이를 포함하는 반도체 메모리 장치
KR100924340B1 (ko) * 2007-06-27 2009-11-02 주식회사 하이닉스반도체 데이터 출력 제어 장치

Also Published As

Publication number Publication date
DE19742162A1 (de) 1998-09-24
JP2926575B2 (ja) 1999-07-28
DE19742162B4 (de) 2009-08-20
JPH10320073A (ja) 1998-12-04
KR100244456B1 (ko) 2000-02-01
US6043697A (en) 2000-03-28

Similar Documents

Publication Publication Date Title
US6029252A (en) Method and apparatus for generating multi-phase clock signals, and circuitry, memory devices, and computer systems using same
KR19980074246A (ko) 데이터 출력 버퍼를 위한 클럭 조절 장치
US20050122148A1 (en) Circuit for controlling pulse width
US6621316B1 (en) Synchronous mirror delay (SMD) circuit and method including a counter and reduced size bi-directional delay line
US6469557B2 (en) Semiconductor integrated circuit and delayed clock signal generation method
KR20000077249A (ko) 반도체 기억 장치
KR100342636B1 (ko) 반도체 기억 장치
KR100265599B1 (ko) 데이터 윈도우 제어장치 및 그 방법
JP3380828B2 (ja) 半導体メモリ装置
US20050097292A1 (en) Synchronous memory device capable of controlling write recovery time
US6781919B2 (en) Address selection circuit and semiconductor memory device with synchronous and asynchronous address signal paths
US6704240B2 (en) Predecoder control circuit
US8860476B2 (en) Semiconductor device using multi-phase clock signal and information processing system including the same
US7120083B2 (en) Structure and method for transferring column address
KR100443506B1 (ko) 스큐를 감소시키기 위한 출력 회로
US6376869B1 (en) Semiconductor device
KR100510458B1 (ko) 동기식 반도체 기억 장치를 위한 어드레스 래치장치 및 방법
KR980011454A (ko) 라이트 제어회로
KR100412142B1 (ko) 패킷 전송 방식의 반도체 메모리 장치에서 스페셜 모드를구현하는 회로
KR100537206B1 (ko) 더블 데이터 레이트 싱크로너스 디램
JP2018106771A (ja) 半導体記憶装置
KR100214537B1 (ko) 반도체 메모리의 컬럼 디코더회로
KR20050059949A (ko) 고속 동작에 적합한 ｘ 주소 추출기 및 메모리
KR100474734B1 (ko) 동기형반도체메모리장치에적합한클럭발생회로
GB2295036A (en) Memory device with address decoder

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20131023

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee