DE19742162A1

DE19742162A1 - Taktsignal-Steuervorrichtung für Datenausgabepuffer

Info

Publication number: DE19742162A1
Application number: DE19742162A
Authority: DE
Inventors: Seong-Jin Jang
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1997-03-22
Filing date: 1997-09-24
Publication date: 1998-09-24
Anticipated expiration: 2017-09-25
Also published as: KR19980074246A; JP2926575B2; JPH10320073A; KR100244456B1; US6043697A; DE19742162B4

Description

HINTERGRUND DER ERFINDUNG 1. Bereich der Erfindung

Die vorliegende Erfindung betrifft eine Taktsignal- Steuervorrichtung für einen Datenausgabepuffer und besonders eine verbesserte Taktsignalausgabevorrichtung für einen Datenausgabepuffer, die in der Lage ist, eine Datenzugriffs zeit und eine Ausgangssignal-Haltezeit eines Ausgangsdaten puffers gemäß der Periode eines eingegebenen Taktsignals zu steuern.

2. Beschreibung des Stands der Technik

Fig. 1 zeigt eine herkömmliche Taktsignal-Steuer vorrichtung.

Wie darin gezeigt, enthält die herkömmliche Taktsignal- Steuervorrichtung eine Taktsteuerung (10) zum Verzögern eines eingegebenen Taktsignals CLOCK um eine vorbestimmte Zeitspanne, Erzeugen eines Taktsignals CLKDO und eines Aus gabe-Freigabesignals OUTEN_b, und einen Datenausgabepuffer (11) zum Empfangen eines Datums DATA, Puffern des Datums gemäß dem Taktsignal CLKDO und dem Ausgabe-Freigabesignal OUTEN_b von der Taktsteuerung (10), und Erzeugen eines Aus gangssignals OUTPUT.

Fig. 2 zeigt den Datenausgabepuffer (11) in der Schal tung von Fig. 1 ausführlicher.

Wie darin gezeigt, enthält der Datenausgabepuffer (11) eine Datenlatcheinheit (20) zum Latchen des Datums DATA bei einer ansteigenden Flanke des Taktsignals CLOCK, eine Ausga be-Freigabeeinheit (21) zum Bestimmen der Ausgabe des Datums DATA aus der Datenlatcheinheit (20) gemäß dem Ausgabe-Frei gabesignal OUTEN_b, und eine Ausgangstreibereinheit (22), die durch das Ausgangssignal von der Ausgabe-Freigabeeinheit (21) getrieben wird, zum Erzeugen des Ausgangssignals OUT PUT.

Die Datenlatcheinheit (20) enthält einen Inverter (20a) zum Invertieren des Taktsignals CLKDO und zum Erzeugen eines Taktsignals CA, einen Inverter (20b) zum Invertieren des Taktsignals CA aus dem Inverter (20a) und zum Erzeugen eines Taktsignals CB, ein Durchlaßgatter (20c) zum Durchlassen des Datums DATA gemäß dem Taktsignal CB aus dem Inverter (20b) und dem Taktsignal CA aus dem Inverter (20a), entgegenge setzt geschaltete parallele Inverter (20d) und (20e) zum Latchen des Ausgangssignals des Durchlaßgatters (20c), ein Durchlaßgatter (20f) zum Schalten des Ausgangssignals des Inverters (20d) gemäß einem Taktsignal CA und einem Taktsi gnal CB, sowie Inverter (20g) und (20h) zum aufeinanderfol genden Invertieren des Ausgangssignals des Durchlaßgatters (20f).

Die Ausgabe-Freigabeeinheit (21) enthält einen Inverter (21c) zum Invertieren des Ausgabe-Freigabesignals OUTEN_b, ein NICHT-UND-Gatter (21a) zum NICHT-UND-Verknüpfen des Ausgangssignals des Inverters (21c) und des Ausgangssignals des Inverters (20g) der Datenlatcheinheit (20), und ein NICHT-ODER-Gatter (21b) zum NICHT-ODER-Verknüpfen des Ausga be-Freigabesignals OUTEN_b und des Ausgangssignals des In verters (20g) der Datenlatcheinheit (20).

Die Ausgangstreibereinheit (22) enthält einen PMOS- Transistor (22a), dessen Gate das Ausgangssignal des NICHT- UND-Gatters (21a) der Ausgabe-Freigabeeinheit (21) aufnimmt, dessen Source eine Versorgungsspannung VCC aufnimmt, und dessen Drain ein Ausgangssignal OUTPUT erzeugt, und einen NMOS-Transistor (22b), dessen Drain mit dem Drain des PMOS- Transistors (22a) verbunden ist, dessen Gate das Ausgangs signal des NICHT-ODER-Gatters der Ausgabe-Freigabeeinheit (21) aufnimmt, und dessen Source mit einer Massespannung Vss verbunden ist.

In einem DRAN (dynamic access memory bzw. dynamischen Speicher mit wahlfreiem Zugriff) sind eine Vielzahl von Datenausgabepuffern (11) vorhanden. Jeder Datenausgabepuffer (11) nimmt ein zugeordnetes Datensignal auf und wird gemäß dem Ausgabe-Freigabesignal OUTEN_b und dem Taktsignal CLKDO gesteuert.

Die Arbeitsweise der herkömmlichen Taktsignalsteuerung (10) und des Datenausgabepuffers (11) wird nun mit Bezug auf Fig. 1 bis 3 beschrieben.

Die Taktsteuerung (10) verzögert das Taktsignal CLOCK, wie in Fig. 3A gezeigt, um eine vorbestimmte Zeitspanne und gibt das verzögerte Taktsignal CLKDO, wie in Fig. 3B ge zeigt, an den Ausgangspuffer (11) aus. Zu diesem Zeitpunkt gibt die Taktsteuerung (10), wie in Fig. 3 gezeigt, das Ausgabe-Freigabesignal OUTEN_b an die Ausgabe-Freigabeein heit (21) des Datenausgabepuffers (11) aus.

Zusätzlich öffnet das Durchlaßgatter (20), wenn das verzögerte Taktsignal CLKDO auf Low-Pegel ist, und das Datum DATA, wie in Fig. 3D gezeigt, wird durch das Durchlaßgatter (20c) geleitet und durch die Inverter (20d) und (20e) ge latcht, bevor das Datum DATA durch das Durchlaßgatter (20c) gelangt, wenn das verzögerte Taktsignal CLKDO auf High-Pegel übergeht.

Wenn das Ausgabe-Freigabesignal OUTEN_b, wie in Fig. 3C gezeigt, auf Low-Pegel übergeht, wandelt das NICHT-UND- Gatter (21a) der Ausgabe-Freigabeeinheit (21) sein Ausgangs signal von einem hochohmigen Low-Zustand zu einem High- Zustand, wenn das durch die Inverter (20g) und (20h) ge latchte Datum DATA mit High-Zustand zu der Ausgangstrei bereinheit (22) übertragen wird.

Geht zusätzlich das verzögerte Taktsignal CLKDO auf High-Pegel über, nachdem das Ausgabe-Freigabesignal OUTEN_b auf Low-Pegel übergegangen ist, wird das Durchlaßgatter (20c) abgeschaltet und das Durchlaßgatter (20f) wird ange schaltet, und das durch die Inverter (20d) und (20e) ge latchte Datum DATA wird durch die Inverter (20g) und (20h) gelatcht, um so den Pegel des Ausgangs des Inverters (20g) zu einem Low-Pegel zu verändern.

Deshalb werden, da die Ausgänge des NICHT-UND-Gatters (21a) und des NICHT-ODER-Gatters (21b) zu High-Pegeln wer den, der PMOS-Transistor (22a) abgeschaltet und der NMOS- Transistor (22b) angeschaltet, und die Ausgabe OUTPUT wird zu einem Low-Pegel. Als Ergebnis davon puffert die Ausgangs treibereinheit (22) das Datum DATA.

Der herkömmliche Datenausgabepuffer (11) setzt jedoch die Haltezeit des Ausgangssignals OUTPUT auf etwa 1-2 ns kürzer als die Datenzugriffszeit tAC, um die Datenzugriffs zeit tAC durch das Taktsignal CLOCK mit hoher Frequenz zu erfüllen. Da eine derartige Haltezeit tOH nicht geändert wird, obwohl die Frequenz des Taktsignals CLOCK verringert wird, wird die Grenze hinsichtlich der Latchzeit des Datums DATA im Vergleich zu dem Fall, in dem das Taktsignal CLOCK eine hohe Frequenz hat, nicht verbessert, auch wenn der Speicher durch ein niederfrequentes Taktsignal CLOCK getrie ben wird. Außerdem ist es beim herkömmlichen Datenpuffer (11) unmöglich, die Bedingung der Datenzugriffszeit tAC durch Verwenden eines Taktsignals CLOCK mit einer vorbe stimmten hohen Frequenz zu erfüllen.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist folglich Ziel der vorliegenden Erfindung, eine Taktsignal-Steuervorrichtung für einen Datenausgabepuffer bereitzustellen, die das oben erwähnte, im Stand der Technik auftretende Problem löst.

Es ist ein weiteres Ziel der vorliegenden Erfindung, eine verbesserte Taktsignal-Steuervorrichtung für einen Datenausgabepuffer bereitzustellen) die in der Lage ist, eine Datenzugriffszeit und eine Ausgangssignal-Haltezeit des Datenausgabepuffers gemäß der Periode eines eingegebenen Taktsignals zu steuern.

Um die obigen Ziele zu erreichen, wird eine Taktsignal- Steuervorrichtung für einen Datenausgabepuffer bereitge stellt, die enthält: einen Taktsignalgenerator zum Aufnehmen eines ersten Taktsignals und Erzeugen eines zweiten Taktsi gnals CLKD mit einer durch die Periode des ersten Taktsi gnals CLOCK gesteuerten Periode, eine Taktsignalsteuerung zum Verzögern des zweiten Taktsignals aus dem Taktsignal generator um eine vorbestimmte Zeitspanne, Erzeugen eines dritten Taktsignals CLKDO und eines Ausgabe-Freigabesignals, und einen Datenausgabepuffer zum Aufnehmen eines eingegebe nen Datensignals, Puffern des aufgenommenen Datensignals gemäß dem dritten Taktsignal und dem Ausgabe-Freigabesignal von der Taktsignalsteuerung, und Erzeugen eines Ausgangsda tensignals.

Weitere Vorteile, Ziele und Merkmale der Erfindung wer den aus der folgenden Beschreibung besser ersichtlich.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die vorliegende Erfindung wird aus der im Folgenden gegebenen ausführlichen Beschreibung und den beigefügten Zeichnungen, die nur der Darstellung dienen, und somit die vorliegende Erfindung nicht beschränken, besser verständ lich.

Fig. 1 ist ein Blockschaltbild, das eine herkömmliche Taktsignal-Steuervorrichtung zeigt;

Fig. 2 ist ein detaillierter Schaltplan, der einen Datenausgabepuffer in der Schaltung von Fig. 1 zeigt;

Fig. 3A bis 3E sind Zeitdiagramme der Wellenformen von Eingangs/Ausgangssignalen in der Taktsignal-Steuervorrich tung in der Schaltung von Fig. 1, wobei:
Fig. 3A ein Zeitdiagramm der Wellenform eines in eine Taktsteuervorrichtung in Fig. 1 eingegebenen Taktsignals ist;

Fig. 3B ein Zeitdiagramm der Wellenform eines in den Ausgabepuffer in Fig. 2 eingegebenen verzögerten Taktsi gnals ist;

Fig. 3C ein Zeitdiagramm der Wellenform eines in den Ausgabepuffer in Fig. 2 eingegebenen Ausgabe-Freigabe signals ist;

Fig. 3D ein Zeitdiagramm der Wellenform eines in den Ausgabepuffer in Fig. 2 eingegebenen Datensignals ist; und

Fig. 3E ein Zeitdiagramm der Wellenform eines Aus gangssignals des Ausgangspuffers in Fig. 2 ist;

Fig. 4 ist ein Blockschaltbild, das eine Taktsignal- Steuervorrichtung für einen Datenausgabepuffer gemäß der vorliegenden Erfindung zeigt;

Fig. 5 ist ein Blockschaltbild, das einen Periodenkom parator in der Schaltung von Fig. 4 zeigt;

Fig. 6 ist ein Blockschaltbild, das eine Verzögerungs einheit in der Schaltung von Fig. 5 zeigt;

Fig. 7 ist ein Schaltplan, der eine Verzögerungssteue rung in der Schaltung von Fig. 4 zeigt;

Fig. 8A bis 8J sind Zeitdiagramme der Wellenformen von Eingangs/Ausgangssignalen eines Taktsignalteilers und eines Periodenkomparators in der Schaltung von Fig. 4, wobei:
Fig. 8A ein Zeitdiagramm der Wellenform eines in den Taktsignalteiler eingegebenen Taktsignals ist;

Fig. 8B ein Zeitdiagramm ist, das ein geteiltes Takt signal aus dem Taktsignalteiler zeigt;

Fig. 8C bis 8E Zeitdiagramme der Wellenformen von Signalen aus einer Verzögerungseinheit in der Schaltung von Fig. 6 sind;

Fig. 8F und 8G Zeitdiagramme der Wellenformen von Signalen aus einer Verzögerungseinheit in der Schaltung von Fig. 5 sind; und

Fig. 8H bis 8J Zeitdiagramme der Wellenformen von Signalen aus einem Periodenkomparator sind;

Fig. 9A bis 9E sind Zeitdiagramme der Wellenformen von Ausgangssignalen aus einem Datenausgabepuffer, wenn die Periode eines eingegebenen Taktsignals aus einem Taktsignal generator in der Schaltung von Fig. 4 niedrig ist; wobei

Fig. 9A ein Zeitdiagramm der Wellenform eines zu einer Taktsteuerung übertragenen Taktsignals ist;

Fig. 9B ein Zeitdiagramm der Wellenform eines in den Ausgabepuffer eingegebenen Taktsignals ist;

Fig. 9C ein Zeitdiagramm der Wellenform eines in den Ausgabepuffer eingegebenen Ausgabe-Freigabesignals ist;

Fig. 9D ein Zeitdiagramm der Wellenform eines in den Ausgabepuffer eingegebenen Datensignals ist; und

Fig. 9E ein Zeitdiagramm der Wellenform eines Aus gangssignals des Ausgabepuffers ist,

Fig. 10A bis 10E sind Zeitdiagramme der Wellenformen von Ausgangssignalen eines Datenausgabepuffers, wenn die Periode eines eingegebenen Taktsignals von einem Taktgenera tor in der Schaltung von Fig. 4 hoch ist; wobei

Fig. 10A ein Zeitdiagramm der Wellenform eines zu einer Taktsteuerung übertragenen Taktsignals ist;

Fig. 10B ein Zeitdiagramm der Wellenform eines in den Ausgabepuffer eingegebenen Taktsignals ist;

Fig. 10C ein Zeitdiagramm der Wellenform eines in den Ausgabepuffer eingegebenen Ausgabe-Freigabesignals ist;

Fig. 10D ein Zeitdiagramm der Wellenform eines in den Ausgabepuffer eingegebenen Datensignals ist; und

Fig. 10E ein Zeitdiagramm der Wellenform eines Aus gangssignals des Ausgabepuffers ist.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG

Fig. 4 zeigt eine Taktsignal-Steuervorrichtung für einen Datenausgabepuffer gemäß der vorliegenden Erfindung.

Wie darin gezeigt, enthält die Taktsignal-Steuervor richtung für einen Datenausgabepuffer gemäß der vorliegenden Erfindung einen Taktsignalgenerator (30) zum Teilen und Verzögern eines eingegebenen verzögerten Taktsignals CLOCK, und Erzeugen eines Taktsignals CLKD, eine Taktsignalsteue rung (40) zum Verzögern des Taktsignals CLKD vom Taktsignal generator (30) um eine vorbestimmte Zeitspanne, Erzeugen eines Taktsignals CLKDO, und Erzeugen eines Ausgabe-Frei gabesignals OUTEN_b, und einen Datenausgabepuffer (11) zum Aufnehmen eines Eingangsdatums DATA, Puffern des Datums DATA gemäß dem verzögerten Taktsignal CLKDO und dem Ausgabe-Frei gabesignal OUTEN_b von der Taktsteuerung (40), und Ausgeben eines Ausgangssignals OUTPUT.

Der Taktsignalgenerator (30) enthält einen Taktsignal teiler (31) zum Verdoppeln der Periode des Taktsignals CLOCK und Ausgeben eines Taktsignals DA, einen Periodenkomparator (32) zum Detektieren des Taktsignals DA aus dem Taktsignal teiler (31) und zum Erzeugen von Taktsignalen F01, F02 und F03, und eine Verzögerungssteuerung (33) zum Verzögern des Taktsignals CLOCK gemäß den Taktsignalen F01, F02 und F03 aus dem Periodenkomparator (32) und zum Ausgeben des Taktsi gnals CLKD an die Taktsteuerung (40).

Der Periodenkomparator (32), wie in Fig. 5 gezeigt, enthält eine erste Verzögerungseinheit (32a) zum Verzögern des Taktsignals DA aus dem Taktsignalteiler (31) und zum Ausgeben eines einmal verzögerten Taktsignals DAn, eine zweite Verzögerungseinheit (32b) zum weiteren Verzögern des einmal verzögerten Taktsignals DAn aus der Verzögerungsein heit (32a) und zum Ausgeben eines zweimal verzögerten Takt signals DBn, eine dritte Verzögerungseinheit (32c) zum wei teren Verzögern des zweimal verzögerten Taktsignals DBn aus der Verzögerungseinheit (32b) und zum Ausgeben eines dreimal verzögerten Taktsignals DCn, einen Inverter (32m) zum Inver tieren des Taktsignals DA, in Reihe geschaltete Inverter (32d) und (32e) zum aufeinanderfolgenden Invertieren des einmal verzögerten Taktsignals DAn aus der Verzögerungsein heit (32a), eine Flipflopeinheit (32j) zum Latchen des Aus gangssignals des Inverters (32e) gemäß dem an dessen Takt eingang angelegten Ausgangssignal des Inverters (32m) und zum Ausgeben des Taktsignals F01, in Reihe geschaltete In verter (32f) und (32g) zum aufeinanderfolgenden Invertieren des zweimal verzögerten Taktsignals DBn aus der Verzöge rungseinheit 32b, eine Flipflopeinheit (32k) zum Latchen des Ausgangssignals des Inverters (32g) gemäß dem an dessen Takteingang angelegten Ausgangssignal das Inverters (32m) zum Ausgeben des Taktsignals F02, in Reihe geschaltete In verter (32h) und (32i) zum aufeinanderfolgenden Invertieren des dreimal verzögerten Taktsignals DCn aus der Verzöge rungseinheit (32c), und eine Flipflopeinheit (32l) zum Lat chen des Ausgangssignals des Inverters (32i) entsprechend dem an dessen Takteingang angelegten Ausgangssignal des Inverters (32m) zum Ausgeben des Taktsignals F03.

Die Verzögerungseinheit (32a) des Periodenkomparators (32), wie in Fig. 6 gezeigt, enthält in Reihe geschaltete Inverter (60) und (61) zum aufeinanderfolgenden Invertieren des Taktsignals DA aus dem Taktsignalteiler (31), ein erstes Verzögerungselement (62) zum Verzögern des Ausgangssignals des Inverters (61) und zum Ausgeben eines Taktsignals DA1, ein NICHT-UND-Gatter (63) zum NICHT-UND-Verknüpfen des Takt signals DA1 und des Taktsignals DA aus dem Verzögerungsele ment (62), einen Inverter (64) zum Invertieren des Ausgangs signals des NICHT-UND-Gatters (63), ein zweites Verzöge rungselement (65) zum Verzögern des Ausgangssignals des Inverters (64) und zum Ausgeben eines Taktsignals DA2, und ein NICHT-UND-Gatter (66) zum NICHT-UND-Verknüpfen der Aus gabe des Verzögerungselements (65) und des Taktsignals DA.

Die Verzögerungseinheiten (32b) und (32c) haben densel ben Aufbau wie die Verzögerungseinheit (32a), können jedoch unterschiedliche Verzögerungszeiten aufweisen Die Verzögerungssteuerung (33) des Taktsignalgenerators (30), wie in Fig. 7 gezeigt, enthält einen Inverter (33a) zum Invertieren des Taktsignals F01 aus dem Periodenkompara tor (32), um dadurch ein Freigabesignal EN auszugeben, eine negative Verzögerungseinheit (33b) zum negativen Verzögern des Taktsignals CLOCK gemäß dem Freigabesignal EN aus dem Inverter (33a), Verzögerungseinheiten (33c) und (33d) zum aufeinanderfolgenden Verzögern des Taktsignals CLOCK, ein Durchlaßgatter (33e) zum Schalten des Ausgangssignals der negativen Verzögerungseinheit (33b) gemäß komplementären Taktsignalen F01 und F01b, um dadurch ein Taktsignal CLKD auszugeben, ein Durchlaßgatter (33f) zum Schalten des Takt signals CLOCK gemäß komplementären Taktsignalen SW1 und SW1b, um dadurch ein Taktsignal CLKD auszugeben, ein Durch laßgatter (33g) zum Schalten des Ausgangssignals der Verzö gerungseinheit (33c) gemäß komplementären Taktsignalen SW2 und SW2b, um dadurch ein Taktsignal CLKD aus zugeben, und ein Durchlaßgatter (33h) zum Schalten des Ausgangssignals der Verzögerungseinheit (33d) gemäß komplementären Taktsignalen F03 und F03b, um dadurch ein Taktsignal CLKD auszugeben.

Zusätzlich enthält die Verzögerungssteuerung (33) einen Inverter (33i) zum Invertieren des Taktsignals F01 vom Peri odenkomparator (32), um dadurch das Taktsignal F01b zu er zeugen, einen Inverter (33j) zum Invertieren des Taktsignals F02 vom Periodenkomparator (32), um dadurch das Taktsignal F02b auszugeben, ein NICHT-UND-Gatter (33k) zum NICHT-UND- Verknüpfen des Ausgangssignals des Inverters (33j) und des Taktsignals F01, um dadurch das Taktsignal SW1b auszugeben, einen Inverter (33L) zum Invertieren des Ausgangssignals des NICHT-UND-Gatters (33k), um dadurch das Taktsignal SW1 zu erzeugen, ein NICHT-UND-Gatter (33m) zum NICHT-UND-Verknüp fen der Taktsignale F02 und F03b, um dadurch das Taktsignal SW2b zu erzeugen, einen Inverter (33n) zum Invertieren des Taktsignals SW2b aus dem NICHT-UND-Gatter (33m), um dadurch das Taktsignal SW2 zu erzeugen, und einen Inverter (33o) zum Invertieren des Taktsignals F03, um dadurch das Taktsignal F03b zu erzeugen.

Die Arbeitsweise der Taktsignal-Steuervorrichtung für einen Datenausgabepuffer gemäß der vorliegenden Erfindung wird nun mit Bezug auf die beigefügten Zeichnungen erläu tert.

Der Taktsignalteiler (31) empfängt das Taktsignal CLOCK, wie in Fig. 8A gezeigt, und teilt die Signalfrequenz auf die Hälfte und gibt das geteilte Taktsignal DA, wie in Fig. 8B gezeigt, an den Periodenkomparator (32) aus.

Der Periodenkomparator (32) verzögert das empfangene Taktsignal DA und gibt, wie jeweils in Fig. 8C bis 8E ge zeigt, Taktsignale DA1 bis DAn und, wie jeweils in Fig. 8F und 8G gezeigt, Taktsignale DB1 bis DBn aus. Unter der An nahme, daß die von der Verzögerungseinheit (32a) des Peri odenkomparators (32) gelieferte Verzögerungszeit P1 ist, die von der Verzögerungseinheit (32b) gelieferte Verzögerungs zeit P2 ist, und die von der Verzögerungseinheit (32c) ge lieferte Verzögerungszeit P3 ist, werden die Pegel der Takt signale F01 bis F03 gemäß der Periode des Taktsignals DA und dem Unterschied zwischen den Verzögerungszeiten P1 bis P3 bestimmt.

Falls nämlich die Periode des Taktsignals DA länger als die Verzögerungszeit P1 und kürzer als die Verzögerungszeit P2 ist, wird das Taktsignal DAn für die dem Unterschied zwischen der Dauer des High-Pegels des Taktsignals DA und der Verzögerungszeit P1 entsprechenden Zeitspanne auf High- Pegel gehalten. Geht das Taktsignal DA auf Low-Pegel über, wird das Taktsignal DA2 durch die NICHT-UND-Gatter (63) und (64), wie in Fig. 6 gezeigt, auf Low-Pegel überführt. Da durch wird das Taktsignal DAn auf Low-Pegel überführt.

Deshalb bleiben die Taktsignale DBn und DCn auf Low- Pegel. Geht das Taktsignal DA auf Low-Pegel über, latcht die Flipflopeinheit (32j) das Taktsignal DAn mit High-Pegel und gibt ein Taktsignal F01 mit High-Pegel, wie in Fig. 8H ge zeigt, aus, und die Flipflopeinheiten (32k) und (32l) geben Taktsignale F02 und F03 mit Low-Pegel, wie in Fig. 8I und 8J gezeigt, aus.

Falls die Periode des Taktsignals DA länger als die Verzögerungszeit P2 und kürzer als die Verzögerungszeit P3 ist, gehen die Taktsignale F01 und F02 auf High-Pegel und das Taktsignal F03 geht auf Low-Pegel.

Falls außerdem die Periode des Taktsignals DA länger als die Verzögerungszeit P3 ist, werden die Taktsignale F01, F02 und F03 alle auf High-Pegel überführt, und falls die Periode des Taktsignals DA kürzer als die Verzögerungszeit P1 ist, gehen die Taktsignale F01, F02 und F03 alle auf Low- Pegel.

Ist mit Bezug auf Fig. 7 nur das Taktsignal F01 auf High-Pegel, werden durch die von der den Inverter (33j), das NICHT-UND-Gatter (33k) und den Inverter (33l) enthaltenden Schaltung erzeugte Signale SW1 und SW1b die Durchlaßgatter (33e), (33g) und (33h) abgeschaltet und das Durchlaßgatter (33f) angeschaltet, und das Taktsignal CLOCK wird direkt als das Taktsignal CLKD ausgegeben.

Sind die Taktsignale F01 und F02 auf High-Pegel, werden durch von der das NICHT-UND-Gatter (33m) und den Inverter (33n) enthaltenden Schaltung erzeugte Signale SW2 und SW2b die Durchlaßgatter (33e), (33f) und (33h) abgeschaltet und nur das Durchlaßgatter (33g) angeschaltet, und das Taktsi gnal CLOCK wird verzögert und über die Verzögerungseinheit (33c) als das Taktsignal CLKD ausgegeben.

Ist nur das Taktsignal F03 auf High-Pegel, werden durch das Taktsignal F03 und das durch den Inverter (33o) erzeugte komplementäre Taktsignal F03b die Durchlaßgatter (33e), (33f) und (33g) abgeschaltet und nur das Durchlaßgatter (33h) angeschaltet, und das durch die Verzögerungseinheiten (33c) und (33d) verzögerte Taktsignal CLOCK wird als das Taktsignal CLKD ausgegeben.

Falls die Taktsignale F01, F02 und F03 alle auf Low- Pegel sind, werden durch das Signal F01 und sein durch den Inverter (33i) erzeugtes Komplement F01b die Durchlaßgatter (33f), (33g) und (33h) alle abgeschaltet und nur das Durch laßgatter (33e) wird angeschaltet. Zu diesem Zeitpunkt wird die negative Verzögerungseinheit (33b) durch das Freigabesi gnal EN mit High-Pegel vom Inverter (33a) betrieben, es wird nämlich ein Signal, das schneller ist als das Taktsignal CLOCK, als das Taktsignal CLKD ausgegeben.

Als Ergebnis davon gibt der Taktsignalgenerator (30) das Taktsignal CLKD mit einer durch die Periode des Taktsi gnals CLOCK gesteuerten Periode an die Taktsteuerung (40) aus.

Fig. 9A bis 9E sind Zeitdiagramme der Wellenformen von Ausgangssignalen des Datenausgabepuffers (50), wenn die Taktsignale F01, F02 und F03 alle auf Low-Pegel sind. Zu sätzlich sind Fig. 10A bis 10E Zeitdiagramme der Wellenfor men von Ausgangssignalen, wenn die Taktsignale F01 und F02 auf High-Pegel sind.

Die Taktsteuerung (40) gibt nämlich das Taktsignal CLKDO, wie in Fig. 9B und 10B gezeigt, und das Ausgabe- Freigabesignal OUTEN_b, wie in Fig. 9C und Fig. 10C ge zeigt, gemäß dem eingegebenen Taktsignal CLKD an den Daten ausgabepuffer (50) aus. Wie in Fig. 9A bis 9E gezeigt, wird der Zeitpunkt T1, zu dem das Ausgangssignal OUTPUT ausgege ben wird, nämlich die Haltezeit tOH des Ausgangssignals OUTPUT, durch das Taktsignal CLOCK gesteuert, und, wie in Fig. 10A bis 10E gezeigt, der Zeitpunkt T2, zu dem das Ausgangssignal OUTPUT ausgegeben wird, gesteuert.

Da der Zeitpunkt, zu dem das Ausgangssignal OUTPUT ausgegeben wird, gemäß der Periode des Taktsignals CLOCK gesteuert werden kann, werden die Datenzugriffszeit tAC und die Haltezeit tOH des Ausgangssignals OUTPUT gemäß der Peri ode des Taktsignals CLOCK variabel gemacht.

Zusätzlich kann der Taktsignalgenerator (30) für den Fall von SDRAM (synchronem DRAM), obwohl gemäß der Latenz zeit eines Spaltenadreß-Strobesignals unterschiedliche Peri oden vorhanden sind, da die identische Haltezeit tOH benö tigt wird, eine Schaltung zum Steuern der Latenz zeit des Spaltenadreß-Strobesignals enthalten.

Wie oben beschrieben, richtet sich die Taktsignal- Steuervorrichtung für einen Datenausgabepuffer gemäß der vorliegenden Erfindung grundsätzlich auf das Steuern der Datenzugriffszeit eines Datenausgabepuffers und der Halte zeit seines Ausgangssignals gemäß der Periode des eingegebe nen Taktsignals.

Wird nämlich bei der vorliegenden Erfindung der Spei cher gemäß einem Taktsignal niedrigerer Frequenz betrieben, wird das gepufferte Datum vollständig ausgegeben, da die Haltezeit des Ausgangssignals vergrößert wird, und wenn der Speicher gemäß einem Taktsignal höherer Frequenz betrieben wird, wird eine schnellere Datenzugriffszeit erhalten.

Obwohl die bevorzugten Ausführungsformen der vorliegen den Erfindung zum Zweck der Darstellung beschrieben wurden, werden Fachleute erkennen, daß verschiedene Modifikationen, Zusätze und Ersetzungen möglich sind, ohne vom Bereich und Geist der Erfindung, wie in den beigefügten Patenansprüchen dargestellt, abzuweichen.

Claims

1. Taktsignal-Steuervorrichtung für einen Datenausga bepuffer, die umfaßt:
eine Taktsignalgeneratoreinrichtung (30) zum Aufnehmen eines ersten Taktsignals CLOCK und Erzeugen eines zweiten Taktsignals CLKD mit einer durch eine Periode des ersten Taktsignals CLOCK gesteuerten Periode;
eine Taktsignalsteuereinrichtung (40) zum Verzögern des zweiten Taktsignals aus der Taktsignalgeneratoreinrichtung (30) um eine vorbestimmte Zeitspanne, Erzeugen eines dritten Taktsignals CLKDO und eines Ausgabe-Freigabesignals; und
einen Datenausgabepuffereinrichtung (50) zum Aufnehmen eines Datensignals, Puffern des aufgenommenen Datensignals gemäß dem dritten Taktsignal und dem Ausgabe-Freigabesignal von der Taktsignalsteuereinrichtung (40), und Erzeugen eines Ausgangssignals.

2. Vorrichtung nach Anspruch 1, worin der Taktsignal generator (30) umfaßt:
eine Taktsignalteilereinrichtung (31) zum Teilen einer Frequenz des ersten Taktsignals;
eine Periodenkomparatoreinrichtung (32) zum Detektieren einer Periode eines Ausgangssignals der Taktsignalteilerein richtung (31) und zum Erzeugen von Taktsignalen F01, F02 und F03 gemäß der Detektion; und
eine Verzögerungssteuereinrichtung (33) zum Verzögern des ersten Taktsignals gemäß den Taktsignalen F01, F02 und F03 von der Periodenkomparatoreinrichtung (32), um dadurch das zweite Taktsignal an die Taktsignalsteuereinrichtung (40) auszugeben.

3. Vorrichtung nach Anspruch 2, worin die Perioden komparatoreinrichtung (32) umfaßt:
eine erste Verzögerungseinrichtung (32a) zum Verzögern des Ausgangssignals der Taktsignalteilereinrichtung (31);

eine zweite Verzögerungseinrichtung (32b) zum Verzögern eines Ausgangssignals der ersten Verzögerungseinrichtung (32a);
eine dritte Verzögerungseinrichtung (32c) zum Verzögern eines Ausgangssignals der zweiten Verzögerungseinrichtung (32b);
eine Invertereinrichtung (32m) zum Invertieren des Ausgangssignals der Taktsignalteilereinrichtung (31);
eine erste Flipflopeinrichtung (32j) zum Latchen eines Ausgangssignals der ersten Verzögerungseinrichtung (32a) gemäß einem Ausgangssignal der Invertereinrichtung (32m), um dadurch das Taktsignal F01 aus zugeben;
eine zweite Flipflopeinrichtung (32k) zum Latchen eines Ausgangssignals der zweiten Verzögerungseinrichtung (32b) gemäß dem Ausgangssignal der Invertereinrichtung (32m), um dadurch das Taktsignal F02 aus zugeben; und
eine dritte Flipflopeinrichtung (32l) zum Latchen eines Ausgangssignals der dritten Verzögerungseinrichtung (32c) gemäß dem Ausgangssignal der Invertereinrichtung (32m), um dadurch das Taktsignal F03 auszugeben.

4. Vorrichtung nach Anspruch 3, worin die erste Flipflopeinrichtung (32j) das Ausgangssignal der ersten Verzögerungseinrichtung (32a) über ein erstes Paar in Reihe geschalteter Inverter (32d, 32e) empfängt, die zweite Flip flopeinrichtung (32k) das Ausgangssignal der zweiten Verzö gerungseinrichtung (32b) über ein zweites Paar in Reihe geschalteter Inverter (32f, 32g) empfängt, und die dritte Flipflopeinrichtung (32l) das Ausgangssignal der dritten Verzögerungseinrichtung (32c) über ein drittes Paar in Reihe geschalteter Inverter (32h, 32i) empfängt.

5. Vorrichtung nach Anspruch 3, worin die ersten bis dritten Verzögerungseinrichtungen (32a, 32b, 32c) jeweils enthalten:
ein Paar in Reihe geschalteter Inverter (60, 61) zum aufeinanderfolgenden Invertieren eines eingegebenen Taktsi gnals;
ein erstes Verzögerungselement (62) zum Verzögern eines Ausgangssignals des Paars in Reihe geschalteter Inverter (60, 61);
ein erstes NICHT-UND-Gatter (63) zum NICHT-UND-Verknüp fen eines Ausgangssignals des ersten Verzögerungselements (62) und des eingegebenen Taktsignals;
einen Inverter (64) zum Invertieren eines Ausgangs signals des ersten NICHT-UND-Gatters (63);
ein zweites Verzögerungselement (65) zum Verzögern eines Ausgangssignals des Inverters (64); und
ein zweites NICHT-UND-Gatter (66) zum NICHT-UND-Ver knüpfen eines Ausgangssignals des zweiten Verzögerungsele ments (65) und des eingegebenen Taktsignals.

6. Vorrichtung nach Anspruch 2, worin die Verzöge rungssteuereinrichtung (33) enthält:
eine negative Verzögerungseinrichtung (33b) zum negati ven Verzögern des ersten Taktsignals;
erste und zweite Verzögerungseinrichtungen (33c, 33d) zum aufeinanderfolgenden Verzögern des ersten Taktsignals, eine erste Durchlaßgattereinrichtung (33e) zum Schalten eines Ausgangssignals der negativen Verzögerungseinrichtung (33b), um dadurch das zweite Taktsignal auszugeben;
eine zweite Durchlaßgattereinrichtung (33f) zum Schal ten des ersten Taktsignals, um dadurch das zweite Taktsignal aus zugeben;
ein dritte Durchlaßgattereinrichtung (33g) zum Schalten eines Ausgangssignals der ersten Verzögerungseinrichtung (33c), um dadurch das zweite Taktsignal auszugeben; und
eine vierte Durchlaßgattereinrichtung (33h) zum Schal ten eines Ausgangssignals der zweiten Verzögerungseinheit (33d), um dadurch das zweite Taktsignal auszugeben.

7. Vorrichtung nach Anspruch 6, worin die Verzöge rungssteuereinrichtung (33) einen Inverter (33a) zum Inver tieren des Taktsignals F01 von der Periodenkomparatorein richtung (32) enthält, um dadurch ein Freigabesignal an die negative Verzögerungseinheit (33b) auszugeben.

8. Vorrichtung nach Anspruch 6, worin die Verzöge rungssteuereinrichtung (33) enthält:
einen ersten Inverter (33i) zum Invertieren des Taktsi gnals F01 von der Periodenkomparatoreinrichtung (32) und Anlegen des so invertierten Signals an die erste Durchlaß gattereinrichtung (33e);
einen zweiten Inverter (33j) zum Invertieren des Takt signals F02 von der Periodenkomparatoreinrichtung (32) und Anlegen des so invertierten Signals an ein erstes NICHT-UND- Gatter (33k);
ein erstes NICHT-UND-Gatter (33k) zum NICHT-UND-Ver knüpfen des Ausgangssignals des zweiten Inverters (33j) und des Taktsignals F01 und Anlegen des so NICHT-UND-verknüpften Signals an die zweite Durchlaßgattereinrichtung (33f);
einen dritten Inverter (33l) zum Invertieren des Aus gangssignals des ersten NICHT-UND-Gatters (33k) und zum Anlegen des so invertierten Signals an die zweite Durchlaß gattereinrichtung (33f);
einen vierten Inverter (33o) zum Invertieren des Takt signals F03 aus der Periodenkomparatoreinrichtung (32) und Anlegen des so invertierten Signals an die vierte Durchlaß gattereinrichtung (33h);
ein zweites NICHT-UND-Gatter (33m) zum NICHT-UND-Ver knüpfen des Ausgangssignals des vierten Inverters (33o) und des Taktsignals F02 und Anlegen des so NICHT-UND-verknüpften Signals an die dritte Durchlaßgattereinrichtung (33g); und
einen fünften Inverter (33n) zum Invertieren des Aus gangssignals des zweiten NICHT-UND-Gatters (33m) und Anlegen des so invertierten Signals an die dritte Durchlaßgatterein richtung (33g).