KR900007214B1 - 고임피던스를 이용한 스태틱램의 데이타 출력버퍼 - Google Patents

고임피던스를 이용한 스태틱램의 데이타 출력버퍼 Download PDF

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Abstract

내용 없음.

Description

고임피던스를 이용한 스태틱램의 데이타 출력버펴
제1도는 일반적인 스태틱램에서의 데이타 출력버퍼 개략 구성도.
제2도는 종래의 데이타 출력버퍼회로.
제3도는 제2도의 동작파형도.
제4도는 본 발명에 따른 회로도.
제5도는 본 발명에 따른 제4도의 동작 파형도.
＊ 도면의 주요부분에 대한 부호의 설명
SA : 차동증폭기 DB : 데이타 출력버퍼
R/WB : 리드/라이트 제어버퍼
T1-T2, T5-T7, T19, T10, T12, T17 : N모오스 트랜지스터
T3-T4, T8-T9, T15, T11, T13, T16 : P모오스 트랜지스터
본 발명은 반도체 기억소자중 스태틱램(SRAM)의 데이타 출력버퍼에 관한 것으로서, 특히 고임피던스를이용한 스태틱램의 데이타 출력버퍼에 관한 것이다.
최근들어 SRAM은 고속화와 저전력 소모화가 추진되고 있다. 이같은 추세에 따라 기억소자의 엑세스 타임중 데이타 출력버퍼 지연시간이 큰 비중을 차지하게 되었고, 두번이상 연속적으로 반대상태의 데이타를 읽을 때 데이타 출력버퍼의 출력단, 즉 입출력단자의 전압이 "하이"에서 "로우"로, 또는 "로우"에서 "하이"로 변동(Transition)할때 순간 피크전류에 의해 생기는 접지전압 잡음(Vss Noise) 또는 전원잡음(Vcc Noise)에 의해 칩동작의 악영향을 초래한다.
제1도의 일반적인 스태틱램의 데이타 출력버퍼의 개략도를 살펴보면, 차동증폭기(SA)의 출력신호(SAS, )는 초기에 "로우"와 "하이"의 중간레벨로 등화되어(equalized) 있다가 메모리 셀(Cell)에 데이타가 나오면 "하이"와 "로우"로 갈라지게(Split)되고, 리드/라이트 제어버퍼(R/WB)의 출력에 따라 데이타 출력버퍼(DB)에서 버퍼링되어 출력된다.
제2도가 종래의 데이타 출력버퍼회로도로서, 차동증폭기(SA)의 출력신호(SAS)와 외부 어드레스 신호에 의해 생기는 단펄스들을 조합하는 단펄스발생기(도시되지 않음)에서 출력되는 출력버퍼 제어신호(
Figure kpo00001
PZ3)가 낸드게이트(NA1)의 입력단에 연결된 상기 출력버퍼 제어회로(
Figure kpo00002
PZ3)가 N모오스 트랜지스터(T21)게이트와 인버터(N3)의 입력단에 연결하고, 상기 인버터(N3)의 출력단이 P모오스 트랜지스터(T20)의 게이트에 접속되며 상기 낸드게이트(NA1)의 출력노드(10)에 P모오스 트랜지스터(T20)의 소스와 N모오스 트랜지스터(T21)의 드레인이 접속되고, 상기 P, N모오스 트랜지스터(T20, T21)이 소스, 드레인 접속단(20)에 래치로 구성된 인버터(N1, N2)가 접속되며 인버터(N1)의 출력노드(30)에 낸드게이트(NA2)와 노아게이트(NO1)의 입력단이 접속되며 리드/라이트 제어버퍼(R/WB)에서 출력되는 출력인에이블신호
Figure kpo00003
이 상기 노아게이트(NO1)의 입력단과 인버터(N9)를 통해서 상기 낸드게이트(NA2)의 입력단이 연결되고, 상기 노아게이트(NO1)의 출력단(10)에 인버터(N6, N8)가 접속되며, 상기 낸드게이트(NA1)의 출력단(40)에 인버터(N4, N7)가 접속되고, 상기 인버터(N8)의 출력단(70)에 N모오스 트랜지스터(T23)의 게이트가 접속되고, 상기 인버터(N7)의 출력단(60)에 P모오스 트랜지스터(T22)가 접속되고, 상기 P모오스 트랜지스터(T22)의 소스에 전원전압(Vcc)이 접속되며, 상기 N모오스 트랜지스터(T23)의 소스는 접지되며, 상기 P모오스 트랜지스터(T22)의 드레인과 N모오스 트랜지스터(T23)의 드레인 사이의 노드(80)에 데이타 출력단(I/O)이 접속되도록 구성된다.
제 3 도는 제 2 도의 동작파형도로서, (3a)파형은 상기 차동증폭기(SA)의 출력(SAS)신호이고, (3b)파형은 출력버퍼 제어신호이며, (3c)파형은 낸드게이트(NA1)의 출력노드(10)의 출력파형이고, (3d)는 노드(20)의 출력상태 신호이며, (3e)는 인버터(N1)의 출력단(30)의 출력신호이고, (3f)는 낸드게이트(NA)의 출력단(40)의 출력신호이며, (3g)는 인버터(N7)의 출력단(60)의 출력신호이고, (3h)는 노아게이트(NO1)의 출력단(50)의 출력신호이며, (3i)는 인버터(N8)의 출력단(70)의 출력신호이고, (3j)는 노드(80)의 출력신호이다.
따라서 제2, 3도를 참조하여 종래의 기능을 설명하면, 독출주기에서 출력인에이블 신호( )는 "로우"로 인에이블되며, 차동증폭기(SA) 출력신호(SAS)의 출력은 처음 "로우"와 "하이" 중간레벨에 있다가 메모리셀에서 데이타가 나오면 데이타에 따라 "하이" 또는 "로우"로 전환된다.
제 3 도(3a)파형과 같이 차동증폭기(SA)의 출력신호(SAS)의 충분히 "로우" 또는 "하이"가 될때, 출력버퍼 제어신호(
Figure kpo00004
PZ3)는 (3b)와 같이 소정 기간동안 "하이" 상태를 유지한다.
이때 낸드게이트(NA1)의 출력단(10)의 출력은(3c)와 같이 "로우"가 되어 출력버퍼 제어신호
Figure kpo00005
PZ3(3b)가 "로우"로 천이할 때 노드(10)의 출력은 "하이" 상태가 된다.
그리고 출력버퍼 제어신호
Figure kpo00006
PZ3(3b)에 의해 P, N모오스 트랜지스터(T20, T21)가 스위칭되어 노드(20)의 출력은 "로우"가 된다. 이 신호는 인버터(N1, N2)로 구성된 래치회로에서 "하이"로 래치되어 저장된다. 상기 출력 인에이블신호
Figure kpo00007
가 "로우"였으므로 인버터(N9)에 출력은 "하이"가 되어 상기(3e)의 신호와 같이 낸드게이트(NA2)에 입력된다. 낸드게이트(NA2)의 출력단(40)의 출력은 (3f)파형이 되며 인버터(N4, N7)을 통해 (3g)와 같이 "로우"로 출력되어 P모오스 트랜지스터(T22)올 온하고, 노아게이트(NO1)의 출력은(3e)에 의해 "로우"가 되어 인버터(N6, N8)을 통해 (3i)와 같이 "로우"로 출력된다. 이때 N모오스 트랜지스터(T23)은 오프되어 출력단 노드(80)는 (3i)와 같이 "하이"상태가 출력된다.
그러나 상기한 데이타 출력버퍼 회로는 복잡하여 차동증폭기(SA)로부터 출력단(80)까지 신호카 거치는 과정에서 게이트수가 많기 때문에 지연시간이 길어져 속도가 늦어지는 결점이 있었으며, 메모리 특성상 출력을 드라이브하는 트랜지스터 T22와 T23은 사이즈가 아주 큰데, 출력이 로우→하이, 또는 하이→로우로 직접 트랜지션되기 때문에 DC전류 통로가 생기는 문제점과, 전안의 스윙(Swing) 폭(히이전압→로우전압)에 비례하므로 피크전류가 크며, 출력 트랜지션시에 발생하는 피크전류나 DC전류에 의해서 노이즈 발생이 심한 결점이 있었다.
따라서 본 발명의 목적은 게이트 수를 줄이고 지연시간을 적게하여 처리속도를 향상시킬 수 있는 회로를 제공함에 있다.
본 발명의 다른 목적은 출력에서 데이타 트랜지션시 3-스테이트 상태를 거치므로 출력 스윙폭이 작고 직류전류 패스가 없으므로 노이즈가 적은 회로를 제공함에 있다.
상기 목적을 수행하기 위한 본 발명은 메모리셀로부터 데이타를 증폭하여 소정레벨의 링 및 부출력신호를 발생하는 차동증폭기(SA)와, 상기 차동증폭기(SA)의 출력데이타를 기입 독출하도록 제어하는 출력인에이블 신호
Figure kpo00008
를 발생하는 리드/라이트 제어버퍼(R/WB)와 연결된 스태틱램의 데이타 출력버퍼회로에 있어서, 차동증폭기의 정출력(SAS)과 상기 리드/라이트 제어버퍼(R/WB)출력 인에이블 신호
Figure kpo00009
를 입력하여 노아논리화된 출력신호를 발생하는 제1노아회로와, 상기 차동중폭기의 부출력(
Figure kpo00010
)과 상기 출력 인에이블신호
Figure kpo00011
를 입력하여 노아논리화된 출력신호를 발생하는 제2노아회로와, 상기 제 1 및 제 2 수단 접지사이에 공통으포 연결된 공통접지연결수단과, 상기 제 1 수단의 출력을 입력하는 반전회로와, 상기 제 2 수단의 출력을 입력하는 정형회로와, 상기 반전회로의 출력과 게이트가 접속된 풀업트랜지스터와 상기 정형회로의 출력과 게이트가 접속된 풀다운 트랜지스터와 상기 트랜지스터 사이의 데이타 출력노드로 된 데이타 출력회로로 구성됨을 특징으로 한다.
이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다. 제 4 도는 본 발명에 따른 데이타 출력버퍼 회로도이다.
상기 데이타 출력버퍼 회로는 도시한 바와 같이, P모오스 트랜지스터(T8) 및 (T9)와 N모오스 트랜지스터(T6)(T7)보 구성되어, 차동중폭기의 출력신호(SAS)을 일 입력으로 하고 출력 인에이블신호
Figure kpo00012
를 타 입력으로 하는 제1노아회로(41)와, P모오스 트랜지스터(T3) 및 (T4)와 N모오스 트랜지스터(T1) 및 (T2)로 구성되어, 차동증폭기의 타출력신호(
Figure kpo00013
)을 일 입력으로 하고 출력인에이블 신호
Figure kpo00014
을 타입력으로 하는 제2노아회로(42)와, 상기 제1 및 제2노아회로(41)(42)의 N모오스 트랜지스터(T5, T6, T1, T2)의 소오스 공통단자와 접지 사이에 채널이 연결되고 게이트가 전원전압 Vcc 연결된 N모오스 트랜지스터(T5)로된 공통접지 연결수단(43)과, P모오스 트랜지스터(T15)와 N모오스 트랜지스터(T14)로 구성되어 상기 제1노아회로(41)의 출력을 입력하는 반전회로(44)와, P모오스 트랜지스터(T11) 및 (T13)과 N모오스 트랜지스터(T10) 및 (T12)로 된 2개의 인버터로 구성되어 상기 제2노아회로(42)의 출력을 입력하는 정형회로(45)와, 데이타 출력노드(500)와, 상기 반전회로(44)의 출력을 게이트로 입력하고 전원전압과 상기 데이타 출력노드(500) 사이에 채널이 연결된 P모오스 트랜지스터(T16)과, 상기 정형회로(45)의 출력을 게이트로 입력하고 상기 데이타 출력노드(500)과 접지사이에 채널이 연결된 N모오스 트랜지스터(T17)로 구성된 데이타 출력회로(46)로 구성되어 있다.
상기 제 1 및 제 2 노아회로(41)(42)는 동일한 구성을 가지는 것으로, 전원전압에 소오스가 연결된 P모오스 트랜지스터(T9) 및 (T4)가 게이트로 출력인에이블 신호
Figure kpo00015
를 입력하고, 상기 P모오스 트랜지스터(T9) 빛 (T4)의 드레인과 각각 드레인이 연결된 P모오스 트랜지스터(T8) 및 (T3)이 게이트로 각각 차동증폭기의 출력신호(SAS) 및 타출력신호(
Figure kpo00016
)를 입력하고, 상기 P모오스 트랜지스터(T8) 및 (T3)의 소오스와 드레인이 각각 연결된 N모오스 트랜지스터(T7) 및 (T2)가 게이트로 각각 차동증폭기의 출력신호(SAS) 및 타출력신호(
Figure kpo00017
)를 입력하고, 상기 P모오스 트랜지스터(T8) 및 (T3)의 소오스와 드레인이 각각 연결된 N모오스 트랜지스터(T6) 및 (T1)이 게이트로 출력인에이블신호
Figure kpo00018
를 입력하며, 상기 제1노아회로(41)의 출력단자인 노드(100)은 상기 P모오스 트랜지스터(T8)과 N모오스 트랜지스터(T7) 또는 (T6) 사이에 위치하고, 상기 제2노아회로(42)의 출력단자인 노드(200)은 상기 P모오스 트랜지스터(T3)과 N모오스 트랜지스터(T2) 또는 (T1) 사이에 위치한다.
여기서 상기 출력 인에이블 신호
Figure kpo00019
는 제1도의 리이드/라이트 제어버퍼(R/WB)에서 발생하는 신호와 동일한 신호이며, 데이타 독출동작시에만 "로우"상태로 인에이블되는 신호임을 알아두기 바란다.
제5도는 본 발명에 따라 제4도의 동작파형도로서, (5a)는 차동증폭기(SA)의 출력신호(SAS/
Figure kpo00020
)의 전위를 나타내고, (5b)는 제1노아회로(41)의 출력노드(100)의 전위를, (5c)는 반전회로(44)의 출력노드(300)의 전위를, (5d)는 제2노아회로(42)의 출력노드(200)의 전위를, (5e)는 정형회로(45)의 출력노드(401)의 전위를, (5f)는 데이타 출력노드(500)를 각각 나타낸다.
따라서 본 발명의 구체적 일 실시예를 제4, 5도를 참조하여 상세히 설명한다. 센스엠프의 출력신호(SAS,
Figure kpo00021
)은 데이타 독출시외에는 항상 등화되어 있고, 데이타 출력이 행해지면 "하이" 또는 "로우" 상태로 서로 전위레벨이 갈라지게(Split)된다.
제5도에 파형도에 도시된 바와 같이, 이전의 데이타 독출동작이 끝나면, 독출동작동안 "로우" 상태로 인에블되어 있던 출력 인에이블 신호
Figure kpo00022
가 "하이"상태가 되므로 제4도의 제1노아회로(41)의 N모오스 트랜지스터(T6)만 도통하므로 출력노드(100)의 전위(5b)는 "로우"상태로 되고 반전회로(44)의 출력노드(300)의 전위(5d)가 "하이"상태로 된다.
그후 데이타가 메모리셀에서 (5a)와 같이 데이타가 나오면 SAS가 "하이" 상태일때 N모오스 트랜지스더(T7)가 턴온되고, 출력노드(100)의 상태는 (5b)와 같이 여전히 "로우"상태가 되어 N모오스 트랜지스터(T14)을 턴오프시키므로 출력노드(300) 출력은 (5c)와 같이 "하이"상태가 되고 이는 P모오스 트랜지스터(T16)를 계속 턴오프상태로 유지시킨다. 한편 상기 (5a) 신호(SAS)의 "로우" 상태에서 P모오스 트랜지스터(T3)가 온되므로 출력노드(200)는 (5d)와 같이 "하이"상태가 되어 N모오스 트랜지스터(T10)을 턴온시키고, 이어서 P모오스 트랜지스터(T13)가 턴온되어 출력노드(401)의 출력은 (5e)와 같이 "하이" 상태로 출력된다. 상기 출력노드(401)의 "하이"출력이 N모오스 트랜지스터(T17)을 턴온시켜 데이타 출력노드(500)의 상태는 약 1.5V정도의 고임피던스 레벨에서 "로우"상태로(5f)와 같이 출력된다.
상술한 바와 같이 게이트 수가 적기 때문에 지연이 없어 처리속도가 빠르고, 데이타 출력노드(500)의 출력상태가 "하이"→"로우", 또는 "로우"→"하이"로 트랜지션될 때 3-스테이트를 거치므로 출력스윙 폭이 적어 직류패스가 없는 장점과, 출력 트랜지션이 DC전류 패스가 없고 피크전류가 작기때문에 노이즈가 작고 N모오스 트랜지스터(T5)가 두 노아게이트의 컴먼 전류패스가 형성되기 때문에 노드(100, 200) 전압이 "로우", "하이"로 변환에 응답속도를 상승시키고 노이즈에도 강한 이점이 있다.

Claims (1)

  1. 메모리셀로부터 데이타를 증폭하여 소정레벨의 링 및 부출력신호를 발생하는 차동증폭기(SA)와, 상기 차동증폭기(SA)의 출력데이타를 기입 독출하도록 제어하는 출력인에이블 신호(
    Figure kpo00023
    )를 발생하는 리드/라이트 제어버퍼(R/WB)와 연결된 스태틱램의 데이타를 출력버퍼회로에 있어서, 차동증폭기의 정출력(SAS)과 상기 리드/라이트 제어버퍼(R/WB) 출력 인에이블 신호(
    Figure kpo00024
    )를입력하여 노아논리화된 출력신호를 발생하는 제1노아회로(41)과, 상기 차동증폭기의 부출력(
    Figure kpo00025
    )과 상기 출력 인에이블신호(
    Figure kpo00026
    )를 입력하여 노아논리화된 출력신호를 발생하는 제2노아회로(42)과, 상기 제1및 제2수단(41)(42) 접지사이에 공통으로 연결된 공통접지연결수단(43)과, 상기 제1수단(41)의 출력을 입력하는 반전회로(44)와, 상기 제2수단(42)의 출력을 입력하는 정형회로(45)와, 상기 반전회로(44)의 출력과 게이트가 접속된 풀업트랜지스터(T16)과 상기 정형회로(45)의 출력과 게이트가 접속된 풀다운 트랜지스터(T17)와 상기 트랜지스터(T16,T17) 사이의 데이타 출력노드(500)로 된 데이타 출력회로(46)로 구성됨을 특징으로 하는 스태틱램의 데이타 출력버펴.
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