JP3029958B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP3029958B2
JP3029958B2 JP5300538A JP30053893A JP3029958B2 JP 3029958 B2 JP3029958 B2 JP 3029958B2 JP 5300538 A JP5300538 A JP 5300538A JP 30053893 A JP30053893 A JP 30053893A JP 3029958 B2 JP3029958 B2 JP 3029958B2
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    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置のメモ
リセルからビット線対に読み出したデータをセンスアン
プでセンスして出力する半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置に用いるセンスアンプの
出力線にノイズが誘起された場合の対策として、２個の
センスアンプを用いて２本の出力線に互いに相補な論理
レベルを出力するようにした提案が、従来からなされて
いる（特公平３−２１９９８号）。このメモリ装置は、
図１０に示すように、１対のビット線５、５０を２個の
センスアンプ４１、４１０にそれぞれ入力することによ
って、このセンスアンプ４１、４１０のセンスアンプ出
力線６、６０から互いに相補な（逆相の）論理レベルを
出力させ、これによって出力回路４７における２個のト
ランジスタ、すなわち、ＰチャネルトランジスタＱ21と
ＮチャネルトランジスタＱ22を制御するようになってい
る。従って、２本のセンスアンプ出力線６、６０は、平
衡方式によるデータ伝送を行うことができるので、これ
らのセンスアンプ出力線６、６０に誘起される同相成分
のノイズを相殺してデータを正確に読み出すことができ
るようになる。
【０００３】
【発明が解決しようとする課題】ところが、近年のデバ
イスの高速化に伴い、入力信号等を介した外部からのノ
イズや出力バッファのトランジスタの動作によって生じ
る内部のノイズの影響が顕著になり、本来同相成分とし
て相殺されるべきノイズによって２本のセンスアンプ出
力線６，６０が同じ論理レベルであると判定されるまで
に電位が変動したり、センスアンプ４１の動作信号ＳＥ
に髭状のパルスが発生しセンスアンプが誤動作を起こす
ようなことが問題となって来ている。このような場合、
従来の半導体記憶装置では、下記のような不都合が生じ
る。
【０００４】（１）センスアンプ４１、４１０の動作中
に、ノイズによってセンスアンプ出力線６、６０の電位
が低下し、これらが共に低レベルであると出力回路４７
が判定した場合に、この出力回路４７の２個のトランジ
スタＱ21、Ｑ22が共にＯＮとなり大きな貫通電流が流れ
ることになる。
【０００５】（２）センスアンプ４１，４１０の動作停
止中に、ノイズにより動作信号ＳＥがアクティブになる
と、読み出し待機時にビット線５，５０は高レベルに維
持されるため、センスアンプ出力線６，６０が共に低レ
ベルとなり、この場合にも出力回路４７に大きな貫通電
流が流れる。この場合、センスアンプ４１，４１０が安
定した動作を行わないため、センスアンプ出力線６，６
０に誤ったデータが出力されることもある。
【０００６】特に、最近の半導体記憶装置は、アドレス
信号等の状態遷移によって同期信号を生成してセンスア
ンプ４１，４１０等を動作させる内部同期方式が用いら
れる場合があり、この場合には、センスアンプ出力線
６，６０から出力回路４７を介して出力したデータをラ
ッチ回路にラッチさせるとセンスアンプ４１，４１０の
動作を停止させるようになっている。従って、このよう
な内部同期方式の半導体記憶装置において、上記（２）
に示したようにノイズによってセンスアンプ４１，４１
０が誤ったデータが出力されてラッチ回路にラッチされ
ると、本来のデータを回復できなくなるという問題も発
生する。
【０００７】本発明は、上記課題を解決するためになさ
れたものであり、ノイズによってセンスアンプの出力や
動作信号に異常が発生した場合には、センスアンプの出
力回路をハイインピーダンスにすることができる半導体
記憶装置を提供することが、本発明の目的である。
【０００８】
【課題を解決するための手段】本発明の半導体記憶装置
は、一対の信号線を介してメモリセルに接続されたセン
スアンプであって、該センスアンプの活性化された状態
と非活性化された状態とのうちいずれか一方を選択する
ための信号を受け取り、該一対の信号線間の電位差に応
じて、一対の出力端子から論理レベルを有する信号を出
力するセンスアンプと、該センスアンプが活性化された
状態において、該センスアンプの該一対の出力端子から
出力された信号の論理レベルが互いに異なるときには、
該一対の出力端子から出力された信号の論理レベルに応
じた論理レベルを有する信号を出力し、該センスアンプ
が活性化された状態において、該センスアンプの該一対
の出力端子から出力された信号の論理レベルの両方が高
レベルであるとき、及び同両方が低レベルであるときに
は、出力がハイインピーダンスとなり、該センスアンプ
が非活性化された状態のときにも、出力がハイインピー
ダンスとなる３状態出力手段とを備えており、そのこと
によって上記目的が達成される。また、本発明の半導体
記憶装置は、一対の信号線を介してメモリセルに接続さ
れたセンスアンプであって、該センスアンプの活性化さ
れた状態と非活性化された状態とのうちいずれか一方を
選択するための信号を受け取り、該一対の信号線間の電
位差に応じて、一対の出力端子から論理レベルを有する
信号を出力するセンスアンプと、該一対の信号線のうち
の各信号線と電源との間にそれぞれ接続された負荷手段
と、該センスアンプが活性化された状態において、該セ
ンスアンプの該一対の出力端子から出力された信号の論
理レベルが互いに異なるときには、該一対の出力端子か
ら出力された信号の論理レベルに応じた論理レベルを有
する信号を出力し、該センスアンプが活性化された状態
において、該センスアンプの該一対の出力端子から出力
された信号の論理レベルの両方が低レベルであるときに
は、出力がハイインピーダンスとなり、該センスアンプ
が非活性化された状態のときにも、出力がハイインピー
ダンスとなる３状態出力手段とを備えており、そのこと
によって上記目的が達成される。更に、本発明の半導体
記憶装置は、一対の信号線を介してメモリセルに接続さ
れたセンスアンプであって、該センスアンプの活性化さ
れた状態と非活性化された状態とのうちいずれか一方を
選択するための信号を受け取り、該一対の信号線間の電
位差に応じて、一対の出力端子から論理レベルを有する
信号を出力するセンスアンプと、該センスアンプの一対
の出力端子に、それぞれ接続されており、該センスアン
プの活性化された状態と非活性化された状態とのうちい
ずれか一方を選択するための信号のレベルが、上記非活
性化状態を選択するレベルにあることに応じて、該セン
スアンプの該一対の出力端子から出力された信号のレベ
ルをプルアップする手段と、該センスアンプが活性化さ
れた状態において、該センスアンプの該一対の出力端子
から出力された信号の論理レベルが互いに異なるときに
は、該一対の出力端子から出力された信号の論理レベル
に応じた論理レベルを有する信号を出力し、該センスア
ンプが活性化された状態において、該センスアンプの該
一対の出力端子から出力された信号の論理レベルの両方
が高レベルであるとき、及び同両方が低レベルであると
きには、出力がハイインピーダンスとなり、該センスア
ンプが非活性化された状態のときにも、出力がハイイン
ピーダンスとなる３状態出力手段とを備えており、その
ことによって上記目的が達成される。
【０００９】
【００１０】
【００１１】
【００１２】
【作用】本発明の第１の実施例による半導体記憶装置に
よれば、センスアンプの非反転出力と反転出力が同じ論
理レベルになった場合には、３状態出力回路を確実にハ
イインピーダンスにすることができる。
【００１３】このため、センスアンプの動作中にノイズ
によって非反転出力と反転出力が同じ論理レベルになっ
たとしても３状態出力回路に貫通電流が流れるようなお
それがなくなる。また、センスアンプの動作停止中にノ
イズによってこのセンスアンプの動作信号がアクティブ
になったとしても、通常は非反転出力と反転出力が共に
同じ論理レベルとなるため、この場合にも３状態出力回
路に貫通電流が流れるようなおそれがなくなる。
【００１４】本発明の第２の実施例による半導体記憶装
置によれば、センスアンプの動作信号が非アクティブな
場合には、プルアップ回路によってこのセンスアンプの
非反転出力と反転出力が高レベルに維持される。また、
この非反転出力と反転出力が共に高レベルになった場合
には、３状態出力回路を確実にハイインピーダンスにす
ることができる。
【００１５】このため、センスアンプの動作中にノイズ
によってこのセンスアンプの動作信号が非アクティブに
なったとしても、非反転出力と反転出力を共に高レベル
とすることができるので、３状態出力回路を確実にハイ
インピーダンスにすることができる。また、センスアン
プの動作中にノイズによって非反転出力と反転出力が共
に高レベルになったとしても３状態出力回路に貫通電流
が流れるようなおそれがなくなる。さらに、センスアン
プの動作停止中にノイズによってこのセンスアンプの動
作信号がアクティブになったとしても、それまでプルア
ップ回路が非反転出力と反転出力を高レベルに維持して
いたため、短時間であれば３状態出力回路のハイインピ
ーダンスが解除されず、３状態出力回路に貫通電流が流
れたり誤ったデータを出力するようなおそれがなくな
る。
【００１６】本発明の第３の実施例による半導体記憶装
置によれば、読み出し待機時にはビット線対が高レベル
となるのでセンスアンプの入力の２個のＰチャネルトラ
ンジスタを確実にＯＦＦにすることができる。従って、
センスアンプの動作停止中にノイズによってこのセンス
アンプの動作信号がアクティブになったとしても、非反
転出力と反転出力を確実に低レベルに維持することがで
きるので、誤ったデータを出力するようなおそれがなく
なる。しかも、これによって３状態出力回路をハイイン
ピーダンスにすることができるので、３状態出力回路に
貫通電流が流れるようなおそれもなくなる。さらに、セ
ンスアンプの動作中にノイズによって非反転出力と反転
出力が共に低レベルになったとしても３状態出力回路に
貫通電流が流れるようなおそれがなくなる。
【００１７】本発明の第４の実施例による半導体記憶装
置によれば、第１実施例および第２の実施例を合わせる
ことにより、ノイズに対する安定化をさらに図ってい
る。
【００１８】
【実施例】以下に、本発明の実施例を説明する。実施例
において、高レベルとは、論理レベルのハイ（Ｈｉｇ
ｈ）レベルを言うものとし、低レベルとは、論理レベル
のロー（Ｌｏｗ）レベルを言うものとする。真理値表に
おいて、「Ｈ」は、高レベルを示し、「Ｌ」は、低レベ
ルを示し、「Hi-Z」は、ハイインピーダンスを示す。図
１は、本発明の第１の実施例による半導体記憶装置を示
す回路ブロック図である。図１において、図４に示した
従来の半導体記憶装置における構成要素と同様の機能を
有する構成要素には、同じ番号が付記されている。
【００１９】第１の実施例による半導体記憶装置は、２
個のセンスアンプ１，１０と３状態出力回路１７とラッ
チ回路３と出力バッファ４とを備えている。センスアン
プ１，１０は、それぞれ、２個のＰチャネルトランジス
タＱ3，Ｑ4及び３個のＮチャネルトランジスタＱ1，Ｑ
2，Ｑ5を備えている。３状態出力回路１７は、２個のＰ
チャネルトランジスタＱ6，Ｑ7と２個のＮチャネルトラ
ンジスタＱ8，Ｑ9と４個のインバータ２ａ，２ｃ，２
ｄ，２ｆとＮＡＮＤ回路２ｂとＮＯＲ回路２ｅとを備え
ている。
【００２０】このセンスアンプ１，１０のそれぞれにお
いて、２個のＰチャネルトランジスタＱ3（以下、第１
の実施例において、図における符号を用いてトランジス
タを表記する），Ｑ4は、カレントミラー回路を構成し
ている。Ｑ3のゲートは、Ｑ4のゲート及びＱ4のソース
に接続されている。２個のトランジスタＱ3，Ｑ4のドレ
インは、それぞれ、電源に接続されている。２個のトラ
ンジスタＱ3，Ｑ4のソースは、２個のトランジスタＱ
1，Ｑ2のドレインにそれぞれ接続されている。２個のト
ランジスタＱ1，Ｑ2のソースの両方が、Ｑ5のドレイン
に接続されている。Ｑ5のソースは、接地されている。
【００２１】センスアンプ１，１０は、一対の信号線
５，５０を介して、図示されていないメモリセルに接続
されている。信号線５，５０は、図示されていないメモ
リセルから読み出されたデータをセンスアンプ１，１０
に入力するための相補な１対のビット線である。センス
アンプ１におけるＱ1及びセンスアンプ１０におけるＱ2
のゲートには、ビット線５が接続されている。センスア
ンプ１におけるＱ2及びセンスアンプ１０におけるＱ1の
ゲートには、ビット線５０が接続されている。
【００２２】センスアンプ１におけるＱ1のドレインに
は、センスアンプ出力線６０が接続されている。センス
アンプ１０におけるＱ1のドレインには、センスアンプ
出力線６が接続されている。センスアンプ１，１０のそ
れぞれにおけるＱ5のゲートには、動作信号線８が接続
されている。
【００２３】この３状態出力回路１７において、４個の
トランジスタＱ６，Ｑ７，Ｑ８，Ｑ９が、Ｑ６，Ｑ７，
Ｑ８，Ｑ９の順に接続されている。Ｑ６のドレインは、
電源に接続されている。Ｑ６のソースは、Ｑ７のドレイ
ンに接続されている。Ｑ７のソースは、Ｑ８のドレイン
に接続されている。Ｑ８のソースは、Ｑ９のドレインに
接続されている。Ｑ９のソースは、接地されている。Ｑ
６，Ｑ７，Ｑ８及びＱ９によって３状態出力回路が構成
されている。
【００２４】センスアンプ１におけるＱ１のドレイン
は、センスアンプ出力線６０を介してインバータ２ａの
入力に接続されている。インバータ２ａの出力は、ＮＡ
ＮＤ回路２ｂの一方の入力に接続されている。動作信号
線８は、センスアンプ１及び１０におけるＱ５のゲート
の他、インバータ２ｆの入力、及びＮＡＮＤ回路２ｂの
他方の入力に接続されている。ＮＡＮＤ回路２ｂの出力
は、Ｑ６及びＱ８のゲートに接続されている。インバー
タ２ｆの出力は、ＮＯＲ回路２ｅの一方の入力に接続さ
れている。センスアンプ１０におけるＱ１のドレイン
は、センスアンプ出力線６を介してインバータ２ｃの入
力に接続されている。インバータ２ｃの出力は、インバ
ータ２ｄの入力に接続されている。インバータ２ｄの出
力は、ＮＯＲ回路２ｅの他方の入力に接続されている。
ＮＯＲ回路２ｅの出力は、Ｑ７及びＱ９のゲートに接続
されている。Ｑ７のソースは、ラッチ回路３の入力に接
続されている。ラッチ回路３の出力は、出力バッファ４
の入力に接続されている。
【００２５】センスアンプ１，１０への動作信号ＳＥが
高レベルの場合に、センスアンプ１，１０のそれぞれに
おけるＱ5の両方が、ＯＮとなる。センスアンプ１，１
０は、動作信号ＳＥが高レベルのときに活性状態とな
り、動作信号ＳＥが低レベルのときに非活性状態とな
る。メモリセルのデータが、ビット線５，５０を介して
センスアンプ１，１０に出力されたときに、このビット
線５，５０間のわずかな電位差をセンスアンプ１，１０
が差動増幅する。センスアンプ１，１０は、入力された
データに応じてセンスアンプ出力線６，６０に互いに相
補な論理レベルを出力する。なお、データの読み出しを
行わない読み出し待機中には、ビット線５，５０は、共
に高レベルに維持される。
【００２６】３状態出力回路１７における、ＮＡＮＤ回
路２ｂの他方の入力には、センスアンプ１の動作信号Ｓ
Ｅが入力される。ＮＯＲ回路２ｅの一方の入力には、動
作信号ＳＥの論理レベルが反転した信号が入力される。
センスアンプ出力線６，６０に接続されているインバー
タ２ｃ，２ａの反転電圧は、通常より高い電圧に設定さ
れている。Ｑ７のソースとＱ８のドレインから出力され
る信号が、３状態出力回路１７からラッチ回路３への出
力信号となる。３状態出力回路１７からの出力信号は、
ラッチ回路３を介して、出力バッファ４に出力される。
ラッチ回路３は、データを一時記憶する回路であり、出
力バッファ４は、ラッチされたデータを出力する回路で
ある。この３状態出力回路１７の入出力信号についての
真理値表は、表１に示されている。
【００２７】
【表１】
【００２８】動作信号ＳＥが高レベルであり、且つ、ビ
ット線５の電位がビット線５０の電位よりも高い場合を
第１の場合とする。
【００２９】第１の場合には、センスアンプ１における
Ｑ1のゲート電位とセンスアンプ１０におけるＱ2のゲー
ト電位がセンスアンプ１におけるＱ2のゲート電位とセ
ンスアンプ１０におけるＱ1のゲート電位より高くな
る。第１の場合には、センスアンプ１におけるＱ1の導
通度及びセンスアンプ１０におけるＱ2の導通度は、セ
ンスアンプ１におけるＱ2の導通度及びセンスアンプ１
０におけるＱ1の導通度よりも高いので、センスアンプ
１におけるＱ1のドレイン電位は、センスアンプ１にお
けるＱ2のドレイン電位よりも低くなり、センスアンプ
１０におけるＱ1の電位は、センスアンプ１０における
Ｑ2の電位よりも高くなる。センスアンプ１，１０のそ
れぞれにおけるＱ3，Ｑ4は、Ｑ2の電位に応じて、導通
度が変化し、Ｑ1，Ｑ2に電流を供給する。このカレント
ミラー回路は、以下の各場合において同様に動作する。
第１の場合、センスアンプ１におけるＱ1のドレイン電
位とセンスアンプ１０におけるＱ2のドレイン電位は、
０Ｖ（ボルト）よりもやや高い電位である。従って、第
１の場合には、センスアンプ１０から高レベルが、セン
スアンプ出力線６を介して、インバータ２ｃへ出力さ
れ、センスアンプ１からは低レベルが、センスアンプ出
力線６０を介して、インバータ２ａへ出力される。
【００３０】第１の場合に、インバータ２ａへの入力は
低レベルであるため、ＮＡＮＤ回路２ｂの一方の入力は
高レベルであり、ＮＡＮＤ回路２ｂの他方の入力は高レ
ベルである。このＮＡＮＤ回路２ｂの出力は、低レベル
となる。第１の場合には、インバータ２ｆへの入力は高
レベルであるため、ＮＯＲ回路２ｅの一方の入力は低レ
ベルであり、インバータ２ｃへの入力が高レベルである
ため、ＮＯＲ回路２ｅの他方の入力は高レベルとなる。
ＮＯＲ回路２ｅの出力は、低レベルとなる。
【００３１】従って、第１の場合には、３状態出力回路
１７におけるＱ6，Ｑ7がＯＮであり、Ｑ8，Ｑ9はＯＦＦ
である。第１の場合において、３状態出力回路１７の出
力は、高レベルとなる。
【００３２】動作信号ＳＥが高レベルであり、且つ、ビ
ット線５の電位がビット線５０の電位よりも低い場合を
第２の場合とする。
【００３３】第２の場合には、センスアンプ１における
Ｑ1，Ｑ2とセンスアンプ１０におけるＱ1，Ｑ2が、上記
第１の場合におけるそれらの動作と逆の動作をする。従
って、第２の場合には、センスアンプ１０から低レベル
が、センスアンプ出力線６を介して、インバータ２ｃへ
出力され、センスアンプ１からは高レベルが、センスア
ンプ出力線６０を介して、インバータ２ａへ出力され
る。
【００３４】第２の場合に、インバータ２ａへの入力は
高レベルであるため、ＮＡＮＤ回路２ｂの一方の入力は
低レベルであり、ＮＡＮＤ回路２ｂの他方の入力は高レ
ベルである。このＮＡＮＤ回路２ｂの出力は、高レベル
となる。第２の場合には、インバータ２ｆへの入力は高
レベルであるため、ＮＯＲ回路２ｅの一方の入力は低レ
ベルであり、インバータ２ｃへの入力が低レベルである
ため、ＮＯＲ回路２ｅの他方の入力は低レベルとなる。
ＮＯＲ回路２ｅの出力は、高レベルとなる。
【００３５】従って、第２の場合には、３状態出力回路
１７におけるＱ6，Ｑ7はＯＦＦであり、Ｑ8，Ｑ9はＯＮ
である。第２の場合において、３状態出力回路１７の出
力は、低レベルとなる。
【００３６】即ち、図２に図１の半導体記憶装置の各要
部における第２の場合のタイミング波形図を示す。ハイ
レベルからロウレベルへの通常読み出し動作の場合、ま
ず、図２のａに示すようにビット線５がハイレベルから
ロウレベルになり、図２のｂに示すように動作信号ＳＥ
がハイレベルになると、データ線対であるビット線５，
５０の信号がセンスアンプ１，１０で増幅され、図２の
ｃに示すようにセンスアンプ出力線６にはロウレベルの
信号が出力される。このとき、図２のｄに示すようにＮ
ＯＲ回路２ｅ出力はハイレベルに変化する。これにより
センスアンプバッファである３状態出力回路１７の出力
はハイインピーダンス状態からロウレベルの信号を出力
し、図２のｅに示すようにノード９はハイレベルからロ
ウレベルに変化する。
【００３７】動作信号ＳＥが高レベルであり、且つ、ビ
ット線５の電位とビット線５０の電位との両方が低レベ
ルである場合は、通常起こり得ない。そこで、ノイズに
よって、センスアンプ出力線６，６０の両方が高レベル
となった場合を第３の場合とする。
【００３８】第３の場合に、インバータ２ａへの入力は
高レベルであるため、ＮＡＮＤ回路２ｂの一方の入力は
低レベルであり、ＮＡＮＤ回路２ｂの他方の入力は高レ
ベルである。このＮＡＮＤ回路２ｂの出力は、高レベル
となる。また、第３の場合には、インバータ２ｆへの入
力は高レベルであるため、ＮＯＲ回路２ｅの一方の入力
は低レベルであり、インバータ２ｃへの入力が高レベル
であるため、ＮＯＲ回路２ｅの他方の入力は高レベルと
なる。ＮＯＲ回路２ｅの出力は、低レベルとなる。
【００３９】従って、第３の場合には、３状態出力回路
１７におけるＱ6，Ｑ9はＯＦＦであり、Ｑ7，Ｑ8はＯＮ
である。第３の場合において、３状態出力回路１７の出
力は、ハイインピーダンスとなる。
【００４０】動作信号ＳＥが高レベルであり、且つ、ビ
ット線５の電位とビット線５０の電位との両方が高レベ
ルである場合は、通常起こり得ない。そこで、ノイズに
よって、センスアンプ出力線６，６０の電位の両方が低
レベルとなった場合を第４の場合とする。
【００４１】第４の場合に、インバータ２ａへの入力は
低レベルであるため、ＮＡＮＤ回路２ｂの一方の入力は
高レベルであり、ＮＡＮＤ回路２ｂの他方の入力は高レ
ベルである。このＮＡＮＤ回路２ｂの出力は、低レベル
となる。また、第４の場合には、インバータ２ｆへの入
力は高レベルであるため、ＮＯＲ回路２ｅの一方の入力
は低レベルであり、インバータ２ｃへの入力が低レベル
であるため、ＮＯＲ回路２ｅの他方の入力は低レベルと
なる。ＮＯＲ回路２ｅの出力は、高レベルとなる。
【００４２】従って、第４の場合には、３状態出力回路
１７におけるＱ6，Ｑ9はＯＮであり、Ｑ7，Ｑ8はＯＦＦ
である。第４の場合において、３状態出力回路１７の出
力は、ハイインピーダンスとなる。
【００４３】動作信号ＳＥが低レベルである場合を第５
の場合とする。第５の場合には、センスアンプ１及び１
０の両方が、非活性化された状態となる。
【００４４】第５の場合に、ノイズによって、センスア
ンプ出力線６の電位とセンスアンプ出力線６０の電位の
どちらか一方、又は両方が高レベルになったときでも、
３状態出力回路におけるＮＡＮＤ回路２ｂの一方の入力
及びインバータ２ｆの入力は、低レベルである。第５の
場合には、ＮＡＮＤ回路２ｂの出力は、高レベルとな
り、ＮＯＲ回路２ｅの出力は、低レベルとなる。
【００４５】従って、第５の場合には、３状態出力回路
１７におけるＱ6，Ｑ9はＯＦＦであり、Ｑ7，Ｑ8はＯＮ
である。第５の場合において、３状態出力回路１７の出
力は、ハイインピーダンスとなる。
【００４６】動作信号ＳＥが高レベルであり、ビット線
５の電位が、ビット線５０の電位と異なっている場合に
は、センスアンプ出力線６，６０に互いに相補な論理レ
ベルが出力され、３状態出力回路１７は、センスアンプ
出力線６及び６０における論理レベルに応じた論理レベ
ルを出力する。その他の場合に、３状態出力回路１７の
出力は、ハイインピーダンスとなる。
【００４７】このセンスアンプ１，１０が動作している
あいだに、ノイズによってビット線５，５０又はセンス
アンプ出力線６，６０が同じ論理レベルになった場合に
は、３状態出力回路１７の出力は、確実にハイインピー
ダンスとなる。また、このセンスアンプ１，１０が動作
しているあいだに、ノイズによって動作信号ＳＥが、低
レベルになった場合には、３状態出力回路１７の出力
は、確実にハイインピーダンスとなる。従って、この３
状態出力回路１７に貫通電流が流れるようなことはな
い。
【００４８】メモリセルからデータの読み出しを行わな
い読み出し待機中には、ビット線５，５０が高レベルに
維持され、センスアンプ１，１０は動作を停止してい
る。センスアンプ１，１０が動作を停止しているあいだ
に、ノイズによって動作信号ＳＥが高レベルになった場
合には、ビット線５，５０が高レベルであるため、セン
スアンプ出力線６，６０の両方が低レベルとなり、３状
態出力回路１７の出力が、ハイインピーダンスとなる。
従って、この３状態出力回路１７に貫通電流は流れず、
３状態出力回路１７から誤ったデータが出力されること
はない。
【００４９】即ち、図３にパルス状のノイズが動作信号
ＳＥに発生した場合における図１の半導体記憶装置の各
要部のタイミング波形図を示す。図３のａに示すよう
に、データ線対であるビット線５，５０の信号が定常状
態であるハイレベルに共になっているとき、図３のｂに
示すように動作信号ＳＥにパルス状のノイズが発生した
場合、ビット線５，５０が同一レベルのため、図３のｃ
に示すようにセンスアンプ１，１０は同じデータを出力
し、センスアンプバッファである３状態出力回路１７の
出力がハイインピーダンス状態を保持し、図３のｄに示
すようにノード９さらに出力バッファ４はロウレベルを
保持する。
【００５０】図４は、本発明の第２の実施例による半導
体記憶装置を示す回路ブロック図である。図４におい
て、図１に示した第１実施例による半導体記憶装置にお
ける構成要素と同様の機能を有する構成要素には、同じ
番号が付記されている。
【００５１】第２の実施例による半導体記憶装置は、２
個のセンスアンプ１，１０と３状態出力回路２７とラッ
チ回路３と出力バッファ４とを備えている。第２の実施
例におけるセンスアンプ１及び１０の構成は、第１実施
例におけるセンスアンプ１及び１０の構成とそれぞれ同
じである。３状態出力回路２７は、Ｐチャネルトランジ
スタＱ6とＮチャネルトランジスタＱ9と４個のインバー
タ２ａ，２ｃ，２ｄ，２ｆとＮＡＮＤ回路２ｂとＮＯＲ
回路２ｅとを備えている。
【００５２】第２の実施例による半導体記憶装置の構成
と第１の実施例による半導体記憶装置の構成との相異を
以下に記述する。
【００５３】第２の実施例による半導体記憶装置におい
ては、２個のＰチャネルトランジスタＱ10（以下、第２
の実施例において、図における符号を用いてトランジス
タを表記する），Ｑ11をさらに備えている。Ｑ10のソー
スは、センスアンプ出力線６０に接続されている。Ｑ11
のソースは、センスアンプ出力線６に接続されている。
Ｑ10のドレイン及びＱ11のドレインは、電源に接続され
ている。Ｑ10のゲート及びＱ11のゲートは、センスアン
プ１，１０の両方におけるＱ5のゲートに接続されてい
る。第１の実施例の３状態出力回路１７におけるＱ6，
Ｑ7，Ｑ8，Ｑ9が、第２の実施例の３状態出力回路２７
ではＱ6，Ｑ9に置き換えられている。Ｑ6のドレイン
は、電源に接続されている。Ｑ6のソースは、Ｑ9のドレ
イン及びラッチ回路３に接続されている。Ｑ9のソース
は、接地されている。Ｑ6のゲートは、ＮＡＮＤ回路２
ｂの出力に接続されている。Ｑ9のゲートは、ＮＯＲ回
路２ｅの出力に接続されている。
【００５４】第２の実施例における半導体記憶装置の動
作を以下に記述する。
【００５５】センスアンプ１，１０への動作信号ＳＥが
高レベルの場合に、センスアンプ１，１０のそれぞれに
おけるＱ5の両方が、ＯＮとなる。センスアンプ１，１
０は、動作信号ＳＥが高レベルのときに活性状態とな
り、動作信号ＳＥが低レベルのときに非活性状態とな
る。メモリセルのデータが、ビット線５，５０を介して
センスアンプ１，１０に入力されたときに、このビット
線５，５０間のわずかな電位差をセンスアンプ１，１０
が差動増幅する。センスアンプ１，１０は、入力された
データに応じてセンスアンプ出力線６，６０に互いに相
補な論理レベルを出力する。なお、データの読み出しを
行わない読み出し待機中には、ビット線５，５０の両方
が、高レベルに維持される。
【００５６】センスアンプ出力線６，６０に接続されて
いるＱ11及びＱ10は、プルアップ用トランジスタであ
る。Ｑ10，Ｑ11のゲートには、動作信号ＳＥが入力され
る。
【００５７】３状態出力回路２７において、センスアン
プ出力線６，６０に接続されるインバータ２ａ，２ｃの
閾値電圧は、通常より低い電圧に設定されている。Ｑ6
のソースとＱ9のドレインから出力される信号が、３状
態出力回路２７からラッチ回路３への出力信号となる。
３状態出力回路２７からの出力信号は、ラッチ回路３を
介して、出力バッファ４に出力される。この３状態出力
回路２７の入出力信号についての真理値表は、表２に示
されている。
【００５８】
【表２】
【００５９】第２の実施例による半導体記憶装置の動作
が、第１の実施例による半導体記憶装置の動作と異なる
点を主として以下に記述する。
【００６０】動作信号ＳＥが高レベルであり、且つ、ビ
ット線５の電位がビット線５０の電位よりも高い場合を
第１の場合とする。
【００６１】第１の場合においては、プルアップ用トラ
ンジスタＱ10，Ｑ11の両方が、非導通状態にある。第１
の場合に、インバータ２ａへの入力は低レベルであるた
め、ＮＡＮＤ回路２ｂの一方の入力は高レベルであり、
ＮＡＮＤ回路２ｂの他方の入力は高レベルである。この
ＮＡＮＤ回路２ｂの出力は低レベルとなる。また、第１
の場合には、インバータ２ｆへの入力は高レベルである
ため、ＮＯＲ回路２ｅの一方の入力は低レベルであり、
インバータ２ｃへの入力が高レベルであるため、ＮＯＲ
回路２ｅの他方の入力は高レベルとなる。このＮＯＲ回
路２ｅの出力は、低レベルとなる。
【００６２】従って、第１の場合には、３状態出力回路
２７におけるＱ6がＯＮであり、Ｑ9はＯＦＦである。第
１の場合において、３状態出力回路２７の出力は、高レ
ベルとなる。
【００６３】動作信号ＳＥが高レベルであり、且つ、ビ
ット線５の電位がビット線５０の電位よりも低い場合を
第２の場合とする。
【００６４】第２の場合において、プルアップ用トラン
ジスタＱ10，Ｑ11が非導通状態にある。第２の場合に、
インバータ２ａへの入力は高レベルであるため、ＮＡＮ
Ｄ回路２ｂの一方の入力は低レベルであり、ＮＡＮＤ回
路２ｂの他方の入力は高レベルである。このＮＡＮＤ回
路２ｂの出力は、高レベルとなる。また、第２の場合に
は、インバータ２ｆへの入力は高レベルであるため、Ｎ
ＯＲ回路２ｅの一方の入力は低レベルであり、インバー
タ２ｃへの入力が低レベルであるため、ＮＯＲ回路２ｅ
の他方の入力は低レベルとなる。このＮＯＲ回路２ｅの
出力は、高レベルとなる。
【００６５】従って、第２の場合に、３状態出力回路２
７におけるＱ6はＯＦＦであり、Ｑ9はＯＮである。第２
の場合において、３状態出力回路２７の出力は、低レベ
ルとなる。
【００６６】動作信号ＳＥが高レベルであり、且つ、ビ
ット線５の電位とビット線５０の電位との両方が低レベ
ルである場合は、通常起こり得ない。そこで、ノイズに
よって、センスアンプ６，６０の両方の電位が高レベル
となった場合を第３の場合とする。
【００６７】第３の場合において、プルアップ用トラン
ジスタＱ10，Ｑ11が、非導通状態にある。第３の場合
に、インバータ２ａへの入力は高レベルであるため、Ｎ
ＡＮＤ回路２ｂの一方の入力は低レベルであり、ＮＡＮ
Ｄ回路２ｂの他方の入力は高レベルである。このＮＡＮ
Ｄ回路２ｂの出力は高レベルとなる。また、第３の場合
には、インバータ２ｆへの入力は高レベルであるため、
ＮＯＲ回路２ｅの一方の入力は低レベルであり、インバ
ータ２ｃへの入力が高レベルであるため、ＮＯＲ回路２
ｅの他方の入力は高レベルとなる。このＮＯＲ回路２ｅ
の出力は、低レベルとなる。
【００６８】従って、第３の場合には、３状態出力回路
１７におけるＱ6及びＱ9の両方が、ＯＦＦである。第３
の場合において、３状態出力回路２７の出力は、ハイイ
ンピーダンスとなる。
【００６９】動作信号ＳＥが高レベルであり、且つ、ビ
ット線５の電位とビット線５０の電位との両方が高レベ
ルである場合は、通常起こり得ない。ビット線５，５０
の両方が高レベルとなるのは、読み出し待機中であり、
読み出し待機中は、動作信号ＳＥは低レベルである。そ
こで、ノイズによって、センスアンプ出力線６，６０の
電位の両方が低レベルとなった場合を第４の場合とす
る。
【００７０】第４の場合において、プルアップ用トラン
ジスタＱ10，Ｑ11が、非導通状態にある。第４の場合
に、インバータ２ａへの入力は低レベルであるため、Ｎ
ＡＮＤ回路２ｂの一方の入力は高レベルであり、ＮＡＮ
Ｄ回路２ｂの他方の入力は高レベルである。このＮＡＮ
Ｄ回路２ｂの出力は低レベルとなる。また、第４の場合
には、インバータ２ｆへの入力は高レベルであるため、
ＮＯＲ回路２ｅの一方の入力は低レベルであり、インバ
ータ２ｃへの入力が低レベルであるため、ＮＯＲ回路２
ｅの他方の入力は低レベルとなる。このＮＯＲ回路２ｅ
の出力は、高レベルとなる。
【００７１】従って、第４の場合には、３状態出力回路
１７におけるＱ6及びＱ9の両方が、ＯＮであるため、貫
通電流が流れることがある。ただし、第２の実施例によ
る半導体記憶装置においては、インバータ２ａ及び２ｃ
の閾値電圧は、低く設定されているため、インバータ２
ａ及び２ｃの入力が、相当低レベルになるまでは、イン
バータ２ａ及び２ｃの出力は高レベルとはならない。第
４の場合は、極めて希にしか起こらない。
【００７２】動作信号ＳＥが低レベルである場合を第５
の場合とする。第５の場合には、ビット線５の電位とビ
ット線５０の電位とが、高レベルと低レベルとの如何な
る組み合せのときでも、センスアンプ１及び１０におけ
るＱ5は、ＯＦＦとなっており、また、プルアップ用ト
ランジスタＱ10，Ｑ11が、導通状態にある。
【００７３】さらに、第５の場合に、ノイズによって、
センスアンプ出力線６の電位とセンスアンプ出力線６０
の電位のどちらか一方、又は両方が高レベルになったと
きでも、３状態出力回路２７におけるＮＡＮＤ回路２ｂ
の一方の入力及びインバータ２ｆの入力は、低レベルで
ある。この第５の場合には、ＮＡＮＤ回路２ｂの出力
は、高レベルとなり、ＮＯＲ回路２ｅの出力は、低レベ
ルとなる。
【００７４】従って、第５の場合、３状態出力回路２７
におけるＱ6及びＱ9の両方がＯＦＦである。第５の場合
において、３状態出力回路２７の出力は、ハイインピー
ダンスとなる。
【００７５】センスアンプ１，１０が動作しているあい
だに、ノイズによってセンスアンプ出力線６，６０の両
方が高レベルになった場合には、３状態出力回路２７の
出力は、確実にハイインピーダンスとなる。３状態出力
回路２７がハイインピーダンスの場合には、３状態出力
回路２７に貫通電流が流れない。従って、一時的に発生
するノイズによって、貫通電流が流れることは、極めて
まれである。
【００７６】センスアンプ１，１０が動作しているあい
だに、ノイズによって動作信号ＳＥが低レベルになった
場合には、プルアップ用のＱ10，Ｑ11の両方がＯＮとな
る。Ｑ10，Ｑ11の両方がＯＮしているときは、センスア
ンプ出力線６，６０の両方が、高レベルになるので、３
状態出力回路２７の出力は、確実にハイインピーダンス
となる。第２の実施例では、動作信号ＳＥが低レベルで
あるあいだは、３状態出力回路７の出力はハイインピー
ダンスにされている。
【００７７】メモリセルからデータの読み出しを行わな
い読み出し待機中には、ビット線５，５０が高レベルに
維持され、センスアンプ１，１０は動作を停止してい
る。このセンスアンプ１，１０が動作を停止しているあ
いだに、ノイズによって動作信号ＳＥが高レベルになっ
た場合には、プルアップ用のＰチャネルトランジスタＱ
10，Ｑ11がＯＦＦとなる。第２の実施例では、３状態出
力回路２７におけるインバータ２ａ，２ｃの閾値電圧
は、通常より低い値に設定されているので、一時的に発
生するノイズによって、センスアンプ出力線６，６０の
両方が、この閾値を横切ることはほとんどない。
【００７８】従って、ノイズが一時的に発生し、読み出
し待機中に、動作信号ＳＥが高レベルになったとして
も、３状態出力回路２７の出力は、ハイインピーダンス
を維持することができる。
【００７９】さらに、ここで、図５に図４の半導体記憶
装置の各要部における第２の場合のタイミング波形図を
示すとともに、その後の動作信号ＳＥがロウレベル時に
パルス状のノイズが動作信号ＳＥに発生した場合のタイ
ミング波形図を示す。ハイレベルからロウレベルへの通
常読み出し動作の場合、まず、メモリセルを選択するこ
とで図５のａに示すようにビット線５がハイレベルから
ロウレベルになり、図５のｂに示すように動作信号ＳＥ
がハイレベルになると、データ線対であるビット線５，
５０の信号をセンスアンプ１，１０で増幅し、図５のｃ
に示すようにセンスアンプ出力線６にはロウレベルの信
号が出力される。このとき、図５のｄに示すようにＮＯ
Ｒ回路２ｅ出力はハイレベルに変化する。これによりセ
ンスアンプバッファである３状態出力回路１７の出力は
ハイインピーダンス状態からロウレベルの信号を出力
し、図５のｅに示すようにノード９はハイレベルからロ
ウレベルに変化する。
【００８０】さらに、図５のｂに示すように、動作信号
ＳＥが一旦ロウレベルになり、センスアンプ１，１０が
非選択状態になったとき、センスアンプ出力線６はトラ
ンジスタＱ11によりハイレベルに遷移する。この時に、
動作信号ＳＥに図５のｂに示すパルス状のノイズが発生
した場合、センスアンプバッファである３状態出力回路
２７の出力は次の２通りになる。即ち、図５のｃに示す
センスアンプ出力線６の信号電位Ａが、インバータ２Ｃ
の反転電位以下の時には、図５のｄの破線部に示すよう
に、ＮＯＲ回路２ｅの出力は一度ハイレベルの信号を出
力し、図５のｅに示すように、３状態出力回路２７の出
力は再度ロウレベルの信号を出力する。また、図５のｃ
に示すセンスアンプ出力線６の信号電位Ａが、インバー
タ２Ｃの反転電位以上に遷移した時には、図５のｄに示
すように、ＮＯＲ回路２ｅの出力はロウレベルのままで
あるため、３状態出力回路２７の出力はハイインピーダ
ンス状態を保持し、図５のｅに示すように、ノード９さ
らに出力バッファ４はロウレベルを保持する。
【００８１】図６は、本発明の第３の実施例による半導
体記憶装置を示す回路ブロック図である。図１に示され
た第１の実施例による半導体記憶装置、及び図４に示さ
れた第２の実施例とによる半導体記憶装置と同じ機能を
有する構成要素には同じ番号が付記されている。
【００８２】第３の実施例による半導体記憶装置は、２
個のセンスアンプ３１，３１０と３状態出力回路３７と
ラッチ回路３と出力バッファ４とを備えている。センス
アンプ３１，３１０は、それぞれ、３個のＰチャネルト
ランジスタＱ12，Ｑ13，Ｑ14、及び２個のＮチャネルト
ランジスタＱ15，Ｑ16とを備えている。３状態出力回路
３７は、ＰチャネルトランジスタＱ6とＮチャネルトラ
ンジスタＱ9と４個のインバータ２ａ，２ｃ，２ｄ，２
ｆとＮＡＮＤ回路２ｂとＮＯＲ回路２ｅとを備えてい
る。
【００８３】センスアンプ３１，３１０のそれぞれにお
いて、２個のＮチャネルトランジスタＱ15（以下、第３
の実施例において、図における符号を用いてトランジス
タを表記する），Ｑ16によっては、カレントミラー回路
が構成されている。このＱ15のゲートは、Ｑ16のゲート
及びＱ16のドレインに接続されている。２個のトランジ
スタＱ15，Ｑ16のソースは、接地されている。２個のト
ランジスタＱ15，Ｑ16のドレインは、２個のトランジス
タＱ12，Ｑ13のソースにそれぞれ接続されている。２個
のトランジスタＱ12，Ｑ13のドレインの両方が、Ｑ14の
ソースに接続されている。Ｑ14のドレインは、電源に接
続されている。
【００８４】センスアンプ３１，３１０は、一対の信号
線５，５０を介して、図示されていないメモリセルに接
続されている。信号線５，５０は、図示されていないメ
モリセルから読み出されたデータをセンスアンプ３１，
３１０に入力するための相補な１対のビット線である。
このビット線５，５０のそれぞれにＰチャネルトランジ
スタＱ17及びＱ18のソースが接続されている。Ｑ17，Ｑ
18のドレインは、電源に接続されている。Ｑ17，Ｑ18の
ゲートは接地されている。この２個のトランジスタＱ17
及びＱ18は、プルアップ用のトランジスタである。Ｑ1
7，Ｑ18は、ゲートが接地されているので、常にＯＮ状
態となり抵抗として機能する。なお、データの読み出し
を行わない読み出し待機時には、ビット線５，５０の両
方が高レベルに維持される。センスアンプ３１における
Ｑ13及びセンスアンプ３１０におけるＱ12のゲートに
は、ビット線５が接続されている。センスアンプ３１に
おけるＱ12及びセンスアンプ３１０におけるＱ13のゲー
トには、ビット線５０が接続されている。センスアンプ
３１０におけるＱ15のドレインには、センスアンプ出力
線６０が接続されている。センスアンプ３１におけるＱ
15のドレインには、センスアンプ出力線６が接続されて
いる。センスアンプ３１，３１０のそれぞれにおけるＱ
14のゲートには、動作信号線８が接続されている。
【００８５】第１の実施例の３状態出力回路１７におけ
るＱ6，Ｑ7，Ｑ8，Ｑ9が、第３の実施例の３状態出力回
路３７では、Ｑ6，Ｑ9に置き換えられている。Ｑ6のド
レインは、電源に接続されている。Ｑ6のソースは、Ｑ9
のドレインに接続されている。Ｑ9のソースは、接地さ
れている。
【００８６】センスアンプ３１におけるＱ１５のドレイ
ンは、センスアンプ出力線６を介してインバータ２ｃの
入力に接続されている。インバータ２ｃの出力は、イン
バータ２ｄの入力に接続されている。インバータ２ｄの
出力は、ＮＡＮＤ回路２ｂの一方の入力に接続されてい
る。動作信号線８は、センスアンプ３１，３１０におけ
るＱ１４のゲートの他、インバータ２ｆの入力、及びＮ
ＯＲ回路２ｅの一方の入力に接続されている。インバー
タ２ｆの出力は、ＮＡＮＤ回路２ｂの他方の入力に接続
されている。ＮＡＮＤ回路２ｂの出力は、Ｑ６のゲート
に接続されている。センスアンプ３１０におけるＱ１５
のドレインは、センスアンプ出力線６０を介してインバ
ータ２ａの入力に接続されている。インバータ２ａの出
力は、ＮＯＲ回路２ｅの他方の入力に接続されている。
ＮＯＲ回路２ｅの出力は、Ｑ９のゲートに接続されてい
る。Ｑ９のドレインは、ラッチ回路３の入力に接続され
ている。ラッチ回路３の出力は、出力バッファ４の入力
に接続されている。出力バッファ４は、出力端子を有し
ている。
【００８７】センスアンプ３１，３１０への動作信号Ｓ
Ｅバー（図６に示されている本発明の第３の実施例によ
る半導体記憶装置における反転動作信号ＳＥは、低レベ
ルで能動となるため、以下、動作信号ＳＥバーと付記す
る）が低レベルの場合に、センスアンプ３１，３１０の
それぞれにおけるＱ14の両方がＯＮとなる。センスアン
プ３１，３１０は、動作信号ＳＥバーが低レベルのとき
に活性状態となり、動作信号ＳＥバーが高レベルのとき
に非活性状態となる。メモリセルのデータが、ビット線
５，５０を介してセンスアンプ３１，３１０に出力され
たときに、このビット線５，５０間のわずかな電位差を
差動増幅する。センスアンプ３１，３１０は、入力され
たデータに応じてセンスアンプ出力線６，６０に互いに
相補な論理レベルを出力する。なお、データの読み出し
を行わない読み出し待機中には、ビット線５，５０は、
共に高レベルに維持される。
【００８８】３状態出力回路３７におけるＮＡＮＤ回路
２ｂの入力には動作信号ＳＥバーの論理レベルが反転し
た信号が入力される。ＮＯＲ回路２ｅの入力にはセンス
アンプ３１，３１０の動作信号ＳＥバーが入力される。
センスアンプ出力線６，６０に接続されているインバー
タ２ｃ，２ａの閾値電圧は、通常より高い電位に設定さ
れている。Ｑ6のソースとＱ9のドレインから出力される
信号が、３状態出力回路３７からラッチ回路３への出力
信号となる。３状態出力回路３７からの出力信号は、ラ
ッチ回路３を介して、出力バッファ４に出力される。こ
の３状態出力回路３７の入出力信号についての真理値表
は、表３に示されている。
【００８９】
【表３】
【００９０】動作信号ＳＥバーが低レベルであり、且
つ、ビット線５の電位がビット線５０の電位よりも高い
場合を第１の場合とする。
【００９１】第１の場合には、センスアンプ３１におけ
るＱ13のゲート電位及びセンスアンプ３１０におけるＱ
12のゲート電位が、センスアンプ３１におけるＱ12のゲ
ート電位及びセンスアンプ３１０におけるＱ13のゲート
電位より高くなる。第１の場合には、センスアンプ３１
におけるＱ12の導通度及びセンスアンプ３１０における
Ｑ13の導通度は、センスアンプ３１におけるＱ13の導通
度及びセンスアンプ３１０におけるＱ12の導通度よりも
高いので、センスアンプ３１におけるＱ12のソース電位
は、センスアンプ３１におけるＱ13のソース電位よりも
高くなり、センスアンプ３１０におけるＱ12のソース電
位は、センスアンプ３１０におけるＱ13のソース電位よ
りも低くなる。また、センスアンプ３１，３１０のそれ
ぞれにおけるＱ15及びＱ16は、Ｑ16ドレイン電位に応じ
て、導通度が変化する。このカレントミラー回路は、以
下の各場合において、同様に動作する。この第１の場
合、センスアンプ３１におけるＱ12のソース電位とセン
スアンプ３１０におけるＱ13のソース電位は、電源電圧
よりもやや低い電位である。従って、第１の場合には、
センスアンプ３１から高レベルが、センスアンプ出力線
６を介して、インバータ２ｃへ出力され、センスアンプ
３１０から低レベルが、センスアンプ出力線６０を介し
て、インバータ２ａへ出力される。
【００９２】第１の場合に、インバータ２ｃへの入力は
高レベルであるため、ＮＡＮＤ回路２ｂの一方の入力は
高レベルであり、インバータ２ｆへの入力が低レベルで
あるため、ＮＡＮＤ回路２ｂの他方の入力は高レベルで
ある。ＮＡＮＤ回路２ｂの出力は、低レベルとなる。ま
た、第１の場合には、ＮＯＲ回路２ｅの一方の入力は低
レベルでありインバータ２ａへの入力が低レベルである
ため、ＮＯＲ回路２ｅの他方の入力は高レベルとなる。
ＮＯＲ回路２ｅの出力は低レベルとなる。
【００９３】従って、第１の場合には、３状態出力回路
３７におけるＱ6がＯＮであり、Ｑ9はＯＦＦである。こ
の第１の場合において、３状態出力回路３７の出力は、
高レベルとなる。
【００９４】動作信号ＳＥバーが低レベルであり、且
つ、ビット線５の電位がビット線５０の電位よりも低い
場合を第２の場合とする。
【００９５】第２の場合には、センスアンプ３１におけ
るＱ12，Ｑ13とセンスアンプ３１０におけるＱ12，Ｑ13
が、上記第１の場合におけるそれらの動作と逆の動作を
する。従って、第２の場合には、センスアンプ３１から
低レベルが、センスアンプ出力線６を介して、インバー
タ２ｃへ出力され、センスアンプ３１０からは高レベル
が、センスアンプ出力線６０を介して、インバータ２ａ
へ出力される。
【００９６】第２の場合に、インバータ２ｃへの入力は
低レベルであるため、ＮＡＮＤ回路２ｂの一方の入力は
低レベルであり、インバータ２ｆへの入力は低レベルで
あるため、ＮＡＮＤ回路２ｂの他方の入力は高レベルで
ある。このＮＡＮＤ回路２ｂの出力は、高レベルとな
る。また、第２の場合には、ＮＯＲ回路２ｅの一方の入
力は低レベルであり、インバータ２ａへの入力が高レベ
ルであるため、ＮＯＲ回路２ｅの他方の入力は低レベル
となる。このＮＯＲ回路２ｅの出力は、高レベルとな
る。
【００９７】従って、第２の場合には、３状態出力回路
３７におけるＱ6はＯＦＦでありＱ9はＯＮである。第２
の場合において、３状態出力回路３７の出力は、低レベ
ルとなる。
【００９８】動作信号ＳＥバーが低レベルであり、且
つ、ビット線５の電位とビット線５０の電位との両方が
低レベルである場合は、通常起こり得ない。そこで、ノ
イズによって、センスアンプ出力線６，６０の両方の電
位が高レベルとなった場合を第３の場合とする。
【００９９】第３の場合に、インバータ２ｃへの入力は
高レベルであるため、ＮＡＮＤ回路２ｂの一方の入力は
低レベルであり、インバータ２ｆへの入力は低レベルで
あるため、ＮＡＮＤ回路２ｂの他方の入力は高レベルで
ある。このＮＡＮＤ回路２ｂの出力は、低レベルとな
る。また、第３の場合には、ＮＯＲ回路２ｅの一方の入
力は低レベルであり、インバータ２ａへの入力が高レベ
ルであるため、ＮＯＲ回路２ｅの他方の入力は低レベル
となる。ＮＯＲ回路２ｅの出力は、高レベルとなる。
【０１００】従って、第３の場合には、３状態出力回路
３７におけるＱ6及びＱ9の両方がＯＮとなるため、３状
態出力回路３７に貫通電流が流れることがある。
【０１０１】動作信号ＳＥバーが低レベルであり、且
つ、ビット線５の電位とビット線５０の電位との両方が
高レベルである場合は、通常起こり得ない。そこで、ノ
イズによって、センスアンプ出力線６，６０の電位の両
方が低レベルとなった場合を第４の場合とする。
【０１０２】第４の場合に、インバータ２ｃへの入力は
低レベルであるため、ＮＡＮＤ回路２ｂの一方の入力は
低レベルであり、インバータ２ｆへの入力は低レベルで
あるため、ＮＡＮＤ回路２ｂの他方の入力は高レベルで
ある。このＮＡＮＤ回路２ｂの出力は、高レベルとな
る。また、第４の場合には、ＮＯＲ回路２ｅの一方の入
力は低レベルであり、インバータ２ａへの入力が低レベ
ルであるため、ＮＯＲ回路２ｅの他方の入力は高レベル
となる。このＮＯＲ回路２ｅの出力は、低レベルとな
る。
【０１０３】従って、第４の場合には、この３状態出力
回路３７におけるＱ6及びＱ9の両方がＯＦＦである。第
４の場合において、３状態出力回路３７の出力は、ハイ
インピーダンスとなる。３状態出力回路３７の出力が、
ハイインピーダンスのときは、この３状態出力回路３７
に貫通電流は流れず、３状態出力回路３７から誤ったデ
ータが出力されることもない。
【０１０４】動作信号ＳＥバーが高レベルである場合を
第５の場合とする。第５の場合には、センスアンプ３１
及び３１０の両方が、非活性化された状態となる。
【０１０５】第５の場合に、ノイズによって、センスア
ンプ出力線６の電位とセンスアンプ出力線６０の電位の
どちらか一方、又は両方が高レベルになったときでも、
３状態出力回路３７におけるインバータ２ｆの入力及び
ＮＯＲ回路２ｅの一方の入力は、高レベルである。第５
の場合には、ＮＡＮＤ回路２ｂの出力は、高レベルとな
り、ＮＯＲ回路２ｅの出力は、低レベルとなる。
【０１０６】従って、第５の場合には、この３状態出力
回路３７におけるＱ6，Ｑ9の両方がＯＦＦであるので、
３状態出力回路３７の出力はハイインピーダンスとな
る。
【０１０７】動作信号ＳＥバーが低レベルであり、ビッ
ト線５の電位が、ビット線５０の電位と異なっている場
合には、センスアンプ出力線６，６０に互いに相補な論
理レベルが出力され、３状態出力回路３７は、センスア
ンプ出力線６及び６０の論理レベルに応じた論理レベル
を出力する。その他の場合には、３状態出力回路７の出
力は、ハイインピーダンスとなる。
【０１０８】センスアンプ３１，３１０が動作している
あいだに、ノイズによってセンスアンプ出力線６，６０
の両方が低レベルになった場合には、３状態出力回路３
７の出力は、ハイインピーダンスとなる。また、センス
アンプ３１，３１０が動作しているあいだに、ノイズに
よって動作信号ＳＥバーが、高レベルになった場合に、
上記第５の場合で説明したように、３状態出力回路３７
の出力は、確実にハイインピーダンスとなる。
【０１０９】メモリセルからデータの読み出しを行わな
い読み出し待機中においては、ビット線５，５０が高レ
ベルに維持され、センスアンプ３１，３１０は動作を停
止している。センスアンプ３１，３１０が動作を停止し
ているあいだに、ノイズによって動作信号ＳＥバーが低
レベルになった場合には、ビット線５，５０が高レベル
であるため、センスアンプ３１及び３１０のそれぞれに
おけるＱ12，Ｑ13の両方がＯＦＦとなる。
【０１１０】第３の実施例では、インバータ２ａ，２ｃ
の反転電圧は、高く設定されているので、一時的に発生
するノイズによって、Ｑ１２及びＱ１３の両方がＯＦＦ
になったとしても、センスアンプ出力線６，６０の両方
の電位がインバータ２ａ，２ｃの反転電圧を横切るよう
なことはほとんどない。従って、読み出し待機中には、
センスアンプ出力線６，６０の両方の論理レベルが高レ
ベルとなることがほとんどないので、貫通電流が流れる
恐れも極めて少なくなる。
【０１１１】さらに、このセンスアンプ３１，３１０が
動作を停止しているあいだに、ノイズによって動作信号
ＳＥバーが低レベルになった場合には、ビット線５，５
０が高レベルとなっているので、センスアンプ３１，３
１０のＱ12，Ｑ13がＯＦＦにされている。さらに、ビッ
ト線５，５０は、読み出し待機時にはプルアップ用のト
ランジスタＱ17，Ｑ18によって高レベルに維持されてい
るので、センスアンプ３１，３１０におけるＱ12，Ｑ13
を確実にＯＦＦにすることができる。ただし、Ｑ12，Ｑ
13の両方がＯＦＦのとき、センスアンプ出力線６，６０
の両方が高レベルになることは希である。センスアンプ
出力線６，６０が高レベルでない場合には、３状態出力
回路３７の出力は、ハイインピーダンスを確実に維持す
ることができる。
【０１１２】さらに、ここで、図７に図６の半導体記憶
装置の各要部における第２の場合のタイミング波形図を
示すとともに、その後の動作信号ＳＥバーがハイレベル
時にパルス状のノイズが動作信号ＳＥバーに発生した場
合のタイミング波形図を示す。ハイレベルからロウレベ
ルへの通常読み出し動作の場合、まず、メモリセルを選
択することで図７のａに示すようにビット線５がハイレ
ベルからロウレベルになり、図７のｂに示すように動作
信号ＳＥバーがロウレベルになると、データ線対である
ビット線５，５０の信号をセンスアンプ３１，３１０で
増幅し、図７のｃに示すようにセンスアンプ出力線６０
にはハイレベルの信号が出力される。このとき、図７の
ｄに示すようにＮＯＲ回路２ｅ出力はロウレベルからハ
イレベルに変化する。これによりセンスアンプバッファ
である３状態出力回路３７の出力はハイインピーダンス
状態からロウレベルの信号を出力し、図５のｅに示すよ
うにノード９はハイレベルからロウレベルに変化する。
【０１１３】さらに、図７のｂに示すように、動作信号
ＳＥバーが一旦ハイレベルになり、センスアンプ３１，
３１０が非選択状態になったとき、データ線対であるビ
ット線５，５０も定常状態に遷移してゆく。この時、動
作信号ＳＥバーに図７のｂに示すパルス状のノイズが発
生した場合、センスアンプバッファである３状態出力回
路３７の出力は次の２通りになる。即ち、この時点にお
けるビット線５の電位Ｂが、センスアンプ３１０がハイ
レベルを出力する電位（トランジスタＱ12が充分オンす
る電位）以下の場合、センスアンプ出力線６０は、図７
のｃの破線に示すように一度ハイレベルの信号を出力
し、インバータ２Ｃの反転電位以下の時には、図７のｄ
の破線部に示すようにＮＯＲ回路２ｅの出力は一度ハイ
レベルの信号を出力し、さらに、図７のｅに示すように
３状態出力回路３７の出力は再度ロウレベルの信号を出
力する。また、このビット線５の電位Ｂが、センスアン
プ３１０がローレベルを出力する電位（トランジスタＱ
12がオフする電位）以上に遷移した場合、図７のｃに示
すセンスアンプ出力線６０はロウレベルの状態を保ち、
よって、図７のｄに示すように、ＮＯＲ回路２ｅの出力
もロウレベルのままであるため、センスアンプバッファ
である３状態出力回路３７の出力はハイインピーダンス
状態を保持し、図７のｅに示すように、ノード９さらに
出力バッファ４はロウレベルを保持する。
【０１１４】図８は、本発明の第４の実施例による半導
体記憶装置を示す回路ブロック図である。図８におい
て、図１の第１実施例による半導体記憶装置における構
成要素と同様の機能を有する構成要素には、同じ番号が
付記されている。即ち、第４の実施例による半導体記憶
装置は、２個のセンスアンプ１，１０と３状態出力回路
１７とラッチ回路３と出力バッファ４とを備えている。
これらの構成要素は、第１実施例における構成要素とそ
れぞれ同じである。
【０１１５】第４の実施例による半導体記憶装置の構成
と第１の実施例による半導体記憶装置の構成との相異を
以下に記述する。第４の実施例による半導体記憶装置に
おいては、２個のＰチャネルトランジスタＱ10，Ｑ11
（以下、第４の実施例において、図８における符号を用
いてトランジスタを表記する）をさらに備えている。こ
のＱ10のソースは、センスアンプ出力線６０に接続され
ている。また、Ｑ11のソースは、センスアンプ出力線６
に接続されている。Ｑ10のドレイン及びＱ11のドレイン
は、電源に接続されている。Ｑ10のゲート及びＱ11のゲ
ートは、センスアンプ１，１０の両方におけるＱ5のゲ
ートに接続されている。このように、センスアンプ出力
線６，６０に接続されているＱ11及びＱ10は、プルアッ
プ用トランジスタであり、Ｑ10，Ｑ11のゲートには、動
作信号ＳＥが入力される。
【０１１６】図９に図８の半導体記憶装置の各要部にお
けるタイミング波形図の一例を示すとともに、その後の
動作信号ＳＥのロウレベル時にパルス状のノイズが動作
信号ＳＥに発生した場合のタイミング波形図を示す。ハ
イレベルからロウレベルへの通常読み出し動作の場合、
まず、メモリセルを選択することで図９のａに示すよう
にビット線５の電位がハイレベルからロウレベルにな
り、図９のｂに示すように動作信号ＳＥがハイレベルに
なると、データ線対であるビット線５，５０の信号をセ
ンスアンプ１，１０で増幅し、図９のｃに示すようにセ
ンスアンプ出力線６にはロウレベルの信号が出力され
る。このとき、図９のｄに示すようにＮＯＲ回路２ｅ出
力はハイレベルに変化する。これによりセンスアンプバ
ッファである３状態出力回路１７の出力はハイインピー
ダンス状態からロウレベルの信号を出力し、図９のｅに
示すようにノード９はハイレベルからロウレベルに変化
する。さらに、図９のｂに示すように、動作信号ＳＥが
一旦ロウレベルになり、センスアンプ１，１０が非選択
状態になったとき、センスアンプ出力線６はトランジス
タＱ11によりハイレベルに遷移する。この時に、動作信
号ＳＥに図９のｂに示すパルス状のノイズが発生した場
合、センスアンプバッファである３状態出力回路１７の
出力は次の２通りになる。即ち、図９のｃに示すセンス
アンプ出力線６の信号電位Ｃが、インバータ２Ｃの反転
電位以下の時には、図９のｄの破線部に示すようにＮＯ
Ｒ回路２ｅの出力は一度ハイレベルの信号を出力し、図
９のｅに示すように、３状態出力回路１７の出力は再度
ロウレベルの信号を出力する。また、図９のｃに示すよ
うにセンスアンプ出力線６の信号電位Ｃが、インバータ
２Ｃの反転電位以上に遷移した時には、図９のｄに示す
ように、ＮＯＲ回路２ｅの出力はロウレベルのままであ
るため、３状態出力回路１７の出力はハイインピーダン
ス状態を保持し、図９のｅに示すように、ノード９さら
に出力バッファ４はロウレベルを保持する。
【０１１７】さらに、図９のａに示すようにデータ線対
であるビット線５，５０の信号が定常状態であるハイレ
ベルに共になっているとき、図９のｂに示すように動作
信号ＳＥにパルス状のノイズが発生した場合、ビット線
５，５０が同一レベルのためセンスアンプ１，１０は同
じデータを出力し、センスアンプバッファである３状態
出力回路１７の出力がハイインピーダンス状態を保持
し、ノード９さらに出力バッファ４はロウレベルを保持
する。
【０１１８】このように、動作信号ＳＥが低レベルであ
る場合には、ビット線５の電位とビット線５０の電位と
が、高レベルと低レベルとの如何なる組み合せのときで
も、センスアンプ１及び１０におけるＱ5は、ＯＦＦと
なっており、また、プルアップ用トランジスタＱ10，Ｑ
11が、導通状態にある。
【０１１９】この時に、ノイズによって、センスアンプ
出力線６の電位とセンスアンプ出力線６０の電位のどち
らか一方、又は両方が高レベルになったときでも、３状
態出力回路１７におけるＮＡＮＤ回路２ｂの一方の入力
及びインバータ２ｆの入力は、低レベルである。この場
合には、ＮＡＮＤ回路２ｂの出力は、高レベルとなり、
ＮＯＲ回路２ｅの出力は低レベルとなる。従って、３状
態出力回路１７におけるＱ6及びＱ9の両方がＯＦＦであ
り、３状態出力回路１７の出力は、ハイインピーダンス
となる。
【０１２０】また、センスアンプ１，１０が動作してい
るあいだに、ノイズによってセンスアンプ出力線６，６
０の両方が高レベルになった場合には、３状態出力回路
１７の出力は、確実にハイインピーダンスとなる。３状
態出力回路１７がハイインピーダンスの場合には、３状
態出力回路１７に貫通電流が流れない。
【０１２１】さらに、センスアンプ１，１０が動作して
いるあいだに、ノイズによって動作信号ＳＥが低レベル
になった場合には、プルアップ用のＱ10，Ｑ11の両方が
ＯＮとなる。Ｑ10，Ｑ11の両方がＯＮしているときは、
センスアンプ出力線６，６０の両方が、高レベルになる
ので、３状態出力回路１７の出力は、確実にハイインピ
ーダンスとなる。
【０１２２】以上により、センスアンプ１，１０が非選
択状態では、センスアンプバッファである３状態出力回
路１７の出力を自動的にハイインピーダンス状態にする
ことができる。このように、第４の実施例は第１実施例
および第２の実施例を合わせることにより、ノイズに対
して安定化を図っている。即ち、第２の実施例の特徴で
ある、前のデータを再度出力するかを自己の出力レベル
により自動的に判定する機能と、本来のデータを読み出
すべき状態ではないとき（データ線対であるビット線に
データが出力されていないとき）に、動作信号ＳＥにノ
イズが発生してこのノイズにより誤って読み出したよう
な場合にも、ノード９にデータは出力せず、ハイインピ
ーダンス状態を保つことにより、より安定な動作が可能
である。
【０１２３】
【発明の効果】以上により本発明の半導体記憶装置によ
れば、ノイズによってセンスアンプの入力および出力や
動作信号に異常が発生した場合にも、出力回路に貫通電
流が流れたり、誤ったデータが出力される恐れが少なく
なる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体記憶装置を
示す回路ブロック図である。
【図２】図１の半導体記憶装置の各要部における第２の
場合のタイミング波形図である。
【図３】パルス状のノイズが動作信号に発生した場合に
おける図１の半導体記憶装置の各要部のタイミング波形
図である。
【図４】本発明の第２の実施例による半導体記憶装置を
示す回路ブロック図である。
【図５】図４の半導体記憶装置の各要部における第２の
場合のタイミング波形図、及び、動作信号ＳＥがロウレ
ベル時にパルス状のノイズが動作信号ＳＥに発生した場
合のタイミング波形図である。
【図６】本発明の第３の実施例による半導体記憶装置を
示す回路ブロック図である。
【図７】図６の半導体記憶装置の各要部における第２の
場合のタイミング波形図、及び、動作信号ＳＥバーがハ
イレベル時にパルス状のノイズが動作信号ＳＥバーに発
生した場合のタイミング波形図である。
【図８】本発明の第４の実施例による半導体記憶装置を
示す回路ブロック図である。
【図９】図８の半導体記憶装置の各要部におけるタイミ
ング波形図、及び、動作信号ＳＥがロウレベル時にパル
ス状のノイズが動作信号ＳＥに発生した場合のタイミン
グ波形図である。
【図１０】従来の半導体記憶装置を示す回路ブロック図
である。
【符号の説明】
１，１０，３１，３１０ センスアンプ ３ ラッチ回路 ４ 出力バッファ ５，５０ ビット線（またはデータ線または共通バス） ６，６０ センスアンプ出力線 １７，２７，３７ ３状態出力回路

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 一対の信号線を介してメモリセルに接続
    されたセンスアンプであって、該センスアンプの活性化
    された状態と非活性化された状態とのうちいずれか一方
    を選択するための信号を受け取り、該一対の信号線間の
    電位差に応じて、一対の出力端子から論理レベルを有す
    る信号を出力するセンスアンプと、 該センスアンプが活性化された状態において、該センス
    アンプの該一対の出力端子から出力された信号の論理レ
    ベルが互いに異なるときには、該一対の出力端子から出
    力された信号の論理レベルに応じた論理レベルを有する
    信号を出力し、該センスアンプが活性化された状態にお
    いて、該センスアンプの該一対の出力端子から出力され
    た信号の論理レベルの両方が高レベルであるとき、及び
    同両方が低レベルであるときには、出力がハイインピー
    ダンスとなり、該センスアンプが非活性化された状態の
    ときにも、出力がハイインピーダンスとなる３状態出力
    手段とを備えた半導体記憶装置。
  2. 【請求項２】 一対の信号線を介してメモリセルに接続
    されたセンスアンプであって、該センスアンプの活性化
    された状態と非活性化された状態とのうちいずれか一方
    を選択するための信号を受け取り、該一対の信号線間の
    電位差に応じて、一対の出力端子から論理レベルを有す
    る信号を出力するセンスアンプと、 該一対の信号線のうちの各信号線と電源との間にそれぞ
    れ接続された負荷手段と、 該センスアンプが活性化された状態において、該センス
    アンプの該一対の出力端子から出力された信号の論理レ
    ベルが互いに異なるときには、該一対の出力端子から出
    力された信号の論理レベルに応じた論理レベルを有する
    信号を出力し、該センスアンプが活性化された状態にお
    いて、該センスアンプの該一対の出力端子から出力され
    た信号の論理レベルの両方が低レベルであるときには、
    出力がハイインピーダンスとなり、該センスアンプが非
    活性化された状態のときにも、出力がハイインピーダン
    スとなる３状態出力手段とを備えた半導体記憶装置。
  3. 【請求項３】 前記センスアンプの一対の出力端子に、
    それぞれ接続されており、該センスアンプの活性化され
    た状態と非活性化された状態とのうちいずれか一方を選
    択するための信号のレベルが、上記非活性化状態を選択
    するレベルにあることに応じて、該センスアンプの該一
    対の出力端子から出力された信号のレベルをプルアップ
    する手段を有する、請求項１に記載の半導体記憶装置。
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