JP2870291B2 - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶回路に関し、
特に読書き両用ならびに読出し専用として用いられる半
導体記憶回路に関する。
特に読書き両用ならびに読出し専用として用いられる半
導体記憶回路に関する。
【０００２】
【従来の技術】従来の半導体記憶回路は、読出し専用の
記憶回路の場合には、情報を記憶する記憶素子と、当該
情報の読出しを行うための機構とを備えて構成され、ま
た、読書き可能の記憶回路の場合には、記憶素子に対す
る情報の書込みならびに読出しを行う機構を備えて構成
されていている。このような半導体記憶回路の動作につ
いて試験を行う場合には、先ず記憶素子に対して情報の
書込みを行い、次に、書込まれた情報を読出して、当該
情報が書込まれた情報と同一の情報であるか否かによ
り、当該記憶回路の良否の判定が行われる。通常は、上
記のような動作試験は、ＬＳＩテスターと呼ばれる専用
の試験機を用いて行われている。
記憶回路の場合には、情報を記憶する記憶素子と、当該
情報の読出しを行うための機構とを備えて構成され、ま
た、読書き可能の記憶回路の場合には、記憶素子に対す
る情報の書込みならびに読出しを行う機構を備えて構成
されていている。このような半導体記憶回路の動作につ
いて試験を行う場合には、先ず記憶素子に対して情報の
書込みを行い、次に、書込まれた情報を読出して、当該
情報が書込まれた情報と同一の情報であるか否かによ
り、当該記憶回路の良否の判定が行われる。通常は、上
記のような動作試験は、ＬＳＩテスターと呼ばれる専用
の試験機を用いて行われている。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
記憶回路においては、前記ＬＳＩテスターによる動作試
験環境は、本来、当該半導体記憶回路を動作させる使用
状態とは異なった環境に置かれる状態となる。このため
に、当該動作試験の自動化を図る都合上、半導体記憶回
路に供給される電源ラインおよび接地ライン等に対して
十分な強化策をとることが困難であり、結果的に、動作
試験時に誤動作を引起し易く、正常に試験を行うことが
できない事態を生じるという欠点がある。
記憶回路においては、前記ＬＳＩテスターによる動作試
験環境は、本来、当該半導体記憶回路を動作させる使用
状態とは異なった環境に置かれる状態となる。このため
に、当該動作試験の自動化を図る都合上、半導体記憶回
路に供給される電源ラインおよび接地ライン等に対して
十分な強化策をとることが困難であり、結果的に、動作
試験時に誤動作を引起し易く、正常に試験を行うことが
できない事態を生じるという欠点がある。
【０００４】
【課題を解決するための手段】第１の発明の半導体記憶
回路は、情報を記憶する記憶素子を備え、当該情報の書
込み／読出し機能を有する半導体記憶回路において、外
部から入力される３レベルの動作試験制御信号を受け
て、前記記憶素子に対する書込み制御信号または読出し
制御信号を出力するとともに、第１および第２の制御信
号を出力する三値入力回路と、外部より入力される複数
の情報と、当該複数の情報に対応して前記記憶素子より
出力される複数の情報とを比較して、両情報の一致・不
一致を判定する複数の比較回路と、前記第１の制御信号
を介して、前記記憶素子より出力される複数の情報を外
部に対し出力するか否かを制御する複数の第１の３ステ
ートバッファと、前記複数の比較回路より出力される比
較結果を入力して、当該比較結果の論理和反転信号を出
力するＮＯＲ回路と、前記ＮＯＲ回路の論理和反転信号
を入力して、前記第２の制御信号を介して当該論理和反
転信号を外部に出力するか否かを制御する第２の３ステ
ートバッファとを備え、前記半導体記憶回路の情報書込
み／読出し動作試験時において、外部から情報を書込む
場合には、外部から入力される第１レベルの動作試験制
御信号を受けて、前記第１および第２の制御信号を介し
て、前記第１および第２の３ステートバッファが共にハ
イインピーダンス状態となり、外部からの情報が前記記
憶素子に書込まれ、次いで、前記情報が前記記憶素子に
書込まれた状態において、外部から入力される第２レベ
ルの動作試験制御信号を受けて、前記第１の制御信号を
介して前記複数の第１の３ステートバッファはハイイン
ピーダンス状態となり、前記第２の制御信号を介して前
記第２の３ステートバッファが信号通過状態となって、
前記比較回路より出力される論理和反転信号が、そのま
ま比較結果を示す情報として外部に出力されるととも
に、前記記憶素子の情報を読出す場合には、外部から入
力される第３レベルの動作試験制御信号を受けて、前記
第１の制御信号を介して前記複数の第１の３ステートバ
ッファは信号通過状態となり、前記第２の制御信号を介
して前記第２の３ステートバッファはハイインピーダン
ス状態となって、前記記憶素子より出力される複数の情
報が、そのまま外部に出力されることを特徴としてい
る。
回路は、情報を記憶する記憶素子を備え、当該情報の書
込み／読出し機能を有する半導体記憶回路において、外
部から入力される３レベルの動作試験制御信号を受け
て、前記記憶素子に対する書込み制御信号または読出し
制御信号を出力するとともに、第１および第２の制御信
号を出力する三値入力回路と、外部より入力される複数
の情報と、当該複数の情報に対応して前記記憶素子より
出力される複数の情報とを比較して、両情報の一致・不
一致を判定する複数の比較回路と、前記第１の制御信号
を介して、前記記憶素子より出力される複数の情報を外
部に対し出力するか否かを制御する複数の第１の３ステ
ートバッファと、前記複数の比較回路より出力される比
較結果を入力して、当該比較結果の論理和反転信号を出
力するＮＯＲ回路と、前記ＮＯＲ回路の論理和反転信号
を入力して、前記第２の制御信号を介して当該論理和反
転信号を外部に出力するか否かを制御する第２の３ステ
ートバッファとを備え、前記半導体記憶回路の情報書込
み／読出し動作試験時において、外部から情報を書込む
場合には、外部から入力される第１レベルの動作試験制
御信号を受けて、前記第１および第２の制御信号を介し
て、前記第１および第２の３ステートバッファが共にハ
イインピーダンス状態となり、外部からの情報が前記記
憶素子に書込まれ、次いで、前記情報が前記記憶素子に
書込まれた状態において、外部から入力される第２レベ
ルの動作試験制御信号を受けて、前記第１の制御信号を
介して前記複数の第１の３ステートバッファはハイイン
ピーダンス状態となり、前記第２の制御信号を介して前
記第２の３ステートバッファが信号通過状態となって、
前記比較回路より出力される論理和反転信号が、そのま
ま比較結果を示す情報として外部に出力されるととも
に、前記記憶素子の情報を読出す場合には、外部から入
力される第３レベルの動作試験制御信号を受けて、前記
第１の制御信号を介して前記複数の第１の３ステートバ
ッファは信号通過状態となり、前記第２の制御信号を介
して前記第２の３ステートバッファはハイインピーダン
ス状態となって、前記記憶素子より出力される複数の情
報が、そのまま外部に出力されることを特徴としてい
る。
【０００５】また、第２の発明の半導体記憶回路は、情
報を記憶する記憶素子を備え、当該情報の読出し機能の
みを有する半導体記憶回路において、外部から入力され
る３レベルの動作試験制御信号を受けて、前記記憶素子
に対する読出し制御信号を出力するとともに、第１およ
び第２の制御信号を出力する三値入力回路と、外部より
入力される複数の情報と、当該複数の情報に対応して前
記記憶素子より出力される複数の情報とを比較して、両
情報の一致・不一致を判定する複数の比較回路と、前記
第１の制御信号を介して、前記記憶素子より出力される
複数の情報を外部に対し出力するか否かを制御する複数
の第１の３ステートバッファと、前記複数の比較回路よ
り出力される比較結果を入力して、当該比較結果の論理
和反転信号を出力するＮＯＲ回路と、前記ＮＯＲ回路の
論理和反転信号を入力して、前記第２の制御信号を介し
て当該論理和反転信号を外部に出力するか否かを制御す
る第２の３ステートバッファとを備え、前記半導体記憶
回路の情報読出し動作試験時において、外部から入力さ
れる第１レベルの動作試験制御信号を受けて、前記第１
の制御信号を介して前記複数の第１の３ステートバッフ
ァはハイインピーダンス状態となり、前記第２の制御信
号を介して前記第２の３ステートバッファが信号通過状
態となって、前記比較回路より出力される論理和反転信
号が、そのまま比較結果を示す情報として外部に出力さ
れるとともに、前記記憶素子の情報を読出す場合には、
外部から入力される第２レベルの動作試験制御信号を受
けて、前記第１の制御信号を介して前記複数の第１の３
ステートバッファは信号通過状態となり、前記第２の制
御信号を介して前記第２の３ステートバッファはハイイ
ンピーダンス状態となって、前記記憶素子より出力され
る複数の情報が、そのまま外部に出力されることを特徴
としている。
報を記憶する記憶素子を備え、当該情報の読出し機能の
みを有する半導体記憶回路において、外部から入力され
る３レベルの動作試験制御信号を受けて、前記記憶素子
に対する読出し制御信号を出力するとともに、第１およ
び第２の制御信号を出力する三値入力回路と、外部より
入力される複数の情報と、当該複数の情報に対応して前
記記憶素子より出力される複数の情報とを比較して、両
情報の一致・不一致を判定する複数の比較回路と、前記
第１の制御信号を介して、前記記憶素子より出力される
複数の情報を外部に対し出力するか否かを制御する複数
の第１の３ステートバッファと、前記複数の比較回路よ
り出力される比較結果を入力して、当該比較結果の論理
和反転信号を出力するＮＯＲ回路と、前記ＮＯＲ回路の
論理和反転信号を入力して、前記第２の制御信号を介し
て当該論理和反転信号を外部に出力するか否かを制御す
る第２の３ステートバッファとを備え、前記半導体記憶
回路の情報読出し動作試験時において、外部から入力さ
れる第１レベルの動作試験制御信号を受けて、前記第１
の制御信号を介して前記複数の第１の３ステートバッフ
ァはハイインピーダンス状態となり、前記第２の制御信
号を介して前記第２の３ステートバッファが信号通過状
態となって、前記比較回路より出力される論理和反転信
号が、そのまま比較結果を示す情報として外部に出力さ
れるとともに、前記記憶素子の情報を読出す場合には、
外部から入力される第２レベルの動作試験制御信号を受
けて、前記第１の制御信号を介して前記複数の第１の３
ステートバッファは信号通過状態となり、前記第２の制
御信号を介して前記第２の３ステートバッファはハイイ
ンピーダンス状態となって、前記記憶素子より出力され
る複数の情報が、そのまま外部に出力されることを特徴
としている。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の第１の実施例を示すブロッ
ク図であり、本発明を、ｎ個の並列データに対応する読
み書き可能の半導体記憶回路に適用した場合の一実施例
である。図１に示されるように、本実施例は、ＮＡＮＤ
回路１と、インバータ２と、書込み信号が入力される３
値入力回路３と、各読出しデータの出力を制御するｎ個
の３ステートバッファ４と、各書込み入力データを反転
して出力するｎ個のインバータ５と、各入出力データの
排他的論理和演算を行うｎ個のＥＸＯＲ回路６と、前記
ｎ個のＥＸＯＲ回路６の出力の論理和反転演算を行うＮ
ＯＲ回路７と、前記ＮＯＲ回路７の出力を制御する３ス
テートバッファ８と、ｎ個の並列データが書込まれる記
憶素子９とを備えて構成される。また、図２に示される
回路は、図１における３値入力回路３の一例である。
ク図であり、本発明を、ｎ個の並列データに対応する読
み書き可能の半導体記憶回路に適用した場合の一実施例
である。図１に示されるように、本実施例は、ＮＡＮＤ
回路１と、インバータ２と、書込み信号が入力される３
値入力回路３と、各読出しデータの出力を制御するｎ個
の３ステートバッファ４と、各書込み入力データを反転
して出力するｎ個のインバータ５と、各入出力データの
排他的論理和演算を行うｎ個のＥＸＯＲ回路６と、前記
ｎ個のＥＸＯＲ回路６の出力の論理和反転演算を行うＮ
ＯＲ回路７と、前記ＮＯＲ回路７の出力を制御する３ス
テートバッファ８と、ｎ個の並列データが書込まれる記
憶素子９とを備えて構成される。また、図２に示される
回路は、図１における３値入力回路３の一例である。
【０００８】以下、本実施例について動作試験を行う場
合における動作について、図１および図２を参照して説
明する。
合における動作について、図１および図２を参照して説
明する。
【０００９】本実施例においては、記憶素子９より読出
される記憶データ内容と、外部より入力される書込みデ
ータ内容との比較は、それぞれｎ個のＥＸＯＲ回路６に
おいて行われ、その比較結果は、ＮＯＲ回路７および３
ステートバッファ８を経由して、ＣＥ端子より外部に出
力される。この場合、上記の比較出力の外部に対する出
力制御は３ステートバッファ８により行われている。こ
の３ステートバッファ８においては、ＷＥピンを介して
外部より入力されるＷＥ信号１０３のレベルがＬＯＷレ
ベル（以下、ＶL と云う）の時には、当該記憶回路内の
ＷＥ信号１０４としてはＨＩＧＨレベル（以下、ＶH と
云う）が出力され、３ステートバッファ８に対する制御
信号１０５、および３ステートバッファ４に対する制御
信号１０６としては、それぞれＶL が出力される。ま
た、逆に、ＷＥピンを介して外部より入力されるＷＥ信
号１０３のレベルがＨＩＧＨレベル、即ちＶH の時に
は、ＷＥ信号１０４としてはＶL が出力され、３ステー
トバッファ８に対する制御信号１０５としてはＶ L 、３
ステートバッファ４に対する制御信号１０６としてはＶ
H が出力される。そして、ＷＥピンに入力されるＷＥ信
号１０３のレベルが、通常のＨＩＧＨレベル即ち、ＶH
よりも更に高い電圧レベル（以下、ＶHHと云う）の時に
は、ＷＥ信号１０４としてはＶ L が出力され、３ステー
トバッファ８に対する制御信号１０５としてはＶ H 、３
ステートバッファ４に対する制御信号１０６としてはＶ
L が出力される。このような構成の３値入力回路３を実
現する方法としては種々の回路が考えられるが、その一
例が、図２に示されるように、ＰＭＯＳトランジスタ１
０および１２と、ＮＭＯＳトランジスタ１１および１３
と、インバータ１４と、ＮＯＲ回路１５および１６とに
より構成されており、ＮＭＯＳトランジスタ１１のしき
い値電圧は、上述の電圧レベルＶH よりも高いレベルに
設定されている。
される記憶データ内容と、外部より入力される書込みデ
ータ内容との比較は、それぞれｎ個のＥＸＯＲ回路６に
おいて行われ、その比較結果は、ＮＯＲ回路７および３
ステートバッファ８を経由して、ＣＥ端子より外部に出
力される。この場合、上記の比較出力の外部に対する出
力制御は３ステートバッファ８により行われている。こ
の３ステートバッファ８においては、ＷＥピンを介して
外部より入力されるＷＥ信号１０３のレベルがＬＯＷレ
ベル（以下、ＶL と云う）の時には、当該記憶回路内の
ＷＥ信号１０４としてはＨＩＧＨレベル（以下、ＶH と
云う）が出力され、３ステートバッファ８に対する制御
信号１０５、および３ステートバッファ４に対する制御
信号１０６としては、それぞれＶL が出力される。ま
た、逆に、ＷＥピンを介して外部より入力されるＷＥ信
号１０３のレベルがＨＩＧＨレベル、即ちＶH の時に
は、ＷＥ信号１０４としてはＶL が出力され、３ステー
トバッファ８に対する制御信号１０５としてはＶ L 、３
ステートバッファ４に対する制御信号１０６としてはＶ
H が出力される。そして、ＷＥピンに入力されるＷＥ信
号１０３のレベルが、通常のＨＩＧＨレベル即ち、ＶH
よりも更に高い電圧レベル（以下、ＶHHと云う）の時に
は、ＷＥ信号１０４としてはＶ L が出力され、３ステー
トバッファ８に対する制御信号１０５としてはＶ H 、３
ステートバッファ４に対する制御信号１０６としてはＶ
L が出力される。このような構成の３値入力回路３を実
現する方法としては種々の回路が考えられるが、その一
例が、図２に示されるように、ＰＭＯＳトランジスタ１
０および１２と、ＮＭＯＳトランジスタ１１および１３
と、インバータ１４と、ＮＯＲ回路１５および１６とに
より構成されており、ＮＭＯＳトランジスタ１１のしき
い値電圧は、上述の電圧レベルＶH よりも高いレベルに
設定されている。
【００１０】この半導体記憶回路の動作を試験する場合
には、先ず、Ｄ1 、Ｄ2 、………、Ｄn の各ピンより
は、それぞれ書込みデータが入力され、またＷＥピンに
は電圧レベルＶL が印加される。これにより、三値入力
回路３より出力されるＷＥ信号１０４はＶH レベルの信
号として記憶素子９に入力され、前記書込みデータは、
それぞれインバータ５により反転出力されて記憶素子９
に入力され、当該書込みデータの書込みが行われる。な
お、この時点においては、３ステートバッファ４および
８は、共にハイインピーダンスの状態となっている。
には、先ず、Ｄ1 、Ｄ2 、………、Ｄn の各ピンより
は、それぞれ書込みデータが入力され、またＷＥピンに
は電圧レベルＶL が印加される。これにより、三値入力
回路３より出力されるＷＥ信号１０４はＶH レベルの信
号として記憶素子９に入力され、前記書込みデータは、
それぞれインバータ５により反転出力されて記憶素子９
に入力され、当該書込みデータの書込みが行われる。な
お、この時点においては、３ステートバッファ４および
８は、共にハイインピーダンスの状態となっている。
【００１１】次に、Ｄ1 、Ｄ2 、………、Ｄn の各ピン
より入力されたデータが、それぞれ記憶素子９に書込ま
れているままの状態において、ＷＥピンに電圧ＶHHが印
加される。これにより、三値入力回路３より出力される
ＷＥ信号１０４として、ＶLの電圧が出力されて記憶素
子９に入力され、記憶素子９に書込まれているデータの
読出し状態となり、読出されたデータは、それぞれ対応
する３ステートバッファ４およびＥＸＯＲ回路６に入力
される。ＥＸＯＲ回路６においては、これらの読出され
たデータは、それぞれＤ1 、Ｄ2 、………、Ｄn の各ピ
ンにおけるデータと比較され、それぞれの比較結果は、
ＮＯＲ回路７に入力されて論理和がとられ反転出力され
て３ステートバッファ８に入力される。その際、３ステ
ートバッファ８に対しては、三値入力回路３よりＶH レ
ベルの制御信号１０５が入力されており、ＮＯＲ回路７
の論理和反転出力は、そのままＣＥピンを介して外部に
出力される。なお、この時点においては、三値入力回路
３より出力される制御信号１０６はＶL レベルであるた
めに、ｎ個の３ステートバッファ４はハイインピーダン
スの状態のままである。
より入力されたデータが、それぞれ記憶素子９に書込ま
れているままの状態において、ＷＥピンに電圧ＶHHが印
加される。これにより、三値入力回路３より出力される
ＷＥ信号１０４として、ＶLの電圧が出力されて記憶素
子９に入力され、記憶素子９に書込まれているデータの
読出し状態となり、読出されたデータは、それぞれ対応
する３ステートバッファ４およびＥＸＯＲ回路６に入力
される。ＥＸＯＲ回路６においては、これらの読出され
たデータは、それぞれＤ1 、Ｄ2 、………、Ｄn の各ピ
ンにおけるデータと比較され、それぞれの比較結果は、
ＮＯＲ回路７に入力されて論理和がとられ反転出力され
て３ステートバッファ８に入力される。その際、３ステ
ートバッファ８に対しては、三値入力回路３よりＶH レ
ベルの制御信号１０５が入力されており、ＮＯＲ回路７
の論理和反転出力は、そのままＣＥピンを介して外部に
出力される。なお、この時点においては、三値入力回路
３より出力される制御信号１０６はＶL レベルであるた
めに、ｎ個の３ステートバッファ４はハイインピーダン
スの状態のままである。
【００１２】また、この半導体記憶回路に対して、通常
の読出し動作を行わせるためには、ＷＥピンに電圧ＶH
を印加すればよく、これにより、ＷＥ信号１０４は
ＶL 、制御信号１０５はＶL 、そして制御信号１０６は
ＶH となるため、記憶素子９から読出されたデータは、
３ステートバッファ４を介して、それぞれＤ1 、Ｄ2 、
………、Ｄn ピンより出力される。
の読出し動作を行わせるためには、ＷＥピンに電圧ＶH
を印加すればよく、これにより、ＷＥ信号１０４は
ＶL 、制御信号１０５はＶL 、そして制御信号１０６は
ＶH となるため、記憶素子９から読出されたデータは、
３ステートバッファ４を介して、それぞれＤ1 、Ｄ2 、
………、Ｄn ピンより出力される。
【００１３】次に、本発明の第２の実施例について説明
する。
する。
【００１４】図３は本発明の第２の実施例を示すブロッ
ク図であり、本発明を、ｎ個の並列データを読出して出
力する読出し専用の半導体記憶回路に適用した場合の一
実施例である。図３に示されるように、本実施例は、Ｎ
ＡＮＤ回路１７と、インバータ１８と、書込み信号が入
力される三値入力回路１９と、各読出しデータの出力を
制御するｎ個の３ステートバッファ２０と、それぞれＤ
1 、Ｄ2 、……………、Ｄn の各ピンにおけるデータを
反転して出力するｎ個のインバータ２１と、それぞれ記
憶素子２５より読出されるデータとインバータ２１より
出力されるデータとを比較するｎ個のＥＸＯＲ回路２２
と、前記ｎ個のＥＸＯＲ回路２２の出力の論理和反転演
算を行うＮＯＲ回路２３と、前記ＮＯＲ回路２３の出力
を制御する３ステートバッファ２４と、ｎ個の並列デー
タが書込まれている記憶素子２５とを備えて構成され
る。また、図４に示される回路は、図３における３値入
力回路１９の一例を示す図である。
ク図であり、本発明を、ｎ個の並列データを読出して出
力する読出し専用の半導体記憶回路に適用した場合の一
実施例である。図３に示されるように、本実施例は、Ｎ
ＡＮＤ回路１７と、インバータ１８と、書込み信号が入
力される三値入力回路１９と、各読出しデータの出力を
制御するｎ個の３ステートバッファ２０と、それぞれＤ
1 、Ｄ2 、……………、Ｄn の各ピンにおけるデータを
反転して出力するｎ個のインバータ２１と、それぞれ記
憶素子２５より読出されるデータとインバータ２１より
出力されるデータとを比較するｎ個のＥＸＯＲ回路２２
と、前記ｎ個のＥＸＯＲ回路２２の出力の論理和反転演
算を行うＮＯＲ回路２３と、前記ＮＯＲ回路２３の出力
を制御する３ステートバッファ２４と、ｎ個の並列デー
タが書込まれている記憶素子２５とを備えて構成され
る。また、図４に示される回路は、図３における３値入
力回路１９の一例を示す図である。
【００１５】以下、本実施例について動作試験を行う場
合の動作について、図３および図４を参照して説明す
る。
合の動作について、図３および図４を参照して説明す
る。
【００１６】図３における三値入力回路１９は、図４に
示されるように、ＰＭＯＳトランジスタ２６および２８
と、ＮＭＯＳトランジスタ２７および２９と、ＮＡＮＤ
回路３０と、ＮＯＲ回路３１と、インバータ３２とを備
えて構成されている。図４を参照して理解されるよう
に、ＯＥピンにＶL レベルのＯＥ信号１１１が入力され
る時には、制御信号１１２としてはＶL レベルがＮＯＲ
回路３１から出力され、制御信号１１３としてはＶH レ
ベルがインバータ３２から出力されて、それぞれ３ステ
ートバッファ２４および２０に入力される。また、ＯＥ
ピンにＶH レベルのＯＥ信号１１１が入力される時に
は、制御信号１１２および１１３は、共にＶL レベルが
出力され、更に、ＯＥピンにＶHHレベルのＯＥ信号１１
１が入力される時には、ＮＯＲ回路３１から出力される
制御信号１１２はＶH レベルとなり、インバータ３２か
ら出力される制御信号１１３はＶL レベルとなる。
示されるように、ＰＭＯＳトランジスタ２６および２８
と、ＮＭＯＳトランジスタ２７および２９と、ＮＡＮＤ
回路３０と、ＮＯＲ回路３１と、インバータ３２とを備
えて構成されている。図４を参照して理解されるよう
に、ＯＥピンにＶL レベルのＯＥ信号１１１が入力され
る時には、制御信号１１２としてはＶL レベルがＮＯＲ
回路３１から出力され、制御信号１１３としてはＶH レ
ベルがインバータ３２から出力されて、それぞれ３ステ
ートバッファ２４および２０に入力される。また、ＯＥ
ピンにＶH レベルのＯＥ信号１１１が入力される時に
は、制御信号１１２および１１３は、共にＶL レベルが
出力され、更に、ＯＥピンにＶHHレベルのＯＥ信号１１
１が入力される時には、ＮＯＲ回路３１から出力される
制御信号１１２はＶH レベルとなり、インバータ３２か
ら出力される制御信号１１３はＶL レベルとなる。
【００１７】このような読出し専用の半導体記憶回路の
動作試験を行う場合においては、先ずＤ1 、Ｄ2 、……
…、Ｄn の各ピンより、読出しの対象となる、記憶素子
２５に記憶されているデータ（期待値）が入力され、Ｏ
ＥピンよりはＶHHレベルの電圧が印加される。これによ
り、制御信号１１２はＶH レベルとなり、制御信号１１
３はＶL レベルとなって、３ステートバッファ２０はハ
イインピーダンス状態となる。従って、前述の第１の実
施例の場合と同様に、それぞれのＥＸＯＲ回路２２にお
いて、記憶素子２５より読出されたデータと、Ｄ1 、Ｄ
2 、…………、Ｄn の各ピンより入力されたデータとが
比較され、その出力は、それぞれ多入力のＮＯＲ回路２
３に入力されて論理和反転演算され、その出力は、その
ままＶHレベルの制御信号１１２により制御される３ス
テートバッファ２４を経由し、ＣＥピンを介して比較結
果１０９として外部に出力される。この比較結果１０９
を参照することにより、当該半導体記憶回路の良否が判
定される。
動作試験を行う場合においては、先ずＤ1 、Ｄ2 、……
…、Ｄn の各ピンより、読出しの対象となる、記憶素子
２５に記憶されているデータ（期待値）が入力され、Ｏ
ＥピンよりはＶHHレベルの電圧が印加される。これによ
り、制御信号１１２はＶH レベルとなり、制御信号１１
３はＶL レベルとなって、３ステートバッファ２０はハ
イインピーダンス状態となる。従って、前述の第１の実
施例の場合と同様に、それぞれのＥＸＯＲ回路２２にお
いて、記憶素子２５より読出されたデータと、Ｄ1 、Ｄ
2 、…………、Ｄn の各ピンより入力されたデータとが
比較され、その出力は、それぞれ多入力のＮＯＲ回路２
３に入力されて論理和反転演算され、その出力は、その
ままＶHレベルの制御信号１１２により制御される３ス
テートバッファ２４を経由し、ＣＥピンを介して比較結
果１０９として外部に出力される。この比較結果１０９
を参照することにより、当該半導体記憶回路の良否が判
定される。
【００１８】
【発明の効果】以上説明したように、本発明は、半導体
記憶回路に適用されて、当該半導体記憶回路の動作試験
時に、出力バッファを動作させることなしに試験を行う
ことが可能となり、これにより動作試験時における誤動
作を防止し、安定した動作試験を行うことができるとい
う効果がある。
記憶回路に適用されて、当該半導体記憶回路の動作試験
時に、出力バッファを動作させることなしに試験を行う
ことが可能となり、これにより動作試験時における誤動
作を防止し、安定した動作試験を行うことができるとい
う効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例における三値入力回路を示すブロ
ック図である。
ック図である。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】第２の実施例における三値入力回路を示すブロ
ック図である。
ック図である。
１、１７、３０ ＮＡＮＤ回路 ２、５、１４、１８、２１、３２ インバータ ３、１９ 三値入力回路 ４、８、２０、２４ ３ステートバッファ ６、２２ ＥＸＯＲ回路 ７、１５、１６、２３、３１ ＮＯＲ回路 ９、２５ 記憶素子 １０、１２、２６、２８ ＰＭＯＳトランジスタ １１、１３、２７、２９ ＮＭＯＳトランジスタ
Claims (2)
- 【請求項１】 情報を記憶する記憶素子を備え、当該情
報の書込み／読出し機能を有する半導体記憶回路におい
て、 外部から入力される３レベルの動作試験制御信号を受け
て、前記記憶素子に対する書込み制御信号または読出し
制御信号を出力するとともに、第１および第２の制御信
号を出力する三値入力回路と、 外部より入力される複数の情報と、当該複数の情報に対
応して前記記憶素子より出力される複数の情報とを比較
して、両情報の一致・不一致を判定する複数の比較回路
と、 前記第１の制御信号を介して、前記記憶素子より出力さ
れる複数の情報を外部に対し出力するか否かを制御する
複数の第１の３ステートバッファと、 前記複数の比較回路より出力される比較結果を入力し
て、当該比較結果の論理和反転信号を出力するＮＯＲ回
路と、 前記ＮＯＲ回路の論理和反転信号を入力して、前記第２
の制御信号を介して当該論理和反転信号を外部に出力す
るか否かを制御する第２の３ステートバッファと、 を備え、 前記半導体記憶回路の情報書込み／読出し動作試験時に
おいて、外部から情報を書込む場合には、外部から入力
される第１レベルの動作試験制御信号を受けて、前記第
１および第２の制御信号を介して、前記第１および第２
の３ステートバッファが共にハイインピーダンス状態と
なり、外部からの情報が前記記憶素子に書込まれ、次い
で、前記情報が前記記憶素子に書込まれた状態におい
て、外部から入力される第２レベルの動作試験制御信号
を受けて、前記第１の制御信号を介して前記複数の第１
の３ステートバッファはハイインピーダンス状態とな
り、前記第２の制御信号を介して前記第２の３ステート
バッファが信号通過状態となって、前記比較回路より出
力される論理和反転信号が、そのまま比較結果を示す情
報として外部に出力されるとともに、前記記憶素子の情
報を読出す場合には、外部から入力される第３レベルの
動作試験制御信号を受けて、前記第１の制御信号を介し
て前記複数の第１の３ステートバッファは信号通過状態
となり、前記第２の制御信号を介して前記第２の３ステ
ートバッファはハイインピーダンス状態となって、前記
記憶素子より出力される複数の情報が、そのまま外部に
出力されることを特徴とする半導体記憶回路。 - 【請求項２】 情報を記憶する記憶素子を備え、当該情
報の読出し機能のみを有する半導体記憶回路において、 外部から入力される３レベルの動作試験制御信号を受け
て、前記記憶素子に対する読出し制御信号を出力すると
ともに、第１および第２の制御信号を出力する三値入力
回路と、 外部より入力される複数の情報と、当該複数の情報に対
応して前記記憶素子より出力される複数の情報とを比較
して、両情報の一致・不一致を判定する複数の比較回路
と、 前記第１の制御信号を介して、前記記憶素子より出力さ
れる複数の情報を外部に対し出力するか否かを制御する
複数の第１の３ステートバッファと、 前記複数の比較回路より出力される比較結果を入力し
て、当該比較結果の論理和反転信号を出力するＮＯＲ回
路と、 前記ＮＯＲ回路の論理和反転信号を入力して、前記第２
の制御信号を介して当該論理和反転信号を外部に出力す
るか否かを制御する第２の３ステートバッファと、 を備え、 前記半導体記憶回路の情報読出し動作試験時において、
外部から入力される第１レベルの動作試験制御信号を受
けて、前記第１の制御信号を介して前記複数の第１の３
ステートバッファはハイインピーダンス状態となり、前
記第２の制御信号を介して前記第２の３ステートバッフ
ァが信号通過状態となって、前記比較回路より出力され
る論理和反転信号が、そのまま比較結果を示す情報とし
て外部に出力されるとともに、前記記憶素子の情報を読
出す場合には、外部から入力される第２レベルの動作試
験制御信号を受けて、前記第１の制御信号を介して前記
複数の第１の３ステートバッファは信号通過状態とな
り、前記第２の制御信号を介して前記第２の３ステート
バッファはハイインピーダンス状態となって、前記記憶
素子より出力される複数の情報が、そのまま外部に出力
されることを特徴とする半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4075029A JP2870291B2 (ja) | 1992-03-31 | 1992-03-31 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4075029A JP2870291B2 (ja) | 1992-03-31 | 1992-03-31 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05282897A JPH05282897A (ja) | 1993-10-29 |
| JP2870291B2 true JP2870291B2 (ja) | 1999-03-17 |
Family
ID=13564351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4075029A Expired - Fee Related JP2870291B2 (ja) | 1992-03-31 | 1992-03-31 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870291B2 (ja) |
-
1992
- 1992-03-31 JP JP4075029A patent/JP2870291B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05282897A (ja) | 1993-10-29 |
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