JPH0682326B2 - スキャンレジスタおよびそれを用いたテスト回路 - Google Patents

スキャンレジスタおよびそれを用いたテスト回路

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JPH0682326B2
JPH0682326B2 JP1255924A JP25592489A JPH0682326B2 JP H0682326 B2 JPH0682326 B2 JP H0682326B2 JP 1255924 A JP1255924 A JP 1255924A JP 25592489 A JP25592489 A JP 25592489A JP H0682326 B2 JPH0682326 B2 JP H0682326B2
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/32—Serial access; Scan testing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541—Scan latches or cell details
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、スキャンレジスタおよびそれを用いたテス
ト回路に関し、さらに特定的には、半導体集積回路装置
のテストを容易にするためのスキャンレジスタおよびそ
れを用いたテスト回路に関する。
［従来の技術］ 従来、複数のスキャンレジスタを接続してスキャンパス
を構成し、このスキャンパスによって半導体集積回路装
置をテストすることが行なわれている。第８図は、その
ような従来のテスト回路の構成を示すブロック図であ
る。図において、スキャンパス１が第１の半導体装置
（図示ではRAM）２と第２の半導体装置（図示では論理
回路）３との間に設けられている。このスキャンパス１
は、第９図に示すように、複数のスキャンレジスタSR1
〜SRnによって構成されている。各スキャンレジスタSR1
〜SRnは、RAM2からの並列出力データを入力データPIと
して受ける。各スキャンレジスタSR1〜SRnからの出力デ
ータPOは、論理回路３に与えられる。また、各スキャン
レジスタSR1〜SRnは、直列に接続されており、隣接する
前段のスキャンレジスタの出力データSOが入力データSI
として与えられる構成になっている。
次に、第８図および第９図に示すスキャンパス１の動作
を簡単に説明しておく。
まず、通常モードにおいては、各スキャンレジスタSR1
〜SRnは、スルー状態となっており、RAM2から与えられ
た並列出力データをそのまま論理回路３に与える。すな
わち、各スキャンレジスタSR1〜SRnは、入力データPIを
そのまま出力データPOとして論理回路３に与える。した
がって、論理回路３はRAM2から読出されたデータに応答
して動作することになる。
次に、RAM2をテストする第１のテストモードにおいて
は、RAM2のすべてのアドレスに論理“1"または“0"のテ
ストデータを書込んで読出すというテストを行なう。し
たがって、予めRAM2のすべてのアドレスに論理“1"また
は“0"が書込まれる。この状態で、スキャンパス１の初
段のスキャンレジスタSR1には、期待値データがシリア
ルに入力される。この期待値データは、RAM2に書込まれ
るテストデータと同一の論理のデータである。期待値デ
ータが１ビット入力されるごとにスキャンレジスタはシ
フト動作を行ない、最終的にすべてのスキャンレジスタ
SR1〜SRnに期待値データが設定される。各スキャンレジ
スタSR1〜SRnは、設定された期待値データとRAM2から読
出された並列出力データとを比較し、その論理の一致，
不一致を判定する。判定の結果、RAM2からの並列出力デ
ータの或るビットに誤りが生じている場合は、そのビッ
トに対応するスキャンレジスタに設定されている期待値
データの論理が反転される。その後、各スキャンレジス
タSR1〜SRnに設定されているデータが、シリアルシフト
動作によって順次シフトされ、最終段のスキャンレジス
タSRnからテスト結果として出力される。したがって、
このテスト結果をテスト結果判定回路（図示せず）で分
析すれば、RAM2が正常か否かを容易に判定することがで
きる。
次に、論理回路３をテストする第２のテストモードにお
いては、スキャンパス１の初段のスキャンレジスタSR1
にテストデータがシリアルに入力される。期待値データ
の場合と同様に、テストデータが１ビット入力されるご
とに各スキャンレジスタがシフト動作を行ない、最終的
にすべてのスキャンレジスタにテストデータが設定され
る。各スキャンレジスタSR1〜SRnに設定されたテストデ
ータは、出力データPOとして論理回路３に与えられる。
したがって、このテストデータに応じた所望の動作が論
理回路３において行なわれるかどうかをチェックするこ
とにより、論理回路３が正常か否かをテストすることが
できる。
第10図は、第９図に示すスキャンレジスタの従来の構成
を示す回路図である。図において、第１の入力端子４は
第９図に示す入力データSIを受ける端子であり、第１の
出力端子５は第９図に示す出力データSOを導出する端子
であり、第２の入力端子６は第９図に示す入力データPI
を受ける端子であり、第２の出力端子７は第９図に示す
出力データPOを導出する端子である。以下、第１の入力
端子４をシリアル入力端子と、第１の出力端子５をシリ
アル出力端子と、第２の入力端子６をパラレル入力端子
と、第２の出力端子７をパラレル出力端子とそれぞれ称
することにする。
シリアル入力端子４とシリアル出力端子５との間には、
シフトレジスタ８が介挿されている。このシフトレジス
タ８は、MOSトランジスタ（以下、単にトランジスタと
称す）83と、ラッチ回路81とトランジスタ84とラッチ回
路82とが直列に接続されて構成されている。トランジス
タ83および84のゲートには、それぞれ、シフトクロック
信号φ１およびφ２が与えられる。ラッチ回路81は、レ
シオ型のラッチ回路であり、逆向きに並列接続された２
個のインバータ回路81aおよび81bによって構成されてい
る。同様に、ラッチ回路82もレシオ型のラッチ回路であ
り、逆向きに並列接続された２個のインバータ回路82a
および82bによって構成されている。インバータ回路81a
はインバータ回路81bよりも駆動能力の大きなものが用
いられている。インバータ回路82aはインバータ回路82b
よりも駆動能力の大きなものが用いられている。シフト
レジスタ８の出力すなわちインバータ回路82aの出力
は、シリアル出力端子５に与えられるとともに、パラレ
ル出力端子７にも与えられる。判定回路９は、イクスク
ルーシブNORゲート91およびNORゲート92を含む。イクス
クルーシブNORゲート91の一方入力端にはインバータ回
路82aの出力が与えられ、その他方入力端にはパラレル
入力端子６から入力データPIが与えられる。NORゲート9
2の一方入力端にはネガティブクロック信号CMPが与えら
れ、その他方入力端にはイクスクルーシブNORゲート91
の出力が与えられる。NORゲート92の出力はトランジス
タ10のゲートに与えられる。このトランジスタ10はパラ
レル入力端子６とインバータ回路81aの入力端との間に
介挿されている。また、パラレル入力端子６とインバー
タ回路81aの入力端の間には、トランジスタ10と並列に
トランジスタ11が接続されている。
次に、第10図に示すスキャンレジスタの動作を説明す
る。
まず、通常モードにおいては、トランジスタ11および84
が定常にオン状態とされる。そのため、パラレル入力端
子６からの入力データPIは、トランジスタ11,ラッチ回
路81,トランジスタ84およびラッチ回路82を介してパラ
レル出力端子７から出力される。このとき、パラレル入
力端子６からの入力データPIは、インバータ回路81aに
よってその論理が反転された後、再びインバータ回路82
aによってその論理が反転されるため、パラレル出力端
子７の出力データPOはパラレル入力端子６からの入力デ
ータPIと同一の論理である。
次に、RAM2（第８図参照）をテストする第１のテストモ
ードにおいては、まずシリアル入力端子４から期待値デ
ータが入力される。このとき、トランジスタ83および84
のゲートには、それぞれ、互いにオーバラップしない２
相のシフトクロック信号φ１およびφ２が与えられる。
したがって、シフトレジスタ８は入力された期待値デー
タのシフト動作を行なう。このシフト動作が完了する
と、ラッチ回路82の出力端すなわちインバータ回路82a
の出力端には入力された期待値データと同じ論理のデー
タが設定されることになる。次に、RAM2からデータが読
出され、パラレル入力端子６に与えられる。イクスクル
ーシブNORゲート91は、インバータ回路82aの出力データ
とパラレル入力端子６からの入力データPIとを比較し、
両データの論理が一致する場合はその出力の論理が“1"
となる。そのため、NORゲート92はその一方入力端に与
えられるネガティブクロック信号CMPが活性状態（Ｌレ
ベル）となってもその出力はＬレベル（論理“0"）のま
まである。したがって、トランジスタ10はオフ状態を保
ち、パラレル入力端子６からの入力データPIはシフトレ
ジスタ８に与えられない。一方、インバータ回路82aの
出力データとパラレル入力端子６からの入力データPIと
の論理が不一致の場合は、イクスクルーシブNORゲート9
1の出力が論理“0"となる。そのため、NORゲート92に与
えられるネガティブクロック信号CMPが活性状態（Ｌレ
ベル）となると、その出力がＨレベル（論理“1"）とな
る。その結果、トランジスタ10がオンし、パラレル入力
端子６からの入力データPIがラッチ回路81に与えられ
る。そのため、パラレル入力端子６からの入力データPI
がラッチ回路81に取込まれる。これにより、インバータ
回路81aの入力端には、期待値データと反対の論理値の
データが設定される。つまり、ネガティブクロック信号
CMPが活性状態となっているときに、１度でも期待値デ
ータと異なるデータがパラレル入力端子６に加えられる
と、インバータ回路81aおよび81bで構成されるラッチ回
路81の保持するデータが反転する。続いて、シフトレジ
スタ８がシフト動作を行なう。これによって、各スキャ
ンレジスタのシフトレジスタ８に保持されたデータが順
次最終段のシフトレジスタSRnから出力される。
次に、論理回路３（第８図参照）のテストを行なう第２
のテストモードの動作を説明する。まず、シリアル入力
端子４からテストデータが入力される。このとき、シフ
トレジスタ８はシフト動作を行ない、入力されたデータ
を順次シフトする。このシフト動作が完了すると、ラッ
チ回路81および82にはテストデータが設定される。この
とき、インバータ回路82aの出力データはテストデータ
と同一の論理である。このインバータ回路82aの出力デ
ータは、パラレル出力端子７を介して論理回路３に与え
られる。
以上のごとく、従来のスキャンレジスタを用いれば、ア
ドレスごとにシリアルシフト動作によってRAM2からデー
タを読出す必要がないので、RAM2を効率良くテストする
ことができる。また、スキャンパス１のシリアルシフト
動作によって、パラレル出力端子７に対して任意のデー
タを与えることができ、RAM2の出力側に接続される論理
回路３を容易にテストすることができる。
［発明が解決しようとする課題］ しかしながら、第10図に示す従来のスキャンレジスタ
は、パラレル入力端子６からパラレル出力端子７までの
間に２個のインバータ回路81aおよび82aが存在する。そ
のため、通常モードにおけるRAM2から論理回路３への信
号伝搬遅延時間が大きく、半導体集積回路装置の性能が
劣化するという問題点があった。
この発明の目的は、通常モードにおける信号伝搬遅延時
間が極めて小さいスキャンレジスタおよびそれを用いた
テスト回路を提供することである。
［課題を解決するための手段］ この発明にかかるスキャンレジスタは、第１の入力端子
と、第１の出力端子と、第２の入力端子と、レジスタ手
段と、セレクタ手段と、判定手段と、反転手段とを備え
ている。レジスタ手段は、第１の入力端子と第１の出力
端子との間に介挿され、第１の入力端子から入力される
データを保持する。セレクタ手段は、レジスタ手段の保
持データと第２の入力端子からの入力データとのいずれ
か一方を選択して第２の出力端子に導出する。判定手段
は、レジスタ手段の保持データとセレクタ手段を介して
与えられる第２の入力端子からの入力データとを比較
し、その論理の一致，不一致を判定する。反転手段は、
判定手段の判定出力に応答して動作し、レジスタ手段に
保持されているデータの論理を反転させる。
この発明にかかる他のスキャンレジスタは、第１の入力
端子と、第１の出力端子と、複数の第２の入力端子と、
第２の出力端子と、レジスタ手段と、セレクタ手段と、
判定手段と、反転手段とを備えている。レジスタ手段
は、第１の入力端子と第１の出力端子との間に介挿さ
れ、第１の入力端子から入力されるデータを保持する。
セレクタ手段は、レジスタ手段の保持データと複数の第
２の入力端子からの複数の入力データの中から１つのデ
ータを選択して第２の出力端子に導出する。判定手段
は、レジスタ手段の保持データとセレクタ手段を介して
与えられる第２の入力端子からの入力データとを比較
し、その論理の一致，不一致を判定する。反転手段は、
判定手段の判定出力に応答して動作し、レジスタ手段に
保持されているデータの論理を反転させる。
この発明にかかるテスト回路、第１の半導体装置の並列
出力端のそれぞれと第２の半導体装置の並列入力端のそ
れぞれとの間に個別的に介挿された複数のスキャンレジ
スタを備えている。各スキャンレジスタは、レジスタ手
段と、セレクタ手段と、判定手段と、反転手段とを備え
ている。レジスタ手段は、第１の半導体装置のテストの
ための期待値データまたは第２の半導体装置に与えるべ
きテストデータを保持する。セレクタ手段は、レジスタ
手段の保持データと第１の半導体装置の対応する出力デ
ータとのいずれか一方を選択して第２の半導体装置へ出
力する。判定手段は、レジスタ手段の保持データとセレ
クタ手段を介して与えられる第１の半導体装置の出力デ
ータとを比較し、その論理の一致，不一致を判定する。
反転手段は、判定手段の判定出力に応答して動作し、レ
ジスタ手段に保持されているデータの論理を反転させ
る。各レジスタ手段は、それぞれ隣接するスキャンレジ
スタに設けられているレジスタ手段と直列に接続されて
いる。
［作用］ この発明においては、第１の半導体装置から第２の入力
端子に与えられるデータがセレクタ手段によってバイパ
スされ、シフトレジスタを通らない経路で第２の出力端
子を介して第２の半導体装置に伝えられる。その結果、
通常モードにおける信号伝搬時間が極めて短いものとな
る。
［実施例］ 第１図は、この発明の一実施例によるスキャンレジスタ
の構成を示す回路図である。なお、この第１図に示すス
キャンレジスタは、第８図に示すように、第１の半導体
装置（たとえばRAM）２と第２の半導体装置（たとえば
論理回路）３との間に複数直列接続されてスキャンパス
を構成することを予め述べておく。以下に述べる他の実
施例も同様である。図において、この実施例は以下の点
を除いて第10図に示す従来のスキャンレジスタと同様の
構成であり、相当する部分には同一の参照番号を付し、
その説明を省略する。この実施例においては、パラレル
入力端子６から入力されるデータPIは、セレクタ回路12
を介して直接パラレル出力端子７に与えられる。すなわ
ち、セレクタ回路12は、パラレル入力端子６からの入力
データPIとインバータ回路82aの出力データとのいずれ
か一方を選択してパラレル出力端子７に与える。また、
セレクタ回路12の出力は、インバータ回路13を介してイ
クスクルーシブNORゲート91の他方入力端に与えられ
る。また、インバータ回路13の出力はトランジスタ10を
介してインバータ回路81aの入力端に与えられる。
第２図は、第１図に示すセレクタ回路12の構成の一例を
示す回路図である。図示のごとく、セレクタ回路12は、
互いに相補的に動作する２組のトランジスタスイッチを
含む。第１の組のトランジスタスイッチは、Ｎチャネル
型トランジスタ121とＰチャネル型トランジスタ122とが
並列に接続されて構成されている。第２の組のトランジ
スタスイッチは、Ｎチャネル型トランジスタ123とＰチ
ャネル型トランジスタ124とが並列に接続されて構成さ
れている。Ｎチャネル型トランジスタ121およびＰチャ
ネル型トランジスタ124のゲートには、切換制御信号が
そのまま与えられる。Ｐチャネル型トランジスタ122お
よびＮチャネル型トランジスタ123のゲートには、切換
制御信号がインバータ回路125によって反転されて与え
られる。したがって、トランジスタ121および122で構成
される第１の組のトランジスタスイッチと、トランジス
タ123および124で構成される第２の組のトランジスタス
イッチとは、相補的に動作する。すなわち、トランジス
タ121および122がオンしているときはトランジスタ123,
124がオフしており、入力データPIがそのまま出力デー
タPOとなる。逆に、トランジスタ121および122がオフし
ているときはトランジスタ123および124がオンしてお
り、入力データSOが出力データPOとして導出される。
なお、第１図において、インバータ回路13は、セレクタ
回路12を介して与えられる入力データPIがトランジスタ
10を介してラッチ回路81に与えられるとき、当該入力デ
ータPIがインバータ回路81bの出力に打勝つように当該
入力データPIの駆動能力を増強するために設けられるも
のである。したがって、当該入力データPIが十分な駆動
能力を有している場合は、このインバータ回路13は削除
されてもよい。
次に、第１図に示すスキャンレジスタの動作を説明す
る。
まず、通常モードにおいては、セレクタ回路12はパラレ
ル入力端子６からの入力データPIを選択するように切換
えられている。したがって、RAM2（第８図参照）から読
出されてパラレル入力端子６に与えられた入力データPI
はセレクタ回路12のみを介してパラレル出力端子７から
論理回路３（第８図参照）に与えられる。ここで、セレ
クタ回路12の遅延時間は、第10図におけるインバータ回
路81aおよび82aの遅延時間に比べて短いので、データの
伝搬遅延による半導体集積回路装置の性能劣化を招くこ
とはほとんどない。
次に、RAM2をテストするための第１のテストモードにお
ける動作を説明する。この第１のテストモードにおいて
は、セレクタ回路12はパラレル入力端子６からの入力デ
ータPIを選択するように切換えられている。ここで、入
力データPIはインバータ回路13によって反転された後イ
クスクルーシブNORゲート91およびトランジスタ10に与
えられるので、期待値データとしてはRAM2に予め書込ま
れるテストデータとは反対の論理のデータが用いられ
る。すなわち、RAM2の全アドレスに論理“0"のデータが
書込まれる場合は、期待値データとして論理“1"のデー
タが用いられる。逆に、RAM2の全アドレスに論理“1"の
データが書込まれる場合は、期待値データとして論理
“0"のデータが用いられる。このような期待値データが
シリアル入力端子４から入力されると、シフトレジスタ
８のシフト動作によってラッチ回路81および82に当該期
待値データが設定される。RAM2が正常な場合は、インバ
ータ回路82aの出力と入力データPIとの論理が不一致と
なる。したがってイクスクルーシブNORゲート91への２
入力の論理が一致しているので、当該イクスクルーシブ
NORゲート91の出力の論理は“1"となる。したがって、
ネガティブクロック信号CMPが活性状態（Ｌレベル）と
なってもNORゲート92の出力の論理は“0"であり、トラ
ンジスタ10はオフされたままとなっている。そのため、
ラッチ回路81の保持データは反転されない。一方、RAM2
に異常が発生した場合は、インバータ回路82aの出力と
入力データPIとの論理が一致するので、イクスクルーシ
ブNORゲート91への２入力の論理が不一致となり、当該
イクスクルーシブNORゲート91の出力の論理が“0"とな
る。したがって、NORゲート92に与えられるネガティブ
クロック信号CMPが活性状態となると、NORゲート92出力
の論理が“1"となる。応じて、トランジスタ10がオン
し、インバータ回路13の出力がラッチ回路81に取込まれ
る。このとき、インバータ回路13の出力データの論理
は、インバータ回路81bの出力データの論理との論理と
反対の関係にあるので、ラッチ回路81の保持データの論
理が反転される。その後、シフトレジスタ８のシフト動
作によって、ラッチ回路81に保持されたデータがシリア
ル出力端子５から出力される。
次に、論理回路３のテストを行なうための第２のテスト
モードの動作を説明する。この第２のテストモードにお
いては、セレクタ回路12はシフトレジスタ８の出力すな
わちインバータ回路82aの出力を選択するように切換え
られる。シリアル入力端子４から入力されるテストデー
タは、シフトレジスタ８のシフト動作によって各ラッチ
回路81および82に設定される。この設定動作が完了する
と、ラッチ回路82の保持されたテストデータがセレクタ
回路12を介してパラレル出力端子７から論理回路３へ与
えられる。
第３図は、この発明の他の実施例によるスキャンレジス
タの構成を示す回路図である。図において、この実施例
では、インバータ回路81aの出力がイクスクルーシブNOR
ゲート91の一方入力端に与えられている。また、トラン
ジスタ10はインバータ回路13とインバータ回路82aの入
力端との間に接続されている。その他の構成は、第１図
に示す実施例と同様である。
すなわち、第３図の実施例では、ラッチ回路81の保持デ
ータがインバータ回路13の出力と比較される。この比較
の結果、RAM2からの入力データPIに異常が発生している
場合は、トランジスタ10がオンされてラッチ回路82の保
持データの論理が反転される。その他の動作は、第１図
に示す実施例と同様である。
なお、第３図の実施例では、RAM2に予め書込まれるテス
トデータと同一の論理の期待値データが用いられる。
第４図は、この発明のさらに他の実施例の構成を示す回
路図である。第３図の実施例ではインバータ回路82aの
出力がセレクタ回路12に与えられていたが、この第４図
の実施例ではインバータ回路81aの出力がインバータ回
路15を介してセレクタ回路12に与えられている。それ以
外の構成は、第１図に示す実施例と同様である。
インバータ回路81aの出力の論理とインバータ回路82aの
出力の論理とは常に反転した関係にあるので、インバー
タ回路15の出力はインバータ回路82aの出力と常に同一
の論理である。したがって、第４図の実施例の動作は、
第３図の実施例の動作と全く同様である。
第５図は、この発明のさらに他の実施例によるスキャン
レジスタの構成を示す回路図である。図において、この
第５図の実施例が適用される半導体集積回路装置は、第
１の半導体装置として複数のRAM21〜2nを備えている。
スキャンレジスタは、これらRAM21〜2nからの入力デー
タPI1〜PInを、それぞれ、パラレル入力端子61〜6nに受
ける。パラレル入力端子61〜6nとパラレル出力端子７と
の間には、それぞれ、スイッチSW1〜SWnが介挿されてい
る。また、インバータ回路82aの出力端とパラレル出力
端子７との間には、スイッチSW0が介挿されている。そ
の他の構成は、第１図に示す実施例と同様である。
上記のような構成を有する第５図の実施例においては、
通常モードのとき、スイッチSW1〜SWnのいずれか１つが
オンされてRAM21〜2nのいずれか１つから入力されるデ
ータがパラレル出力端子７に与えられる。同様に、RAM
をテストするための第１のテストモードにおいても、テ
ストすべきRAMに対応するスイッチがオンされてそのRAM
から入力されるデータがインバータ回路13に与えられ
る。一方、パラレル出力端子７に接続される論理回路３
をテストするための第２のテストモードにおいては、ス
イッチSW1〜SWnがすべてオフされるとともに、スイッチ
SW0がオンされる。そのため、シフトレジスタ８のラッ
チ回路82に保持されたテストデータがスイッチSW0を介
してパラレル出力端子７から論理回路３に与えられる。
その他の動作は、第１図に示す実施例と同様である。
第６図は、第５図に示すスイッチSW1〜SWn,SW0の構成の
一例を示す回路図である。図において、各スイッチSW1
〜SWn,SW0は、並列に接続されたＮチャネル型トランジ
スタ16およびＰチャネル型トランジスタ17を含む。Ｎチ
ャネル型トランジスタ16のゲートには切換制御信号がそ
のまま与えられる。Ｐチャネル型トランジスタ17のゲー
トには切換制御信号がインバータ回路18を介して与えら
れる。したがって、トランジスタ16および17は切換制御
信号がＨレベルのときいずれもオン状態となり、Ｌレベ
ルのときいずれもオフ状態となる。したがって、トラン
ジスタ16および17はスイッチとしての機能を有する。
また、各スイッチSW1〜SWn,SW0は、第７図に示すよう
に、トライステートバッファ19が用いられてもよい。こ
のトライステートバッファ19は、切換制御信号が非活性
状態のときスルー状態となって入力データPIがそのまま
出力データPOとなる。一方、切換制御信号が活性状態の
とき、トライステートバッファ19はその入力端と出力端
との間がハイインピーダンス状態となる。したがって、
入力データPIは出力端側に伝達されない。
なお、以上説明した実施例においては、レシオ型のラッ
チ回路81および82を用いてシフトレジスタ８を構成した
が、他のラッチ回路を用いてシフトレジスタを構成する
ようにしてもよい。
［発明の効果］ 以上のように、この発明によれば、第１の半導体装置か
ら第２の入力端子（パラレル入力端子）に与えられるデ
ータがセレクタ手段によってバイパスされて第２の出力
端子（パラレル出力端子）から第２の半導体装置へ与え
られるので、通常モードにおける信号の伝搬遅延時間が
極めて小さいスキャンレジスタおよびそれを用いたテス
ト回路を得ることができる。したがって、速度性能の劣
化が極めて少ない半導体集積回路装置を得ることができ
る。
【図面の簡単な説明】
第１図は、この発明の第１の実施例によるスキャンレジ
スタの構成を示す回路図である。 第２図は、第１図に示すセレクタ回路の構成の一例を示
す回路図である。 第３図は、この発明の第２の実施例によるスキャンレジ
スタの構成を示す回路図である。 第４図は、この発明の第３の実施例によるスキャンレジ
スタの構成を示す回路図である。 第５図は、この発明の第４の実施例によるスキャンレジ
スタの構成を示す回路図である。 第６図は、第５図に示すスイッチの構成の一例を示す回
路図である。 第７図は、第５図に示すスイッチの構成の他の例を示す
回路図である。 第８図はスキャンパスをテスト回路として用いた半導体
集積回路装置の概略構成を示すブロック図である。 第９図は、第８図に示すスキャンパスの構成を示すブロ
ック図である。 第10図は、従来のスキャンレジスタの構成を示す回路図
である。 図において、１はスキャンパス、2,21〜2nはRAM、３は
論理回路、SR1〜SRnはスキャンレジスタ、４は第１の入
力端子（シリアル入力端子）、５は第１の出力端子（シ
リアル出力端子）、６は第２の入力端子（パラレル入力
端子）、７は第２の出力端子（パラレル出力端子）、８
はシフトレジスタ、81および82はレシオ型のラッチ回
路、９は判定回路、12はセレクタ回路、SW1〜SWn,SW0は
スイッチを示す。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】第１の入力端子、 第１の出力端子、 第２の入力端子、 第２の出力端子、 前記第１の入力端子と前記第１の出力端子との間に介挿
    され、当該第１の入力端子から入力されるデータを保持
    するためのレジスタ手段、 前記レジスタ手段の保持データと前記第２の入力端子か
    らの入力データのいずれか一方を選択して前記第２の出
    力端子に導出するセレクタ手段、 前記レジスタ手段の保持データと前記セレクタ手段を介
    して与えられる前記第２の入力端子からの入力データと
    を比較し、その論理の一致，不一致を判定する判定手
    段、および 前記判定手段の判定出力に応答して動作し、前記レジス
    タ手段に保持されているデータの論理を反転させるため
    の反転手段を備える、スキャンレジスタ。
  2. 【請求項２】第１の入力端子、 第１の出力端子、 複数の第２の入力端子、 第２の出力端子、 前記第１の入力端子と前記第１の出力端子との間に介挿
    され、当該第１の入力端子から入力されるデータを保持
    するためのレジスタ手段、 前記レジスタ手段の保持データと前記複数の第２の入力
    端子からの複数の入力データの中から１つのデータを選
    択して前記第２の入力端子に導出するためのセレクタ手
    段、 前記レジスタ手段の保持データと前記セレクタ手段を介
    して与えられる前記第２の入力端子からの入力データと
    を比較し、その論理の一致，不一致を判定する判定手
    段、および 前記判定手段の判定出力に応答して動作し、前記レジス
    タ手段に保持されているデータの論理を反転させるため
    の反転手段を備える、スキャンレジスタ。
  3. 【請求項３】第１の半導体装置の並列出力端のそれぞれ
    と第２の半導体装置の並列入力端のそれぞれとの間に個
    別的に介挿された複数のスキャンレジスタを備えるテス
    ト回路であって、 前記スキャンレジスタは、 前記第１の半導体装置のテストのための期待値データま
    たは前記第２の半導体装置に与えるべきテストデータを
    保持するレジスタ手段と、 前記レジスタ手段の保持データと前記第１の半導体装置
    の対応する出力データとのいずれか一方を選択して前記
    第２の半導体装置へ出力するセレクタ手段と、 前記レジスタ手段の保持データと前記セレクタ手段を介
    して与えられる前記第１の半導体装置の出力データとを
    比較し、その論理の一致，不一致を判定する判定手段
    と、 前記判定手段の判定出力に応答して動作し、前記レジス
    タ手段に保持されているデータの論理を反転させるため
    の反転手段とを含み、 前記レジスタ手段は、それぞれ隣接するスキャンレジス
    タに設けられているレジスタ手段と直列に接続されてい
    る、テスト回路。
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JPH03118641A (ja) 1991-05-21
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