JPH0877795A

JPH0877795A - 半導体記憶装置

Info

Publication number: JPH0877795A
Application number: JP6213996A
Authority: JP
Inventors: Yasunobu Tokuda; 泰信徳田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1994-09-07
Filing date: 1994-09-07
Publication date: 1996-03-22

Abstract

(57)【要約】【目的】半導体記憶装置のテストに要する時間とコスト
を低減する。【構成】複数のメモリセルブロックと、ブロックごとに
データバスへのデータ出力が制御されるブロック出力回
路を有する半導体記憶装置において、テストモードでは
２つ以上のブロックを同時に読み出す。各ブロック出力
回路には期待値側への駆動を停止し、期待値と反対側へ
の駆動のみを可能にする手段を備える。データバスに
は、ラッチ回路、データセット回路を備える。複数の読
み出しデータを同時にデータバスに転送してもデータ間
の競合、干渉は起こらず、１つでも不良データが存在す
るとデータバスの状態が変化する。また他に、相補のデ
ータバス（ビット線ＢＩＴ、／ＢＩＴ線等）を有する場
合、テスト時２つ以上のメモリセルを同時に選択し、読
み出すデータの期待値側のデータバスにつながる負荷の
インピーダンスを反対側のデータバスの負荷のインピー
ダンスより小さくする等。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置のテスト
回路に関するものである。

【０００２】

【従来の技術】半導体記憶装置の集積度が高まるにつれ
てテストに要する時間とコストが増大しており、これに
対処するためテスト回路が導入されている。その手段の
１つとしてテストモード時に複数の異なるアドレスのメ
モリセルを同時に選択して、データの書き込みと読み出
しを行い、テスト時間の短縮を図る方法がある。基本的
に半導体記憶装置は多数のメモリセルの中の１つをアド
レスを選択することにより入出力回路と結ぶ構成になっ
ている。そのため書き込みを並列して行うにはアドレス
選択回路を操作して同時に複数のメモリセルにデータを
転送するだけで済み、不良の判定も必要ないことから比
較的容易に実現できる。一方読み出しは同時選択した複
数のメモリセルのデータの良否を調べる必要があり、通
常は一系統の出力回路しか備わっていないため並列にデ
ータを読み出すにはさらに付加的な回路が必要になる。
付加的な回路の公知技術として特開昭５８−１２８０７
７号では並列にテストを行うブロックごとにセンス増幅
器と出力バッファ回路を設け、並列に読み出した全ての
データを半導体チップの外部に出力している。また特開
昭６２−１２００号のようにブロック間のデータの一
致、不一致を判定し、結果を通常時と同じ１つの出力回
路から出力する方法もある。前者の方法はテストのため
に出力回路を余分に設けることになり、これは大きな面
積を要することからチップも大きくなってしまう。また
チップをパッケージ化した場合に多くのピン数が必要に
なる。後者の方法は出力回路を付加する必要はなくなる
もののチップ内部にデータの比較判定回路が必要であ
る。

【０００３】図１３には半導体記憶装置の内部で並列に
読み出したデータの比較判定を行い、結果を通常の出力
回路から出力する場合の回路構成を示す。ここでは例と
してメモリセルは４つのブロックに分かれているものと
し、各ブロック２のロウとカラムアドレスを共通の信号
Ａｎで、ブロックをＢ０〜Ｂ３のブロックアドレス信号
で選択するものとする。通常は１つのブロックのメモリ
セルの読み出しデータがチップ出力回路４に転送され出
力端子ＤＯＵＴから出力されるだけである。テスト信号
が与えられた時はアドレス制御回路１で外部からのブロ
ックアドレス信号Ｂ０〜Ｂ３によらず全てのブロックが
選択される。４つのブロックの読み出しデータＤＢ０〜
ＤＢ３が比較判定回路５で調べられ一致、不一致の判定
信号ＴＤがチップ出力回路４を通してＤＯＵＴから出力
される。テスト信号は比較判定回路５を活性化すると共
にチップ出力回路４の入力をデータバスＤＣＯＭから判
定信号ＴＤに切り換える。テスト結果は４つのデータが
一致か不一致かがわかれば良く、データが一致で論理値
１、不一致で０にしたり、不一致データが存在する場合
に反転データを出力したり、高インピーダンス状態にす
るなどしてＤＯＵＴから出力される。並列にテストする
データをデータバスＤＣＯＭの前で分岐し、別の経路で
判定する理由は、ＤＣＯＭに全てのブロックのデータを
同時に転送すると不一致データが存在する場合にデータ
間の競合または干渉が起こってしまうためである。比較
判定回路５で各ブロックのデータＤＢ０〜ＤＢ３を排他
的論理和回路のようなゲート回路を通して信号処理する
ことで正確な判定が可能になる。反面、並列にテストす
るブロックの数を増す程、比較判定の処理が複雑になり
５の回路規模が大きくなると共に信号処理に要する時間
も長くなってしまう。各ブロックのデータは分離したま
ま比較判定回路５に集めなくてはならず、比較判定回路
５をチップの中央に配置したとしてもチップの端のブロ
ックから中央に至る長い配線が必要になる。またその配
線本数は並列にテストを行うブロックの数だけ必要であ
る。図１３には例として４つのブロックの場合を挙げた
が今後半導体記憶装置の大容量化が進むと１６、３２、
６４のブロックを並列にテストする必要性が生じてく
る。

【０００４】

【発明が解決しようとする課題】前述したように複数の
メモリセルを並列にテストする主要の目的はテストに要
する時間を短縮しコストを低減することにある。並列に
テストを行うメモリセルの数を増やす程テスト時間は短
縮できるが、従来の方法ではそれにつれて多くの回路と
配線が必要になりチップ面積が増加する。この結果テス
トコストは低減しても製造時のチップコストが増加して
しまいトータルしたコストの低減は困難であった。

【０００５】本発明はこのような問題を解決するために
なされたもので、テスト回路の面積を増大することな
く、より多くのメモリセルの並列したテストを可能に
し、テスト時間の短縮が可能な半導体記憶装置を実現す
ることを目的とする。

【０００６】

【課題を解決するための手段】本発明は複数のメモリセ
ルブロックと、ブロックごとに設けられアドレス信号に
よりデータバスへのデータ出力が制御されるブロック出
力回路と、外部からテスト信号が与えられた時に少なく
とも２つ以上の前記メモリセルブロックと前記ブロック
出力回路を同時に選択するアドレス制御回路とを具備し
た半導体記憶装置においては、前記ブロック出力回路は
前記テスト信号が与えられた時に、読み出すデータの期
待値に基づいて前記データバスを期待値側へ駆動するト
ランジスタの動作を停止する手段を備えることを特徴と
する。

【０００７】また、アドレス信号により相補のデータバ
スへのデータ出力が制御された複数のメモリセルまたは
プルダウン回路と、前記相補のデータバスに接続された
負荷回路と、外部からテスト信号が与えられた時に少な
くとも２つ以上の前記メモリセルまたはプルダウン回路
を同時に選択状態にするアドレス制御回路とを具備した
半導体記憶装置においては、前記負荷回路は前記テスト
信号が与えられた時に、読み出すデータの期待値に基づ
いて期待値側のデータバスにつながる負荷のインピーダ
ンスを期待値と反対側のデータバスにつながる負荷のイ
ンピーダンスより小さくするための手段を備えることを
特徴とする。

【０００８】

【作用】本発明は以上の構成を有するので、テストモー
ドではデータバスの期待値側へ変化が停止またはクラン
プされ、期待値と反対側への変化だけが有効になる。そ
のため複数の読み出しデータを同時にデータバスに転送
してもデータ間の競合、干渉は起こらず、１つでも不良
データが存在すると通常の読み出しと同じ信号経路を経
て出力の状態が変化する。

【０００９】

【実施例】図１は本発明に係る半導体集積装置の一実施
例を示す回路図である。この図ではアドレスのデコード
および書き込みを行う部分は省略し、発明に大きく関わ
る読み出し回路だけを示している。メモリセルは４つの
ブロックに分かれており、各々のメモリセルブロック２
からの読み出しデータＤＢ０〜ＤＢ３はブロック出力回
路３を経由してデータバスＤＣＯＭに出力される。通常
の動作モードではテスト信号は論理値０でありブロック
アドレス信号Ｂ０〜Ｂ３で選択された１つのブロックの
データがＤＣＯＭに転送される。ＤＣＯＭのデータはチ
ップ出力回路４を通して外部への出力端子ＤＯＵＴに出
力される。このデータの伝達する経路はテストモードで
も同じであり、テスト信号が論理値１の時はアドレス制
御回路１を通して全てのブロック選択信号ＢＢ０〜ＢＢ
３が選択されブロック出力回路３から一斉にＤＣＯＭに
データが出力される。

【００１０】テストモードでは読み出そうとしているデ
ータの期待値を外部から取入れ、テスト制御回路６を通
して制御信号ＴＰとＴＮを生成しブロック出力回路３を
制御する。このテスト制御回路６は３に組み込むことも
可能であるが、制御信号ＴＰとＴＮは各ブロックで共通
しているため図１の実施例では独立した回路にして３の
回路の規模を縮小している。

【００１１】データバスＤＣＯＭにはラッチ回路７と期
待値セット回路８が接続されている。ラッチ回路７はブ
ロック出力回路３の動作が停止してＤＣＯＭが高インピ
ーダンスになっても同じ状態を保持するために設けられ
おり、３または８の回路が動作する場合はそれに順応し
て状態が変化する。

【００１２】期待値セット回路８はメモリセルからの読
み出しデータが現れる前にクロック信号ＣＬＫに同期し
てＤＣＯＭに期待値をセットするための回路である。Ｃ
ＬＫは外部から供給してもよいが、チップの内部でロ
ウ、カラムのアドレス信号Ａｎの変化を検出してパルス
を発生させると入力端子を減らせると共にタイミングの
設定が容易になる。さらに集積度を増して多くのメモリ
セルブロック２を接続する場合も基本的な構成は変わら
ず、ブロック数に対応したアドレス制御回路１とブロッ
ク出力回路３が並列につながるだけである。図１の実施
例では期待値データを外部から取り入れているがこれは
外部のテスト装置で生成される信号である。もともとテ
スト装置では期待値データと半導体記憶装置からの読み
出しデータを比較して良、不良を判定しているため、期
待値データを半導体記憶装置へ送ることは容易である。
また期待値は特別な入力端子を設けなくても書き込み用
のデータ入力端子から入力すればよい。

【００１３】図３は図１に示した実施例に含まれるテス
ト制御回路６とブロック出力回路３と期待値セット回路
８の詳細な回路を示している。またテスト制御回路６で
生成する制御信号ＴＰとＴＮの論理表を図８に示す。図
８からＴＰが１になるのはテストモードで期待値が１の
場合であり、ＴＮが０になるのはテストモードで期待値
が０の場合である。図３においてＴＰが１になるとブロ
ック出力回路３のＰチャネルトランジスタ２２がオフし
てデータバスＤＣＯＭを論理値１へ駆動する経路が遮断
される。またＴＮが０になるとＮチャネルトランジスタ
２５がオフしてＤＣＯＭを論理値０への駆動する経路が
遮断される。即ちテストモードはブロック出力回路３は
期待値側への駆動は停止し、期待値と反対側への駆動だ
けが可能になっている。

【００１４】ここでブロックのメモリセルにデータ０が
書き込んであり、テスト信号を与えて全ブロックのデー
タを同時に読み出す時の動作を説明する。外部からのア
ドレス信号に関係なくブロック選択信号ＢＢ０は１にな
りトランジスタ２０、２１がオンする。期待値として０
を与えるからＴＰとＴＮは０になり、２２はオンで２５
はオフする。同時にＣＬＫに論理値１のパルスを与えて
期待値セット回路８のトランスファトランジスタ１０と
１１をオンさせ、データバスＤＣＯＭに期待値０をセッ
トする。ブロックから読み出したデータが正常な場合は
／ＤＢ０は１になり２４がオンするが２５がオフである
からブロック出力回路３は動作しない。全てのブロック
の読み出しデータが正常であれば全てのブロック出力回
路は動作しないため、ＤＣＯＭはあらかじめセットされ
た期待値０が保たれる。ブロックから読み出したデータ
が不良である場合は／ＤＢ０が０になり２３がオンし、
２２がオンしているからＤＣＯＭは０から１に変化す
る。並列に読み出す４つのブロックのうちいずれかに不
良があるとＤＣＯＭは１になり期待値とは反対の状態に
なる。一方各々のブロックのメモリセルにデータ１が書
き込んである時は期待値として１を与えるからＴＰとＴ
Ｎは１になり、２２はオフで２５はオンしている。デー
タバスＤＣＯＭに期待値１をセットする。ブロックから
読み出したデータが正常な場合はブロック出力回路３の
動作は停止し、あらかじめセットされた期待値１が保た
れる。いずれかのブロックに不良がある場合はＤＣＯＭ
は０に変化し期待値とは反対の状態になる。

【００１５】以上の様にメモリセルから読み出すデータ
が０、１のいずれであっても正常な場合はデータバスＤ
ＣＯＭはセットした期待値が保たれ、不良が存在する場
合はＤＣＯＭは期待値と反対の状態になる。各ブロック
で正常と不良のデータが混在してもブロック出力回路３
は不良データ側への駆動しか許されていないためデータ
の競合、干渉は起こらず、ＤＣＯＭは期待値状態から不
良のデータ状態へと遷移する。ＤＣＯＭのデータは出力
端子ＤＯＵＴからチップ外部のテスト装置へ出力される
から、並列にテストを行っても単一のブロックをテスト
するのと全く同様にテストすることができる。

【００１６】図９（ａ）は図１の回路を使用してテスト
を行う場合のタイムチャートを示す図である。各ブロッ
クには同じデータ、例としてロウ、カラムアドレス信号
Ａｎの偶数アドレスにはデータ０を、奇数アドレスには
データ１を書き込んであるものとする。テスト信号を１
にして全ブロックを選択しながらＡｎを次々に変化させ
ていくことで全てのメモリセルを１つのブロックをテス
トするのと同じ時間でテストすることができる。各アド
レスＡｎのデータ読み出しに先立ってＣＬＫにパルスを
与えてデータバスＤＣＯＭに期待値をセットしている。
Ａｎを変化させてアクセス時間ｔＡＣＣが経過した後に
データがＤＯＵＴに出力される。ここではＡ１に不良が
あると仮定し、アドレスがＡ１に変化した時にＤＣＯＭ
には期待値１がセットされるが不良データ０が読み出さ
れるとＤＣＯＭは０に変化する。判定時間ｔ１でＤＯＵ
Ｔは期待値と異なる０が出力されているためテスト装置
で不良と判定される。

【００１７】この例ではＡｎを変化させる度に期待値も
変化しているため、その都度ＤＣＯＭに期待値をセット
しているが、同じ期待値を持ったメモリセルを連続して
テストするのであれば期待値のセットは最初に行うだけ
で済む。ただし、不良がなければ全てのブロック出力回
路の動作は停止したままであるため、ＤＣＯＭの状態を
保持する手段が無ければ、連続してテストするのに要す
る時間におけるリークによる電荷の喪失、アドレス変化
に伴うスイッチングノイズにより状態が変わってしま
う。このために図１の実施例ではＤＣＯＭにラッチ回路
７を備えている。このラッチ回路７はブロック出力回路
３および期待値セット回路８が動作していない時はＤＣ
ＯＭの状態を安定して保持し、３または８が動作する時
はそのデータに順応して状態が変わるような駆動能力を
持つものである。図９（ｂ）に同じ期待値を持ったメモ
リセルを連続してテストする場合のタイムチャートを示
す。図９（ａ）と同様にＡｎの偶数アドレスにはデータ
０、奇数アドレスにはデータ１が書き込まれているもの
とし、最初に期待値０をＤＣＯＭにセットして同じ期待
値を持つＡｎの偶数アドレスだけを連続して読み出して
いく。図９（ｂ）ではＡ２に不良があると仮定し、この
データが読み出された時点でＤＣＯＭには１がラッチさ
れ、以後はそのままＤＯＵＴから１が出力される。さら
に不良データをラッチする機能を利用して高速なテスト
が可能になる。つまり読み出しデータがＤＣＯＭに到達
してしまえば、次のアドレスの読み出しを開始できる。
図９（ｂ）ではＡ２のデータがアクセス時間ｔＡＣＣだ
け経過してＤＯＵＴに現れる前にＡ４に切り換えてい
る。

【００１８】半導体記憶装置の出力ＤＯＵＴにはパッケ
ージ端子、配線、テスト装置に至る大きな負荷容量が存
在し、チップ出力回路でこれを駆動しなければならず、
出力の変化に要する時間はアクセス時間ｔＡＣＣの２５
％程を占めている。本発明の方法によればテストのサイ
クル時間はアドレス変化からデータがＤＣＯＭに現れる
時間までに短縮することができる。また全てのアドレス
Ａｎごとに不良を判定する必要もなくなり、２サイクル
または４サイクルに１度判定するという具合いにしてテ
スト装置の負担を軽減することも可能になる。以上のよ
うに同一の期待値を持ったメモリセルの連続したテス
ト、アクセス時間より高速なテストのサイクル時間、テ
スト装置の判定回数の削減はデータバスにラッチ回路を
設けることにより可能になる。

【００１９】図２は本発明に係る半導体集積装置の別の
一実施例を示す回路図である。この実施例では期待値デ
ータをチップの外部から与えるのではなく、テスト状態
になる直前の読み出しデータを期待値ラッチ回路９で取
り入れている。そのため図１の期待値セット回路８と期
待値データを外部から供給するための入力端子は必要な
くなる。図４は図２に含まれる期待値ラッチ回路９の詳
細な回路図である。テスト信号が論理値０から１に変わ
るとＣＬＫは一時的に１になりトランスファトランジス
タ１０、１１がオンして１２、１３がオフすることによ
りインバータ１５の出力がＤＣＯＭと同じになり、再び
ＣＬＫが０に戻ると１０、１１がオフして１２、１３が
オンすることによりそのデータが保持される。ラッチさ
れたデータは次にテスト信号が活性化されるまでの期待
値データとなる。図９（ｃ）は図２の回路の動作を示す
タイムチャート図である。連続してテストを行うＡｎの
偶数アドレスにはすべて０が書き込んであり、Ａ２に不
良が存在すると仮定する。最初にテスト信号を０にして
１つのブロックのアドレスＡ０のデータを読み出し、Ｄ
ＣＯＭとＤＯＵＴにはデータ０が読み出される。続いて
テスト信号を１にするとＣＬＫに１のパルスが発生して
期待値データとしてＤＣＯＭのデータ０がラッチされ
る。同時に他のブロックのデータが一斉にＤＣＯＭに読
み出されるが不良がないため時間ｔ０ではＤＯＵＴには
期待値と同じ０が出力されている。次にアドレスがＡ２
に変わると不良データが読み出され、時間ｔ２ではＤＯ
ＵＴは１になり不良であることが判定される。

【００２０】この方法は図１の回路に比較して、最初に
期待値を読み出すサイクルが必要になるが同じ期待値を
持つメモリセルを連続して読み出すようにすれば、期待
値の種類の数だけサイクルが増えるだけであり、大幅な
テスト時間短縮が可能であることには変わりない。前述
したように期待値データは書き込みのデータの入力端子
から与えればよいが、半導体記憶装置の種類の中にはデ
ータ入力端子と出力端子が共通のものがあり、この場合
は余計な期待値データ用の入力端子を設けなくてはなら
ない。特に最近の半導体記憶装置はデータの入出力端子
が共通で８ビット、１６ビットと多ビットの製品の需要
が高まっている。このような場合には図２の方式が有効
になる。

【００２１】図５は図３に示したブロック出力回路３の
別の回路例を示す図である。ブロック選択信号ＢＢ０と
データ／ＤＢ０を先に論理合成してトランジスタ２３、
２４を駆動している。また図６には同じブロック出力回
路でＢＢ０と／ＤＢ０および制御信号ＴＰ、ＴＮを論理
合成してトランジスタ２２と２５を駆動する回路例を示
している。図３ではデータバスＤＣＯＭは３段の直列接
続したトランジスタで駆動するが、図５では２段、図６
では１段ですむためＤＣＯＭを高速に駆動できる。その
代わりに前段の回路が複雑になる。これらの回路はブロ
ックの数、ＤＣＯＭの配線長、容量等によって最適な構
成を選択するものであって、一義的に決まるものではな
い。

【００２２】図７にはデータバスが相補である場合のブ
ロック出力回路３とチップ出力回路４の例を示す。デー
タバス／ＤＣＯＭはＤＣＯＭと逆の極性になるためＰチ
ャネルトランジスタはＴＮの反転信号、Ｎチャネルトラ
ンジスタはＴＰの反転信号で制御している。相補のデー
タバスＤＣＯＭと／ＤＣＯＭが共に論理値０であれば出
力端子ＤＯＵＴは高インピーダンスになる。これを利用
すると、また異なった不良の判定方法が実現できる。即
ちデータを読み出す前に相補のデータバスに期待値をセ
ットするのではなく、論理値０にしてしまえば不良がな
い場合は０が保持され出力端子ＤＯＵＴは高インピーダ
ンスであり、不良がある場合は期待値の反転データが出
力される。図７の中でトランジスタ１０、１１はそのた
めに設けられたものであり、図１の期待値セット回路８
はこのような簡単な回路に置き換えることが可能にな
る。

【００２３】図１０は本発明に係る別の一実施例を示す
回路図である。メモリセル２は相補のデータバス、ここ
では相補のビット線ＢＩＴ、／ＢＩＴに接続され、ロウ
アドレス信号Ｘ０〜Ｘ３で選択されてデータが読み出さ
れる。ビット線は負荷回路７によって高電位にプルアッ
プされており、メモリセル２で低電位にプルダウンする
ことでデータが読み出される。負荷回路７に含まれるト
ランジスタ２２、２３はテスト制御回路６からの制御信
号ＴＮ０、ＴＮ１で制御され、通常の動作モードではテ
スト信号は０であるためＴＮ０、ＴＮ１は１であり負荷
２２、２３は共にオンしている。テスト信号が１である
テストモードでは期待値が０の時はＴＮＯは０で２２が
オフし、期待値が１の時は２３がオフする。またテスト
モードはアドレス制御回路１により全てのロウ選択信号
ＸＸ０〜ＸＸ３が選択される。

【００２４】図１２（ａ）は図１０の負荷回路７とメモ
リセル２の電流電圧特性を表す図である。１０は期待値
側ビット線の負荷特性であり、期待値と反対側のビット
線負荷は前述のようにオフしているため無負荷状態であ
る。これは負荷のインピーダンスが無限大になったこと
に等しい。３１はメモリセルのノードが０の時のプルダ
ウン電流特性であり、メモリセルのノードが１の時はプ
ルダウン電流は０である。複数のメモリセルが選択され
ればプルダウン電流が増すことになり、３２は２つのメ
モリセルでプルダウンする場合を表し、同様に３３は３
つ、３４は４つの場合を表している。４つのメモリセル
を同時に読み出して不良がない場合は期待値側のビット
線の負荷は１０、プルダウン電流は３４であり、ビット
線はその交点ａの状態になる。一方期待値と反対側のビ
ット線は無負荷であるがプルダウン電流も０であるため
ビット線は負荷によりあらかじめプリチャージされたｅ
の電位にとどまる。従って相補のビット線には期待値と
同じ極性を持つ電位差Ｖ０が得られる。次に１つのメモ
リセルに不良が存在する場合は期待値側のプルダウン電
流は３３で、ビット線はｂの状態になる。一方期待値と
反対側のプルダウン電流は３１であるからビット線はｆ
まで電位が低下する。この時相補のビット線の電位差は
期待値と逆の極性のＶ１になる。さらに不良のメモリセ
ルが多い場合もビット線の電位差は期待値と逆極性にな
る。このようにして並列にテストするメモリセルに１つ
でも不良があると出力端子には期待値の反転データが出
力される。

【００２５】図１１は本発明に係る別の一実施例を示す
回路図である。メモリセル２は相補のビット線に接続さ
れ、カラムアドレス信号Ｙ０〜Ｙ３で選択されるプルダ
ウン回路３を通して相補のデータバスＤＣＯＭ、／ＤＣ
ＯＭにデータが読み出される。データバスは負荷回路７
によって高電位にプルアップされており、各カラムのプ
ルダウン回路３で低電位にプルダウンすることでデータ
が読み出される。負荷回路７は常時オンで定電流を供給
するトランジスタ２０、２１と制御信号ＴＰ０、ＴＰ１
で制御されたトランジスタ２２、２３からなる。テスト
制御回路６はテスト信号と期待値データをもとにＴＰ０
とＴＰ１を生成する。テスト信号が論理値０の通常の動
作モードではＴＰ０とＴＰ１は１であり、２２、２３は
オフしている。従ってＤＣＯＭには２０、／ＤＣＯＭに
は２１が接続され、相補のデータバスは同一条件であ
る。一方テスト信号が１のテストモードでは、期待値が
０の時はＴＰ０は１で２２はオフ、ＴＰ１は０で２３は
オンしている。２３がオンしていることにより／ＤＣＯ
Ｍの負荷は２１と２３が並列につながることになりイン
ピーダンスが小さくなる。そのためプルダウン回路３で
プルダウン電流が流れても／ＤＣＯＭの電位の低下は抑
えられる。逆に期待値が１の時はＤＣＯＭの負荷インピ
ーダンスが小さくなる。またテストモードはアドレス制
御回路１により全てのカラム選択信号ＹＹ０〜ＹＹ３が
選択される。負荷２２、２３は並列にテストする４つの
カラムのうち３つのカラムのデータが正常であり期待値
側に３カラム分のプルダウン電流が流れても、１カラム
分のプルダウン電流が流れる期待値と逆側のデータバス
よりも高電位に保てるだけの電流能力を持つものとす
る。

【００２６】図１２（ｂ）は図１１に示した負荷回路７
とプルダウン回路３の電流電圧特性を表す図である。１
０は期待値側データバスの負荷電流であり、１１は期待
値と反対側のデータバスの負荷電流である。３１はビッ
ト線の状態が１の時のプルダウン特性であり、ビット線
の状態が０の時はプルダウン電流は０とする。複数のカ
ラムが選択されればプルダウン電流が増すことになり、
３２は２つのカラムでプルダウンする場合を表し、同様
に３３は３つ、３４は４つの場合を表している。４つの
カラムを同時に読み出して不良がない場合は期待値側の
データバスの負荷電流は１０、プルダウン電流は３４で
あり、データバスはその交点ａの状態になる。一方期待
値と反対側のデータバスの負荷電流は１１であるがプル
ダウン電流が０であるためｅの電位にある。従って相補
のデータバスには期待値と同じ極性を持つ電位差Ｖ０が
得られる。次に１つのカラムのデータに不良が存在する
場合は期待値側のプルダウン電流は３３で、データバス
はｂの状態になる。一方期待値と反対側のプルダウン電
流は３１であるからデータバスはｆまで電位が低下す
る。この時相補のデータバスの電位差は期待値と逆の極
性のＶ１になる。さらに不良のカラムが多い場合もデー
タバスの電位差は期待値と逆極性になる。このようにし
て並列にテストするカラムに１つでも不良があると出力
端子には期待値の反転データが出力される。

【００２７】図１０と図１１に示した実施例では各ロウ
またはカラムの共通部分である負荷に制御機能が加わる
だけですむため、テスト回路を組み込むことによる回路
と配線の増加は少なくて済む。メモリセルをブロックに
分けた場合においてもデータバスに共通の負荷を接続
し、各ブロックにプルダウン回路を配置することでテス
ト回路は図１１のように簡略化できる。図１０と図１１
の実施例においても期待値は外部から与える方法と、図
２のように先の読み出しサイクルでのデータをラッチす
る方法のいずれも適用することができる。

【００２８】本発明はＳＲＡＭ、ＤＲＡＭ、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭなど各種の半導体記憶装置に適用でき
る。また記憶回路を含む各種の半導体集積装置、デジタ
ル装置にも適用できる。

【００２９】更に、本発明は記憶回路を含まない各種の
半導体装置であっても、複数の回路機能ブロックと、回
路機能ブロックごとに設けられ選択信号によりデータバ
スへのデータ出力が制御されるブロック出力回路を有す
る半導体装置において、外部からテスト信号が与えられ
た時に少なくとも２つ以上の前記回路機能ブロックと前
記ブロック出力回路を同時に選択する選択制御回路とを
備え、前記ブロック出力回路は前記テスト信号が与えら
れた時に、読み出すデータの期待値に基づいて前記デー
タバスを期待値側へ駆動するトランジスタの動作を停止
する手段を備えることにより応用可能である。この場合
においてもテストモードではデータバスの期待値側へ変
化が停止またはクランプされ、期待値と反対側への変化
だけが有効にすれば、複数の回路機能ブロック出力を同
時にデータバスに転送してもデータ間の競合、干渉は起
こらない。いずれかの回路機能ブロック内に異常不良デ
ータが存在するとデータバス出力の状態が変化あるいは
異常電流の検出等によりブロック内のテストが可能であ
る。また、各回路機能ブロックごとに期待値データが異
なる場合においても、若干、各回路機能ブロックへの制
御方法が複雑になるが本発明の応用は可能である。

【００３０】

【発明の効果】本発明の半導体記憶装置は、通常のデー
タ読み出し経路を使用してテストを行うため余分な出力
回路または比較、判定回路を必要とせず、チップ面積を
増大させることなく、より多くの並列テストを行うこと
ができる。データバスにラッチ回路を備えることによ
り、同じ期待値データを持つメモリセルをアクセスタイ
ムより短いサイクルでテストできる。また判定回数を減
らしてテスト装置の負担を軽減することが可能になる。
直前のサイクルの読み出しデータを次の読み出しサイク
ルの期待値として保持しテスト回路を制御することによ
り、期待値を外部から与える必要がなくなり、期待値を
入力するための端子、入力回路が不要になる。データバ
スに接続された共通の負荷回路を期待値で制御すること
でテスト回路の規模はより小さくすることができる。以
上の理由によりテストに要する時間とコストを低減する
ことが可能になる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の一実施例を示す回路
図。

【図２】本発明のテスト制御回路とブロック出力回路と
期待値セット回路の一実施例を示す回路図。

【図３】本発明の半導体記憶装置の一実施例を示す回路
図。

【図４】本発明の期待値ラッチ回路の一実施例を示す回
路図。

【図５】本発明のブロック出力回路の一実施例を示す回
路図。

【図６】本発明のブロック出力回路の一実施例を示す回
路図。

【図７】本発明のブロック出力回路の一実施例を示す回
路図。

【図８】図２のテスト制御回路の動作を説明するための
論理図。

【図９】本発明の半導体記憶装置の動作を説明するため
のタイムチャート図。

【図１０】本発明の半導体記憶装置の一実施例を示す回
路図。

【図１１】本発明の半導体記憶装置の一実施例を示す回
路図。

【図１２】本発明の動作を説明するため電流電圧特性
図。

【図１３】従来の半導体記憶装置の回路図。

【符号の説明】

１アドレス制御回路３ブロック出力回路４チップ出力回路６テスト制御回路ＤＣＯＭ、／ＤＣＯＭデータバスＤＯＵＴ出力端子

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルブロックと、ブロックご
とに設けられアドレス信号によりデータバスへのデータ
出力が制御されるブロック出力回路と、外部からテスト
信号が与えられた時に少なくとも２つ以上の前記メモリ
セルブロックと前記ブロック出力回路を同時に選択する
アドレス制御回路とを具備し、前記ブロック出力回路は前記テスト信号が与えられた時
に、読み出すデータの期待値に基づいて前記データバス
を期待値側へ駆動するトランジスタの動作を停止する手
段を備えることを特徴とする半導体記憶装置。
【請求項２】前記データバスには、前記ブロック出力回
路から出力されるデータに順応して状態が変化するラッ
チ回路を備えることを特徴とする請求項１記載の半導体
記憶装置。
【請求項３】前記データバスには、前記テスト信号が与
えられた時に前記データバスを前記期待値と同等な状態
にするためのデータセット回路を備えることを特徴とす
る請求項１記載の半導体記憶装置。
【請求項４】前記テスト信号が与えられた時、直前のサ
イクルで読み出したデータを、次のサイクルにおける前
記期待値デ−タとするためのデ−タ保持手段を備えるこ
とを特徴とする請求項１記載の半導体記憶装置。
【請求項５】アドレス信号により相補のデータバスへの
データ出力が制御された複数のメモリセルまたはプルダ
ウン回路と、前記相補のデータバスに接続された負荷回
路と、外部からテスト信号が与えられた時に少なくとも
２つ以上の前記メモリセルまたはプルダウン回路を同時
に選択するアドレス制御回路とを具備し、前記負荷回路は前記テスト信号が与えられた時に、読み
出すデータの期待値に基づいて期待値側のデータバスに
つながる負荷のインピーダンスを期待値と反対側のデー
タバスにつながる負荷のインピーダンスより小さくする
ための手段を備えることを特徴とする半導体記憶装置。
【請求項６】前記負荷回路は、前記テスト信号が与えら
れた時に期待側のデータバスにつながる負荷のインピー
ダンスを小さくすることを特徴とする請求項５記載の半
導体記憶装置。
【請求項７】前記負荷回路は、前記テスト信号が与えら
れた時に期待値と反対側のデータバスにつながる負荷の
インピーダンスを大きくすることを特徴とする請求項５
記載の半導体記憶装置。
【請求項８】前記テスト信号が与えられた時、直前のサ
イクルでの読み出しデータを次のサイクルにおける前記
期待値データとするためのデータ保持手段を備えること
を特徴とする請求項５記載の半導体記憶装置。