KR19990023432A - 메모리 시험회로와 메모리 시험회로가 포함되어 있는 반도체 집적회로 - Google Patents

메모리 시험회로와 메모리 시험회로가 포함되어 있는 반도체 집적회로 Download PDF

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가네꼬 히사시
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Abstract

메모리 시험에 필요한 시간이 감소되어진 메모리 시험 회로가 서술되어 있다. 본 발명에 따르는 메모리 시험 회로에는 블록 어드레스 신호에 근거한 다수의 비트들로 구성된 스트라이프 데이터를 발생시키는 스트라이프 데이터 발생수단, 소정의 메모리 어드레스에 상기 스트라이프 데이터를 입력시키는 수단, 상기 메모리의 소정의 어드레스에 입력된 정보를 판독하는 수단과, 상기 판독정보가 스트라이프 데이터와 동일한지 아닌지를 판단하는 비교수단이 제공되어 있다. 상기 스트라이프 데이터 발생수단은 상기 블록 어드레스 신호의 제1 상태에 응답하여 주기(2)내에서 스트라이프 데이터를 발생시키며, 블록 어드레스 신호의 제2 상태에 응답하여 주기(4)내에서 스트라이프 데이터를 발생시킨다.

Description

메모리 시험회로와 메모리 시험회로가 포함되어 있는 반도체 집적회로
본 발명은 메모리 시험 회로와 메모리 시험 회로를 포함하고 있는 반도체 집적회로에 관한 것이다. 특히, 메모리 시험 회로를 포함하는 메모리와 MPU의 하이브리드 IC, 메모리, 마이크로프로세싱(MPU)의 하이브리드 집적회로내에 구성되기에 알맞은 메모리 시험 회로에 관한 것이다.
반도체 기술이 발전함에 따라, 반도체 집적회로의 성능은 해마다 발전되었으며, MPU의 동작 주파수는 수 백 MHz에 현재 도달하고 있다. 그러나, MPU와 메모리 LSI간의 버스의 동작 주파수는 인쇄기판상의 배선의 지연시간과 같은 제한조건 때문에, 수 십MHz에 불과하다. 그러므로, MPU 칩과 메모리 LSI 칩이 인쇄기판의 배선을 통해 연결이 되었을 때에, MPU의 성능은 충분히 사용될 수 없다. 인쇄 기판상의 배선을 통해 데이터 전달율을 높히기 위해서는, 화장된 버스폭(버스들의 수를 증가시킴)이 사용되었다. 그러나, 패키지내의 핀들의 수와 인쇄기판의 설계시에 생기는 어려움 때문에 제한이 있게 마련이다. 그러므로, 최근에는, MPU의 하이브리드 LSI와, MPU와 메모리가 동일한 반도체 기판위에 집적되어 있는 메모리는 1996년 출판된 닉케이 마이크로 장치의 3월호의 46-53 페이지에 실린 기사에 따르면, 관심을 끌고 있다.
MPU와 메모리가 인쇄 기판상의 배선을 통해 연결되어 있지는 않으나, 이러한 MPU의 하이브리드 LSI와 메모리내에 있는 반도체 칩의 내부 버스를 통해 직접 연결되어 있으므로, 버스의 길이는 감소된다. 그러므로, 버스의 동작 주파수는 증가하게 된다. 버스 폭은 또한 쉽게 확장될 수 있다. 그러므로, 시스템의 속도 성능은 향상될 수 있다. 약 수십-M비트의 동적 RAM(DRAM)은 MPU의 하이브리드 LSI와 최근에 발표된 메모리상에 장착된다. 반도치 축소기술이 발전함에 따라, 장착된 메모리의 양은 미래에 크게 증가될 것이다라는 것을 상상할 수 있다.
장착된 메모리의 양이 증가될 때에, 메모리를 시험하는 시간은 늘어난다. 게라가, MPU의 하이므리드 LSI와 메모리에서는, 일반적으로, 내부 메모리가 외부 장치로부터 직접 억세스될 수 없으며, MPU의 제어하에서 MPU를 통해 억세스된다. MPU를 통하지 않고, MPU와 메모리를 외부 장치에 연결시키는 내부 버스에다 데이터를 직접 출력시키고, MPU를 통하지 않고, 외부 장치로부터 내부 버스에다 데이터를 직접 공급하기 위한 메모리 시험 회로가 MPU로부터 독립적으로 메모리를 시험하기 위해서 요구된다.
그러므로, 짧은 시간내에 이러한 LSI내에서 메모리 시험을 하는 장치가 미래에는 중요하게 될 것이다.
그러므로, 본 발명의 목적은 메모리 시험을 위한 시간이 감소되는 메모리 시험 회로를 제공하는 것이다.
본 발명의 다른 목적은 메모리 시험을 위한 시간이 감소되고, 장애가 메모리 시험중에 발견된다면, 짧은 시간내에 장애를 발견할 수 있는 메모리 시험 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 메모리와 MPU의 하이브리드 LSI와 메모리상에 동일한 것을 장착시키는데 앎맞은 메모리 시험 회로를 제공하는 것이다.
본 발명의 다른 목적은 시험을 위한 시간이 짧은 메모리 시험 회로가 장착되어 있는 메모리와 MPU의 하이브리드 LSI를 제공하는 것이다.
본 발명의 다른 목적은 시험을 위한 여러 단자들을 요구하지 않는 메모리 시험 회로를 제공하는 것이다.
본 발명에 따르는 메모리 시험 회로에는, 반도체 메모리내의 어떤 메모리 셀내에 한 개의 논리 레벨에 있는 데이터를 입력시키는 제1 수단, 한 논리 레벨에 있는 데이터가 입력되어진 상기 어떤 메모리 셀로부터 데이터를 판독하는 제2 수단, 상기 한 논리 레벨과는 다른 논리 레벨에 있는 데이터가 상기 제2 수단에 의해 판독된 데이터내에 포함되어 있는지 없는지를 검출하는 제3 수단, 상기 어떤 메모리 셀에다 다른 논리 레벨에 있는 데이터를 입력시키는 제4 수단, 상기 다른 논리 레벨에 있는 데이터가 입력되어 있는 어떤 메모리 셀로부터 데이터를 판독하는 제5 수단과, 상기 다른 논리 레벨에 있는 데이터가 제5 수단에 의해 판독된 데이터내에 포함되어 있는지를 검출하는 제6 수단이 제공되어 있다.
본 발명에 따르는 메모리 시험 회로에는,블록 어드레스 신호에 근거한 다수의 비트들로 구성된 스트라이프 데이터를 발생시키는 스트라이프 데이터 발생수단, 소정의 메모리 어드레스에 상기 스트라이프 데이터를 입력시키는 수단, 상기 메모리의 소정의 어드레스에 입력된 정보를 판독하는 수단과, 상기 판독정보가 스트라이프 데이터와 동일한지 아닌지를 판단하는 비교수단이 제공되어 있으며, 상기 스트라이프 발생수단은, 한 논리 레벨과 다른 논리 레벨이 상기 블록 어드레스 신호의 제1 상태에 응답하여, 교대로 반복되는 스트라이프 데이터를 발생시키며, 최소한 두 번 계속되는 다른 논리 레벨과, 최소한 두 번 영속되는 한 논리 레벨이 블록 어드레스 신호의 제2 상태에 응답하여, 교대로 반복되는 스트라이프 데이터를 발생시킨다.
도1은 본 발명의 실시예에 따르는 메모리 시험회로를 포함하는 메모리와 MPU의 하이브리드 LSI 100을 도시한 블록도.
도2는 도1에 도시된 선택 신호 발생기(803)를 도시한 회로도.
도3은 도1에 도시된 입력 버퍼회로(804)를 도시한 회로도.
도4는 도1에 도시된 입력 버퍼회로(805)를 도시한 회로도.
도5는 도1에 도시된 데이터 입력-출력 버퍼(806)를 도시한 회로도.
도6은 도1에 도시된 스트라이프 신호 발생기(103)를 도시한 회로도.
도7은 도1에 도시된 스트라이프 데이터 발생기/비교회로(101)를 도시한 회로도.
도8은 도7에 도시된 트라이 상태(tristate) 버퍼(203,204)를 도시한 회로도.
도9는 도1에 도시된 스위칭 회로를 도시한 회로도.
도10은 도7에 도시된 3 단자 스위칭 회로를 도시한 회로도.
도11은 도1에 도시된 동일한 데이터 발생기/비교회로(102)를 도시한 회로도.
도12는 도1에 도시된 메모리(100)와 MPU의 하이브리드 LSI에 의한 메모리 시험중 시험 패턴들(1,2)내에 있는 각 신호의 상태를 도시한 표.
도13은 도1에 도시된 메모리(100)와 MPU의 하이브리드 LSI에 의한 메모리 시험중 시험 패턴들(3 - 9)내에 있는 각 신호의 상태를 도시한 표.
도14는 본 발명의 다른 실시예에 따르는 메모리 시험회로를 포함하는 메모리(200)와 MPU의 하이브리드 LSI를 도시한 블록도.
도15는 도14에 도시된 스트라이프 데이터 발생기/비교회로(501)를 도시한 회로도.
도16은 도14에 도시된 블록 어드레스 버퍼신호 발생기를 도시한 회로도.
도17은 도14에 도시된 메모리(200)와 MPU의 하이브리드 LSI에 의한 메모리 시험중 시험 패턴들(3-12)내에 있는 각 신호의 상태를 도시한 표.
도18은 본 발명의 다른 실시예에 따르는 메모리 시험회로를 포함하는 메모리 LSI(300)를 도시한 블록도.
도19는 참조 보기내에 있는 메모리 시험 회로를 포함하는 메모리(400)와 MPU의 하이브리드 LSI를 도시한 블록도.
* 도면의 주요부분에 대한 간단한 설명 *
400 : 메모리 807 : 제어신호 발생기
801 : MPU 805 : 입력 버퍼회로.
803 : 선택신호 발생기
본 발명의 한 실시예에 따르는 메모리 시험 회로가 서술되기 전에, MPU의 LSI와 참조 보기에서 메모리 시험 회로를 포함하는 메모리(400)가 도19를 참조하여 다음에 서술되는 실시예에 있는 상기 메모리 시험 회로와 비교될 것이다.
도19에 도시된 메모리(400)와 MPU의 하이브리드 LSI는 메모리(802)와 MPU(801)로 구성되어 있다. 메모리(802)는 1M * 1024 비트들(저장용량 : 1Gbits)로 구성된 동적 RAM(DRAM)이다. 데이터는 메모리(802)와 MPU(801) 사이에 있는 1024개의 데이터 버스들(BUS0- BUS1023)을 통해 전달된다.
메모리(802)를 시험하는 회로는 선택신호 발생기(803), 시험 인에이블 입력 신호(TEST Enable)의 각 입력신호에 대한 4 개의 입력 버퍼회로들(804), 열 어드레스 스트로브 RAS(Row Address Strobe), 행 어드레스 스트로브 CAS(Column Address Strobe)와 입력 인에이블 신호 WE(Write Enable), 어드레스 입력신호들(a0-an)을 위해 레지스터가 제공되어 있는 (n+1)개의 입력버퍼회로들(805), I/O1-I/O8을 위한 8개의 입력-출력 버퍼회로들(806), 제어신호 발생기(807)와 선택신호들(SW0-SW127)에 의해 각각 제어되는 BUS와 I/O' 사이에 있는 1024개(128*8)의 스위칭 회로들로 구성되어 있다. RAS, CAS, /WE는 각각 RAS바(bar), CAS바, WE바를 표시한다. 앞으로는 신호 이름 또는 단자 이름 앞에 있는 /은 동일한 의미로 사용될 것이다.
시험 인에이블 입력신호(TE)는 메모리 시험 모드를 설정하는 신호이다. MPU의 하이브리드 LSI와 메모리(400)는 TE가 높은 레벨(H)에 있다면, 메모리 시험 모드에 있고, TE가 낮은 레벨(L)에 있다면, 정상동작 모드에 있게 된다. TE가 높은 레벨이라면, MPU(801)의 버스 구동버퍼는 높은 임피던스상태에 있으며, 선택신호 발생기(803)는 작동된다. 선택신호 발생기(803)는 블록 어드레스 입력 신호들(A0-A6)을 수신하고, 그것을 디코드하는 디코더이다. 상기 디코딩의 결과는 스위칭 신호들(SW0-SW127)로서 출력된다.
선택신호 발생기(803)에 의해 발생된 스위칭 신호들(SW0-SW127)은 BUS와 I/O'사이의 각 대응하는 스위칭 회로들에 공급된다.
그리고, BUS와 I/O' 사이의 이러한 스위칭 회로들의 연속성 또는 불연속성을 제어한다. 즉, 이러한 스위칭 신호들은(SW0-SW127) BUS와 I/O' 사이의 스위칭 회로들을 제어하며, 8개씩 128개로 그룸이 되어진 1024 개의 데이터 버스들 (BUS0-BUS1023)중 어느 그룸이 I/O'1-I/O'8에 연결되어 있는지를 결정한다. 즉, 블록 어드레스 신호들(A0-A6)에 근거하여 결정된 소정의 스위칭 신호(SWi)가 높은 레벨에 있을 때에, 단지 BUS와 I/O'사이의 1024 개 스위칭 회로들중 8개만이 동작된다. 예를 들면, SW1이 높은 레벨에 있을 때에, BUS8과 I/O'1, BUS9와 I/O'2,...BUS15와 I/O'8사이의 총 8 개의 스위칭 회로들은 동작된다.
/RAS 입력신호, /CAS 입력신호와 /WE 입력신호는 각각의 입력버퍼회로(804)를 통해 제어신호 발생기(807)에 공급된다. 제어신호 발생기(807)는 이러한 입력신호들을 수신하고, 입력제어신호(WE'), 데이터 출력 구동신호(DOE), 내부 클락신호(CLK)와 다른 신호들을 발생시킨다.
어드레스 입력신호들(a0-an)은 입력버퍼회로(805)를 통해 메모리(802)에 제공된 디코더로 입력된다.(구체적인 회로는 삭제 되었다.)메모리(802)가 1M 단어들 * 1024 비트들(총 용량 : 1Gbits)로 구성된 메모리 배열을 포함하므로, 1M단어들중 한 단어는 어드레스 버퍼 신호들(a0-an')에 의해 선택된다. 1M은 220과 동일하므로, 20개의 어드레스 입력신호들이 요구된다. 그러므로, an내에 있는 n의 값은 19이다.
8개의 데이터 입력-출력 신호들(I/O1-I/O8)은 데이터 입력-출력 버퍼(806)를 통해 I/O버스들(I/O'1-I/O'8)로 입력되고, 그들로부터 출력된다.
메모리(400)와 MPU의 하이브리드 LSI에 있는 메모리(802)에 대한 메모리 시험은 다음과 같이 수행된다.
먼저, 시험 인에이블 입력신호(TE)는 높은 레벨로 되며, 블록 어드레스 입력신호들(A0-A6)이 입력된다. 그러므로, 소정의 SWi가 높은 레벨로 되며, 1024개의 버스들(BUS0-BUS1023)중 단지 8개의 데이터 버스들(BUS8i-BUS8i+7(i=0,1,...127))만이 I/O 버스들(I/O'1-I/O'8)이 연결되어 있다. 이 상태에서는,모든 0과 1의 입력 신호들(a0-an)의 각각은 소정의 시간에서 공급된 /RAS, /CAS, /WE가 순차적으로 공급된다. 그러므로, 소정의 시험 패턴은 순차적으로 억세스된 대응하는 8개의 메모리 셀들에 의해 I/O1-I/O8에 순차적으로 주어진다.
시험 패턴들은 다음과 같다.
(1) 데이터 '0'은 메모리(802)내에 있는 각각의 블록 어드레스 입력신호들(A0-A6)에 근거하여 선택된 128개의 메모리 셀들중 한 셀에 순차적으로 입력된다.
(2) 다음에는, 메모리 셀들에 입력된 데이터 '0'이 판독된 후에, 데이터 '1'은 동일한 메모리 셀들에 입력된다. 이러한 동작은 메모리(802)내에 있는 블록 어드레스 입력신호들(A0-A6)에 근거하여 선택된 128개의 메모리 셀들중 어떤 셀들에 대해 순차적으로 실행된다.
(3) 다음에는, 메모리 셀들내에 입력된 데이터 '1'이 판독된 후에, 데이터 '0'이 동일한 메모리 셀들에 입력된다. 이러한 동작은 메모리(802)내에 있는 블록 어드레스 입력신호들(A0-A6)에 근거하여 선택된 128개의 메모리 셀들중 어떤 셀들에 대해 순차적으로 실행된다.
(4) 마지막으로, 메모리 셀들에 입력된 데이터 '0'이 순차적으로 판독된다. 그러므로, 메모리(802)내에 있는 각각의 블록 어드레스 입력신호들(A0-A6)에 근거하여 선택된 128 개의 영역들중 한 영역 내에서의 시험이 완료된다. 전체 메모리(802)의 시험은 모든 블록 어드레스 입력신호들(A0-A6)에 대한 시험을 실행함으로써 완료된다. (i의 0에서127을 순차적으로 갱신하여 이러한 시험을 실행한다.)
이러한 메모리 시험에 대한 시간은 다음과 같이 계산된다.
먼저, 배선이 상기 시험 패턴(1)내에서 한 번 실행될 때에, 판독과 입력은 시험 패턴들(2),(3)내에서 각각 한 번 실행되며, 판독은 시험 패턴(4)내에서 한 번 실행된다. 각 메모리 셀에다 입력시키는 과정은 3번 수행되며, 각 메모리 셀로부터 팡독하는 일은 총 각각 3번씩 수행된다. 만약 상기 입력 또는 판독에 요구되는 주기 시간이 200ns라면,총 시험 시간(T)은 다음과 같이 계산된다.
T= 200 ns * 10-9*((3wtite+3read) * 1048576 단어) * 128 블록 ≒161 초
즉, 메모리(400)와 MPU의 하이브리드 LSI에 구성된 메모리(802)를 시험하는데 요구되는 시간은 161초이다.
상술한 바와 같이, 메모리(400)와 MPU의 하이브리드 LSI내에서, 약 161초 동안에 메모리 시험에 의해 메모리(802)내에서 장애가 발생되었는지가 판단된다. 그리고, 장애 발생했다면, 장애가 발생한 메모리 셀의 어드레스가 발견될 수 있다.
다음에는, 도1을 참조하자. 본 발명의 한 실시예에 따르는 메모리 시험 회로가 장착되어 있는 메모리(100)와 MPU의 하이브리드 LSI가 서술될 것이다. 동일한 참조 번호는 도19에 도시된 메모리(400)와 MPU의 하이브리드 LSI와 같이 동일 부분에 대해 부여되었다.
도1에 도시된 메모리(100)와 MPU의 하이브리드 LSI는 메모리(400)와 MPU의 하이브리드 LSI와 같이, 대략 MPU(801)와 메모리(802)로 구성되어 있다. 메모리(802)는 1M 단어들 * 1024 비트들(저장용량 : 1Gbits)로 구성된 동적 RAM(DRAM)으로 구성되어 있다. 데이터는 1024개의 데이터 버스들(BUS0-BUS1023)을 통해 메모리(801)와 MPU(802)사이에서 전달된다. 메모리(802)의 저장 용량은 1G비트들로 한정되어 있지 않다. 그리고 데이터 버스들의 수는 1024로 제한되어 있지 않다.
메모리(802)를 시험하는 회로, 즉, 이 실시예에 있는 메모리 시험 회로는
선택신호 발생기(803), 제1 시험 인에이블 입력 신호(TEST Enable: TE1)의 각 입력신호에 대한 4 개의 입력 버퍼회로들(804),제2 시험 인에이블 입력 신호(TEST Enable: TE2) 열 어드레스 스트로브 RAS(Row Address Strobe), 행 어드레스 스트로브 CAS(Column Address Strobe)와 입력 인에이블 신호 WE(Write Enable), 어드레스 입력신호들(a0-an)을 위해 레지스터가 제공되어 있는 (n+1)개의 입력버퍼회로들(805), I/O1-I/O8을 위한 8개의 입력-출력 버퍼회로들(806), 제어신호 발생기(807)와 선택신호들(SW0-SW127)에 의해 각각 제어되는 BUS와 I/O' 사이에 있는 1024개(128*8)의 스위칭 회로들과 스트라이프 신호 발생기(103), 스트라이프 데이터 발생기/비교회로(101)와 동일한 데이터 발생기/비교회로(102)로 구성되어 있다.
상술한 바와 같이, 메모리(100)와 MPU의 하이브리드 LSI는 도19에 도시된 메모리(400)와 MPU의 하이브리드 LSI와 다르다. 차이점은 시험 신호가 제1 시험 인에이블 입력 신호(TEST Enable: TE1)와, 제2 시험 인에이블 입력 신호(TEST Enable: TE2)로 구성되어 있으며, 스트라이프 신호 발생기(103), 스트라이프 데이터 발생기/비교회로(101)와 동일한 데이터 발생기/비교회로(102)가 추가되었다는 것이 다른 점이다.
제1 시험 인에이블 입력 신호(TEST Enable: TE1)는 제1 메모리 시험 모드를 설정하는 신호이다. TE1이 높은 레벨에 있다면, 메모리(100)와 MPU의 하이브리드 LSI는 제1 메모리 시험 모드내에 있게 된다. 즉, 장애를 발견하기 위한 동작모드내에 있다. 한편, 제2 시험 인에이블 입력신호(TE2)는 제2 메모리 시험모드를 설정하는 신호이며, 만약 TE1이 높은 레벨에 있다면, 메모리(100)와 MPU의 하이브리드 LSI는 제2 메모리 시험모드내에 있다.
즉, 장애가 발생된 메모리 셀의 어드레스가 속해 있는 블록 어드레스를 발견하고, 장애가 발생되었는지를 판단하는 동작모드내에 있게 된다. 만약 TE1,TE2가낮은 레벨에 있다면, 메모리(100)와 MPU의 하이브리드 LSI는정상 동작보드내에 있다.
메모리(100)와 MPU의 하이브리드 LSI의 메모리 시험 동작의 설명은 다음과 같다.
(1) 먼저, 제2 시험 인에이블 입력신호(TE2)가 높은 레벨이 되며, 메모리(100)와 MPU의 하이브리드 LSI는 메모리 시험 모드가 된다. 만약, 메모리(802)내에 장애가 발생하지 않는다면, 메모리 시험은 완료된다.
(2) 만약 메모리(802)내에 장애가 발생되었다는 것이 검출된다면, 제2 시험 인에이블 입력신호(TE2)가 높은 레벨로 유지되며, 메모리(100)와 MPU의 하이브리드 LSI는 제2 메모리 시험모드내에 있게 된다. 그리고, 장애가 발생한 메모리 셀이 속해 있는 블록 어드레스가 발견된다.
(3) 장애가 발생한 메모리 셀이 속해 있는 블록 어드레스가 발견될 때에, 제2 시험 인에이블 입력신호(TE2)는 낮은 레벨로 복구되며,메모리(100)와 MPU의 하이브리드 LSI는 장애 발생한 메모리 셀의 어드레스를 발견하기 위해서, 제1 시험 인에이블 입력신호(TE1)를 높은 레벨로 설정함으로써, 제1 메모리 시험모드내에 있게 된다.
다른 도면들을 참조하자. 메모리(100)와 MPU의 하이브리드 LSI의 구성돠 메모리 시험동작은 앞으로 상세히 기술될 것이다.
먼저, 제1 시험 인에이블 입력신호(TE1), 제2 시험 인에이블 입력신호(TE2), /RAS 신호, /CAS 신호, /WE 신호의 각각을 수신하는 입력 버퍼회로(804)는 도3에 도시된 두 단으로된 인버터 회로들의 연결에 의해 구성되어 있다. 각각 입력버퍼 회로(804)에 의해 버퍼화된 제1 시험 인에이블 입력신호(TE1)와 제2 시험 인에이블 입력신호(TE2)는 각각 제1 내부 시험 인에이블 입력신호(TE1')와 제2 내부시험 인에이블 입력신호(TE2')로 불리운다.
다음에는, 선택신호 발생기(803)는 도2에 도시된 바와 같이, 블록 어드레스 입력신호들(A0-A6)을 수신하고 디코드하는 디코더이다. 즉, 선택신호 발생기(803)는 코드화된 7-비트의 블록 어드레스 입력신호들(A0-A6)을 수신하고, 이러한 블록 어드레스 입력 신호들(A0-A6)을 버퍼화시킴으로써, 얻어지는 신호들(/A0'-/A6')과 블록 어드레스 입력신호들(A0-A6)을 반전시킴으로써 얻어지는 신호들(/A0-/A6)을 발생시킨다. 선택신호 발생기는 입력 버퍼회로(804)에 의해 버퍼화된 제1 내부시험 인에이블 입력신호(TE1')의 동작에 응답하여, 신호들 (/A0'-/A6')과 신호들(/A0-/A6)에 근거한 스위칭 신호들(SW0-SW127)을 발생한다. 스위칭 신호들(SW0-SW127)중 한 신호는 코드화된 7 비트 블록 어드레스 입력신호들(A0-A6)의 결합에 근거하여 동작된다.
예를 들면, 만약,블록 어드레스 입력신호들(A0-A6)이 '0000000'이라면, 스위칭 신호들(SW0-SW127)중 단지 스위칭 신호(SW0)만이 구동된다. 만약, 블록 어드레스 입력신호들(A0-A6)이 '1000000'이라면, 스위칭 신호들(SW0-SW127)중 단지 스위칭 신호(SW1)만이 구동된다.블록 어드레스 입력신호들(A0-A6)이 '1111111'이라면, 스위칭 신호들(SW0-SW127)중 단지 스위칭 신호(SW127)만이 구동된다.
선택 신호 발생기(803)에 의해 발생된 스위칭 신호들(SW0-SW127)은 BUS와 I/O' 사이의 이러한 스위칭의 연속성 또는 불영속성을 제어하고, BUS와 I/O사이의 대응하는 스위칭 회로에 각각 공급된다. 즉, 이러한 스위칭 신호들(SW0-SW127)은 BUS와 I/O'사이의 스위칭 회로들을 제어하며, 8개씩 128개의 그룸으로 된 1024 개의 데이터 버스들(BUS0-BUS1023)의 어느 그룹이 I/O 버스들(I/O1' I/O8')에 연결되어 있는지를 판단한다. 즉, BUS와 I/O' 사이의 1024개 스위칭 회로들중 단지 8개만이, 제1 내부시험 인에이블 입력신호(TE1')의 동작에 응답하여, 블록 어드레스 입력신호들(A0-A6)에 따라 결정된 소정의 스위칭 신호(SWi)를 높은 레벨로 설정함으로써,동작된다. 예를 들면, SW1이 높은 레벨로 된다면, SW1에의해 제어되는 단지 8개의 스위칭 회로들, 즉, BUS8과 I/O1',....BUS15와 I/O8사이의 각 스위치(총 8개)만이 동작된다. 이 때에, 다른 스위칭 회로들은 정지상태에 있다.
도9는 BUS와 I/O'사이의 스위칭 회로들의 구체적인 회로구성을 도시하고 있다. 도9는 BUS와 I/O'사이의 각 스위칭 회로의 입력-출력 단자들이 a, b이고, 스위칭 신호들(SW0-SW127)이 공급되는 제어단자가 c 일 때의 회로 구성을 도시하고 있다.
그리고, 도9에 도시한 바와 같이, 스위칭 회로들은 각각 a와 b 사이에서 양방향 전달 스위치로서 동작한다.
/RAS 입력신호, /CAS 입력신호와, /WE 입력신호는 각각 입력버퍼회로들(804)을 통해 제어신호 발생기(807)로 공급된다. 그 후에는, 제어신호 발생기(807)가 이러한 신호들을 수신하고, 입력제어신호(WE'), 데이터 출력구동 신호(DOE), 내부 클락 신호(CLK)와 다른 신호들을 발생시킨다.
어드레스 입력신호들(a0-an)은 입력 버퍼회로(805)를 통해 각각 메모리(802)에 제공된 디코더(회로는 삭제됨.)에 입력된다. 각 입력 버퍼회로(805)는 도4에 도시된 클락신호(CLK)에 응답하여 공급된 어드레스 입력신호(ai)를 보존하기 위한 레지스터를 가지고 있다. 레지스터내에 보존되어 있는 어드레스 입력 신호(ai)는 내부 어드레스 입력신호(ai')로서 출력된다.
메모리(802)는 상술한 바와 같이, 1M * 1024 비트들( 총 용량 :1G 비트들)로 구성 메모리 셀 배열을 포함하고 있다. 1M단어들중 한 단어는 어드레스 버퍼신호들(a0'-an')에 의해 선택된다. 1M은 220과 동일하므로, 20개의 어드레스 입력 신호들이 요구된다. 그러므로, an내의 n값은 19이다. 그러나, 일반적인 DRAM내에서 사용되는 어드레스 다중화 시스템이 응용된다면, 요구되는 어드레스 입력신호들은 10이 된다. 이 경우에서는, n이 9이다.
I/O 버스들(I/O1'-I/O8')은 각각 도5에 도시된 데이터 입력-출력 버퍼(806)를 통해 I/O 핀들(I/O1-I/O8)에 연결되어 있다.
도5에 도시한 바와 같이, 각각의 데이터 입력-출력 버퍼(806)는 데이터 추력 구동신호(DOE)를 수신하는 출력버퍼부와, 입력제어 신호(WE')를 수신하는 입력버퍼부를 가지고 있다. 출력버퍼부는 데이터 출력구동신호(DOE)에 의해 제어되는 트라이상태(tristate) 버퍼로서 동작하며, 입력버퍼부는 입력제어신호(WE')에 의해 제어되는 트라이상태 버퍼로서 동작한다.
다음에는, 스트라이프 신호 발생기(103)는 선택신호 발생기(803)내부에서 발생된 블록 어드레스 버퍼신호들(A0'-A6')을 수신하며, 도6에 도시된 바와 같이, 이러한 신호들에 근거하여 스트라이프 신호들(S0-S127)을 발생시킨다. 도6에 도시된 바와 같이, 각각의 블록 어드레스 버퍼 신호들(A0'-A6')은 인버터와 NAND 게이트로 구성된 회로에 공급되며, 내부 블록 어드레스 신호들(A0-A6)로 변환된다. 도6에서 알 수 있듯이, 만약 Ai'가 높은 레벨에 있다면, Ai도 또한 높은 레벨에 있으며, /Ai는 낮은 레벨에 있게 된다. 그러나, 만약 Ai'가 낮은 레벨에 있다면, Ai는 높은 레벨에 있으며, /Ai도 높은 레벨에 있게 된다. 예를 들면, 만약 A0'가 높은 레벨에 있다, 다른 Ai'는 낮은 레벨에 있으며, 다른 Ai는 높은 레벨에 있게 된다. 그리고 A0가 높은 레벨에 있고, /A0는 낮은 레벨에 있지만, /Ai도 높은 레벨에 있게 된다. 그러므로, 블록 어드레스 신호들(A1'-A6')이 관계되어 있는 모든 N-채널 금속 산화물 반도체(MOS) 트랜지스터들, MN460, MN411-MN461,...., MN41127-MN46127은 동작된다.
한편, 내부 블록 어드레스 신호(A0)가, 블록 어드레스 신호(A0')와 관계되는 N- 채널 MOS 트랜지스터들의 게이트에 공급되는 그룹만이, 즉,단지 MOS트랜지스터들(MN400,MN402,MN404, ...MN40126)만이 동작된다. 그리고, 내부 블록 어드레스 신호들(/A0)이 게이트에 공급되는 그룹, 즉, MOS 트랜지스터들(MN401, MN403, ..., MN40127)은 비동작상태에 있다. 결과적으로, 스트라이프 신호들(S0-S127)의 레벨렝 대해서는, S0,S2,S4,...,S126이 낮은 레벨로 되며, S1,S3,...,S127은 높은 레벨로 된다.
상기 내용은아래에 더욱 자세히 기술될 것이다. A0와 /A0는 도6에 도시한 바와 같이, N- 채널 MOS 트랜지스터들(MN400-MN40127)의 각 게이트 전극에 교대로 입력된다. 그러므로, A0가 높은 레벨에 있을 때에, 그리고 /A0가 낮은 레벨에 있을 때에는,MN400이 동작되며, MN401은 비동작 상태에 있게 된다. MN402는 동작되며,.....MN40126은 동작된다. P- 채널 MOS 트랜지스터 MP400의 ON-상태 저항은 7 개의 N- 채널 MOS 트랜지스터들(MN400,Mn410,mn420,...,MN460)의 각 직렬 회로의 ON-상태 저항보다 충분히 크도록 설계되었다. 그리고, 다른 것들도 비슷하게 설계되었다. 스트라이프 신호에 대해서는, 상술한 설계에 의해, S0가 낮은 레벨에, S1 은 높은 레벨에, S2는 낮은 레벨에,....., S126은 낮은 레벨에, S127은 높은 레벨에 있게 된다. 즉, 주기(2)내의 패턴(LHLHLH,...,LHLH)이 스트라이프 패턴으로 얻어진다.
이와 같이, 만약 A1'가 높은 레벨에, 그리고, 어떤 Ai'가 낮은 레벨에, A1은 높은 레벨에 있으며, /A1은 낮은 레벨에, A1(i≠1)은 높은 레벨에 있다면, /Ai는 결과적으로 스트라이프 신호에 대해, 높은 레벨로 된다. 즉,S0는 낮은 낮은 레벨에, S1도 낮은 레벨에, S는 높은 레벨에,...,S126 은 높은 레벨에 S127은 높은 레벨에 있게 된다. 즉, 주기(4)내의 패턴 LLHHLLHH,..,LLHH이 스트라이프 패턴으로 얻어진다.
이와 같이, Ai내의 i가 증가하면, 주기(8,16,,,)내의 스트라이프 패턴은 얻어지며, 만약 i가 6이라면, 주기(128)내에서 패턴 LLLL--LLHH--HHHH (L 직렬 64개와 H의 직렬 64개)이 얻어진다.
만약 스트라이프 신호 발생기(103)에 공급된 블록 어드레스 버퍼 신호들(A0'-A6')이 0이라면, 스트라이프 신호들(S0-S127)은 모두 낮은 레벨에 있게 된다.
도6에 도시된 바와 같이, 이 실시예에 있는 스트라이프 신호 발생기(103)에서는,커다란 ON- 상태 저항을 가지고 있는 독립된 P-채널 MOS 트랜지스터는 각 si 신호가 발생되는 단계에서 사용된다. 그러나, 대신에, 상보 MOS(CMOS)도 직렬로 연결된 N-채널 MOS 트랜지스터들의 수와 동일한 수만큼 병렬로 되어 있는 P-채널 트랜지스터들로 구성될 수 있다. CMOS의 경우에서는, 소자들의 수가 증가한다. 그러나, 통과전류가 흐르지 않는다는 장점이 있다.
상술한 바와 같이 발생된 스트라이프 신호들(S0-S127)은 스트라이프 데이터 발생기/비교회로(101)에 공급된다.
다음에는, 도7을 참조하여, 스트라이프 데이터 발생기/비교회로(101)가 설명될 것이다. 스트라이프 데이터 발생기/비교회로(101)는 스트라이프 신호들(S0-S127), 입력제어신호(WE'), 제2 내부시험 인에이블 입력신호(TE2')를 쒼한다. 스트라이프 데이터 발생기/비교회로(101)는 제2 내부시험 인에이블 입력신호(TE2')의 높은 레벨에 응답하여, 작동된다. 만약, 입력 제어신호(WE')가 동작상태 동안에 높은 레벨에 있다면, 스트라이프 데이터 발생기/비교회로(101)는 스트라이프 데이터 발생기로서 동작하고, 입력제어신호(WE')가 낮은 레벨에 있다면, 스트라이프 데이터 발생기/비교회로(101)는 비교회로로서 동작한다.
즉, 도7에 도시한 바와 같이, 제2 내부시험 인에이블 입력신호(TE2')와 입력제어신호(WE')가 모두 높은 레벨에 있다면, 트라이상태 버퍼(203)가 동작된다. 그러므로, 스트라이프 데이터 발생기(201)는 동작되며, 데이터 비교회로(202)는 트라이상태 버퍼(204)를 비동작상태로 함으로써, 비동작상태에 있게 된다. 반대로, 만약, 제2 내부시험 인에이블 입력신호(TE2')가 높은 레벨에, 입력제어신호(WE')가 낮은 레벨에 있다면, 스트라이프 데이터 발생기(201)는 비동작 상태가 되고, 데이터 비교회로(202)는 동작된다.
도8은 트라이상태 버퍼들(203,204)의 구조를 도시하고 있다. 도8은 트라이상태 버퍼의 입력단자가 a, 출력단자가 b이고, 제어단자가 c일때의 회로구성을 보여주고 있다.
다음에는, 스트라이프 데이터 발생기/비교회로(101)의 기능들이 설명되어질 것이다.
먼저, 제2 내부시험 인에이블 입력신호(TE2')가 높은 레벨에, 입력제어신호(WE')는 높은 레벨에 있게 되는 경우에, 즉, 스트라이프 데이터 발생기(201)는 동작되며, 데이터 비교회로(202)는 비동작상태로 될 때의 동작이 서술될 것이다. 이 경우에서는, I/O버스(I/O1')상의 신호가 인버터와 스위칭 회로로 구성된 다수의 세트들로 버퍼화되는 노드(N201)로부터 입력 데이터 신호가 전달된다. 상기 세트를 위해 사용되는 스위칭 회로는 3단자형태의 스위칭 회로이며, 구체적인 구조는 도10에 도시되어 있다. 도10에서 알수 있듯이, 단자는 제어단자(d)에 공급된 신호 (스트라이프 신호 S0-S127)의 논리 레벨에 근거하여, 단자(b) 또는 단자(c)중 한 단자에 연결되어 있다.
스트라이프 데이터 발생기(201)에 공급된 스트라이프 신호의 주기가 2라면, 즉, 스트라이프 신호가 LHLH....LHLH라면, 스트라이프 데이터 발생기(201)내의 스위칭 회로는 교대로 a,b사이의 연결과, a,c사이의 연결을 반복한다. 그러므로, 노드(N210, N211,N212,...,N21126)상의 신호들은 각각 노드(N201) 상의 신호에 대해 동일 위상, 다른 위상, 동일 위상, 다른 위상,....다른 위상이 된다.
결과적으로, 만약 I/O1'가 낮은 레벨에 있다면, 중간 데이터 버스(BUS0)가 낮은 레벨로, BUS1은 높은 레벨로, BUS2'는 낮은 레벨로,......, BUS126'은 낮은 레벨로, BUS127'은 높은 레벨로 된다.
만약 I/O1'가 높은 레벨에 있다면,상기 각각의 레벨들은 반대가 된다.
이와 같이, 만약 스트라이프의 주기가 4라면, 즉, 스트라이프 신호는 LLHHLLHH,...,LLHH가 된다. 그리고, I/O1는 낮은 레벨에 있게 된다. 즉, BUS0', BUS1',...,BUS126',BUS127'은 낮은 레벨, 낮은 레벨,...., 높은 레벨, 높은 레벨로 된다. 게다가, 주기(8,16,..,128)의 경우에서는, 상기 중간 데이터 버스들도 비슷하다.
다음에는, 제2 내부시험 인에이블 입력신호(TE2')가 높은 레벨에, 입력제어신호(WE')는 낮은 레벨에 있게 되는 경우에, 즉,데이터 비교회로(202)는 동작되며, 스트라이프 데이터 발생기(201)는 비동작상태로 될 때의 동작이 서술될 것이다. 이 경우에서는, 중간 데이터 버스들(BUSi')(i=0,12,...,126,127)상의 데이터는 배타적 OR 게이트 회로에 입력된다. 그리고, 이러한 회로들로부터 나온 출력은 배타적 OR 게이트 회로에 입력된다. 그리고, 상기 동작은 반복된다. 마지막으로, 데이터는 노드(N202)에 도달한다. 도10에서 알 수 있듯이, 만약 BUS0'-BUS127'가 동일한 레벨에 있다면,(모드 높은 레벨 또는 낮은 레벨에 있음) 노드(N202)는 낮은 레벨로 된다. 다른 경우에서는, 즉, 모든 버스들 BUS0'-BUS127'가 동일한 레벨에 있지 않다면, 노드(N202)는 높은 레벨로 된다. 데이터 비교회로(202)는 데이터를 비교한다는 것은 이러한 동작에 의해 증명된다.
상기 중간데이터 버스들(BUSi')(i=0,12,...,126,127)은 대응하는 동일한 데이터 발생기/비교회로(102)에 연결되어 있다.
즉, MPU의 하이브리드 LSI와 메모리(100)에는 128개의 동일한 데이터 발생기/비교회로(102)가 제공되어 있다. 도1을 간략화하기 위해서, 단지 두 개의 동일한 데이터 발생기/비교회로(102)가 도시되어 있다.
각각의 동일한 데이터 발생기/비교회로(102)는 대응하는 8 개의 데이터 버스들(BUSi-BUSi+7)에 연결되어 있다. 예를 들면, 도1에 도시된 바와 같이, 중간 데이터 버스(BUS0')에 연결된 동일한 데이터 발생기/비교회로(102)는 데이터 버스(BUS0-BUS7)에 연결되어 있으며, 중간 데이터 버스(BUS127')에 연결된 동일한 데이터 발생기/비교회로(102)는 데이터 버스(BUS1016-BUS1023)에 연결되어 있다.
도11은 각각의 동일한 데이터 발생기/비교회로(102)의 회로구조를 도시하고 있다. 도11에 도시한 바와 같이, 동일한 데이터 발생기/비교회로(102)는 제2 내부시험 인에이블 입력신호(TE2')와 입력제어신호(WE')를 수신한다. 이러한 신호들이 모두 높은 레벨에 있을 때에, 동일한 데이터 발생기/비교회로(102)는 동일한 데이터 발생기로 작용하며, 다른 경우에는, 비교회로로 작용한다. 동일한 데이터 발생기/비교회로(102)가 동일한 데이터 발생기로 작용할 때에, 대응하는 중간 데이터 BUS상의 데이터는 대응하는 8개의 데이터 버스들로 전달된다. 예를 들면, 중간 데이터 버스(BUS0')에 연결된 동일한 데이터 발생기/비교회로(102)는 8개의 데이터 버스들(BUS0-BUS7)에다 중간 데이터 버스(BUS0')상의 데이터를 공급한다.
한편, 동일한 데이터 발생기/비교회로(102)가 비교회로로 작용할 때에, 상기 회로는 대응하는 8개의 데이터 버스들로부터 데이터를 수신한다. 그리고, 만약, 상기 데이터가 상기 데이터 비교회로(202)와 같은 동일한 레벨(모두 높거나 또는 낮은 레벨)이라면, 노드(N301)는 낮은 레벨로 된다. 다른 경우에서는, 즉, 만약 대응하는 8개의 데이터 버스들로부터 나온 모든 데이터가 동일한 레벨이 아니라면, 노드(N301)는 높은 레벨로 된다.
다음에는 MPU의 하이브리드 LSI의 메모리 시험동작이 소개될 것이다.
상술한 바와 같이, 메모리(100)와 MPU의 하이브리드 LSI의 메모리 시험동작은 다음과 같이 수행된다.
(1) 제2 시험 인에이블 입력신호(TE2)가 높은 레벨로 되고, 장애가 메모리(802)내에서 발생되었는지가 판단된다.
(2) 장애가 메모리(802)내에서 발생된 것이 검출되었다면, 제2 시험 인에이블 입력신호(TE2)는 높은 레벨로 유지되고, 손상된 메모리 셀의 어드레스가 속해 있는 블록 어드레스가 발견된다.
(3) 손상된 메모리 셀이 속해 있는 블록 어드레스가 발견될 때에, 제1 시험 인에이블 입력신호(TE1)는 높은 레벨로 되고, 손상된 메모리 셀이 발견된다.
먼저, 도12를 참조하면, 상기 단계(1)내의 동작은 즉, 제2 시험 인에이블 입력신호(TE2)를 높은 레벨로 조정하고, 장애가 메모리(802)내에서 발생했는지를 판단하는 동작이 서술될 것이다.
먼저, 높은 레벨에 있는 제2 시험 인에이블 입력신호(TE2)와 높은 레벨에 있는 입력제어신호(WE)는 메모리(100)와 MPU의 하이브리드 LSI를 제외한 장치로부터 입력된다. 메모리(100)와 MPU의 하이브리드 LSI는 제2 시험모드로 된다. 이 상태에서는, '0000000'가 블록 어드레스 입력신호(A0-A6)로서 외부장치로부터 공급된다. 내부 블록 어드레스 입력신호들(A0-A6), (/A0-/A6)은 모두 높은 레벨이 되며, 결과적으로, 스트라이프 신호들(S0-S127)은 모두 낮은 레벨로 된다.
이 상태에서는, 낮은 레벨에 있는 값이 외부 장치로부터 I/O1'로 입력된다. (도12a-12c에 있는 시험 패턴들(1)) 그 후에는, I/O1'가 데이터 입력-출력 버퍼(806)에 의해 낮은 레벨로 되며, 스트라이프 데이터 발생기로서 동작하는 스트라이프 데이터 발생기/비교회로(101)는 모든 중간 데이터 버스들(BUS0'-BUS127')을 낮은 레벨로 만든다.
이에 응답하여, 동일한 데이터 발생기로서 동작하는 동일한 데이터 발생기/비교회로(102)는 모든 대응하는 데이터 버스들을 낮은 레벨로 만든다. 그로므로 데이터 버스들(BUS0-BUS1023)은 모두 낮은 레벨로 된다.
이 상태에서는, 어드레스 입력신호들(a0-an)은 모두 0에서 1로 된다. 그리고, 낮은 레벨의 값은 모든 어드레스들내에 있는 모든 비트들로 입력된다.
다음에는, 입력제어신호(WE)가 낮은 레벨로 되며, 메모리(802)내에 입력된 데이터가 판독된다.
즉, 어드레스 입력신호들(a0-an)은 모두 '0'이 되며, 데이터 버스들(BUS0-BUS1023)상의 어떤 데이터가 동일한지 아닌지는 동일한 데이터 발생기/비교회로(102)와 스트라이프 데이터 발생기/비교회로(101)를 통해 I/O 단자(I/O1)로부터 판독된다.
이 때에, 데이터 버스들(BUS0-BUS1023)상의 데이터가 모두 동일하다면, 즉, 모두 낮은 레벨에 있다면, 중간 데이터 버스들(BUS0'-BUS127')상의 데이터도 동일한 데이터 발생기/비교회로(102)에 의해 낮은 레벨로 된다. 그러므로, I/O 단자(I/O1)로 입력되고, 그 단자에서 출력되는 신호의 레벨도 낮은 레벨에 있다. 그리고, 어떤 비정상적인 상태(도12a 또는 도12b에 있는 시험 패턴(1))가 발생되지 않았다는 것이 증명될 수 있다.
한편, 데이터 버스들(BUS0-BUS1023)상의 모든 데이터가 동일하지 않다면, 즉, 만약 어떤 메모리 셀에 낮은 레벨의 값을 입력시키거나 또는 어떤 메모리 셀로부터 낮은 레벨의 값을 판독하는 일이 정상이 아니고, 판독된 데이터가 높은 레벨로 고정되어 있다면, 중간 데이터 버스들(BUS0'-BUS127')상의 데이터의 최소한 한 부분은 동일한 데이터 발생기/비교회로(102)에 의해 높은 레벨로 된다. 그러므로, I/O 단자(I/O1)로 입력되고, 그 단자에서 출력되는 신호의 레벨은 스트라이프 데이터 발생기/비교회로(101)에 의해 높은 레벨로 되며, 어드레스 입력신호들(a0-an)이 모든 0에 대응하는 어드레스들내의 메모리 셀로부터 나온 데이터가 높은 레벨로 고정되어 있는 손상된 메모리 셀이 존재한다는 것이 입증될 수 있다(도12c의 시험 패턴(1)).
이러한 판독은 어드레스 입력신호들(a0-an)이 '0'에서 '1'로 될 때까지 실행된다.
그러나, 이러한 시험에서는, 단지, 데이터가 높은 레벨로 고정되어 있는 손상된 메모리 셀이 존재하는지가 판단되므로, 데이터가 입력이 되어, I/O1는 높은 레벨로 되고, 비슷한 시험이 상기 시험패턴(1)에 추가되어 실행된다. 그리하여, 데이터가 낮은 레벨로 고정되어 있는 손상된 메모리 셀이 존재하는지가 판단된다. (도12a-도12c내의 시험 패턴들(2))만약 이러한 시험에서 데이터가 낮은 레벨로 고정되어 있는 손상된 메모리 셀이 존재한다면, I/O 단자(I/O1)로 입력되고, 단자로부터 출력되는 신호의 레벨은 낮은 레벨이 된다.(도12a 또는 c내의 시험 패턴(2)). 한편, 데이터가 낮은 레벨로 고정되어 있는 손상된 메모리 셀이 존재한다면, I/O 단자(I/O1)로 입력되고, 단자로부터 출력되는 신호의 레벨은 높은 레벨이 된다.(도12b내의 시험 패턴(2)). 상기 시험도 어드레스 입력신호들(a0-an)이 '0'에서 '1'로 될 때까지 실행된다.
메모리(802)가 손상된 메모리 셀을 포함하고 있는지는 상기 시험에 의해 판단된다.
만약, 상기 시험에 의해 메모리(802)가 손상된 메모리 셀을 포함하고 있다는 것이 입증된다면, 모든 시험들은 다음 시험으로 진행하지 않고, 완료된다. 이 경우에서는, 만약 입력 또는 판독에 요구되는 주기 시간이 200ns 라면, 총 시간은 다음과 같다.
T=200ns * 10-9*((1입력+ 1판독)*1048576단어)*2시험 패턴≒ 0.8(s)
즉, 메모리(100)와 MPU의 하이브리드 LSI내에 구축된 메모리(802)내에 손상된 메모리 셀이 없다면, 그것을 검출하는데 요구되는 시간은 약 0.8초가 된다.
한편, 만약 상기 시험에 의해 메모리(802)가 손상된 메모리 셀을 포함하고 있다는 것이 입증된다면, 도13의 시험 패턴들(3-9)이 실행된다. 즉, 상기 단계(2)가 실행된다.
예를 들면,데이터가 고정되어 있는 손상된 메모리 셀이 상기 단계(1)에 존재하는 경우(도12b)가 아래에 서술될 것이다.
도13에 도시된 바와 같이, 단계(2)에서는, 높은 레벨에 있는 제2 시험 인에이블 입력신호(TE2)와 높은 레벨에 있는 입력제어신호(WE)는 메모리(100)와 MPU의 하이브리드 LSI의 외부로부터 입력된다. 메모리(100)와 MPU의 하이브리드 LSI는 제2 시험모드로 된다. 이 상태에서는, '1000000'가 블록 어드레스 입력신호(A0-A6)로서 외부장치로부터 공급된다. 결과적으로, 스트라이프 신호들(S0-S127)은 도13에 도시한 바와 같이, LHLHLH,...,LHLH가 된다.
이 상태에서는, 낮은 레벨에 있는 값이 외부 장치로부터 I/O1로 입력된다. 그 후에는, I/O1'가 데이터 입력-출력 버퍼(806)에 의해 낮은 레벨로 되며, 스트라이프 데이터 발생기로서 동작하는 스트라이프 데이터 발생기/비교회로(101)는 모든 중간 데이터 버스들(BUS0'-BUS127')을 LHLH,....,LHLH로 만든다.
이에 응답하여, 동일한 데이터 발생기로서 동작하고, 스트라이프 데이터 발생기/비교회로(101)로부터 낮은 레벨에 있는 신호를 수신하는 동일한 데이터 발생기/비교회로(102)는 모든 대응하는 데이터 버스들을 낮은 레벨로 만든다. 그리고, 높은 레벨의 신호를 수신하는 상기 동일한 데이터 발생기/비교회로(102)는 모든 대응하는 데이터 버스들을 높은 레벨로 만든다. 데이터 버스들(BUS0-BUS1023)은 LLLLLLLLHHHHHHHHLL,....,HHHH이 된다. 그리고, 상기 데이터 버스들은 매 8개의 버스마다 높은 레벨 또는 낮은 레벨이 된다.
이 상태에서는, 어드레스 입력신호들(a0-an)이 '0'에서 '1'로 된다. 그리고, 낮은 레벨의 값은 데이터 버스들(BUS0-BUS7, BUS16-BUS23, BUS32-BUS39,...,)에 대응하는 모든 어드레스들내의 모든 비트들에 입력된다. 한편, 높은 레벨의 값은데이터 버스들(BUS8-BUS15, BUS24-BUS31,...,)에 대응하는 모든 어드레스들내의 모든 비트들에 입력된다.
다음에는, 입력제어신호(WE)는 낮은 레벨로 되며, 메모리(802)에 입력된 데이터는 판독된다. 즉,어드레스 입력신호들(a0-an)은 모두 '0'이 되며, 데이터 버스들(BUS0-BUS1023)상의 어떤 데이터가 동일한지 아닌지는 동일한 데이터 발생기/비교회로(102)와 스트라이프 데이터 발생기/비교회로(101)를 통해 I/O 단자(I/O1)로부터 판독된다.
이 때에, 상술한 바와 같이, 만약, 다음의 메모리 셀들에 입력된 데이터가 낮은 레벨에 있을 때에는,데이터 버스들(BUS0-BUS7, BUS16-BUS23, BUS32-BUS39,...,)에 대응하는 메모리 셀들내에 데이터가 낮은 레벨로 고정되어 있는 손상된 메모리 셀이 존재하더라도, 손상된 메모리 셀이 검출될 수 없다. 한편, 데이터 버스들(BUS8-BUS15, BUS24-BUS31,...,)에 대응하는 메모리 셀들내에 데이터가 낮은 레벨로 고정되어 있는 손상된 메모리 셀이 존재하더라도, 다음의 메모리 셀들에 입력된 데이터가 높은 레벨에 있을 때에는,손상된 메모리 셀이 검출될 수 있다.
데이터 버스들(BUS8-BUS15, BUS24-BUS31,...,)에 대응하는 메모리 셀들내에 데이터가 낮은 레벨로 고정되어 있는 손상된 메모리 셀이 존재한다면, 상기 데이터 버스들에 대응하는 동일한 데이터 발생기/비교회로(102)의 출력신호 전도체들이 되는 중간 데이터 버스들(BUS1',BUS3',BUS5',...BUS127')중 어느 버스들은 높은 레벨로 된다. 그러므로 스트라이프 데이터 발생기/비교회로(101)도 높은 상태가 된다.
데이터 버스들(BUS8-BUS15, BUS24-BUS31,...,)에 대응하는 메모리 셀들내에 데이터가 낮은 레벨로 고정되어 있는 손상된 메모리 셀이 존재한다면,손상된 메모리 셀은 상술한 바와 같이, 도13에 도시된 시험 패턴(3)을 실행함으로써,검출된다.
이와 같이, 시험 패턴들(4-9)은 연속적으로 수행된다. 즉, 시험 패턴(4)에 대해서는, '0100000'이 블록 어드레스 입력신호들(A0-A6)로서 공급된다.그리고, 스트라이프 신호들(S0-S127)은 LLHHLLHH,...,LLHH가 된다. 시험 패턴(5)에 대해서는, '0010000'이 블록 어드레스 입력신호들(A0-A6)로서 공급된다.그리고, 스트라이프 신호들(S0-S127)은 LLLLHHHHL,...,HHHH가 된다.
예를 들면, 시험 패턴(4)의 경우에서는, 만약, 다음의 메모리 셀들에 입력된 데이터가 낮은 레벨에 있을 때에는,데이터 버스들(BUS0-BUS15, BUS32-BUS47,...,)에 대응하는 메모리 셀들내에 데이터가 낮은 레벨로 고정되어 있는 손상된 메모리 셀이 존재하더라도, 손상된 메모리 셀이 검출될 수 없다. 한편, 데이터 버스들(BUS15-BUS31,BUS48-BUS63,...,)에 대응하는 메모리 셀들내에 데이터가 낮은 레벨로 고정되어 있는 손상된 메모리 셀이 존재하더라도, 다음의 메모리 셀들에 입력된 데이터가 높은 레벨에 있을 때에는,손상된 메모리 셀이 검출될 수 있다.
이러한 시험이 시험 패턴(9)때까지 수행될 때에,데이터 버스들(BUS0-BUS1023)중 손상된 메모리셀이 포함되어 있는 데이터 버스에 대응하는 블록 어드레스내에서 발견된다.
도13은 시험 패턴들(3,5)을 이용하여, 장애가 발생되는 경우를 도시하고 있다. 상술한 바와 같이, 시험 패턴들(3,5)을 이용하여, 장애가 발생되는 경우에서는, 이러한 시험 패턴들(3,5)에 대응하는 블록 어드레스들 '1000000'과 '0010000'을 추가함으로써, 얻어지는 '1010000' 어드레스를 가지고 있는 데이터 버스에 대응하는 블록 어드레스, 즉 데이터 버스들(BUS40-BUS47)내에 손상된 메모리 셀이 포함되어 있다는 것이 입증될 수 있다.
상기 보기에서는, 데이터가 낮은 레벨로 고정되어 있는 손상된 메모리 셀이 상기 단계(1)내에 존재하는 경우(도12b)가 서술되고 있다.
그러나, 데이터가 높은 레벨로 고정되어 있는 손상된 메모리 셀이 상기 단계(1)내에 존재한다면, (도12c) 높은 레벨의 값은 상기 단계(2)에서 외부장치로부터 I/O1로 입력된다. 이 경우에서는, 데이터 버스들(BUS0-BUS1023)에 공급된 데이터의 논리 레벨은 상기 경우내의 논리 레벨의 반대가 된다.그리고, 그것은 데이터가 높은 레벨로 고정되어 있는 손상된 메모리 셀이 포함되어 있는 데이터 버스에 대응하는 블록 어드레스내에서 발견될 수 있다.
장애가 메모리(802)내에서 발생했는지는 시험 패턴들(1,2)을 실행함으로써 판단된다는 것을 상기 설명으로부터 확실히 알 수 있다. 그리고, 장애가 발견된다면, 손상된 메모리 셀의 어드레스가 속해 있는 블록 어드레스는 시험 패턴들(3-9)을 연속적으로 실행함으로써 발견된다.
손상된 메모리 셀의 어드레스가 속해 있는 블록 어드레스는 시험 패턴들(1-9)을 연속적으로 실행함으로써 발견된다면, 제1 시험 인에이블 입력신호(TE1)는 단계(3)에서 높은 레벨로 되며, 손상된 메모리 셀의 어드레스는 발견된다.
즉, 모든 시험이 손상된 메모리 셀의 어드레스가 속해 있는 블록 어드레스에 대해서만 실행된다면, 손상된 메모리 셀은 발견될 수 있다. 예를 들면, 상기 보기에서는, 장애기 중간 데이터 버스(BUS5')와 관련된 블록에서 발생했다는 것이 입증되므로, 모든 시험은 단계(3)내의 장애를 포함하고 있는 블록에 대해서만 실행되어야 한다.
구체적으로 말하자면,제2 시험 인에이블 입력 신호(TEST Enable: TE2)는 비동작상태가 되며, (낮은 레벨) 제1시험 인에이블 입력 신호(TEST Enable: TE1)는 동작상태가 된다.(높은 레벨) 그리고, 회로(803)에 입력된 블록 어드레스 신호들의 그룹(A0-A')은 '1010000'로 설정된다. SW5는 높은 레베로 되고, SWi는 낮은 레벨로 된다. 이 때에는, BUS40과 I/O1', BUS41과 I/O2', BUS42과 I/O3',..,BUS47과 I/O8'사이에서의 각 스위칭이 동작되며, BUS40-BUS47과 I/O단자들 I/O1-I/O8은 각각 연결된다. 이 상태에서는, 손상된 메모리 셀과 다른 셀들은, 어드레스 입력신호들(a0-an)이 '0'에서 '1'로 될 때까지 데이터 버스들(BUS40-BUS47)에 속해 있는 메모리 셀들에 대한 완전한 시험을 실행함으로써 발견될 수 있다. 메모리(100)와 MPU의 하이브리드 LSI내에서, /RAS, /CAS, /WE가 소정의 시간에서 공급되고, 소정의 시험 패턴이 순차적으로 I/O1-I/O8에 공급되는 상태에서 어드레스 입력신호들(a0-an)에 대해 '0'에서 '1'로 변환된 값이 순차적으로 공급되는 시험과 같이, 상기 완전 한 시험은 대응하는 8개의 메모리 셀들을 순차적으로 억세스하는 시험을 의미한다.
시험 패턴은 다음과 같다.
(1) 데이터 '0'가 순차적으로 손상된 메모리 셀의 어드레스을 포함하고 있는 블록 어드레스에 입력된다.
(2) 다음에는, 메모리 셀에 입력된 데이터 '0'이 판독된 후에, 데이터 '1'은 동일한 메모리 셀내에 입력된다.
상기 동작은 손상된 메모리 셀의 어드레스을 포함하고 있는 블록 어드레스에 대해 순차적으로 실행된다.
(3) 다음에는, 메모리 셀에 입력된 데이터 '1'이 판독된 후에, 데이터 '0'은 동일한 메모리 셀내에 입력된다. 상기 동작은 손상된 메모리 셀의 어드레스을 포함하고 있는 블록 어드레스에 대해 순차적으로 실행된다.
(4) 메모리 셀에 입력된 데이터 '0'이 순차적으로 판독된다. 손상된 메모리 셀의 어드레스을 포함하고 있는 블록 어드레스 영역 내에서의 완전한 시험이 완료된다. 입력은 상기(1)에서 한 번 수행되므로,입력과 출력은 (2),(3)에서 각각 한 번 수행되고, 판독은 상기(4)에서 수행되므로, 입력과 판독은 각 메모리 셀에 대해 총 3 번씩 수행된다.
일련의 시험을 하는데 요구되는 시험 시간(T)은 다음과 같다.
T= 200ns. * 10-9((1입력+ 1판독) * 1048576단어) * 9시험 패턴+ 200ns.*10-9* ((3입력+3판독)* 1048576단어) *1블록 어드레스≒ 5(s.)
상술한 바와 같이, 메모리(100)와 MPU의 하이브리드 LSI내에서는, 메모리(802)의 시험 시간(T)은 약 5초가 되며, 상기 시간은 메모리(400)와 MPU의 하이브리드 LSI의 시험시간이 되는 약 161초와 비교될 때에, 현저하게 감소된 것이다.
즉, 만약 손상된 메모리 셀이 존재하지 않는다면, 시험은 상술한 바와 같이 약 0.8초내에서 완료되며, 만약 손상된 메모리 셀이 존재하더라도, 손상된 메모리 셀을 발견하는데는 단지 약 5초만이 요구된다.
상술한 바와 같이, 이 실시예에 있는 메모리 시험 회로는 스트라이프 신호 발생기(103), 스트라이프 데이터 발생기/비교회로(101)와 동일한 데이터 발생기/비교회로(102)를 이용하여 매우 짧은 시간내에 장애 위치를 발견할 수 있다.
다음에는, 도14-17을 참조하자. 본 발명의 다른 실시예에 따르는 메모리 시험회로를 포함하고 있는 메모리(200)와 MPU의 하이브리드 LSI가 설명될 것이다.
이 실시예에 있는 메모리(200)와 MPU의 하이브리드 LSI에서는, 동일한 데이터 발생기/비교회로(102)는 메모리(100)와 MPU의 하이브리드 LSI에서 제거되었다. 스트라이프 데이터 발생기/비교회로(101)는 스트라이프 데이터 발생기/비교회로(501)로 대체되었으며, 블록 어드레스 버퍼신호 발생기(503)가 추가되었다. 메모리 시험을 위한 단자들의 수는 메모리(100)와 MPU의 하이브리드 LSI내의 단자들과 비교했을 때에, 상기 구조 변경으로 인해 감소된다. 즉, 8개의 데이터 입력-출력 단자들은 한 개로 감소되며, 7개의 블록 어드레스 입력단자들은 한 개로 감소된다.
이러한 실시예에 따르는 메모리 시험 회로를 포함하고 있는 메모리(200)와 MPU의 하이브리드 LSI의 구조와 메모리 시험의 동작이 서술될 것이다. 먼저, 도16에 도시된 바와 같이, 원하는 블록 어드레스 정보는 블록 어드레스 입력신호(AIN)에 직렬 형태로 입력될 수 있다. 예를 들면, '1010000000' 정보는 상기 순서대로 AIN에 직렬로 입력된다.
각 정보는 /RAS 신호의 매 주기마다 순차적으로 입력된다. 회로(807)에서는, 클락신호(CLK)가 /RAS신호의 마지막 부분에서 발생된다. (회로도는 삭제됨.)도16에 도시한 바와 같이, 레지스터 회로내의 정보는 클락 신호(CLK) 때문에, 순차적으로 우측에서 좌측으로 이동된다. 즉, 시프트(shift) 레즈스터 동작이 수행된다. 그러므로, '1010000000'이 AIN에 모두 입력될 때에, '1010000000' 정보는 블록 어드레스 버퍼신호 발생기(503)내의 각 레지스터내에서 좌측으로부터 이동된다. 즉, 이 때에는, 블록 어드레스 정보(A0-A9)가 저장된다. 상술한 바와 같이, 저장된 블록 어드레스 정보(A0-A9)는 블록 어드레스 버퍼신호 발생기(503)로부터 블록 어드레스 버퍼 신호들(A0'-A9')로서 추출된다.
블록 어드레스 버퍼신호 발생기(503)로부터 출력된, 블록 어드레스 버퍼신호 발생기(503)로부터 출력된 블록 어드레스 버퍼 신호들(A0'-A9')중 블록 어드레스 신호들(A0'-A4')은 선택 신호 발생기(504-1)에 공급되며, 블록 어드레스 버퍼 신호들(A5'-A9')은 선택 신호 발생기(504-2)에 공급된다. 선택신호 발생기(504-1)는 블록 어드레스 신호들(A0'-A4')을 수신하며, 그들을 디코드하고, 스위칭 신호들(SW0-SW31)을 발생시킨다. 한편, 선택신호 발생기(504-2)는 블록 어드레스 신호들(A5'-A9')을 수신하며,그들을 디코드하고, 스위칭 신호들(SW'0-SW'31)을 발생시킨다.
상술한 바와 같이, 이 실시예에서는, 단지 블록 어드레스 입력신호 단자만이 블록 어드레스 버퍼신호 발생기(503)를 이용할 때에 요구된다.
다음에는, 이 실시예에서, 인버터와 NAND 게이트로 구성된 스트라이프 신호 발생기(502)는 각각의 블록 어드레스 버퍼 신호들(A0'-A9')을 내부 블록 어드레스 신호들(A0-A9), (A0-/A9)로 변환시킨다. 그리고, 스트라이프 신호들(S0,S1,...,S1023)을 메모리(100)와 MPU의 하이브리드 LSI내의 스트라이프 신호 발생기(103)로서 동작하여, 발생시킨다.
도15에 도시한 바와 같이, 스트라이프 데이터 발생기/비교회로(101)는 스트라이프 신호들(S0-S1023), 입력제어신호(WE')와 제2 시험 인에이블 입력신호(TE2')를 수신한다. 스트라이프 데이터 발생기/비교회로(101)는 제2 시험 인에이블 입력신호(TE2')의 높은 레벨에 응답하여 작동된다. 입력제어신호(WE')가 동작상태에서 높은 레벨에 있을 때에는, 스트라이프 데이터 발생기/비교회로(101)는 스트라이프 데이터 발생기로서 동작하며, 입력제어신호(WE')가 동작상태에서 낮은 레벨에 있을 때에는, 스트라이프 데이터 발생기/비교회로(101)는 스트라이프 데이터 비교회로로 동작한다.
즉, 제2 시험 인에이블 입력신호(TE2')가 높은 레벨에 있고, 입력제어신호(WE')가 높은 레벨에 있다면, 스트라이프 데이터 발생기(601)는 작동되며, 스트라이프 데이터 비교회로(602)는 비동작 상태가 된다. 한편, 만약 제2 시험 인에이블 입력신호(TE2')가 높은 레벨에 있고, 입력제어신호(WE')가 낮은 레벨에 있다면, 스트라이프 데이터 발생기(201)는 비동작상태가 되며, 스트라이프 데이터 비교회로(202)는 동작 한다.
먼저, (TE2')가 높은 레벨에 있고,(WE')가 높은 레벨에 있다면,노드(N601)상의 버퍼화된 신호는 인버터와 스위칭 회로로 구성된 다수의 세트들로 전달된다. 동작에 관해서는, 스트라이프 데이터 발생기/비교회로(501)는 스트라이프 데이터 발생기/비교회로(101)와 비슷하다. 그러나, 스트라이프 데이터 발생기/비교회로(501)는 스트라이프 데이터 발생기/비교회로(101)와 다른 점이 있다. 즉, 스트라이프 데이터 발생기(601)의 출력이 중간 데이터 버스들로 공급되지 않으나, 데이터 버스들(BUS0,BUS1,..,BUS1023)으로 직접 공급된다는 것이다.
다음에는, (TE2)가 높은 레벨에 있고,(WE)가 낮은 레벨에 있는 경우가 서술될 것이다. 이 경우에서는, 판독된 데이터 신호는 데이터 버스들(BUSi)(i=0,1,2,...,1023)을 통해 인버터와 스위칭 회로로 구성된 다수의 세트들로 전달된다. 인버터와 스위칭 회로로 구성된 각 세트뒤에 있는 판독된 데이터 신호는 노드들(N620,N621,...,N621022)을 통해 배타적 OR 게이트 회로에 입력된다. 게다가, 각 배타적 OR 게이트로부터 나온 출력은 배타적 OR 게이트에 입력되며, 상기 동작은 반복된다. 마지막으로, 판독된 데이터 신호는 노드(602)에 도달한다. 도15에서 알 수 있듯이, N620-N621023에 있는 모든 노드들이 동일 레벨레 있다면,(모두 높은 레벨 또는 낮은 레벨), 노드(N602)는 항상 낮은 레벨레 있게 된다. 그러나, 만약 N620-N621023중 한 노드만이 다른 노드들의 레벨과 다른 레벨이라면, 노드(N602)는 높은 레벨에 있게 된다. 즉, 회로(602)는 데이터(레벨)을 비교한다.
다음에는, 스트라이프 데이터 발생기/비교회로(101)의 입력/판독 동작이 서술될 것이다. 보기로서, 스트라이프 데이터가 주기(2)내에 있는 경우가 서술될 것이다. 먼저, 입력이 온(on)상태에 있을 때에,(TE2가 높은 레벨 그리고 WE'가 높은 레벨) 낮은 레벨의 값은 I/O에 입력된다. 즉, I/O'는 데이터 입력-출력 버퍼(806)에 의해 낮은 레벨로 되며, 상술한 바와 같이, 회로(601)에 의해,BUS0는 낮은 레벨, BUS1은 높은 레벨로, ....., BUS1022는 높은 레벨로 된다. 그러므로, 이러한 데이터 버스들에 있는 데이터는 메모리(802)내의 메모리 셀들에 입력된다. 이 상태에서는, 메모리 셀들에 입력시키는 동작은 어드레스 입력신호들의 한 세트를 최하위 비트(a0-an:낮은 레벨에 있는 모든 것)로부터 최상위 비트(a0-an: 높은 레벨의 모든 것)순차적으로 공급하여, 입력시킴으로써 수행된다.
입력 동작후에는, 판독과정이 시작되며, (TE2는 높은 레벨, WE'는 낮은 레벨)판독작업이 수행된다. 상기 주기(2)내에 있는 스트라이프 패턴의 경우에서는, 메모리 셀로부터 데이터 버스로 판독될 때의 레벨이 입력시의 레벨과 동일할 때에, BUS0는 낮은 레벨에, BUS1은 높은 레벨에, ....., BUS1023은 높은 레벨에 있게 된다. 스트라이프 패턴의 주기가 2이므로, 스트라이프 신호(Si)는 i가 짝수이면, 낮은 레벨에, i가 홀수이면, 높은 레벨에 있게 된다. 그러므로, 각 데이터 버스상의 레벨은 회도(602)중에서 인버터와 스위칭 회로로 구성된 각 세트에 의해 변환되며, 1024개의 노드(N601-N621023)들의 각 레벨은 모두 낮은 레벨에 있게 된다.
그러므로, 배타적 OR 게이트들의 트리의 출력이 되는 노드(N602)는 낮은 레벨이 되며, I/O'는 낮은 레벨로 I/O는 낮은 레벨로 된다. 상술한 바와 같이, 만약 입력된 데이터와 팡독된 데이터가 동일하다면, 스트라이프 데이터 발생기/비교회로(501)의 출력은 낮은 레벨에 있다.
상기 동작은 주기(4,8,...)내의 스트라이프 데이터에 대해서도 비슷하다.
다음에는, 도17을 참조하자.메모리(802)내의 블록이 손상되어 있는 경우가 설명될 것이다. 상세한 보기로서, 최소한 1비트의 메모리 셀이 데이터 버스(BUS5)에 연결되어 있는 메모리 블록내에서 낮은 레벨로 고정되어 있다고 가정하자. 이 경우에서는, BUS5를 높은 레벨로 만든느 패턴이 입력될 때에, BUS5는 판독된후에 낮은 레벨에 여전히 있게 된다. 그러므로, 회로(602)내의 노드(N625)(도시되지는 않았지만, 그것은 S5에 의해 제어되며, 인버터와 스위칭 회로로 구성된 한 세트뒤에 있음)는 인버터에 의해서 낮은 레벨로 반전시킴으로써 얻어지는 높은 레벨로 된다.그 이유는 S5가 높은 레벨이기 때문이다. 한편, 다른1023개의 노드들(N620-N624),(N626-N621023)은 인버터와 스위칭 회로로 구성된 한 세트에 의해 모두 낮은 레벨로 된다. 그러므로, 배타적 OR 게이트의 트리의 출력(602)은 높은 레벨에 있다. 즉, I/O'는 높은 레벨에, I/O는 높은 레벨에 있다.
메모리(200)와 MPU의 하이브리드 LSI의 메모리 시험은 메모리(100)와 MPU의 하이브리드 LSI의 메모리 시험과 같이 수행된다. 즉, 시험은 다음과 같은 단계를 통해 수행된다.
(1) 제2 시험 인에이블 입력신호(TE2)가 높은 레벨에 있으며, 장애가 메모리(802)내에서 발생했는지가 판단된다.
(2) 만약 장애가 메모리(802)내에서 발생했다는 것이 검출되었다면, 손상된 메모리 셀이 속해 있는 블록 어드레스가 발견된다.
(3) 손상된 메모리 셀이 속해 있는 블록 어드레스가 발견될 때에, 제1 시험 인에이블 입력신호(TE1)는 높은 레벨로 되며, 손상된 메모리 셀의 어드레스가 발견된다.
메모리 셀이 높은 레벨로 고정되어 있는 장애는 상기 단계(1)에 의해 시험된다.(시험 패턴 1). 즉 낮은 레벨에 있는 값이 모든 메모리 셀들에 입력된 후에, 상기 값을 판독함으로써 시험된다. 그리고, 메모리 셀이 낮은 레벨로 고정되어 있는 장애가, 높은 레벨의 값이 다음에 있는 모든 메모리 셀들내에 입력된 후에, 상기 값을 판독함으로써, 검출되는 단계(시험 패턴 2)에데 대해서는, 시험이 메모리(100)와 MPU의 하이브리드 LSI에 대한 시험과 비슷하다.
그러므로, 손상된 메모리 셀이 메모리(802)내에 존재하지 않는다는 것이 이러한 시험에 의해 증명된다면, 시험은 완료된다.
한편, 상기 시험에 의해 손상된 메모리 셀이 메모리(802)내에 존재한다는 것이 입증된다면, 도17에 도시된 시험 패턴들(3-12)이 실행된다. 즉, 주기(2,4,...,1024)내에서 스트라이프 패턴들은 스트라이프 신호 발생기(502)를 가지고, AIN을 통해 외부 시험기로부터 들어온 블록 어드레스들(A0-A9)을 직렬로 입력시킴으로써,발생된다.
그리고, 시험이 각 경우에서 실행될 때에,메모리(100)와 MPU의 하이브리드 LSI 의 경우와 같이, BUS5와 관련된 메모리 셀이 도17에 도시된 것과 같이 손상되었다는 것이 검출된다.
즉, 장애가 발생했는지 안했는니가 판단되며, 장애가 발생했다면, 손상된 블록은 시험 패턴에 따르는 시험을 실행함으로써, 발견된다. 장애가 발생되는 경우에, 손상된 블록에 대해서만 완전한 시험이 수행된다면, 손상된 메모리 셀과 같은 장애 위치가 발견된다. 장애가 버스(BUS5)와 관련된 블록내에서, 발생되었다는 것이 상기 보기에서 입증이 될 수 있으므로, 완전한 시험이 손상된 블록에 대해서만이 실행되어야만 한다.
구체적으로 이야기하자면, 제2 시험 인에이블 입력 신호(TEST Enable: TE2)는 비동작 상태가 되며,(낮은 레벨), 제1 시험 인에이블 입력 신호(TEST Enable: TE1)는 동작상태가 된다. (높은 레벨). 그리고, A0-A9에 대한 블록 정보'1010000000'는 직렬로 회로(503)의 입력단자(AIN)에 입력된다. SW5는 높은 레벨이 되며, 다른 SWi는 모두 선택신호 발생기(504-1)에 의해 낮은 레벨로 된다. 이와 같이, SW'0은 높은 레벨이 되고, 다른 SW'i는 '00000'을 A0-A9에 입력시킴으로써 모두 낮은 레벨이 된다. BUS5와 I/O'사이에 직렬로 연결된 두 개의 스위치들은 모두 동작하며, 데이터 버스(BUS5)와 I/O 단자(I/O)는 연결되어 있다. 손상된 메모리 셀과 같은 장애 위치는 이 상태에서, 완전한 시험을 실행함으로써 발견될 수 있다.
상기 일련의 시험을 하는데 요구되는 시간은 다음과 같다.
T= 200ns. * 10-9((1입력+ 1판독) * 1048576단어) * 12시험 패턴+ 200ns.*10-9* ((3입력+3판독)* 1048576단어) *1블록 어드레스≒ 6.3(s.)
상술한 바와 같이, 메모리(200)와 MPU의 하이브리드 LSI내에서는, 메모리 시험에 요구되는 시간(T)이 약 6.3초가 되며, 상기 시간이,메모리(400)와 MPU의 하이브리드 LSI의 시험시간이 되는 약 161초와 비교될 때에, 현저하게 감소된 것이다. 게다가, 메모리(100)와 MPU의 하이브리드 LSI내의 단자와 비교해 보았을 때에, 메모리 시험을 위한 단자들의 수는 크게 감소된다는 장점을 가지고 있다.
본 발명에 따르는 메모리 시험 회로는 또한 메모리와 MPU의 하이브리드 LSI 뿐만 아니라, 정상적인 LSI상에도 장착될 수 있다. 도18은 상기 메모리 시험 회로가 메모리 LSI(300)상에 장착되어 있는 보기를 도시하고 있다.
즉, 메모리 LSI(300)는 메모리와 MPU의 하이브리드 LSI가 아니라, 예를 들면, 정상적인 DRAM 칩이다. 그리고, 64개의 입력-출력 단자들이 제공되어 있다.
메모리 시험 회로의 동작이 상기 메모리(200)와 MPU의 하이브리드 LSI의 동작과 동일하므로, 설명은 삭제 되었다. 이 실시예에서는, 어드레스 입력신호들(a0-an), /RAS, /CAS,/WE가 정상적인 동작모드에서 사용되므로, 메모리 시험을 위해서만 사용되는 단자들은 단지 4개의 단자들(AIN, TE1, TE2, I/O)이다.
메모리 LSI(300)와 같이, 64개의 데이터 입력-출력 단자들(I/O1-I/O64)이 제공되어 있는 메모리 LSI내에서는, 시험기의 제한조건 때문에 병렬로 연결된 여러개의 메모리 LSI들을 측정하는 것이 어려운 경우가 고찰될 것이다.
이러한 경우에서는, 별렬 측정은 본 발명에 따르는 메모리 시험 회로를 이용하여 쉽게 수행된다. 64개의 데이터 입력-출력 신호들을 처리할 수 없는 간단한 시험기의 경우에서도, 본 발명에 따르는 메모리 시험 회로는 효과적이다.
상술한 바와 같이, 본 발명에 따르면, 메모리, 특히 메모리와 MPU의 하이브리드 LSI내에 구축된 메모리를 포함하는 LSI 의 시험 시간은 현저하게 감소된다.
게다가, 본 발명에 따르면, 이러한 시험을 위한 전용 단자들의 수도 감소될 수 있다.
게다가, 메모리 시험이 본 발명에 따르는 메모리 시험 회로를 이용하여 실행될 때에, 복잡한 시험기가 요구되지 않는다.
상기 실시예들내에 있는 메모리(802)에 대해서는, 주로 메모리 셀 배열의 동적 RAM(DRAM)으로 가정한다. 그러나 메모리 셀 배열은 정적 RAM(SRAM) 형태가 될 수도 있다. 본 발명을 만족시키는 여러 가지의 응용들은 상기 실시예들에만 제한되어 있지 않다.

Claims (4)

  1. 다수의 메모리 셀들을 포함하는 반도체 메모리 장치의 장애를 검출하는 메모리 시험 회로에 있어서,
    한 개의 논리 레벨과 다른 논리 레벨이 교대로 반복되어지는 스트라이프 데이터를 발생시키고, 상기 스트라이프 데이터를 상기 메모리 셀들에 기록시키는 스트라이프 데이터 발생기와,
    상기 메모리 셀들로부터 판독된 데이터와, 상기 스트라이프 데이터를 비교하는 비교회로를 구비한 메모리 시험 회로.
  2. 제1 항에 있어서, 상기 스트라이프 데이터 발생기가 제1 어드레스 정보에 응답하여, 한 개의 논리 레벨과 다른 논리 레벨이 교대로 반복되어지는 제1 스트라이프 데이터와, 제2 어드레스 정보에 응답하여, 연속적으로 발생하는 한 개의 논리 레벨과 연속적으로 발생하는 다른 논리 레벨이 교대로 반복되어지는 제2 스트라이프 데이터를 발생시키는 메모리 시험 회로.
  3. 제2 항에 있어서, 상기 스트라이프 데이터 발생기는 제3 어드레스 정보에 응답하여 모두 0 데이터를 발생시켜, 상기 0 데이터를 상기 메모리 셀들에 기록하고, 상기 비교회로는 상기 메모리 셀들로부터 판독된 데이터와 상기 모든 0 데이터를 비교하는 메모리 시험 회로.
  4. 반도체 집적회로에 있어서,
    다수의 메모리 셀들을 포함하고 있는 메모리부와,
    MPU부와,
    상기 메모리 부분과 상기 MPU부를 연결시키는 버스 라인들과,
    스트라이프 데이터를 상기 버스 라인들에 공급하여 상기 메모리 셀들에 상기 스트라이프 데이터를 입력시키기 위한, 스트라이프 데이터 발생기와,
    상기 스트라이프 데이터와 상기 메모리 셀들로부터 판독된 상기 버스 라인들상의 데이터를 비교하는 비교회로를 구비한 반도체 집적회로.
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