KR950010141B1 - 반도체 집적회로장치 - Google Patents

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Abstract

내용 없음.

Description

반도체 집적회로장치
제1도는 본 발명에 따른 반도체 집적회로장치의 1실시예를 나타낸 회로도.
제2도는 제1도에 나타낸 실시예에 따른 칩상의 레이아웃을 나타낸 배치도.
제3도는 제2도에 나타낸 실시예의 변형예에 따른 칩상의 레이아읏을 나타낸 배치도.
제4도는 종래의 반도체 집적회로장치를 나타낸 회로도.
제5도는 제4도에 나타낸 종래예에 따른 칩상의 레이아웃을 나타낸 배치도.
제6도는 비트선의 데이터등화를 설명하는 타이밍챠트이다.
* 도면의 주요부분에 대한 부호의 설명
11,22 : 논리회로 ATDi(i=1,…,7) : 어드레스 트랜지션 디텍터
TR8,TR9: 등화트랜지스터 b,/b : 비트선
[산업상의 이용분야]
본 발명은 등화펄스 발생회로를 갖춘 반도체 집적회로장치에 관한 것이다.
[종래의 기술 및 그 문제점]
등화펄스 발생회로를 갖춘 종래의 반도체 집적회로장치, 특히 스태틱형 LSI메모리에 있어서는, 메모리셀로부터의 데이터독출의 고속화를 도모하는 하나의 수단으로서 등화를 행하고 있다. 예컨대, 제4도에 나타낸 바와 같이 비트선 b와 비트선 /b사이에 등화트랜지스터(TR3)를 설치하고, 어드레스입력(Y0, Y1, Z0, …, Z3, X0, …, X7)의 변화를 어드레스 트랜지션 디택터(address transition detector ; ATDi(i=1, …, 7)에 의해 검출하며, 이 검출신호를 등화펄스 발생회로에 의해 합성해 등화신호펄스를 발생시켜 등화트랜지스터(TR3)를 스위치온시킴으로써(제6도(a), (b), (c)참조), 비트선 b와 비트선 /b를 등화시키고 있었다(제6도(e)참조).
만약 등화를 행하지 않는 경우에는, 제6도(d)에 나타낸 바와 같이 비트선 b와 비트선 /b의 각각의 테이터가 반전하기까지 각각의 데이터의 진폭이 크므로, 등화시에 각각의 데이터가 함께 있는 일정레벨로 일단 등화하고 나서 반전시키는 경우(제6도(e)참조)에 비해 △t의 시간이 여분으로 걸리게 된다.
다음으로 제4도를 참조하여 비트선 b 및 /b의 등화를 행하기 위한 수순을 이하에 설명한다. 각 어드레스 버퍼(Buf)를 매개로 입력되는 모든 어드레스입력(행어드레스 X0∼X7, 부분어드레스 Z0∼Z3, 열어드레스 Y0∼Y1)의 변화가 어드레스 트랜지스션 디텍터(이하, 디텍터라고도 함 ; ATDi(i=1, …, 7)에 의해 검출된다. 그리고 각 노드(301, …, 307)를 매개로 각 디텍터(ATDi(i=1, …, 7))로부터 출력되는 검출펄스신호와 제어회로(CC)로부터 노드(308)를 매개로 출력되는 출력펄스신호를 논리회로(50, …, 60)로 구성되는 등화펄스 발생회로에 의해 합성하여 그 합성신호인 등화신호펄스를 발생시킨다. 그러면, 이 등화신호펄스가 온되어(제6도(c)참조) 등화트랜지스터(TR3)를 스위치온시킨다. 그에 따라 선택되기 전의 메모리셀의 데이터인 비트선 b와 비트선 /b이 등화상태로 된다. 그래서 어드레스입력의 변화가 종료하면 등화신호펄스가 오프되고, 그에 따라 등화트랜지스터(TR3)가 스위치오프됨으로써, 비트선 b와 비트선 /b의 등화가 종료하여 선택된 메모리셀로부터의 데이터가 비트선 b와 비트선 b에 데이터로서 출력된다.
그러나, 상술한 바와 같은 비트선의 등화를 행하는 등화펄스 발생회로의 설계에 있어서는 다음과 같은 점을 고려할 필요가 있었다.
(1) 디텍터(ATDi(i=1, …, 7) 및 제어회로(CC)로부터 발생되는 펄스신호를 사용하여 비트선의 등화가 행해지도록 등화펄스 발생회로를 구성하고 있는 논리회로를 효율좋게 조합시킴과 더불어 논리회로의 단수를 가능한 한 적어지도록 한다.
(2) 논리회로(50, …, 60)는 각각 배선용량이나 다음단 회로의 게이트용량등을 고려하여 최적의 디멘젼을 설정한다.
(3) 칩상의 레이아웃에 관해서는, 노드(301, …, 320)등의 배선이 가능한 짧아지도록 논리회로(50, …, 60)의 패턴배치를 강구한다.
그렇지만 최근의 스태틱형 메모리의 대용량화, 고속화의 경향에 따라 상술한 등화펄스 발생회로의 설계에 아래와 같은 3가지의 문제가 발생하고 있다.
(a) 모든 디텍터회로(ATDi(i=1, …, 7))에 의해 검출되는 어드레스의 변화에 기인하여 논리회로의 조합으로 구성되는 등화펄스 발생회로로부터의 등화신호펄스를 발생시키고 있기 때문에, 대용량화에 따른 어드레스수의 증가에 의해 등화펄스 발생회로의 회로규모도 증가하는 경향이 있다. 이 때문에, 메모리셀로부터의 데이터독출의 고속화를 실현함에 있어서는 현상황상으로 논리회로의 단수를 줄이는 것이 어려워지고 있다.
(b) 칩내부에 있어서는, 메모리규모의 대용량화에 따라 예컨대 노드(301, …, 320)등의 배선의 둘러침이 종래의 것에 비해 필연적으로 증가한다. 이 때문에, 논리회로(50, …, 60)의 각각의 출력부하용량이 증가한 배선용량분만큼 증가하므로, 각각의 논리회로의 회로디멘젼을 크게 하지 않으면 안된다. 그리고 이 회로디멘젼을 크게 하면, 전단의 논리회로의 출력부하용량이 증가한 디멘젼의 게이트용량분을 구동하기 때문에, 전단의 회로디멘젼을 증가시키지 않으면 안된다. 이러한 악순환을 회피하기 위해서는, 큰 회로디멘젼으로 구동하는 방법을 그만두고 논리단수를 증가시킴으로써 대응하지 않으면 안되는데, 이 경우는 고속화에 역행하게 된다.
(c) 또 주변회로에 관해서는, 예컨대 어드레스입력으로부터 메모리셀로의 워드선(WL)까지의 논리단수가 디바이스의 미세화나 BiCMOS화에 의해 줄어들고 있다. 이에 대하여 등화신호펄스를 발생시키는 등화펄스 발생회로의 논리단수는 상술한(a), (b)등의 이유로 거의 변하지 않거나 혹은 증가하는 추세여서 등화의 고속화만이 지연되고 있다.
상술한 것을 제5도를 참조하여 구체적으로 설명한다.
제5도는 제4도에 나타낸 종래의 반도체 집적회로장치의 칩상의 레이아웃을 나타낸 배치도이다. 제5도에 있어서, 디텍터(ATDi(i=1, …, 7)) 및 제어회로(CC)는 칩상의 소정의 위치에 배치되어 있다. 즉, 디텍터(ATD4, …, ATD7)는 메모리셀부의 좌측에, 디텍터(ATD2, ATD3)는 메모리셀부의 위쪽에, 디텍터(ATD1) 및 제어회로(CC)는 메모리셀부의 우측에 배치되어 있다. 또, 등화펄스 발생회로를 구성하고 있는 논리회로(50, …, 60)는 상술한(1), (2), (3)을 고려하여 배치되어 있다. NAND회로(50, …, 53)의 입력노드(301, …, 308)는 거의 균등한 배선길이이므로 문제는 없다. 더욱이, NOR회로(54, 55)의 입력노드(309, …, 312)의 배선길이를 비교하면 노드(311)만이 다른 노드(309, 310, 312)에 비해 배선길이가 길게 되어 있다. 그리고 NAND회로(56)의 입력노드(313, 314)의 배선 길이는 노드(314)쪽이 노드(313)에 비해 길어서 언밸런스한 배선레이아웃으로 되어 있다.
이와 같이 비교해야 할 노드의 배선길이가 일부만 길게 되어 있는 것은, 배선길이가 길게 되어 있는 노드의 배선용량이 다른 노드의 배선용량에 비해 크다는 것을 나타내고 있다. 예컨대, 노드(311)의 배선용량은 크나, 다른 노드(309, 310, 320)는 각각 거의 같은 용량으로 노드(311)에 비해 작은 배선용량으로 되어 있다. 따라서 NAND회로(50, …, 53)의 회로디멘젼이 모두 동일한 경우, 출력단이 노드(311)에 접속되어 있는 NAND회로(52)만이 다른 NAND회로(50, 51, 53)에 비해 배선용량이 커짐으로써, 동작속도가 느려진다고 하는 문제가 생긴다.
[발명의 목적]
본 발명은 상기한 사정을 고려해서 발명된 것으로, 등화펄스 발생회로의 논리단수를 가급적 감소시킴과 더불어 등화의 동작속도를 향상시킬 수 있는 반도체 집적회로장치를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명에 따른 반도체 집적회로장치는 어드레스의 각 비트의 변화를 검출하여 검출펄스신호를 출력하는 어드레스 트랜지스터 디텍터와, 검출펄스신호를 복수단의 논리회로를 사용하여 합성해서 등화펄스를 발생시키는 등화펄스 발생회로를 구비하고, 등화펄스 발생회로는 검출펄스신호의 합성의 일부를 등화펄스가 작용하는 노드상에서 행하는 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명의 반도체 집적회로장치에 의하면, 어드레스 트랜지션 디텍터의 출력인 어드레스의 각 비트의 변화를 나타내는 검출펄스신호의 합성의 일부를 등화펄스가 작용하는 노드상에서 행하므로 합성하기 위한 논리회로단수를 감소시킬 수 있다. 이에 따라, 등화의 동작속도를 향상시킬 수 있다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 반도체 집적회로장치의 1실시예를 상세히 설명한다.
제1도는 본 발명의 반도체 집적회로장치에 따른 등화펄스 발생회로를 나타낸 회로도이고, 제2도는 제1도에 나타낸 등화펄스 발생회로의 레이아웃을 나타낸 배치도이다. 제1도에 있어서, 비트선 b와 비트선 /b 를 등화시키는 트랜지스터(TR8,TR9)가 2개 설치되어 있다. 트랜지스터 TR8은 메모리셀군의 윗쪽에, 트랜지스터 TR9는 메모리셀군의 아랫쪽에 각각 설치되어 있다.
또, 어드레스 트랜지션 디텍터(이하, 디텍터라고도 함 ; ATD4, …, ATD7)의 출력인 검출펄스신호는 논리회로(11, 12, 15, 17, 18, 19)로 구성되는 등화펄스 발생회로에 의해 합성되고, 더욱이 제어회로(CC)의 출력인 출력펄스신호와 디텍터(ATD1, …, ATD3)의 출력인 검출펄스신호는 논리회로(13, 14, 16, 20, 21, 22)로 구성되는 등화펄스 발생회로에 의해 합성된다. 즉, 디텍터 ATD6및 ATD7의 출력에 기초하여 NAND회로(11)가 동작하고, 디텍터 ATD4및 ATD5의 출력에 기초하여 NAND회로(12)가 동작한다. 그리고 NAND회로(11, 12)의 출력에 기초하여 NOR회로(15)가 동작하고, 이 NOR회로(15)의 출력과 노드(121)를 매개하여 입력되는 부분(section)을 지정하기 위한 디코드신호에 기초하여 NAND회로(17)가 동작한다. 이 NAND회로(17)의 출력은 NOT회로(18, 19)를 매개하여 트랜지스터 TR8의 게이트로 보내져 비트선 b와 비트선 /b를 등화시키는 등화펄스로 된다.
한편, 디텍터 ATD2및 ATD3의 출력에 기초하여 NAND회로(13)가 동작하고, 디텍터 ATD1의 출력 및 제어회로(CC)의 출력에 기초하여 NAND회로(14)가 동작한다. 그리고 NAND회로(13, 14)의 출력에 기초하여 NOR회로(16)가 동작하고, 이 NOR회로(16)의 출력과 노드(122)를 매개로 입력되는 부분을 지정하기 위한 디코드신호에 기초하여 NAND회로(20)가 동작한다. 이 NAND회로(20)의 출력은 NOT회로(21, 22)를 매개하여 트랜지스터 TR9의 게이트로 보내져 비트선 b와 비트선 /b를 등화시키는 등화펄스로 된다. 이와 같이 본 실시예에서는 2개의 트랜지스터 TR8, TR9중 적어도 어느 한쪽의 트랜지스터가 온되면 비트선 b 및 /b의 등화를 행할 수 있다.
즉 등화를 행하기 위한 합성로직이 2종류 존재하기 때문에, 제4도에 나타낸 종래의 예와 달리, 논리회로(56, 57 ; 제4도 참조)가 불필요하게 되어 논리회로의 단수는 감소하게 된다.
또, 제1도에 나타낸 반도체 집적회로장치를 칩상에 레이아웃한 것을 제2도에 나타낸다. 제5도에 나타낸 종래예에 있어서는, 예컨대 노드(313)와 노드(314)사이에 배선길이의 언밸런스가 있었으나, 제2도에 있어서는 상술한 노드(313, 314)에 상당하는 노드(113, 117)의 배선길이는 등화를 위한 합성로직을 레이아웃에 맞추고 있으므로 언밸런스로 되는 일없이 거의 균등한 배선길이로 된다.
제2도에 나타낸 실시예의 변형예를 제3도에 나타낸다.
제3도에 나타낸 변형예는, 제2도에 나타낸 실시예와는 달리, 메모리셀군의 윗쪽에 등화트랜지스터를 배치하는 것이 회로상에 혹은 레이아웃상 적합치 않은 경우에, 2개의 등화트랜지스터 TR14,TR15를 모두 메모리셀군의 아래쪽에 배치하고, 더욱이 등화시키기 위한 합성로직을 등화트랜지스터 TR14, TR15근처에 배치한 것이다.
또한, 상기 실시예에 있어서는 비트선 b와 비트선 /b의 데이터를 등화시키는 경우에 대해 설명했으나, 예컨대 I/O선 혹은 S/A선의 데이터등화 등에 본 발명을 적용할 수 있는 것은 물론이다.
한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 디텍터의 출력인 어드레스의 각 비트의 변화를 나타내는 검출 펄스신호의 합성의 일부를 등화펄스가 작용하는 노드상에서 행하므로, 합성하기 위한 논리회로의 단수를 감소시킬 수 있게 됨과 더불어, 칩상의 레이아웃에 있어서는 논리회로의 무리가 없는 배치가 가능해짐으로써 배선용량의 언밸런스를 제거할 수 있다. 이에 따라 등화의 동작속도를 향상시킬 수 있다.

Claims (4)

  1. 각 군의 복수의 메모리셀이 열을 형성하도록 설치된 복수의 메모리셀군과, 상기 복수의 메모리셀에 공통으로 접속된 비트선쌍(b,/b), 상기 비트선쌍과 교차해서 설치되고 또한 상기 비트선을 따라 서로 다른 위치에 설치된 복수의 등화수단(TR8, TR9), 어드레스 비트의 변화를 검출하여 그에 대응하는 검출펄스신호를 출력하는 복수의 어드레스 트랜지션 디택터(ATD1∼ATD7) 및, 복수의 논리회로단으로 구성되어 상기 복수의 등화수단 각각에 설치되고, 상기 어드레스 트랜지션 디텍터에 의해 출력되는 상기 검출펄스 신호로부터 등화펄스신호를 발생시켜 이 등화펄스신호를 상기 등화수단에 공급하는 복수의 등화펄스 발생회로(11∼22)를 구비한 것을 특징으로 하는 반도체 집적회로장치.
  2. 제1항에 있어서, 상기 복수의 등화수단 각각은, 상기 비트선쌍의 일단 및 타단에 각각 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  3. 제1항에 있어서, 상기 복수의 등화수단중 하나는 상기 비트선쌍의 일단 근처에 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  4. 제2항에 있어서, 상기 복수의 어드레스 트랜지션 디텍터의 반은 그 근처에 배치된 하나의 등화펄스 발생회로에 접속되어 있고, 상기 복수의 어드레스 트랜지션 디텍터의 나머지 반은 그 근처에 배치된 또 하나의 등화펄스 발생회로에 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
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