JP2708232B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データ書き込みのビット幅やデータ読み
出しのビット幅が電気的に変更可能な半導体記憶装置に
関するものである。

〔従来の技術〕

第４図は従来の４ビット８ワード構成の半導体記憶装
置の回路と配置を大まかに示したブロック図であり、図
において１はメモリセルを４行、８列に配置したメモリ
セルアレイであり、２はメモリセルアレイ１を４分割し
た４行２列からなるサブメモリセルアレイである。A2,A
1,A0はコード化されたメモリセルの番地を示すアドレス
信号であり、３はアドレス信号の一部を入力として行選
択出力Ｗを発生する行デコーダ、４は他のアドレス信号
を入力として列選択出力Ｃを発生する列デコーダ、５は
サブメモリアレイ２毎に設けられ、列選択出力Ｃの制御
入力に応じてサブメモリセルアレイ２内に列毎に通るビ
ット線対Ｂのうち一対を選択的にデータ線対Ｄと電気的
又は論理的に接続するセレクタである。

/CE,/WE,/OE（CE,WE,OEの反転信号）は制御入力信号
であり、制御信号発生回路6,7,8は/CE,/WE,/OEを受けて
共通内部制御信号SE（センスイネーブル）,WE（ライト
イネーブル）,OE（アウトプットイネーブル）を発生す
る。９はトライステート制御端子10を持った書き込みド
ライバで、入力と出力はサブメモリセルアレイ２対応で
それぞれ入力データ信号（DIn:n＝０〜３）とデータ線
対Ｄに接続され、トライステート制御端子10はWEに共通
接続されている。11は制御端子12を持った読み出し回路
で、入力と出力はサブメモリセルアレイ２対応でそれぞ
れデータ線対ＤとセンスデータSDに接続され、制御信号
12はSEに共通接続されている。13はトライステート制御
端子14つき出力バッファで、入力と出力はサブメモリセ
ルアレイ２対応でそれぞれセンスデータSDとデータ出力
（DOn:n＝０〜３）に接続され、トライステート制御端
子14はOEに共通接続されている。

１組のサブメモリセルアレイ2,セレクタ5,トライステ
ート制御端子10付きドライバ9,制御端子12付き読み出し
回路11,トライステート制御端子14付き出力バッファ13
はビット・ワード構成における１つのビットに対応す
る。これらの詳細な回路図の例を第５図に示す。サブメ
モリセルアレイ２を構成するメモリセルは、２つの相互
接続されたインバータ15と２つのトランスミッションゲ
ートから成る通常のスタティックRAMメモリセルであ
る。読み出し回路11はCMOSカレントミラーセンスアンプ
とラッチから成り、制御信号12はセンスアンプ動作中に
ラッチがスルーになるよう両者を制御する。

次に動作について説明する。まず/CEが“0"すなわち
動作状態においては、行デコーダ３はアドレスA1,A2の
値の組み合わせに応じて４個のＷのうち１つを“1"と
し、他を“0"とする。これによりメモリセルアレイ１の
うちの１行が選択され、各列の選択された行のメモリセ
ルの内部インバータはトランスミッションゲートを介し
てＢの対と電気的に接続される。列デコーダ４はA0の値
に応じてＣの１つを“1"とし他を“0"とする。セレクタ
５はこれに応じて一方のＢをＤと電気的に接続させる。
従って、サブメモリセルアレイ２内の１つのメモリセル
が選択され、そのインバータ15がＤと電気的に接続され
る。制御信号/WEが“0"の場合、制御信号発生回路７に
よりWEが“1"となり、全てのドライバ９は各々の対応す
るDIの値に応じてＤの一方を“1"、他方を“0"に駆動す
る。駆動時のドライバ９の出力インピーダンスはインバ
ータ15の出力インピーダンスより小さく設定されてお
り、選択されたメモリセルのインバータ15は以前の出力
値に関係なくドライバ９が駆動するＤの値に応じて、一
方が“1"、他方が“0"となる。こうして各DIの値が各サ
ブメモリセルアレイ２の選択されたメモリセルに書き込
まれる。この場合制御信号発生回路６によりSEが“0"で
あり、各読み出し回路11のセンスアンプは非動作状態に
あり、ラッチは以前からの読み出しデータを保持する。

/WEが“1"の場合、WEが“0"となり、全てのドライバ
９はハイインピーダンス出力状態となる。この結果、選
択されたメモリセルのインバータ15の値は変化せず、Ｄ
に伝達する。この場合、SEが“1"であり、各読み出し回
路11のセンスアンプはＤの電圧が定常値に達する以前か
ら一対のＤの電圧差を検知増幅し、インバータ15の値に
応じた値を次段のラッチに出力する。ラッチはSEが“1"
であることからスルー状態であり、新たなセンスアンプ
出力値に更新される。

/CEが“1"すなわちスタンバイ状態では、全てのＷ、
及びSE、WEは“0"となり、/WEの値に関係なく、メモリ
セルの書き込みもメモリセルデータの読み出し及びラッ
チデータの更新も行わない。

/OEが“0"であると、制御信号発生回路８によりOEが
“1"となり、各DOは対応する読み出し回路11のラッチの
値に応じた値を出力する。

/OEが“1"であると、制御信号発生回路８によりOEが
“0"となり、全DOはハイインピーダンス出力となる。

〔発明が解決しようとする課題〕

従来の半導体記憶装置は以上のように構成されている
ので、全ビット一律、/CE,/WE,/OEでデータのメモリセ
ルへの書き込み、読み出し及びデータラッチの更新、ト
ライステートデータ出力の動作が制御されていた。この
ため、半導体記憶装置単体ではビットの一部分のみ上記
の動作を行い、他のビットでは動作を禁止することがで
きなかった。このため、部分動作には、半導体記憶装置
の他のデータラッチ等の外付回路を設ける、あるいは、
部分動作するビットに対応した複数の、よりビット数の
小さな半導体記憶装置で代用する等の必要があった。い
ずれの場合でも、１チップで構成する場合にはチップサ
イズが増大する、多チップで構成する場合にはLSI数や
ボード面積が増大するという問題点があった。

この発明は上記のような問題点を解消するためになさ
れたもので、全ビットのうちの部分動作が可能な半導体
記憶装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明（請求項１）に係る半導体記憶装置は、メモ
リセルをマトリクス状に配列してなり、１ワードが複数
ビットから成るメモリセルアレイと、上記メモリセルア
レイのメモリセルを選択する手段とを備えるとともに、
各ビット毎に、選択されたメモリセルのデータを読み取
る制御端子付き読み出し回路，読み出したデータを出力
する制御端子付きトライステート出力回路，及び選択さ
れたメモリセルに入力データに応じた値を書き込む制御
端子付き書き込み回路の３種類の回路のうちの少なくと
も１種類の回路を備え、１ワードが、上記複数ビットの
一部をその要素とする複数のサブワードに分割されてお
り、上記３種類の回路の少なくとも１種類の回路の制御
端子が、該複数のサブワードのそれぞれが、対応するサ
ブワード制御信号により選択されるよう、上記サブワー
ド制御信号に，又は該サブワード制御信号を入力とする
制御回路の出力に、各サブワード毎に共通接続されてお
り、上記複数のサブワードのそれぞれに対応して設けら
れた複数のサブワード制御信号が、上記複数のサブワー
ドの所要のものが１つまたは複数同時に選択されるよう
相互に独立に制御される構成となっているものである。

この発明（請求項２）に係る半導体記憶装置は、メモ
リセルをマトリクス状に配列してなり、１ワードが複数
ビットから成るメモリセルアレイと、上記メモリセルア
レイのメモリセルを選択する手段とを備えるとともに、
各ビット毎に、選択されたメモリセルのデータを読み取
る制御端子付き読み出し回路，読み出したデータを出力
する制御端子付きトライステート出力回路，及び選択さ
れたメモリセルに入力データに応じた値を書き込む制御
端子付き書き込み回路の３種類の回路のうちの少なくと
も１種類の回路を備え、１ワードが、上記複数ビットの
一部をその要素とする複数のサブワードに分割され、か
つ該複数のサブワードには、その要素であるビットの数
が互いに異なるサブワードが含まれており、上記３種類
の回路の少なくとも１種類の回路の制御端子が、該複数
のサブワードのそれぞれが、対応するサブワード制御信
号により選択されるよう、上記サブワード制御信号に，
又は該サブワード制御信号を入力とする制御回路の出力
に、各サブワード毎に共通接続されているものである。

この発明（請求項３）に係る半導体記憶装置は、メモ
リセルをマトリクス状に配列してなり、１ワードが複数
ビットから成るメモリセルアレイと、上記メモリセルア
レイのメモリセルを選択する手段とを備えるとともに、
各ビット毎に、選択されたメモリセルのデータを読み取
る制御端子付き読み出し回路，読み出したデータを出力
する制御端子付きトライステート出力回路，及び選択さ
れたメモリセルに入力データに応じた値を書き込む制御
端子付き書き込み回路の３種類の回路のうちの少なくと
も１種類の回路を備え、１ワードが、上記複数ビットの
一部をその要素とする複数のサブワードに分割され、か
つ該複数のサブワードの数が２のべき乗数以外の数とな
っており、上記３種類の回路の少なくとも１種類の回路
の制御端子は、該複数のサブワードのそれぞれが、対応
するサブワード制御信号により選択されるよう、上記サ
ブワード制御信号に，又は該サブワード制御信号を入力
とする制御回路の出力に、各サブワード毎に共通接続さ
れているものである。

この発明（請求項４）に係る半導体記憶装置は、メモ
リセルをマトリクス状に配列してなり、各ワードが複数
ビットから成るメモリセルアレイと、上記メモリセルア
レイのメモリセルを選択する手段とを備えるとともに、
各ビット毎に、選択されたメモリセルのデータを読み取
る制御端子付き読み出し回路，読み出したデータを出力
する制御端子付きトライステート出力回路，及び選択さ
れたメモリセルに入力データに応じた値を書き込む制御
端子付き書き込み回路の３種類の回路を備えた半導体記
憶装置において、１ワードが、上記複数ビットの一部を
その要素とする複数のサブワードに分割されるととも
に、上記制御端子付き書き込み回路の制御端子は、該複
数のサブワードのそれぞれが、対応するサブワード制御
信号により選択されるよう、上記サブワード制御信号
に，又は該サブワード制御信号を入力とする制御回路の
出力に、各サブワード毎に共通接続され、かつ上記制御
端子付き読み出し回路の制御端子が、共通の読み出し制
御信号に接続されているものである。

〔作用〕

この発明においては、サブワード制御信号を持ち、こ
のサブワード制御信号の値と、前記/CE,/WE,/OEの制御
信号との論理出力を、書き込みドライバの制御端子ある
いは読み出し回路の制御端子あるいはトライステートデ
ータ出力回路の制御端子に電気的又は論理的に接続した
から、各サブワード独立に、書き込み，読み出し，ある
いはトライステートデータ出力の動作が制御できる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図において、/SW0、/SW1はサブワード制御信号、
16は/SW0,/SW1の入力バッファ回路で、その出力とSE,W
E,OEはそれぞれ論理回路6a,7a,8aに各々入力される。１
ワードを構成する４ビットは２ビットずつ２つのサブワ
ードに論理的に分割される。論理回路6a,7a,8aの各一方
の出力SE0,WE0,OE0はそれぞれサブワード０のメンバー
（要素）であるビット0,ビット１に対応するドライバ9,
読み出し回路11,出力バッファ13の制御端子10,12,14に
接続されている。同様に論理回路6a,7a,8aの他の出力SE
1,WE1,OE1はそれぞれサブワード１のメンバーであるビ
ット2,ビット３に対応するドライバ9,読み出し回路11,
出力バッファ13の制御端子10,12,14に接続されている。
SE0,SE1,WE0,WE1,OE0,OE1は、配線帯17内を主として横
方向に配置され、SDとDIは配線帯17内を主として縦方向
に配置される。17は実パターンのレイアウトにおいても
これらの配線を密集した領域を形成し、読み出し回路11
と出力バッファ13の間にあって専用の領域を占める。

次に動作について説明する。制御端子10の値が“1"な
らばA0,A1,A2で選択されたメモリセルにDIの値に応じた
値が書き込まれるのは従来と同様である。第１図の制御
信号発生回路6,論理回路6a,入力バッファ回路16の論理
から明らかなとおり、/CEが“0"かつ/WEが“0"かつ/SW0
が“0"の場合にWE0が“1"となり、それに接続されたサ
ブワード０のメンバーの制御端子10が“1"となる。この
結果、サブワード０の選択されたメモリセルにデータが
書き込まれる。同様に、/CEが“0"かつ/WEが“0"かつ/S
W1が０の場合にWE1が“1"となり、サブワード１の選択
されたメモリセルにデータが書き込まれる。/SW0と/SW1
の値は独立に設定可能なのでサブワードの一方ではA0,A
1,A2で選択されたメモリセルにデータを書き込みなが
ら、他方は書き込みを禁止してデータを保持することが
できる。例えば/CEが“0"、/WEが“0"、/SW0が“1",/SW
1が“0"では、サブワード１のみデータを書き込む。こ
こで/SW0も“0"にすれば両サブワードともデータを書き
込む。

第１図に示された制御信号発生回路7,論理回路7a,入
力バッファ回路16の論理から明らかな通り、（/CE,/WE,
/SW0）＝（0,1,0）の場合、SE0が“1"となり、それに接
続されたサブワード０のメンバーの制御端子12が“1"と
なる。この結果、サブワード０のA0,A1,A2で選択された
メモリセルからの電圧が読み出し回路11で検知増幅さ
れ、ラッチデータが更新される。（/CE,/WE,/SW0）が他
の値の場合は読み出し回路は動作しない。同様に、（/C
E,/WE,/SW1）＝（0,1,0）の場合にのみ、サブワード１
の読み出し回路11が動作する。サブワード毎の部分読み
出し動作が/SW0,/SW1により独立に制御されることは書
き込みと同様である。

第１図に示された制御信号発生回路8,論理回路8a,入
力バッファ回路16の論理から明らかな通り、（/OE,/SW
0）＝（0,0）の場合、OE0が“1"となり、それに接続さ
れたサブワード０のメンバーの制御端子14が“1"とな
る。この結果、サブワード０の出力バッファ13は対応す
る読み出し回路11のラッチデータに応じた値を出力す
る。（/OE,/SW0）の値が他の場合は出力バッファ13出力
はハイインピーダンスとなる。同様に（/OE,/SW1）＝
（0,0）の場合、サブワード１の出力バッファは対応す
る読み出し回路11のラッチデータに応じた値を出力し、
他の場合にはハイインピーダンス出力とする。

サブワード毎の部分出力、トライステート出力が/SW0
と/SW1により独立制御されることは書き込み動作、読み
出し動作と同様である。

なお、上記実施例ではワードを構成する全ビットを２
ビットずつ等分にサブワードに分割し、書き込み、読み
出し、データ出力が共通のサブワード信号で制御される
例を示したが、第２図の本発明の他の実施例に示す通
り、３ビットと１ビットのように非等分にサブワード分
割しても良く、書き込みサブワード制御用/SW0W,/SW1W
と、読み出し、データ出力用/SW0R,/SW1Rに分けても良
い。この場合、入力バッファ回路16の数は増すが、制御
の自由度が増大する。

また、第３図の本発明の第３の実施例に示す通り、サ
ブワード分割しない動作（第３図の例では読み出し）が
あっても良く、動作によりサブワード分割方法が異なる
（第３図の例では書き込みは（ビット0,ビット1,ビット
２）と（ビット３）、データ出力は（ビット０）と（ビ
ット1,ビット2,ビット３））のものでも良い。

また、OE0,OE1のように、共通内部制御信号を用い
ず、サブワード制御信号が直接制御を行うようにしても
よい。

また、上記実施例では、４ビットワード構成を２分割
した例を示したが、他のビット，ワード構成であっても
良く、３分割以上の分割数であっても良い。３分割以上
の場合、サブワードは独立制御されるので動作するサブ
ワードは１つに限定されないのは当然である。

また、上記実施例では、書き込み読み出し可能なRAM
について説明したが、読み出しのみのROMに対しても適
用可能である。

〔発明の効果〕

以上のように本発明（請求項１）に係る半導体記憶装
置によれば、メモリセルをマトリクス状に配列してな
り、１ワードが複数ビットから成るメモリセルアレイ
と、上記メモリセルアレイのメモリセルを選択する手段
とを備えるとともに、各ビット毎に、選択されたメモリ
セルのデータを読み取る制御端子付き読み出し回路，読
み出したデータを出力する制御端子付きトライステート
出力回路，及び選択されたメモリセルに入力データに応
じた値を書き込む制御端子付き書き込み回路の３種類の
回路のうちの少なくとも１種類の回路を備え、１ワード
が、上記複数ビットの一部をその要素とする複数のサブ
ワードに分割されており、上記３種類の回路の少なくと
も１種類の回路の制御端子が、該複数のサブワードのそ
れぞれが、対応するサブワード制御信号により選択され
るよう、上記サブワード制御信号に，又は該サブワード
制御信号を入力とする制御回路の出力に、各サブワード
毎に共通接続されており、上記複数のサブワードのそれ
ぞれに対応する複数のサブワード制御信号が、上記複数
のサブワードの所要のものが１つまたは複数同時に選択
されるよう相互に独立に制御される構成としたので、サ
ブワード毎の制御信号発生論理回路を加えるだけで、自
由度の高いメモリアレイの部分的な動作が可能となる効
果がある。

また、この発明では、複数のサブメモリアレイに対応
させて従来の半導体記憶装置を複数個使用する場合と比
較して、アドレスデコーダや全体共通制御回路が共通化
できるので、半導体チップサイズが小さくなり装置を安
価にできるという効果、及び、動作しないサブワードは
電力消費しない、あるいは電力消費量が小さいので、消
費電力が小さいものが得られるという効果がある。

また、本発明（請求項２）に係る半導体記憶装置によ
れば、メモリセルをマトリクス状に配列してなり、１ワ
ードが複数ビットから成るメモリセルアレイと、上記メ
モリセルアレイのメモリセルを選択する手段とを備える
とともに、各ビット毎に、選択されたメモリセルのデー
タを読み取る制御端子付き読み出し回路，読み出したデ
ータを出力する制御端子付きトライステート出力回路，
及び選択されたメモリセルに入力データに応じた値を書
き込む制御端子付き書き込み回路の３種類の回路のうち
の少なくとも１種類の回路を備え、１ワードが、上記複
数ビットの一部をその要素とする複数のサブワードに分
割され、かつ該複数のサブワードには、その要素である
ビットの数が互いに異なるサブワードが含まれており、
上記３種類の回路の少なくとも１種類の回路の制御端子
が、該複数のサブワードのそれぞれが、対応するサブワ
ード制御信号により選択されるよう、上記サブワード制
御信号に，又は該サブワード制御信号を入力とする制御
回路の出力に、各サブワード毎に共通接続されている構
成としたので、上記請求項１の発明における、半導体チ
ップサイズの小型化による低価格化、及びサブワードの
省電力動作による消費電力の低減という効果に加えて、
半導体記憶装置の用途により適したサブワード構成を実
現できるという効果がある。

本発明（請求項３）に係る半導体記憶装置によれば、
メモリセルをマトリクス状に配列してなり、１ワードが
複数ビットから成るメモリセルアレイと、上記メモリセ
ルアレイのメモリセルを選択する手段とを備えるととも
に、各ビット毎に、選択されたメモリセルのデータを読
み取る制御端子付き読み出し回路，読み出したデータを
出力する制御端子付きトライステート出力回路，及び選
択されたメモリセルに入力データに応じた値を書き込む
制御端子付き書き込み回路の３種類の回路のうちの少な
くとも１種類の回路を備え、１ワードが、上記複数ビッ
トの一部をその要素とする複数のサブワードに分割さ
れ、かつ該複数のサブワードの数が２のべき乗数以外の
数となっており、上記３種類の回路の少なくとも１種類
の回路の制御端子は、該複数のサブワードのそれぞれ
が、対応するサブワード制御信号により選択されるよ
う、上記サブワード制御信号に，又は該サブワード制御
信号を入力とする制御回路の出力に、各サブワード毎に
共通接続されている構成としたので、上記請求項１の発
明における、半導体チップサイズの小型化による低価格
化、及びサブワードの省電力動作による消費電力の低減
という効果に加えて、半導体記憶装置の用途により適し
たサブワード構成を実現できるという効果がある。

本発明（請求項４）に係る半導体記憶装置によれば、
メモリセルをマトリクス状に配列してなり、各ワードが
複数ビットから成るメモリセルアレイと、上記メモリセ
ルアレイのメモリセルを選択する手段とを備えるととも
に、各ビット毎に、選択されたメモリセルのデータを読
み取る制御端子付き読み出し回路，読み出したデータを
出力する制御端子付きトライステート出力回路，及び選
択されたメモリセルに入力データに応じた値を書き込む
制御端子付き書き込み回路の３種類の回路を備え、上記
各ワードが、上記複数ビットの一部をその要素とする複
数のサブワードに分割されるとともに、上記制御端子付
き書き込み回路の制御端子は、該複数のサブワードのそ
れぞれが、対応するサブワード制御信号により選択され
るよう、上記サブワード制御信号に，又は該サブワード
制御信号を入力とする制御回路の出力に、各サブワード
毎に共通接続され、かつ上記制御端子付き読み出し回路
の制御端子が、共通の読み出し制御信号に接続されてい
る構成としたので、上記請求項１の発明における、半導
体チップサイズの小型化による低価格化、及びサブワー
ドの省電力動作による消費電力の低減という効果に加え
て、小規模な回路でもって、半導体記憶装置に格納され
る信号のデータ構造に応じたサブワード構成を実質的に
実現することができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体記憶装置を示す
ブロック図、第２図，第３図はこの発明の他の実施例に
よる半導体記憶装置を示すブロック図、第４図は従来の
半導体記憶装置を示すブロック図、第５図は第４図の１
ビット分を示す回路図である。 １……メモリセルアレイ、２……サブメモリセルアレ
イ、３……行デコーダ、４……列デコーダ、５……セレ
クタ、6,7,8……制御信号発生回路、９……書き込みド
ライバ、11……読み出し回路、13……出力バッファ、1
0,12,14……9,11,13の制御端子、15……メモリセル内イ
ンバータ、16……サブワード制御信号入力バッファ、17
……配線帯、6a,7a,8a……サブワード制御信号発生論理
回路。 なお図中同一符号は同一又は相当部分を示す。

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】メモリセルをマトリクス状に配列してな
   り、１ワードが複数ビットから成るメモリセルアレイ
   と、 上記メモリセルアレイのメモリセルを選択する手段とを
   備えるとともに、 各ビット毎に、選択されたメモリセルのデータを読み取
   る制御端子付き読み出し回路，読み出したデータを出力
   する制御端子付きトライステート出力回路，及び選択さ
   れたメモリセルに入力データに応じた値を書き込む制御
   端子付き書き込み回路の３種類の回路のうちの少なくと
   も１種類の回路を備えた半導体記憶装置において、 １ワードは、上記複数ビットの一部をその要素とする複
   数のサブワードに分割されており、 上記３種類の回路の少なくとも１種類の回路の制御端子
   は、該複数のサブワードのそれぞれが、対応するサブワ
   ード制御信号により選択されるよう、上記サブワード制
   御信号に，又は該サブワード制御信号を入力とする制御
   回路の出力に、各サブワード毎に共通接続されており、 上記複数のサブワードのそれぞれに対応して設けられた
   複数のサブワード制御信号が、上記複数のサブワードの
   所要のものが１つまたは複数同時に選択されるよう相互
   に独立に制御される構成となっていることを特徴とする
   半導体記憶装置。
2. 【請求項２】メモリセルをマトリクス状に配列してな
   り、１ワードが複数ビットから成るメモリセルアレイ
   と、 上記メモリセルアレイのメモリセルを選択する手段とを
   備えるとともに、 各ビット毎に、選択されたメモリセルのデータを読み取
   る制御端子付き読み出し回路，読み出したデータを出力
   する制御端子付きトライステート出力回路，及び選択さ
   れたメモリセルに入力データに応じた値を書き込む制御
   端子付き書き込み回路の３種類の回路のうちの少なくと
   も１種類の回路を備えた半導体記憶装置において、 １ワードは、上記複数ビットの一部をその要素とする複
   数のサブワードに分割され、かつ該複数のサブワードに
   は、その要素であるビットの数が互いに異なるサブワー
   ドが含まれており、 上記３種類の回路の少なくとも１種類の回路の制御端子
   は、該複数のサブワードのそれぞれが、対応するサブワ
   ード制御信号により選択されるよう、上記サブワード制
   御信号に，又は該サブワード制御信号を入力とする制御
   回路の出力に、各サブワード毎に共通接続されているこ
   とを特徴とする半導体記憶装置。
3. 【請求項３】メモリセルをマトリクス状に配列してな
   り、１ワードが複数ビットから成るメモリセルアレイ
   と、 上記メモリセルアレイのメモリセルを選択する手段とを
   備えるとともに、 各ビット毎に、選択されたメモリセルのデータを読み取
   る制御端子付き読み出し回路，読み出したデータを出力
   する制御端子付きトライステート出力回路，及び選択さ
   れたメモリセルに入力データに応じた値を書き込む制御
   端子付き書き込み回路の３種類の回路のうちの少なくと
   も１種類の回路を備えた半導体記憶装置において、 １ワードは、上記複数ビットの一部をその要素とする複
   数のサブワードに分割され、かつ該複数のサブワードの
   数が２のべき乗数以外の数となっており、 上記３種類の回路の少なくとも１種類の回路の制御端子
   は、該複数のサブワードのそれぞれが、対応するサブワ
   ード制御信号により選択されるよう、上記サブワード制
   御信号に，又は該サブワード制御信号を入力とする制御
   回路の出力に、各サブワード毎に共通接続されているこ
   とを特徴とする半導体記憶装置。
4. 【請求項４】メモリセルをマトリクス状に配列してな
   り、各ワードが複数ビットから成るメモリセルアレイ
   と、 上記メモリセルアレイのメモリセルを選択する手段とを
   備えるとともに、 各ビット毎に、選択されたメモリセルのデータを読み取
   る制御端子付き読み出し回路，読み出したデータを出力
   する制御端子付きトライステート出力回路，及び選択さ
   れたメモリセルに入力データに応じた値を書き込む制御
   端子付き書き込み回路の３種類の回路を備えた半導体記
   憶装置において、 １ワードが、上記複数ビットの一部をその要素とする複
   数のサブワードに分割されるとともに、 上記制御端子付き書き込み回路の制御端子は、該複数の
   サブワードのそれぞれが、対応するサブワード制御信号
   により選択されるよう、上記サブワード制御信号に，又
   は該サブワード制御信号を入力とする制御回路の出力
   に、各サブワード毎に共通接続され、 かつ上記制御端子付き読み出し回路の制御端子は、共通
   の読み出し制御信号に接続されていることを特徴とする
   半導体記憶装置。