JP2712124B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例え
ば、ゲートアレイ等の論理集積回路装置に搭載されるス
タティック型RAMなどに利用して有効な技術に関するも
のである。 〔従来の技術〕 スタティック型RAM（ランダム・アクセス・メモリ）
等のメモリを搭載するゲートアレイ等の論理集積回路装
置がある。 このようなゲートアレイについては、例えば、日経マ
グロウヒル社発行、1985年６月３日付『日経エレクトロ
ニクス』の151頁〜177頁に記載されている。 〔発明が解決しようとする問題点〕 上記のようなゲートアレイに搭載されるスタティック
型RAM等は、単体のものを含めて、固定的なワード構成
とされる。このため、システム構成に応じて、必要なワ
ード構成を有するスタティック型RAM等が選択される。
また、ゲートアレイ等の論理集積回路装置において行わ
れる一連の処理の過程でメモリのワード構成を変更する
必要がある場合、例えば第４図に示されるように、スタ
ティック型RAM等の外部に上位のＸアドレス信号AXi＋１
及びAXi＋２をデコードするデコーダDECが設けられる。
このデコーダDECには、上記アドレス信号AXi＋１及びAX
i＋２を保持するラッチが含まれ、このラッチにアドレ
ス信号を取り込むための起動制御信号▲▼が供給
される。スタティック型RAM等のタイミング発生回路TG
には、各ブロック選択信号BS1〜BS4が確定される時点
で、第２の起動制御信号▲▼が供給され、この起
動制御信号▲▼によってスタティック型RAM等の
選択動作が開始される。つまり、このようなゲートアレ
イ等の論理集積回路装置では、ブロック選択信号を形成
するための起動制御信号（クロック）と、スタティック
型RAM等を起動し例えばアドレス信号AX0〜AXiを取り込
むための起動制御信号（クロック）が別途に必要とな
る。 ゲートアレイ等の論理集積回路装置によって構成され
るシステムのマシンサイクルが短縮化されメモリサイク
ルが高速化されるにともない、これらの起動制御信号間
のスキューによるアクセスバラツキが顕在化し、結果的
にマシンサイクルの高速化が制限されるという問題が生
じた。 この発明の目的は、そのワード構成をオプショナルに
変更しうるスタティック型RAM等の半導体記憶装置を提
供することにある。この発明の他の目的は、マシンサイ
クルの高速化を図ったゲートアレイ等のメモリ内蔵の論
理集積回路装置を提供することにある。 この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
複数のメモリアレイを有するスタティック型RAM等の半
導体記憶装置に、ブロック選択信号及び所定のアドレス
信号を保持する複数のラッチとこれらのラッチの非反転
出力信号又は反転出力信号を伝達する複数のチャネル及
びこれらのチャネルを選択的に結合することによって形
成される複数の結線論理回路とを含むアレイ選択回路を
設けるものである。 〔作用〕 上記した手段によれば、アレイ選択信号のチャネルを
選択的に結合しまたメモリアレイごとに設けられる入出
力回路と入出力端子との間を選択的に結合することによ
って、スタティック型RAMの半導体記憶装置のワード構
成をシステム構成に応じて最適化できるとともに、起動
制御信号（クロック）を単一化し、スタティック型RAM
等の半導体記憶装置を含むシステムのマシンサイクル高
速化することができる。 〔実施例〕 第１図には、この発明が適用されたスタティック型RA
Mの一実施例のブロック図が示されている。このスタテ
ィック型RAMは、特に制限されないが、ゲートアレイ等
の論理集積回路装置に内蔵される。この論理集積回路装
置には、第１図に示されるようなスタティック型RAMが
複数個設けられ、それぞれに対応するブロック選択信号
BSによって選択的に動作状態とされる。第１図のスタテ
ィック型RAMの各ブロックを構成する回路素子は、論理
集積回路装置の他のブロックを構成する回路素子ととも
に、公知の半導体記憶装置の製造技術によって例えば単
結晶シリコンのような１個の半導体基板上に形成され
る。 この実施例のスタティック型RAMは、特に制限されな
いが、４組のメモリアレイＭ−ARY1〜Ｍ−ARY4をその基
本構成とする。各メモリアレイＭ−ARY1〜Ｍ−ARY4は、
それぞれ直交して配置されるｍ本のワード線とｎ組の相
補データ線を含み、また各相補データ線を対応する相補
共通データ線CD1・▲▼〜CD4・▲▲に択一
的に接続するためのカラムスイッチを含む。スタティッ
ク型RAMには、これらのメモリアレイに対応してロウア
ドレスデコーダRDCR1〜RDCR4及び入出力回路IO1〜IO4が
設けられ、またこれらのメモリアレイに共通にカラムア
ドレスデコーダCDCRが設けられる。スタティック型RAM
には、さらに４個のデータ入力端子DIO1〜DIO4のメモリ
選択信号入力端子S1〜S4が設けられる。メモリ選択信号
入力端子S1〜S4には、特に制限されないが、ブロック選
択信号BS又は上位のＸアドレス信号AXi＋１〜AXi＋２が
選択的に供給される。アレイ選択回路ASELは、これらの
ブロック選択信号BS又は上位のＸアドレス信号をもと
に、メモリアレイＭ−MRY1〜Ｍ−ARY4を選択状態とする
ためのアレイ選択信号a1〜a4を形成する。また、アレイ
選択回路ASELは、後述するように、ブロック選択信号BS
又は上位のＸアドレス信号を保持する４ビットのラッチ
からなるメモリ選択信号レジスタMRと、このメモリ選択
信号レジスタMRの各ビットの非反転出力信号又は反転出
力信号を伝達する複数のチャネル及びこれらのチャネル
が選択的に結合されることによって形成される４組の結
線論理回路を含む。この実施例のスタティック型RAM
は、各チャネルと各結線論理回路との間及び各入出力回
路と各入出力端子との間がオプショナルに結合されるこ
とによって、選択的にｍ・ｎワード×４ビット,2・ｍ・
ｎワード×２ビット又は４・ｍ・ｎワード×１ビットの
ワード構成とされる。 第１図において、メモリアレイＭ−MRY1〜Ｍ−ARY4
は、それぞれ同図の垂直方向に配置されるｍ本のワード
線と、同図の水平方向に配置されるｎ組の相補データ線
及びこれらのワード線と相補データ線の交点に格子状に
配置されるｍ×ｎのスタティック型メモリセルによって
構成される。 メモリアレイＭ−MRY1〜Ｍ−ARY4を構成する各ワード
線は、対応するロウアドレスデコーダRDCR1〜RDCR4にそ
れぞれ結合され、Ｘアドレス信号AX0〜AXiによって指定
される１本のワード線が択一的にハイレベルの選択状態
とされる。 ロウアドレスデコーダRDCR1〜RDCR4には、Ｘアドレス
バッファXADBからｉ＋１ビットの相補内部アドレス信号
ａx0〜ａxi（ここで、例えば非反転内部アドレス信号ax
0と反転内部アドレス信号▲▼をあわせて相補内
部アドレス信号ａx0のように表わす。以下同じ）が共通
に供給される。また、各ロウアドレスデコーダRDCR1〜R
DCR4には、後述するアレイ選択回路ASELから対応するア
レイ選択信号a1〜a4がそれぞれ供給され、後述するタイ
ミング発生回路TGからタイミング信号φceが共通に供給
される。アレイ選択信号a1〜a4は、このスタティック型
RAMのワード構成に応じて、全ビット同時に又な２ビッ
トずつあるいは択一的にそれぞれ選択的にハイレベルと
される。また、タイミング信号φceは、起動制御信号▲
▼がロウレベルとされこのスタティック型RAMが選
択状態とされるとき、選択的にハイレベルとされる。 ロウアドレスデコーダRDCR1〜RDCR4は、上記タイミン
グ信号φceと対応するアレイ選択信号a1〜a4がともにハ
イレベルとされるとき、選択的に動作状態とされる。こ
の動作状態において、ロウアドレスデコーダRDCR1〜RDC
R4は、ＸアドレスバッファXADBから供給される相補内部
アドレス信号ａx0〜ａxiをデコードし、Ｘアドレス信号
AX0〜AXiによって指定される１本のワード線をハイレベ
ルの選択状態とする。 ＸアドレスバッファXADBには、Ｘアドレス入力端子AX
0〜AXiを介して、ｉ＋１ビットのＸアドレス信号AX0〜A
Xiが供給される。また、特に制限されないが、Ｘアドレ
スバッファXADBには、タイミング発生回路TGからタイミ
ング信号φasが供給される。タイミング信号φasは、起
動制御信号▲▼がハイレベルからロウレベルに変化
される立ち下がりエッジにおいて一時的にハイレベルさ
れる。 ＸアドレスバッファXADBは、上記タイミング信号φas
が一時的にハイレベルとされることによって、上記Ｘア
ドレス信号AX0〜AXiを取り込み、保持する。また、Ｘア
ドレスバッファXADBは、これらＸアドレス信号AX0〜AXi
をもとに、上記相補内部アドレス信号ａx0〜ａxiを形成
する。相補内部アドレス信号ａx0〜ａxiは、上記ロウア
ドレスデコーダRDCR1〜RDCR4を共通に供給される。 アレイ選択回路ASELは、後述するように、メモリ選択
信号入力端子S1〜S4を介して供給されるブロック選択信
号BS又は上位２ビットのＸアドレス信号AXi＋１及びAXi
＋２を保持する４ビットのメモリ選択信号レジスタMR
と、メモリ選択信号レジスタMRの各ビットの非反転出力
信号又は反転出力信号を伝達する６組のチャネル及びこ
れらのチャネルが選択的に結合されてなる４組の結線論
理のノアゲート回路とを含む。アレイ選択回路ASELのメ
モリ選択信号レジスタMRには、タイミング発生回路TGか
ら上記タイミング信号φce及びφasが供給される。 アレイ選択信号ASELは、上記タイミング信号φasが一
時的にハイレベルとされることによって、メモリ選択信
号入力端子S1〜S4を介して供給されるブロック選択信号
BS又は上記Ｘアドレス信号AXi＋1,AXi＋２をメモリ選択
信号レジスタMRに取り込む。これらブロック選択信号BS
及びＸアドレス信号AXi＋1,AXi＋２は、上記タイミング
信号φceがハイレベルとされる期間、メモリ選択信号レ
ジスタMRに保持される。メモリ選択信号レジスタMRに保
持されるブロック選択信号BS及びＸアドレス信号AXi＋
1,AXi＋２は、アレイ選択回路ASELの４組のノアゲート
回路によってデコードされ、アレイ選択信号a1〜a4がス
タティック型RAMのワード構成に応じた所定の組み合わ
せで選択的にハイレベルとされる。これらのアレイ選択
信号a1〜a4は、対応する上記ロウアドレスデコーダRDCR
1〜RDCR4にそれぞれ供給されるとともに、対応する入出
力回路IO1〜IO4にそれぞれ供給される。 アレイ選択回路ASELの具体的な回路構成と動作につい
ては、後で詳細に説明する。 一方、メモリアレイＭ−MRY1〜Ｍ−ARY4を構成する各
相補データ線は、図示されないカラムスイッチCSW1〜CS
W4の対応するスイッチMOSFETにそれぞれ結合される。こ
れらのスイッチMOSFETには、カラムアドレスデコーダCD
CRから対応するデータ線選択信号Y0〜Ynがそれぞれ共通
に供給される。これにより、カラムスイッチCSW1〜CSW4
は、対応するデータ線選択信号Y0〜Ynが択一的にハイレ
ベルとされるとき、対応する相補データ線を相補共通デ
ータ線CD1・▲▼〜CD4・▲▲に択一的に接
続する。 カラムアドレスデコーダCDCRには、タイミング発生回
路TGから上述のタイミング信号φceが供給される。カラ
ムアドレスデコーダCDCRは、タイミング信号φceがハイ
レベルとされることによって選択的に動作状態とされ
る。この動作状態において、カラムアドレスデコーダCD
CRは、ＹアドレスバッファYADBから供給される相補内部
アドレス信号ａy0〜ａyjをデコードし、Ｙアドレス信号
AY0〜AYjによって指定される相補データ線に対応するデ
ータ線選択信号Y0〜Ynを択一的にハイレベルとする。 ＹアドレスバッファYADBには、アドレス入力端子AY0
〜AYjを介して、Ｙアドレス信号AY0〜AYjが供給され
る。また、ＹアドレスバッファYADBには、タイミング発
生回路TGから上述のタイミング信号φasが供給される。 ＹアドレスバッファYADBは、タイミング信号φasが一
時的にハイレベルとされることによって、Ｙアドレス信
号AY0〜AYjを取り込み、保持する。また、これらのＹア
ドレス信号AY0〜AYjをもとに、上記相補内部アドレス信
号ａy0〜ａyjを形成し、上記カラムアドレスデコーダCD
CRに供給する。 相補共通データ線CD1・▲▼〜CD4・▲▲
には、それぞれ対応する入出力回路IO1〜IO4が結合され
る。これらの入出力回路IO1〜IO4は、それぞれ対応して
設けられるデータ入力バッファ及びデータ出力バッファ
を含む。 入出力回路IO1〜IO4の各データ入力バッファには、タ
イミング発生回路TGからタイミング信号φweが共通に供
給される。このタイミング信号φweは、スタティック型
RAMが書き込み動作モードで選択状態とされ、ワード線
の選択動作が終了する時点で、一時的にハイレベルとさ
れる。一方、入出力回路IO1〜IO4の各データ出力バッフ
ァには、タイミング発生回路TGからタイミング信号φoe
が共通に供給される。このタイミング信号φoeは、スタ
ティック型RAMが読み出し動作モードで選択状態とさ
れ、ワード線の選択動作が終了し選択されたメモリセル
から出力される読み出しデータが確立される時点で、一
時的にハイレベルとされる。また、入出力回路IO1〜IO4
の各データ入力バッファ及びデータ出力バッファには、
上記アレイ選択回路ASELから対応するアレイ選択信号a1
〜a4がそれぞれ供給される。 入出力回路IO1〜IO4の各データ入力バッファの出力端
子は、対応する上記相補共通データ線CD1・▲▼
〜CD4・▲▲にそれぞれ結合される。また、各デ
ータ入力バッファの入力端子は、スタティック型RAMの
ワード構成に従って、入出力端子DIO1〜DIO4に所定の組
み合わせをもってそれぞれ結合される。入出力回路IO1
〜IO4の各データ出力バッファの入力端子は、対応する
上記相補共通データ線CD1・▲▼〜CD4・▲
▲にそれぞれ結合される。また、各データ出力バッファ
の出力端子は、スタティック型RAMのワード構成に従っ
て、入出力端子DIO1〜DIO4に所定の組み合わせをもって
それぞれ結合される。つまり、特に制限されないが、ス
タティック型RAMがｍ・ｎワード×４ビットのワード構
成とされるとき、第１図に実線で示されるように、各デ
ータ入力バッファの入力端子及び各データ出力バッファ
の出力端子は、対応する入出力端子DIO1〜DIO4にそれぞ
れ結合される。このとき、アレイ選択信号a1〜a4は一斉
にハイレベルとされ、入出力回路IO1〜IO4のデータ入力
バッファ又はデータ出力バッファは一斉に動作状態とさ
れる。スタティック型RAMが２・ｍ・ｎワード×２ビッ
トのワード構成とされるとき、第１図に点線で示される
ように、入出力回路IO1及びIO4のデータ入力バッファの
入力端子とデータ出力バッファの出力端子が、入出力端
子DIO1に共通に結合され、入出力端子IO3及びIO4のデー
タ入力バッファの入力端子とデータ出力バッファの出力
端子が入出力端子DIO3に共通に結合される。このとき、
アレイ選択信号a1とa2又はa3とa4がそれぞれ同時にハイ
レベルとされ、出力回路IO1とIO2又はIO3とIO4のデータ
入力バッファ又はデータ出力バッファはそれぞれ同時に
選択的に動作状態とされる。また、スタティック型RAM
が４・ｍ・ｎワード×１ビットのワード構成とされると
き、入出力回路IO1〜IO4のデータ入力バッファの入力端
子及びデータ出力バッファの出力端子がすべて入出力回
路DIO1に共通に結合される。このとき、アレイ選択信号
a1〜a4は択一的にハイレベルとされ、入出力回路IO1〜I
O4のデータ入力バッファ又はデータ出力バッファは択一
的に動作状態とされる。 入出力回路IO1〜IO4の各データ入力バッファは、スタ
ティック型RAMの書き込み動作モードにおいて、上記タ
イミング信号φwe及び対応する上記アレイ選択信号a1〜
a4がともにハイレベルとされることによって選択的に動
作状態とされる。この動作状態において、各データ入力
バッファは、対応する入出力端子DIO1〜DIO4を介して供
給される書き込みデータを取り込み、相補書き込み信号
を形成する。これらの書き込み信号は、対応する相補共
通データ線CD1・▲▼〜CD4・▲▲を介し
て、選択されたメモリセルにそれぞれ供給される。タイ
ミング信号φwe又は対応するアレイ選択信号a1〜a4がロ
ウレベルとされるとき、各データ入力バッファの出力は
ハイインピーダンス状態とされる。 入出力回路IO1〜IO4の各データ出力バッファは、スタ
ティック型RAMの読み出し動作モードにおいて、上記タ
イミング信号φoe及び対応する上記アレイ選択信号a1〜
a4がともにハイレベルとされることによって選択的に動
作状態とされる。この動作状態において、各データ出力
バッファは、選択されたメモリセルから対応する相補共
通データ線CD1・▲▼〜CD4・▲▲を介して
出力される読み出し信号をさらに増幅し、対応する入出
力端子DIO1〜DIO4を介して送出する。タイミング信号φ
oe又は対応すアレイ選択信号a1〜a4がロウレべルとされ
るとき、各データ出力バッファの出力はハイインピーダ
ンス状態とされる。 タイミング発生回路TGは、論理集積回路装置内の図示
されない制御回路からメモリ制御信号として供給される
起動制御信号▲▼，ライトイネーブル信号▲▼
及び出力イネーブル信号▲▼をもとに、上記各種の
タイミング信号を形成し、スタティック型RAM内の各回
路に供給する。 第２図及び第３図には、第１図のスタティック型RAM
のアレイ選択回路ASELの第１及び第２の実施例の回路図
が示されている。これらの実施例のアレイ選択回路ASEL
は、特に制限されないが、メモリ選択信号入力端子S1〜
S4を介して供給されるブロック選択信号BS又は上位２ビ
ットのＸアドレス信号AXi＋１及びAXi＋２を保持する４
ビットのメモリ選択信号レジスタMRと、メモリ選択信号
レジスタMRの各ビットの非反転出力信号又は反転出力信
号を伝達する６本のチャネルs1,▲▼,s2,▲▼,
s3及びs4と、上記チャネルをスタティック型RAMのワー
ド構成に応じてオプショナルに結合することによって形
成される４組の結線論理ノアゲート回路NOG1〜NOG4を含
む。 第２図及び第３図において、メモリ選択信号レジスタ
MRの各ビットはそれぞれ一つの非反転出力端子及び反転
出力端子を持ちまた結線論理ノアゲート回路NOG1〜NOG4
は通常のノアゲート回路であるかのように記載されてい
るが、実際には、メモリ選択信号レジスタMRの各ビット
は複数のオープンエミッタを持つ出力トランジスタを有
し、ノアゲート回路NOG1〜NOG4はそれぞれ一つのインバ
ータ回路にすぎない。また、これらのインバータ回路の
入力端子と回路の負の電源電圧−Veeとの間には、図示
されないプルダウン抵抗が設けられる。それぞれの論理
条件に対応して、複数の出力トランジスタのエミッタ
を、対応するチャネルを介して対応するインバータ回路
の入力端子に直接接続することによって、ノアゲート回
路NOG1〜NOG4が等価的に形成される。さらに、第２図に
おいて、ノアゲート回路NOG1〜NOG4の不必要な入力端子
は実存するものではないが、対応しやすくするため、等
価的にプルダウン抵抗R1を介して回路の負の電源電圧−
Veeに結合されるものとする。 第２図には、この実施例のスタティック型RAMがｍ・
ｎワード×４ビットのワード構成とされる場合のアレイ
選択回路ASELの接続状態が、例示的に示されている。ま
た、第３図には、この実施例のスタティック型RAMが４
・ｍ・ｎワード×１ビットのワード構成とされる場合の
アレイ選択回路ASELの接続状態が、例示的に示されてい
る。 第２図において、メモリ選択信号レジスタMRは４ビッ
トのラッチによって構成される。メモリ選択信号レジス
タMRの各ビットの入力端子には、特に制限されないが、
メモリ選択信号入力端子S1〜S4を介してブロック選択信
号BSが共通に供給される。ブロック選択信号BSは、この
スタティック型RAMが含まれるメモリブロックが指定さ
れるとき、選択的にハイレベルとされる。ブロック選択
信号BSは、各メモリアレイＭ−ARY1〜Ｍ−ARY4に対応し
て個別に設け、それぞれ選択的に供給するようにしても
よい。第２図の実施例において、入出力回路IO1〜IO4の
データ入力バッファの入力端子及びデータ出力バッファ
の出力端子は、対応する入出力端子DIO1〜DIO4にそれぞ
れ結合される。 メモリ選択信号レジスタMRのトリガ入力端子には、タ
イミング発生回路TGからタイミング信号φasが供給され
る。前述のように、このタイミング信号φasは、起動制
御信号▲▼がハイレベルからロウレベルに変化され
４スタティック型RAMが選択状態とされる当初の時点で
一時的にハイレベルとされる。さらに、メモリ選択信号
レジスタMRのリセット入力端子には、タイミング発生回
路TGからタイミング信号φceが供給される。このタイミ
ング信号φceは、上記タイミング信号φasとともにハイ
レベルとされ、起動制御信号▲▼がロウレベルとさ
れる間ハイレベルとされる。 メモリ選択信号レジスタMRは、タイミング信号φceが
ハイレベルとされさらにタイミング信号φasが一時的に
ハイレベルとされることによって、ブロック選択信号BS
のレベルを取り込む。タイミング信号φceがロウレベル
とされるとき、メモリ選択信号レジスタMRは、ブロック
選択信号BSのレベルに関係なく一斉にリセット状態とさ
れる。つまり、メモリ選択信号レジスタMRの各ビット
は、スタティック型RAMが非選択状態とされタイミング
信号φceがロウレベルとされる間、強制的にリセット状
態とされる。また、スタティック型RAMが選択状態とさ
れタイミング信号φceがハイレベルとされることでリセ
ット状態を解かれ、さらにタイミング信号φasが一時的
にハイレベルとされることによってブロック選択信号BS
に従ってセット又はリセットされる。第２図の実施例で
はメモリ選択信号入力端子S1〜S4はすべて共通接続され
る。このため、メモリ選択信号レジスタMRの各ビット
は、タイミング信号φce及びφasがともにハイレベルと
されるとき、ブロック選択信号BSがハイレベルであると
一斉にセット状態とされ、ブロック選択信号BSがロウレ
ベルであるとリセット状態のままとされる。一旦セット
状態とされたメモリ選択信号レジスタMRの各ビットは、
タイミング信号φceがロウレベルとされるまでその状態
を保持する。 メモリ選択信号レジスタMRの各ビットの非反転出力信
号及び反転出力信号は、対応するチャネルs1,▲▼,
s2,▲▼,s3及び▲▼を介して伝達される。特に
制限されないが、メモリ選択信号レジスタMRの各ビット
の出力トランジスタは、チャネルの各ノードに対応して
複数のオープンエミッタを持ち、そのコレクタは回路の
接地電位（ハイレベル）に結合される。また、各チャネ
ルs1,▲▼,s2,▲▼，▲▼及び▲▼
は、メモリ選択信号レジスタMRの対応するビットの出力
トランジスタのエミッタ数に応じてそれぞれ複数チャネ
ル設けられる。チャネルs1,▲▼,s2,▲▼，▲
▼及び▲▼のレベルは、メモリ選択信号レジス
タMRの対応するビットがセット状態とされることによっ
て回路の接地電位のようなハイレベルとされ、またメモ
リ選択信号レジスタMRの対応するビットがリセット状態
とされることによって回路の負の電源電圧−Veeのよう
なロウレベルとされる。これらのチャネルは、スタティ
ック型RAMのワード構成に応じた組合わせで選択的に結
合され、結線論理ノアゲート回路NOG1〜NOG4が等価的に
形成される。 すなわち、第２図の例において、ノアゲート回路NOG1
の第１の入力端子は、メモリ選択信号レジスタMRの第１
ビットの反転出力信号に対応するチャネル▲▼に結
合される。このノアゲート回路NOG1の他の入力端子は、
等価的に回路の負の電源電圧−Veeに結合される。同様
に、ノアゲート回路NOG2〜NOG4の第１の入力端子は、メ
モリ選択信号レジスタMRの第２〜第４ビットの反転出力
信号に対応するチャネル▲▼〜▲▼にそれぞれ
結合される。また、ノアゲート回路NOG1〜NOG4の他の入
力端子は、等価的に回路の負の電源電圧−Veeに結合さ
れる。各ノアゲート回路NOG1〜NOG4の出力信号は、それ
ぞれ上述のアレイ選択信号a1〜a4とされる。 これにより、ノアゲート回路NOG1〜NOG4の出力信号す
なわちアレイ選択信号a1〜a4は、メモリ選択信号レジス
タMRの対応するビットの反転出力信号がロウレベルとさ
れるとき、すなわちスタティック型RAMが選択状態とさ
れ同時に対応するメモリ選択信号入力端子S1〜S4からハ
イレベルのブロック選択信号BSが供給されるとき、選択
的にハイレベルとされる。前述のように、第２図の実施
例ではメモリ選択信号入力端子S1〜S4はすべて共通接続
されるため、アレイ選択信号a1〜a4はブロック選択信号
BSがスタティック型RAMが選択状態とされることによっ
て一斉にハイレベルとされる。 アレイ選択信号a1〜a4が一斉にハイレベルとされるこ
とで、このスタティック型RAMのメモリアレイＭ−ARY1
〜Ｍ−ARY4に対応するロウアドレスデコーダRDCR1〜RDC
R4及び入出力回路IO1〜IO4は一斉に動作状態とされる。
各メモリアレイＭ−ARY1〜Ｍ−ARY4では、それぞれＸア
ドレスAX0〜AXi及びＹアドレス信号AY0〜AYjに対応する
１個のメモリセルが選択状態とされる。これらのメモリ
セルには、入出力端子DIO1〜DIO4を介して、４ビットの
記憶データが同時に入出力させる。つまり、この実施例
において、スタティック型RAMは、ｍ・ｎワード×４ビ
ットのワード構成とされる。 次に、第３図の実施例の場合、メモリ選択信号入力端
子S1及びS2には、上位２ビットのＸアドレス信号AXi＋
１及びAXi＋２がそれぞれ供給される。また、メモリ選
択信号入力端子S4には、上記ブロック選択信号BSが供給
される。メモリ選択信号入力端子S3は、ドント・ケアと
される。このとき、入出力回路IO1〜IO4のデータ入力バ
ッファの入力端子及びデータ出力バッファの出力端子
は、オプショナルに形成される接続経路を介して、すべ
て入出力端子DIO1に共通結合される。 ノアゲート回路NOG1の第１の入力端子は、メモリ選択
信号レジスタMRの第１ビットの非反転出力信号に対応す
るチャネルs1に結合され、その第２の入力端子は、メモ
リ選択信号レジスタMRの第２ビットの非反転出力信号に
対応するチャネルs2に結合される。同様に、ノアゲート
回路NOG2の第１の入力端子は、メモリ選択信号レジスタ
MRの第１ビットの反転出力信号に対応するチャネル▲
▼に結合され、第２の入力端子は、メモリ選択信号レ
ジスタMRの第２ビットの非反転出力信号に対応するチャ
ネルs2に結合される。また、ノアゲート回路NOG3の第１
の入力端子は、メモリ選択信号レジスタMRの第１ビット
の非反転出力信号に対応するチャネルs1に結合され、そ
の第２の入力端子は、メモリ選択信号レジスタMRの第２
ビットの反転出力信号に対応するチャネル▲▼に結
合される。さらに、ノアゲート回路NOG4の第１の入力端
子は、メモリ選択信号レジスタMRの第１ビットの反転出
力信号に対応するチャネル▲▼に結合され、その第
２の入力端子は、メモリ選択信号レジスタMRの第２ビッ
トの反転出力信号に対応するチャネル▲▼に結合さ
れる。ノアゲート回路NOG1〜NOG4の第３の入力端子は、
すべてメモリ選択信号レジスタMRの第４ビットの反転出
力信号に対応するチャネル▲▼に共通に結合され
る。 これにより、ノアゲート回路NOG1の出力信号すなわち
アレイ選択信号a1は、メモリ選択信号レジスタMRの第1,
第２ビットの非反転出力信号及び第４ビットの反転出力
信号がともにロウレベルであるとき、すなわちスタティ
ック型RAMが選択状態とされ同時にブロック選択信号BS
がハイレベルとされ上位のＸアドレス信号AXi＋１及びA
Xi＋２がともにロウレベルとされるとき、選択的にハイ
レベルとされる。同様に、ノアゲート回路NOG2の出力信
号すなわちアレイ選択信号a2は、メモリ選択信号レジス
タMRの第２ビットの非反転出力信号及び、第1,第４ビッ
トの反転出力信号がともにロウレベルであるとき、すな
わちスタティック型RAMが選択状態とされ同時にブロッ
ク選択信号BS及びＸアドレス信号AXi＋１がともにハイ
レベルとされＸアドレス信号AXi＋２がロウレベルとさ
れるとき、選択的にハイレベルとされる。また、ノアゲ
ート回路NOG3の出力信号すなわちアレイ選択信号a3は、
メモリ選択信号レジスタMRの第１ビットの非反転出力信
号及び第2,第４ビットの反転出力信号がともにロウレベ
ルであるとき、すなわちスタティック型RAMが選択状態
とされ同時にブロック選択信号BS及びＸアドレス信号AX
i＋２がともにハイレベルとされＸアドレス信号AXi＋１
がロウレベルとされるとき、選択的にハイレベルとされ
る。さらに、ノアゲート回路NOG1の出力信号すなわちア
レイ選択信号a1は、メモリ選択信号レジスタMRの第1,第
２及び第４ビットの反転出力信号がすべてロウレベルで
あるとき、すなわちスタティック型RAMが選択状態とさ
れ同時にブロック選択信号BS,Xアドレス信号AXi＋１及
びAXi＋２がすべてハイレベルとされるとき、選択的に
ハイレベルとされる。つまり、ノアゲート回路NOG1〜NO
G4の出力信号すなわちアレイ選択信号a1〜a4は、スタテ
ィック型RAMが選択状態とされブロック選択信号BSがハ
イレベルとされるとき、Ｘアドレス信号AXi＋１及びAXi
＋２の組み合わせに応じて択一的にハイレベルとされ
る。 アレイ選択信号a1〜a4が択一的にハイレベルとされる
ことで、スタティック型RAMのロウアドレスデコーダRDC
R1〜RDCR4及び入出力回路IO1〜IO4は択一的に動作状態
とされる。択一的にハイレベルとされるアレイ選択信号
に対応する一つのメモリアレイでは、Ｘアドレス信号AX
0〜AXi及びＹアドレス信号AY0〜AYjに対応する１個のメ
モリセルが選択状態とされる。このメモリセルには、入
出力端子DIO1を介して、１ビットの記憶データが入出力
される。つまり、この実施例において、スタティック型
RAMは、４・ｍ・ｎワード×１ビットのワード構成とさ
れる。 以上のように、この実施例のスタティック型RAMに
は、ブロック選択信号BS及び上位２ビットのＸアドレス
信号AXi＋1,AXi＋２を保持するメモリ選択信号レジスタ
MRと、メモリ選択信号レジスタMRの各ビットの非反転出
力信号又は反転出力信号を伝達するチャネル及びこれら
のチャネルをスタティック型RAMのワード構成に応じて
選択的に結合することによって形成される複数の結線論
理回路とを含むアレイ選択回路ASELが設けられる。この
実施例のスタティック型RAMは、上記アレイ選択回路ASE
Lのチャネルを所定の結合状態とし、これに応じて入出
力回路IO1〜IO4及び入出力端子DIO1〜DIO4間を選択的に
結合することで、ｍ・ｎワード×４ビット、２・ｍ・ｎ
ワード×２ビット又は４・ｍ・ｎワード×１ビットの３
通りのワード構成を採ることができる。また、いずれの
ワード構成においても、スタティック型RAMは１相の起
動制御信号（クロック）▲▼によって制御すること
ができる。このため、一つの基本的なマスクパターンを
もとにシステムに適応した効果的なワード構成を選択で
きるとともに、システムのメモリサイクルを高速化しマ
シンサイクルを短縮することができるものである。 以上の本実施例に示されるように、この発明をゲート
アレイ等の論理集積回路装置に内蔵されるスタティック
型RAM等の半導体記憶装置に適用した場合、次のような
効果が得られる。すなわち、 （１）複数のメモリアレイを有するスタティック型RAM
等の半導体記憶装置に、ブロック選択信号及び所定のア
ドレス信号を保持する複数のラッチとこれらのラッチの
非反転出力信号又は反転出力信号を伝達する複数のチャ
ネル及びこれらのチャネルをワード構成に応じて選択的
に結合することによって形成される複数の結線論理回路
とを含むアレイ選択回路を設け、また複数の入出力回路
及び複数の入出力端子との間をワード構成に応じて選択
的に結合することで、一つのマスクパターンによって形
成されるスタティック型RAM等のワード構成を、システ
ム構成に応じて変化させることができるという効果が得
られる。 （２）上記の（１）項により、ゲートアレイ等の論理集
積回路に含まれるスタティック型RAM等の半導体記憶装
置を、１相の起動制御信号（クロック）によって制御す
ることができるため、クロックスキュー等による制約を
受けることなく、メモリサイクルの高速化を図ることが
できるという効果が得られる。 （３）上記（１）項及び（２）項により、スタティック
型RAM等の半導体記憶装置を搭載する論理集積回路装置
を含むシステムのマシンサイクルを高速化し、システム
構成の最適化を図ることができるという効果が得られ
る。 以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第２図及び
第３図の結線論理回路は、予め通常の論理ゲート回路を
設け、これらの論理ゲート回路の入力端子とチャネルと
の間をワード構成に応じて選択的に結合するものであっ
てもよい。また、アレイ選択回路ASELは、ブロック選択
信号BS及び上位のアドレス信号を取り込むためのラッチ
を含まないものであってもよい。メモリ選択信号として
供給されるブロック選択信号BSは、２ビット以上設けら
れることもよいし、アレイ選択回路ASELに入力されるア
ドレス信号は、下位のビットであってもよい。第１図の
実施例において、スタティック型RAMには２個又は８個
以上のメモリアレイが設けられるものであってもよい。
また、この実施例ではアレイ選択信号a1〜a4によってロ
ウアドレスデコーダRDCR1〜RDCR4及び入出力回路IO1〜I
O4を選択的に動作状態としているが、ロウアドレスデコ
ーダRDCR1〜RDCR4はメモリが起動されることで無条件に
動作状態とし、入出力回路IO1〜IO4のみをアレイ選択信
号a1〜a4によって選択的に動作状態としてもよい。さら
に、第１図に示されるスタティック型RAMのブロック構
成や第２図及び第３図に示されるアレイ選択回路ASELの
具体的な回路構成及び制御信号やアドレス信号の組み合
わせ等、種々の実施形態を採りうる。 以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるゲートアレイ等の
論理集積回路装置に含まれるスタティック型RAMに適用
した場合について説明したが、それに限定されるもので
はなく、例えば、単体で用いられるスタティック型RAM
やダイナミック型RAM等の各種の半導体記憶装置やその
他のディジタル集積回路に内蔵される半導体記憶装置に
も適用できる。本発明は、少なくとも複数のメモリアレ
イを有する半導体記憶装置又はこのような半導体記憶装
置を含むディジタル装置に広く適用できる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、複数のメモリアレイを有するスタティ
ック型RAM等の半導体記憶装置に、ブロック選択信号及
び所定のアドレス信号を保持する複数のラッチとこれら
のラッチの非反転出力信号又は反転出力信号を伝達する
複数のチャネル及びこれらのチャネルをワード構成に応
じて選択的に結合することによって形成される複数の結
線論理回路とを含むアレイ選択回路を設け、また複数の
入出力回路及び複数の入出力端子との間をワード構成に
応じて選択的に結合することで、スタティック型RAM等
の半導体記憶装置のワード構成をシステム構成に応じて
変化できるとともに、その起動制御信号（クロック）を
単相化することができ、半導体記憶装置を含むシステム
のマシンサイクルの高速化とシステム構成の最適化を図
ることができるものである。

【図面の簡単な説明】 第１図は、この発明が適用されたスタティック型RAMの
一実施例を示すブロック図、 第２図は、第１図のスタティック型RAMのアレイ選択回
路の一実施例を示す回路図、 第３図は、第１図のスタティック型RAMのアレイ選択回
路のもう一つの実施例を示す回路図、 第４図は、従来のスタティック型RAMの一例を示すブロ
ック図である。 Ｍ−ARY1〜Ｍ−ARY4……メモリアレイ、RDCR1〜RDCR4…
…ロウアドレスデコーダ、IO1〜IO4……入出力回路、CD
CR……カラムアドレスデコーダ、ASEL……アレイ選択回
路、XADB……Ｘアドレスバッファ、YADB……Ｙアドレス
バッファ、TG……タイミング発生回路。 MR……メモリ選択信号レジスタ、NOG1〜NOG4……ノアゲ
ート回路（結線論理回路）、s1〜s4……チャネル、R1…
…抵抗、DEC……デコーダ。

Claims (1)

1. (57)【特許請求の範囲】 １．ゲートアレイにより構成された論理回路部とメモリ
   部とを備えてなり、 上記メモリ部は、それぞれが複数のワード線と複数のデ
   ータ線の交点にマトリックス配置された複数のメモリセ
   ルを有する複数のメモリアレイを備え、 上記複数のメモリアレイのそれぞれは、 アレイ選択信号により動作と非動作とが制御され、上記
   複数のワード線の一つを選択するためのロウアドレスデ
   コーダと、 その一端が上記複数のデータ線のそれぞれに接続された
   カラムスイッチと、 上記複数のカラムスイッチの他端に共通接続された共通
   データ線と、 上記アレイ選択信号により動作と非動作が制御され、上
   記共通データ線に接続された入出力回路と、 上記入出力回路に接続された入出力端子とを備えてな
   り、 上記メモリ部は更に、 Ｘアドレス信号を取り込み、かかるＸアドレス信号を上
   記ロウアドレスデコーダに供給するＸアドレスバッファ
   と、 上記複数のカラムスイッチに対してカラム選択信号を供
   給するカラムアドレスデコーダと、 Ｙアドレス信号を取り込み、かかるＹアドレス信号を上
   記カラムアドレスデコーダに供給するＹアドレスバッフ
   ァと、 メモリ選択信号入力端子に入力される信号を受けて同相
   信号と逆相信号とをオープンエミッタ構成の出力回路か
   ら配線チャネルに出力する複数のメモリ選択レジスタ
   と、上記複数のメモリアレイに対応して所定の上記アレ
   イ選択信号を出力するように上記複数のメモリ選択レジ
   スタの出力する配線チャネルをワイヤード論理に結線し
   た信号が入力される複数のインバータとを有するアレイ
   選択回路とを備え、 上記複数のメモリアレイに対応した全ビットのデータを
   入出力させるときには、上記複数のメモリ選択レジスタ
   のメモリ選択信号入力端子の全てにブロック選択信号を
   供給し、 上記複数のメモリアレイの中からいずれか１ないし複数
   に対応したビット数のビット構成のデータを入出力させ
   るときには、上記複数のメモリ選択レジスタのメモリ選
   択信号入力端子にはそれに対応したＹアドレス信号とブ
   ロック選択信号を供給し、上記複数のメモリアレイの入
   出力端子を上記ビット構成に応じて結線することを特徴
   とする半導体集積回路装置。