JP2020526861A - マーチングメモリ及び計算機システム - Google Patents

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Abstract

マーチングメモリ (31)は、奇数列 (Ｕ1, Ｕ2, ……, Ｕn-1, Ｕn)と 偶数列 (Ｕr1, Ｕr2, ……, Ｕrn-1, Ｕrn)とが交互に配置される周期的アレイを含む。奇数列 (Ｕ1, Ｕ2, ……, Ｕn-1, Ｕn)のそれぞれは、バイトサイズ若しくはワードサイズの情報を記憶するように、列方向に沿って配置される前段セルの配列を有する。また、偶数列 (Ｕr1, Ｕr2, ……, Ｕrn-1, Ｕrn)のそれぞれは、バイトサイズ等の情報を記憶し、かつバイトサイズ等の情報が順次行方向に沿って同期的に転送できるように、列方向に沿って配置される後段セルの配列を有する。
【選択図】図2

Description

本発明は、低消費エネルギ及び高速で動作するマーチングメモリ（ＭＭ）の新しい構成及びそのＭＭの新しい構成を用いた新しい計算機システムに関する。
既に特許文献１−３において、中村維男とマイケル・ジェイフリンは、複数のメモリユニットを配列して構成したマーチング主記憶装置(ＭＭＭ)を用いたＭＭ計算機システムを提案している。特許文献１−３における「マーチング」という用語は、軍隊の隊列がマトリクスを構成して進行するように、ＭＭＭの動作を特徴づける複数のメモリユニットのそれぞれが、バイトサイズ若しくはワードサイズの動的なパラレルデータを記憶しながら、マトリクスを構成して進行する動作を意味する。ＭＭＭは、ＭＭ計算機システムのプロセッサ駆動用のクロック信号に同期して、ＭＭＭの出力端子に向かって「マーチング」という手法で、順次、バイトサイズ若しくはワードサイズで記憶されたパラレルデータを連続的なデータのストリームとして転送する。ＭＭＭに記憶されたパラレルデータのストリームでプロセッサが算術論理演算を実行できるように、ＭＭＭは連続的なストリームでプロセッサに能動的かつ連続的にＭＭＭに記憶されたパラレルデータを転送する。
ＭＭ計算機アーキテクチャにおいては、引用した特許文献１−３に示すように、バイトサイズ若しくはワードサイズのパラレルデータが、プロセッサ駆動用のクロック信号に同期して転送されるので、個別のビットレベルセルのランダムアクセス動作が要求されない。更に、従来のフォン・ノイマン計算機システムで本質的に存在する、プロセッサと従来の半導体記憶装置との間のフォン・ノイマン・ボトルネックを取り除くことができる。従って、非常に低電力消費で、非常に高速な動作が、ＭＭ計算機アーキテクチャによって構成することができる。
図１９は、特許文献３で引用される従来のＭＭにおけるｍ×２ｎマトリクスの第ｉ行の第ｊのビットレベルセルＭij*を示す。ビットレベルセルＭij*は、第１のnＭＯＳトランジスタＱij1*と、nＭＯＳトランジスタＱij2*と、このnＭＯＳトランジスタＱij2*に並列に接続されたコンデンサＣijを含む。第１のnＭＯＳトランジスタＱij1*は、第１の遅延素子Ｄij1*を介してクロック配線Ｌclkに接続されたドレイン電極と、第２の遅延素子Ｄij2*を介して前述のビットレベルセルの出力端子に接続されたゲート電極を有する。nＭＯＳトランジスタＱij2*は、第１のnＭＯＳトランジスタＱij1*のソース電極に接続されたドレイン電極と、クロック配線Ｌclkに接続されたゲート電極と、接地電位に接続されたソース電極を有する。図１９において、第１のnＭＯＳトランジスタＱij1*のソース電極及びnＭＯＳトランジスタＱij2*のドレイン電極に接続された出力ノードＮout*は、ビットレベルセルＭij*の出力端子及び次のビットレベルセルＭi(j+1)*にコンデンサＣij*内に記憶された信号を転送する出力ノードＮout*としての役割を果たす。
第１のnＭＯＳトランジスタＱij1*の閾値電圧Ｖthよりも少し大きなゲート電位が第１のnＭＯＳトランジスタＱij1*をオンさせるために第１のnＭＯＳトランジスタＱij1*のゲート電極に印加されたときに、特許文献３で引用される従来のＭＭが１．１Ｖレベルの低電源電圧で動作する環境では、第１のnＭＯＳトランジスタＱij1*は、１．１Ｖレベルの電源電圧に比べて相対的に大きな電圧降下を発生させるので、次のビットレベルセルＭi(j+1)*の第１のnＭＯＳトランジスタＱi(j+1)1*のゲート電極に供給されるゲート電圧は、大きく低下する。
従って、もし、電源電圧と閾値電圧Ｖthの差が小さいなら、第１のnＭＯＳトランジスタＱij1*のソース電極の電位が次のビットレベルセルＭi(j+1)*の第１のnＭＯＳトランジスタＱi(j+1)1*のゲート電極に供給されるべきゲート電位よりも低くなる可能性が生じる。従って、伝搬経路に直列に繋がれるビットレベルセルＭij1*, Ｍi(j+1)1*, Ｍi(j+2)1*, ……の複数のステージを通過するときは、これら直列のビットレベルセルＭij1*, Ｍi(j+1)1*, Ｍi(j+2)1*, ……のそれぞれは、その入力においてよりもその出力において飽和されないので、第１のnＭＯＳトランジスタＱij1*, Ｑi(j+1)1*, Ｑi(j+2)1*,……のソース電極の電位は、ビットレベルセルＭij1*, Ｍi(j+1)1*, Ｍi(j+2)1*, ……の複数のステージのそれぞれが信号電圧を完全な値に復帰させても、次第に小さくなる。即ち、ビットレベルセルの出力端子の電位は、最終的に、閾値電圧Ｖthよりも小さくなる可能性がある。結果として、記憶された情報は、次のビットレベルセルに出力することができない。
米国特許第８９４９６５０号明細書 米国特許第９３６１９５７号明細書 欧州特許第２８１５４０３号明細書
上記問題を解決すべく、本発明の目的は、低電源電圧で、記憶された情報の正確な転送を行うことができるマーチングメモリ、及びマーチングメモリを用いたマーチングメモリ計算機システムを提供することである。
本発明の第１の態様は、バイトサイズ若しくはワードサイズのパラレルデータ・ストリーム、又はバイトサイズ若しくはワードサイズのパラレル命令ストリームの情報を記憶し、プロセッサ駆動用のクロック周波数に同期して、情報の流れの方向に沿って計算機システムのプロセッサに向かってパラレルデータ・ストリーム又はパラレル命令ストリームの情報を転送するマーチングメモリであることを特徴とする。第１の態様に係るマーチングメモリは、奇数番目に位置する複数の列（以下、「複数の奇数列」と称する）と偶数番目に位置する複数の列（以下、「複数の偶数列」と称する）からなる交互かつ周期的な配列を備える。複数の奇数列のそれぞれは、複数の前段セルの列方向アレイをそれぞれ有し、パラレルデータ・ストリーム又はパラレル命令ストリームの情報にセットとして含まれる複数の信号のそれぞれを反転及び記憶する。また、複数の偶数列のそれぞれは、複数の後段セルの列方向アレイをそれぞれ有する。複数の後段セルのそれぞれは、入力側に隣接する複数の奇数列の一つによって反転された信号を再反転及び記憶する。
本発明の第２の態様は、パイプライン化された複数のメモリアレイブロックを有するランダムアクセス可能メモリに用いられ、バイトサイズ若しくはワードサイズのパラレルデータ・ストリーム、又はバイトサイズ若しくはワードサイズのパラレル命令ストリームの情報を記憶し、計算機システムのプロセッサ駆動用のクロック周波数に同期して、複数のメモリアレイブロックから情報の流れの方向に沿ってプロセッサに向かってパラレルデータ・ストリーム又はパラレル命令ストリームの情報を転送するマーチングメモリであることを特徴とする。第２の態様に係るマーチングメモリは、本発明の第１の態様に係るマーチングメモリの構造を有する。
本発明の第３の態様は、プロセッサと、本発明の第１の態様に係るマーチングメモリを有する計算機システムであることを特徴とする。
本発明の第４の態様は、プロセッサと、パイプライン化された複数のメモリアレイブロックを有するランダムアクセス可能メモリを含む主記憶装置と、ランダムアクセス可能メモリとプロセッサとの間の経路に設けられたインターフェースとして用いられるマーチングメモリを備える計算機システムであることを特徴とする。第４の態様に係る計算機システムのインターフェースとして用いられるマーチングメモリは、本発明の第１の態様に係るマーチングメモリの構造を有する。複数の後段セルのそれぞれが、入力側に隣接する複数の奇数列の一つによって反転された信号を再反転及び記憶することにより、第４の態様に係る計算機システムのインターフェースは、プロセッサが算術論理演算を実行できるように、プロセッサの駆動用のクロック周波数に同期して、複数のメモリアレイブロックから情報をプロセッサに、情報の流れの方向に沿って能動的かつ連続的に転送する。
本発明の第５の態様は、プロセッサと、パイプライン化された複数のメモリアレイブロックを有するランダムアクセス可能メモリを含む主記憶装置と、マーチングメモリによって構成されるキャッシュメモリを備える計算機システムであることを特徴とする。第５の態様に係るマーチングメモリは、本発明の第１の態様に係るマーチングメモリの構造を有する。第５の態様に係るマーチングメモリは、複数の後段セルのそれぞれは、入力側に隣接する複数の奇数列の一つによって反転された信号を再反転及び記憶する。第５の態様に係るキャッシュメモリは、プロセッサが算術論理演算を実行できるようにプロセッサの駆動用のクロック周波数に同期して、情報を複数のメモリアレイブロックからプロセッサに情報の流れの方向に沿って能動的かつ連続的に転送する。
図１は、本発明の第１〜第３実施形態に係る計算機システムの基本構成を示すブロック図の概要を示す。 図２は、第１、第２、及び第３実施形態に関連して、図１で示す計算機システムで用いられるマーチングメモリ(ＭＭ)を構成するメモリユニットの配列内の情報の転送動作を示す。 図３Ａは、第１実施形態で使われる構成に焦点を当てた計算機システムで用いられるＭＭのマトリクスを構成する第１列（第１カラム）の詳細な構造の例を示す。 図３Ｂは、図３Ａで示す第１列の隣に配列されている、ＭＭのマトリクスを構成する第２列（第２カラム）の詳細な構造を示す。 図３Ｃは、出力端子側に配置されている、ＭＭのマトリクスの第ｎ列（第ｎカラム）の詳細な構造を示す。 図４Ａは、４つの近隣ビットレベルセルに焦点を当て、第１実施形態に関するＭＭの位置でのセルアレイのトランジスタレベル表記を示す。 図４Ｂは、４つの近隣ビットレベルセルに焦点を当て、第１実施形態に関するＭＭの他の位置でのセルアレイのトランジスタレベル表記を示す。 図５Ａは、第１実施形態のＭＭに適用されるクロック信号の波形に対するビットレベルセルの過渡応答の概要例を示す。 図５Ｂは、第１実施形態のＭＭに適用されるクロック信号に対するビットレベルセルの過渡応答の概要例を示す。 図５Ｃは、第１実施形態に関するＭＭの動作を説明するためにクロック信号に対するビットレベルセルの過渡応答の概要例を示す。 図５Ｄは、第１実施形態に関するＭＭの動作を説明するためにクロック信号に対するビットレベルセルの過渡応答の概要例を示す。 図５Ｅは、第１実施形態に関するＭＭの動作を説明するためにクロック信号に対するビットレベルセルの過渡応答の概要例を示す。 図６Ａは、第１実施形態のＭＭに適用されるクロック信号の波形の例を示す。 図６Ｂは、第１実施形態のＭＭ内のビットレベルセルに適用される入力信号の論理レベルを示す。 図６Ｃは、第１実施形態のＭＭに適用されるクロック信号の波形に対するビットレベルセルの実際の応答を示す。 図６Ｄは、第１実施形態のＭＭに適用されるクロック信号の波形に対するビットレベルセルの実際の応答を示す。 図６Ｅは、第１実施形態のＭＭに適用されるクロック信号の波形に対するビットレベルセルの実際の応答を示す。 図６Ｆは、第１実施形態のＭＭに適用されるクロック信号の波形に対するビットレベルセルの実際の応答を示す。 図７Ａは、本発明の第２実施形態に関する計算機システムに適用されるＭＭ内のビットレベルセルのトランジスタレベル表記を示す。 図７Ｂは、図７Ａで示すビットレベルセルに適用されるクロック信号の波形を示す。 図８は、本発明の第３実施形態の比較例に関する計算機システムに適用されるＭＭ内のビットレベルセルのトランジスタレベル表記を示す。 図９は、本発明の第３実施形態に関する計算機システムに適用されるＭＭ内のビットレベルセルのトランジスタレベル表記を示す。 図１０は、本発明の他の実施形態に関する計算機システムに適用され、逆方向ＭＭで実行する、メモリユニットの配列内の情報の「逆方向転送」の概要を示す。 図１１Ａは、他の実施形態に関する図１０での逆方向ＭＭの出力端子側に提供される、順方向ＭＭの入力端子側でのセルアレイのトランジスタレベルの回路構成の例を示す。 図１１Ｂは、図１０での逆方向ＭＭの入力端子側に提供される、順方向ＭＭの出力端子側でのセルアレイのトランジスタレベルの回路構成を示す。 図１２は、他の実施形態に関する計算機システムに適用される逆方向ＭＭ内のビットレベルセルのトランジスタレベル表記を示す。 図１３は、本発明の更に他の実施形態に関する、第１及び第２の半導体チップを持つ積層構造によって実装された双方向ＭＭの鳥瞰図を示す。 図１４は、図１３での第１及び第２の半導体チップ間の電気的接続の側面図を示す。 図１５は、本発明の更に他の実施形態に関するダイナミックランダムアクセスメモリ(ＤＲＡＭ)によるアシストマーチングメモリ(ＭＭ)の平面図の概要を示す。 図１６は、図１５でのバースト長ブロックの１つであって、各バースト長ブロックがマーチングメモリアーキテクチャによって実行されるものの平面図の概要を示す。 図１７は、本発明の更に他の実施形態に関するＤＲＡＭ支援ＭＭの他の例の平面図の概要を示す。 図１８は、本発明の更に他の実施形態に関する計算機システムのメモリ階層の例を示す。 図１９は、従来のＭＭ計算機システムで使用されるＭＭ内の従来の単一のビットレベルセルのトランジスタレベル表記を示す。
本発明の様々な実施形態を、添付の図面を参照して説明する。図面の全体にわたって、同一又は類似の部品や素子には同一又は類似の符号を付し、同一又は類似の部品や素子の説明を省略又は単純化していることに留意すべきである。一般的に、半導体装置の表記においては普通のことであるが、様々な図面間において、尺度は異なっており、図面を簡単に読み取れるようにするために適宜記載していることに留意すべきである。
以下に説明する発明の詳細な説明では、本発明を十分に理解できるように、特定の材料、プロセス、装置のような具体的な形態として明らかにされる。しかし、本発明は、これらの発明の詳細な説明がなくても、実施できるであろうことは、当業者にとって自明である。即ち、周知の製造に使われる材料、プロセス、装置は、本発明を不要に曖昧にしないために、あえて以下の発明の詳細な説明において明らかにしない。
（ＭＭＭ & ＭＭ計算機システムの概要）
図１に示すように、本発明の第１〜第３実施形態で使用されるべき計算機システムは、プロセッサ１１とマーチング主記憶装置（ＭＭＭ）３１を含む。プロセッサ１１は、クロック信号を生成するように構成されたクロック発生器１１３を有する制御装置１１１と、クロック信号に同期して算術論理演算を実行するように構成された算術論理演算装置（ＡＬＵ）を含む。
例えば、第１、第２、及び第３実施形態で説明されるＭＭＭ３１は、図２に示すように、奇数列Ｕ1, Ｕ2, Ｕ3, ……,Ｕn-1, Ｕnを含む。奇数列Ｕ1, Ｕ2, Ｕ3, ……,Ｕn-1, Ｕnのそれぞれは、進行する情報に含まれる複数の信号のセットを記憶し、かつ情報に含まれる複数の信号のセットを並列に転送する。進行する情報に含まれる複数の信号のセットは、連続する、バイトサイズデータ、ワードサイズデータ、バイトサイズ命令、又はワードサイズ命令の反転データを含む。
即ち、奇数列Ｕ1, Ｕ2, Ｕ3, ……,Ｕn-1, Ｕnのそれぞれは、バイトサイズ若しくはワードサイズのパラレルデータ・ストリーム、又はバイトサイズ若しくはワードサイズのパラレル命令ストリームの情報を記憶する。ＭＭＭ３１は、更に、アレイの入力端子及びアレイの出力端子を含む。奇数列Ｕ1, Ｕ2, Ｕ3, ……,Ｕn-1, Ｕnのそれぞれは、低電源電圧で駆動される場合であっても、入力された情報の対応するパルス波形を整形する。
加えて、左から右に向かって、偶数列Ｕr1, Ｕr2, Ｕr3, ……,Ｕrn-1, Ｕrnのそれぞれは、順番に、隣接奇数列Ｕ1, Ｕ2, Ｕ3, ……,Ｕn-1, Ｕnの間に交互に更に挿入される。また、 図２に示すように、最も右にある偶数列Ｕrnは、最終ステージの奇数列Ｕnの後に更に付加される。即ち、偶数列Ｕr1, Ｕr2, Ｕr3, ……,Ｕrn-1, Ｕrnは、パラレルデータ・ストリーム又はパラレル命令ストリームの方向に沿って、奇数列Ｕ1, Ｕ2, Ｕ3, ……,Ｕn-1, Ｕnに対して、交互かつ周期的に配置される。
図２に示すように、偶数列Ｕr1, Ｕr2, Ｕr3, ……,Ｕrn-1, Ｕrnのそれぞれは、並列に、進行する情報に含まれる複数の信号のセットを再反転及び記憶し、進行する情報に含まれる複数の信号のセットは、対応する連続的配置で隣接する奇数列Ｕ1, Ｕ2, Ｕ3, ……,Ｕn-1, Ｕnの反転バイトサイズデータ、反転ワードサイズデータ、反転バイトサイズ命令、又は反転ワードサイズ命令を含む。即ち、偶数列Ｕr1, Ｕr2, Ｕr3, ……,Ｕrn-1, Ｕrnのそれぞれは、バイトサイズ若しくはワードサイズのパラレルデータ・ストリーム、又はバイトサイズ若しくはワードサイズのパラレル命令ストリームの情報を記憶する。
そして、奇数列とこれに対応する偶数列のペアのそれぞれ（Ｕ1とＵr1; Ｕ2とＵr2; Ｕ3とＵr3; ……;Ｕn-1とＵrn-1; ＵnとＵrn）は、弱まった入力波形を元のパルス波高に回復することができる。なぜなら、信号”１”の弱まったパルス波高は、奇数列Ｕ1, Ｕ2, Ｕ3, ……,Ｕn-1, Ｕnとこれに対応する偶数列Ｕr1, Ｕr2, Ｕr3, ……,Ｕrn-1, Ｕrnの組合せ動作のそれぞれを通して、電源電圧の電圧レベルに増幅することができるからである。
それぞれの奇数列Ｕ1, Ｕ2, Ｕ3, ……,Ｕn-1, Ｕn内に記憶された反転情報に含まれる複数の信号のセットは、偶数列Ｕr1, Ｕr2, Ｕr3, ……,Ｕrn-1, Ｕrnを介して、クロック信号に同期して、ストリームの方向に沿って、出力端子に向かって、連続的に、かつ並列に、再反転され、かつ転送されるので、記憶された情報は、能動的かつ連続的に、ＡＬＵ１１２に並列に転送される。
即ち、ＭＭＭ３１は、プロセッサ１１のクロック周波数に同期して、ストリームの方向に沿って、計算機システムのプロセッサ１１に向かって、パラレルデータ・ストリーム又はパラレル命令ストリームを転送するために、バイトサイズ若しくはワードサイズの連続したパラレルデータ・ストリーム又はバイトサイズ若しくはワードサイズの連続したパラレル命令ストリームを記憶する。そして、ＡＬＵ１１２は、ＭＭＭ３１から連続的に転送された情報に従って、クロック信号に同期した算術論理演算を実行する。
図１に示すように、ＭＭＭ３１とプロセッサ１１は、複数の接合部材５４によって電気的に接続される。例えば、接合部材５４のそれぞれは、ＭＭＭ３１に付加される第１の端子ピンによって構成してもよいし、プロセッサ１１に付加される第２の端子ピンによって構成してもよいし、第１の端子ピンと第２の端子ピンの間に挿入される導電性バンプによって構成してもよい。導電性バンプの材料としては、半田ボール、金(Ａｕ)バンプ、銀(Ａｇ)バンプ、銅(Ｃｕ)バンプ、ニッケル金(Ｎｉ-Ａｕ)合金バンプ、又はニッケル金インジウム(Ｎｉ-Ａｕ-Ｉｎ)合金バンプなどを採用することが可能である。
ＡＬＵ１１２での処理の結果としてのデータは、結合部材５４を介してＭＭＭ３１に送られる。従って、図１の双方向矢印Φ12によって表されるように、データは、ＭＭＭ３１とプロセッサ１１との間で結合部材５４を介して双方向に転送される。これに対し、図１の単方向矢印η11によって表されるように、命令の動きについては、ＭＭＭ３１からプロセッサ１１への命令ストリームが一方向のみに生じる。
図１に示すように、第１〜第３実施形態に関するＭＭ計算機システムの構成は、ディスク、入力装置６１、出力装置６２、及び入出力（Ｉ／Ｏ）インターフェース回路６３のような２次記憶装置４１を更に含む。従来のフォン・ノイマン形コンピュータのように、信号又はデータは、入力装置６１によって受け取られ、かつ信号又はデータは、出力装置６２に向かって送られる。例えば、周知のモニタ及びプリンタを出力装置６２として考慮することができるならば、周知のキーボード及び周知のマウスは、入力装置６１として考慮することができる。モデム及びネットワークカードのような、コンピュータ間の情報伝達のための周知の装置は、入力装置６１及び出力装置６２の双方として一般的に役割を果たす。
入力装置６１又は出力装置６２のいずれとして装置が指定されるかは、その装置の役割をどのように捉えるかに依存することに留意すべきである。入力装置６１は、人間のユーザが呈する物理的な移動を入力し、それを第１〜第３実施形態に係る計算機システムが理解できる信号に変換する。例えば、入力装置６１は、入力したデータと命令を、第１〜第３実施形態に係る計算機システムが識別可能な２進コードの電気信号のパターンに変換し、入力装置６１からの出力は、マーチング主記憶装置３１にＩ／Ｏインターフェース回路６３を介して出力される。
出力装置６２は、ＭＭＭ３１がＩ／Ｏインターフェース回路６３を介して提供する入力信号を受け取る。出力装置６２は、次に、これらの信号を、人間のユーザが見る又は読むことができる表現方式に変換し、入力装置６１の処理と逆の処理を行って、デジタル信号を、ユーザが判読可能な形式に変換する。Ｉ／Ｏインターフェース回路６３は、プロセッサ１１が入力装置６１及び出力装置６２を駆動するときに必ず要求される。プロセッサ１１は、Ｉ／Ｏインターフェース回路６３を介して入力装置６１及び出力装置６２に通信できる。もし、異なるデータ形式で交換された場合、Ｉ／Ｏインターフェース回路６３は、シリアルデータをパラレル形式に、又は、逆にパラレルデータをシリアル形式に変換する。必要に応じて、プロセッサ１１による更なる処理のために、インタラプト及び対応する形式番号を生成する方式もある。
２次記憶装置４１は、ＭＭＭ３１より更に長い時間的な基準でデータ及び情報を記憶する。ＭＭＭ３１は、現在実行中のプログラムと、現在採用されているデータの記憶を主に対象とするが、２次記憶装置４１は、コンピュータがオフに切り替えられている場合、又はプログラムが現在実行していない場合でも、維持される必要のある任意のデータ及び情報を記憶するように全体的に意図されている。２次記憶装置４１の例は、周知のハードディスク又はハードドライバと周知のＣＤ−ＲＯＭドライバのような外部記憶媒体である。
これらの記憶アーキテクチャは最も広く用いられている方式であり、コンピュータのオペレーティング・システム、ユーザが所有するソフトウェア、ユーザが望む任意の他のデータを記憶する。ハードドライバは、半永久的な基準で、データとソフトウェアとを記憶するために用いられる。外部記憶媒体は、他のデータを保持するために用いられる。ただし、これらの構成は、入手可能な記憶装置の異なる形式や、記憶装置のそれぞれを利用する際の便宜性に基づいて大きく変わる。双方向矢印Φ１で表されるように、データは、周知の接続配線５３を介して、２次記憶装置４１とＭＭＭ３１とプロセッサ１１との間で双方向に転送される。
図示を省略するが、図１に示す第１〜第３実施形態に係るＭＭ計算機システムでは、プロセッサ１１は、ＭＭＭ３１から出力端子を介して記憶された情報を入力する複数の演算パイプラインを含むことができ、図１の双方向矢印Φ１２で表されるように、データは、接合部材５４を介して、ＭＭＭ３１と複数の演算パイプラインとの間で双方向に転送される。
図１に示す第１〜第３実施形態に係るＭＭ計算機システムでは、データバスとアドレスバスとから成るバスが存在しない。これは、計算機システム全体には、プロセッサ１１とＭＭＭ３１との間における任意のデータ交換でもグローバル配線を必要としないからである。一方、従来の計算機システムでは、配線又はバスがフォン・ノイマン・ボトルネックを形成する。第１〜第３実施形態に係るＭＭ計算機システムでは、ＭＭＭ３１、又は対応するＡＬＵ１１２とＭＭＭ３１との接続部分の内部に短い局部的な配線が存在するだけである。時間的な遅延と浮遊容量とを生成するグローバル配線が存在しないので、第１〜第３実施形態に係る計算機システムは、更に高速の処理速度と小電力消費とを達成できる。
（全体的なＭＭのマトリクス構成）
従来のフォン・ノイマン型コンピュータでは、アドレス解決の単位は、キャラクタ（例えば、バイト）、又はワードとなる。もし、その単位がワードであるなら、所定サイズのアドレスを使って、メモリからより大きな量のデータをアクセスすることができる。他方、もし、その単位がバイトであるなら、アドレスされた（即ち、メモリ動作中に選択された）個別のキャラクタにアクセスすることができる。マシン命令は、通常、アーキテクチャのバイトサイズ若しくはアーキテクチャのワードサイズの分数又は倍数となる。これは、命令及びデータが、通常、同じメモリサブシステムを共有することから当然の結果となる。
ＭＭＭ３１は、説明を容易化するために、図１に例示する構造を用いて説明する。しかし、本発明のマーチングメモリ（ＭＭ）は、図１に示されるＭＭＭ３１に限定されることはない。ＭＭは、従来のキャッシュメモリや、従来のレジスタファイルなどのような記憶媒体の小サイズ化に適用可能である。
それぞれ本発明のＭＭとして構成される、３トランジスタセル（第１実施形態）、４トランジスタセル（第２実施形態）、２５トランジスタセル（第３実施形態）の詳細なトランジスタレベル表記を説明する前に、まず、 図３Ａ、図３Ｂ、及び図３Ｃを参照しながら、図２に示したＭＭの全体構造の概要を説明する。
図３Ａ、図３Ｂ、及び図３Ｃに示すように、ＭＭは、奇数列Ｕ1, Ｕ2, Ｕ3, ……, Ｕn-1, Ｕnのアレイと、配列の順序が隣接する、奇数列Ｕ1, Ｕ2, Ｕ3, ……, Ｕn-1, Ｕnの間に交互に挿入される偶数列Ｕr1, Ｕr2, Ｕr3, ……, Ｕrn-1, Ｕrnのアレイを含むｍ×２ｎマトリクスによって構成される。マトリクスの列の長さを規定する“ｍ”は、バイトサイズ若しくはワードサイズによって決定される整数である。バイトサイズ若しくはワードサイズの選択は任意に行うことができ、コンピュータアーキテクチャが設計されるとき、バイトサイズ若しくはワードサイズは、８ビットの自然数倍、よく使われるものとして、１６、３２、６４ビットとすることができる。
即ち、図３Ａに示すように、第１偶数列Ｕr1は、第１奇数列Ｕ1と第２奇数列Ｕ2との間に挿入される。第１奇数列Ｕ1 と第１偶数列Ｕr1との組み合わせは、第１の２ビットメモリユニットを構成する。２ビットメモリユニットにおいては、水平方向におけるビットレベルセルの隣接するペアが２つの列を構成するように、垂直方向に配列される。従って、情報の流れ（ストリーム）の方向において連続する２つのビットレベルデータは、２ビットメモリユニット内の２つの隣接するビットレベルセルによって共有される。
また、図３Ｂに示すように、第２偶数列Ｕr2 は、第２奇数列Ｕ2と第３奇数列Ｕ3との間に挿入される。第２奇数列Ｕ2と第２偶数列Ｕr2との組み合わせは、第２の２ビットメモリユニットを構成する。同様に、第３偶数列Ｕr3は、第３奇数列Ｕ3と第４奇数列Ｕ4との間に挿入される。第３奇数列Ｕ3と第３偶数列Ｕr3との組み合わせは、第３の２ビットメモリユニットを構成する。そして、図３Ｃに示すように、第ｎ偶数列Ｕrnは、第ｎ奇数列Ｕnの後に配置される。第ｎ奇数列Ｕnと第ｎ偶数列Ｕrnとの組み合わせは、第ｎの２ビットメモリユニットを構成する。
従って、２ビットメモリユニットの配列に焦点を当てると、ＭＭは、ｍ×ｎマトリクスによって構成されることになる。ｍ×ｎマトリクスにおいて、奇数列と、これに対応する偶数列のペアのそれぞれ（Ｕ1とＵr1; Ｕ2とＵr2; Ｕ3とＵr3; ……;Ｕn-1とＵrn-1; ＵnとＵrn）は、奇数列Ｕ1, Ｕ2, Ｕ3, ……, Ｕn-1, Ｕnと、これに対応する偶数列Ｕr1, Ｕr2, Ｕr3, ……, Ｕrn-1, Ｕrnとの結合動作を介して、信号“１”の減衰した電圧レベルを電源電圧の電圧レベルに増幅することによって、歪んだ入力波形を回復することができる。
ｍ×２ｎマトリクス内の左側から第１列は、図２に示す第１奇数列Ｕ1で表され、かつ図３Ａに示すような前段セルＭ11, Ｍ21, Ｍ31, ……, Ｍ(m-1)1, ＭＭ1の垂直方向アレイによって構成される。即ち、前段セルＭ11, Ｍ21, Ｍ31, ……, Ｍ(m-1)1, ＭＭ1は、ｍ×２ｎマトリクスの列方向に並んでいる。前段セルＭ11, Ｍ21, Ｍ31, ……, Ｍ(m-1)1, ＭＭ1のそれぞれは、単一ビットのデータを記憶するビットレベルセルである。
ｍ×２ｎマトリクス内の左側から第２列は、図２に示す第１偶数列Ｕr1で表され、かつ図３Ａに示すような後段セルＭr11, Ｍr21, Ｍr31, ……, Ｍr(m-1)1, Ｍrm1の垂直方向アレイによって構成される。即ち、後段セルＭr11, Ｍr21, Ｍr31, ……, Ｍr(m-1)1, Ｍrm1は、ｍ×２ｎマトリクスの列方向に並んでいる。後段セルＭr11, Ｍr21, Ｍr31, ……, Ｍr(m-1)1, Ｍrm1のそれぞれは、単一ビットのデータを記憶するビットレベルセルである。
同様に、ｍ×２ｎマトリクス内の左側から第３列は、図２に示す第２奇数列Ｕ2で表され、かつ図３Ｂに示すような前段セルＭ12, Ｍ22, Ｍ32, ……, Ｍ(m-1)2, ＭＭ2の垂直方向アレイによって構成される。前段セルＭ12, Ｍ22, Ｍ32, ……, Ｍ(m-1)2, ＭＭ2のそれぞれは、単一ビットのデータを記憶するビットレベルセルである。ｍ×２ｎマトリクスを構成する第４列は、第２偶数列Ｕr2で表され、かつ後段セルＭr12, Ｍr22, Ｍr32, ……, Ｍr(m-1)2, Ｍrm2の垂直方向アレイによって構成される。後段セルＭr12, Ｍr22, Ｍr32, ……, Ｍr(m-1)2, Ｍrm2のそれぞれは、単一ビットのデータを記憶するビットレベルセルである。
図示を省略するが、ｍ×２ｎマトリクス内の左側から第５列は、図３Ａ及び図３Ｂの説明によって理解されるように、前段セルＭ13, Ｍ23, Ｍ33, ……, Ｍ(m-1)3, ＭＭ3の垂直方向アレイによって構成される。ｍ×２ｎマトリクス内の左側から第５列は、図２に示す第３奇数列Ｕ3を表す。
前段セルＭ13, Ｍ23, Ｍ33, ……, Ｍ(m-1)3, ＭＭ3のそれぞれは、単一ビットのデータを記憶するビットレベルセルである。図示を省略するが、ｍ×２ｎマトリクスを構成する第６列は、図３Ａ及び図３Ｂの説明によって理解されるように、後段セルＭr13, Ｍr23, Ｍr33, ……, Ｍr(m-1)3, Ｍrm3の垂直方向アレイによって構成される。ｍ×２ｎマトリクス内の左側から第６列は、図２に示す第３偶数列Ｕr3を表す。後段セルＭr13, Ｍr23, Ｍr33, ……, Ｍr(m-1)3, Ｍrm3のそれぞれは、単一ビットのデータを記憶するビットレベルセルである。
同様に、図示を省略するが、ｍ×２ｎマトリクス内の右側から第４列は、図２に示す第（ｎ−１）奇数列Ｕ(n-1)で表され、かつ前段セルＭ1(n-1), Ｍ2(n-1), Ｍ3(n-1), ……, Ｍ(m-1)(n-1), ＭＭ(n-1)の垂直方向アレイ（列方向アレイ）によって構成される。前段セルＭ1(n-1), Ｍ2(n-1), Ｍ3(n-1), ……, Ｍ(m-1)(n-1), ＭＭ(n-1)のそれぞれは、単一ビットのデータを記憶するビットレベルセルである。
同様に、図示を省略するが、ｍ×２ｎマトリクス内の右側から第３列は、第（ｎ−１）偶数列Ｕr(n-1)で表され、かつ後段セルＭr1(n-1), Ｍr2(n-1), Ｍr3(n-1), ……, Ｍr(m-1)(n-1), Ｍrm(n-1)の垂直方向アレイ（列方向アレイ）によって構成される。後段セルＭr1(n-1), Ｍr2(n-1), Ｍr3(n-1), ……, Ｍr(m-1)(n-1), Ｍrm(n-1)のそれぞれは、単一ビットのデータを記憶するビットレベルセルである。
ｍ×２ｎマトリクス内の右側から第２列は、図２に示す第ｎ奇数列Ｕnで表され、かつ図３Ｃに示すような前段セルＭ1n, Ｍ2n, Ｍ3n, ……, Ｍ(m-1)n, ＭＭnの垂直方向アレイによって構成される。前段セルＭ1n, Ｍ2n, Ｍ3n, ……, Ｍ(m-1)n, ＭＭnのそれぞれは、単一ビットのデータを記憶するビットレベルセルである。ｍ×２ｎマトリクス内の右側から第１列は、図２に示す第ｎ偶数列Ｕrnで表され、かつ図３Ｃに示されるような後段セルＭr1n, Ｍr2n, Ｍr3n, ……, Ｍr(m-1)n, Ｍrmnの垂直方向アレイによって構成される。後段セルＭr1n, Ｍr2n, Ｍr3n, ……, Ｍr(m-1)n, Ｍrmnのそれぞれは、単一ビットのデータを記憶するビットレベルセルである。
<第１列第１行>：
即ち、図３Ａに示すように、マトリクスを構成する第１奇数列Ｕ1において、第１行に配列される前段セルＭ11は、入力カラムの第１のビットレベル入力端子ＩＮ1の出力端子に接続された入力端子を有し、更にクロック配線Ｌclkに接続された制御端子も有する結合素子Ｔc11を含む。図５Ａに示すように、第１クロック信号ＣＬＫは、論理レベル”１”の高レベルと論理レベル ”０”の低レベルとの間で振動する。前段セルＭ11は、更に、前段インバータＩ11を含み、前段インバータの入力端子は、結合素子Ｔc11の出力端子に接続される。
前段インバータＩ11は、電源電圧供給配線に接続された第１電源端子と、結合素子Ｔc11の出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。インバータの本来の性能を構成するために、前段インバータＩ11が１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ11は、減衰したパルス波高を電源電圧の電圧レベルまで増幅することによって、入力された入力信号のパルス波形を整形することができる。
記憶コンデンサＣ11は、出力端子と接地電位との間に接続される。集積回路のような縮小化された構造において、記憶コンデンサＣ11は、前段インバータＩ11に寄生する浮遊容量によって構成することができるので、記憶コンデンサＣ11の代表例としては、キャパシタに等価な仮想回路素子と考えるべきである。図３Ａ〜図３Ｃは、記憶コンデンサＣ11を説明するが、記憶コンデンサＣ11は、前段インバータＩ11の物理的構成に依存する。記憶コンデンサＣ11が寄生容量によって構成される場合は、記憶コンデンサＣ11は、物理的な容量素子又はそれと同種なもののような実際の電子部品は不要である。
更に、後述する他の記憶コンデンサＣ21, Ｃ31, ……,Ｃ(m-1)1, Ｃm1などは、それぞれ寄生容量によって構成してもよいし、また、記憶コンデンサＣ21, Ｃ31, ……,Ｃ(m-1)1, Ｃm1は、上記と同様に、物理的な容量素子又はそれと同種なもののような実際の電子部品によって構成しなくてもよい。出力端子は、記憶コンデンサＣ11内に記憶された信号を、次の第２奇数列Ｕ2内の前段セルＭ12の前に配置される後段セルＭr11に出力する。
また、図３Ａに示すように、マトリクスを構成する第１偶数列Ｕr1において、第１行の後段セルＭr11は、前段セルＭ11と第２奇数列Ｕ2内の前段セルＭ12との間に挿入される。第１行の後段セルＭr11は、バッファ素子、又は前段の前段セルＭ11の出力端子に接続された入力端子と、クロック配線Ｌclkに接続された制御端子と、後段インバータＩr11の入力端子に接続された出力端子を有する後段結合素子Ｔr11を含む。
図５Ａに示すように、第１クロック信号ＣＬＫ及び第２クロック信号ＣＬＫのそれぞれは、第１クロック信号ＣＬＫ及び第２クロック信号ＣＬＫが互いにτclock/2だけ離れるようにして、クロックサイクルτclockの高レベルと低レベルの間で周期的に振動する。従って、第２クロック信号ＣＬＫが第１クロック信号ＣＬＫの立ち下りエッジからτclock/6の所定時間後に立ち上がり、かつ第１クロック信号ＣＬＫの立ち上がりエッジからτclock/6の所定時間後に立ち下がるようなモードにおいて、第１及び第２クロック信号は、準相補的に振動する。
そして、第２クロック信号ＣＬＫが第１クロック信号ＣＬＫの立ち下りエッジからτclock/6の所定時間後に立ち上がり、かつ第１クロック信号ＣＬＫの立ち上がりエッジからτclock/6の所定時間後に立ち下がるようなモードにおいて、１つの共通クロック配線Ｌclkは、相補的に振動するクロックパルスを供給することができる。ここで、図５Ａに示す第１クロック信号ＣＬＫ及び第２クロック信号ＣＬＫのクロックサイクルτclockは、ＡＬＵ１１２における算術論理演算を制御するクロックサイクルと同じである。
上述したように、後段インバータＩr11の入力端子は、バッファ素子Ｔr11の出力端子に接続される。即ち、バッファ素子Ｔr11は、第１偶数列Ｕr1の入力側に隣接する第１奇数列Ｕ1の１つに定義される隣接前段セルＭ11の出力端子からの進行する情報に含まれる複数の信号のセットに含まれる1つの信号の転送を制御する。後段インバータＩr11は、電源電圧供給配線Ｌsvに接続された第１電源端子と、バッファ素子Ｔr11の出力端子に接続された入力端子と、接地電位に接続された第２電源端子を含む。
結合素子Ｔc11が導電状態であり、かつバッファ素子Ｔr11が遮断状態であるとき、及びその逆であるときも同様に、第１及び第２クロック信号は、準相補的モードにおいて周期的に振動するので、結合素子Ｔc11及びバッファ素子Ｔr11は、準相補的に動作する。従って、前段インバータＩ11の記憶コンデンサＣ11から後段インバータＩr11に意図せずに信号が転送され、かつその信号の転送が、ドミノ倒しのように発生するといった信号の「ドミノ転送」が防止される。
このように、前段インバータＩ11から後段インバータＩr11へのドミノ転送が防止されるので、前段セルＭ11と後段セルＭr11のそれぞれは、能動的かつ独立したビットレベルセルとして機能することができる。情報の流れ（ストリーム）の方向に連続する２つのビットレベルデータは、最初の２つのビットメモリユニット内の隣接するビットレベルセルＭ11, Ｍr11によって共有することができるので、記憶容量を増やすことができるように、データ転送密度を最大にすることが可能となる。
接地電位と後段インバータＩr11の出力端子との間に後段インバータＩr11用の記憶コンデンサＣr11が接続される。記憶コンデンサＣr11は、後段インバータＩr11内に寄生する寄生容量によって構成してもよい。その他の記憶コンデンサＣr21, Ｃr31, ……, Ｃr(m-1)1, Ｃrm1も、後段インバータＩr21, Ｉr31, ……, Ｉr(m-1)1, Ｉrm1の微細構造内にそれぞれ寄生する寄生容量によって構成してもよい。
後段セルＭr11の出力端子は、記憶コンデンサＣr11内に記憶された信号を、次の前段セルＭ12に出力する。即ち、後段インバータＩr11は、同一の行に配置された前段セルＭ11から転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr11の出力側に隣接して配置された第２奇数列Ｕ2に出力する。そして、記憶コンデンサＣr11は、再反転された信号を記憶する。
<第１列第２行>：
同様に、図３Ａに示すように、第２行に配列される前段セルＭ21は、入力カラムの第２のビットレベル入力端子ＩＮ2の出力端子に接続された入力端子を有し、更にクロック配線Ｌclkに接続された制御端子も有する結合素子Ｔc21と、前段インバータＩ21を含む。前段インバータＩ21の入力端子は、結合素子Ｔc21の出力端子に接続される。前段インバータＩ21は、電源電圧供給配線Ｌsvに接続された第１電源端子と、結合素子Ｔc21の出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。
インバータの本来の性能を構成するために、前段インバータＩ21が１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ21は、減衰したパルス波高を電源電圧の電圧レベルまで増幅することによって、入力された入力信号のパルス波形を整形することができる。接地電位と前段インバータＩ21の出力端子との間において、前段インバータＩ21用の記憶コンデンサＣ21が接続される。出力端子は、記憶コンデンサＣ21内に記憶された信号を、第２奇数列Ｕ2内の次の前段セルＭ22の前に配置された後段セルＭr21に出力する。
図３Ａに示すように、前段セルＭ21と前段セルＭ22の間に挿入される第２行の後段セルＭ21は、前段の前段セルＭ21の出力端子に接続された入力端子を有し、更にクロック配線Ｌclkに接続された制御端子も有するバッファ素子Ｔr21と、バッファ素子Ｔr21の出力端子に接続された入力端子を有する後段インバータＩr21を含む。即ち、バッファ素子Ｔr21は、偶数列Ｕr1の入力側に隣接して配置された奇数列Ｕ1に定義される隣接前段セルＭ21の出力端子からの信号の転送を制御する。後段インバータＩr21は、電源電圧供給配線Ｌsvに接続された第１電源端子と、バッファ素子Ｔr21の出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。
接地電位と後段インバータＩr21の出力端子との間に後段インバータＩr21用の記憶コンデンサＣ21が接続される。後段セルＭr21の出力端子は、記憶コンデンサＣr21内に記憶された信号を、次の前段セルＭ22に出力する。即ち、後段インバータＩr21は、同一の行に配置された前段セルＭ21から転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr21の出力側に隣接して配置された奇数列Ｕ2に出力する。そして、記憶コンデンサＣr21は、再反転された信号を記憶する。
準相補的モードにおいて周期的に振動する第１及び第２クロック信号ＣＬＫに同期するように、第１奇数列Ｕ1の結合素子Ｔc21及び第１偶数列Ｕr1のバッファ素子Ｔr21のそれぞれは、結合素子Ｔc21が導電状態のとき第１偶数列Ｕr1のバッファ素子Ｔr21が遮断状態となり、その逆に結合素子Ｔc21が遮断状態のとき第１偶数列Ｕr1のバッファ素子Ｔr21が導通状態となるように相補的に動作する。従って、前段インバータＩ11の記憶コンデンサＣ11から後段インバータＩr11へのドミノ転送を防止したのと同様に、前段インバータＩ21の記憶コンデンサＣ21から後段インバータＩr21へのドミノ転送は、防止される。また、前段インバータＩ21と後段インバータＩr21とのペアによって、減衰した信号”１”の電圧レベルは、歪んだ入力信号を整形するために、電源電圧の電圧レベルまでそれぞれ増幅される。
<第１列第３行>：
図３Ａに示すように、第３行に配列される前段セルＭ31は、入力カラムの第３のビットレベル入力端子ＩＮ3の出力端子に接続された入力端子を有し、更にクロック配線Ｌclkに接続された制御端子も有する結合素子Ｔc31と、前段インバータＩ31を含む。前段インバータの入力端子は、結合素子Ｔc31の出力端子に接続される。前段インバータＩ31は、電源電圧供給配線Ｌsvに接続された第１電源端子と、結合素子Ｔc31の出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。
インバータの本来の性能を構成するために、前段インバータＩ31が１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ31は、入力された入力信号のパルス波形を整形することができる。接地電位と前段インバータＩ31の出力端子との間において、前段インバータＩ31用の記憶コンデンサＣ21が接続される。出力端子は、記憶コンデンサＣ31内に記憶された信号を、第２奇数列Ｕ2内の次の前段セルＭ32の前に配置された後段セルＭr31に出力する。
図３Ａに示すように、第３行の後段セルＭr31は、前段セルＭ31と前段セルＭ32との間に挿入される。第３行の後段セルＭr31は、前段の前段セルＭ31の出力端子に接続された入力端子を有し、更にクロック配線Ｌclkに接続された制御端子も有するバッファ素子Ｔr31と、バッファ素子Ｔr31の出力端子に接続された入力端子を有する後段インバータＩr31を含む。
即ち、バッファ素子Ｔr31は、偶数列Ｕr1の入力側に隣接して配置された奇数列Ｕ1に定義される隣接前段セルＭ31の出力端子からの信号の転送を制御する。後段インバータＩr31は、電源電圧供給配線Ｌsvに接続された第１電源端子と、バッファ素子Ｔr31の出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。接地電位と後段インバータＩr31の出力端子との間に後段インバータＩr31用の記憶コンデンサＣ31が接続される。
後段セルＭr31の出力端子は、記憶コンデンサＣr31内に記憶された信号を、次の前段セルＭ32に出力する。即ち、後段インバータＩr31は、同一の行に配置された前段セルＭ31から転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr31の出力側に隣接して配置された奇数列Ｕ2に出力する。そして、記憶コンデンサＣr31は、再反転された信号を記憶する。
周期的に振動する第１及び第２クロック信号ＣＬＫに同期するように、第１奇数列Ｕ1の結合素子Ｔc31及び第１偶数列Ｕr1のバッファ素子Ｔr31のそれぞれは、結合素子Ｔc31が導電状態のとき第１偶数列Ｕr1のバッファ素子Ｔr31が遮断状態となり、その逆に、結合素子Ｔc31が遮断状態のとき第１偶数列Ｕr1のバッファ素子Ｔr31が導電状態となるように動作する。従って、前段インバータＩ31の記憶コンデンサＣ31から後段インバータＩr31へのドミノ転送は、防止される。また、前段インバータＩ31と後段インバータＩr31とのペアによって、減衰した信号”１”の電圧レベルは、歪んだ入力信号を整形するために、電源電圧の電圧レベルまでそれぞれ増幅される。
＜第１列第(ｍ−１)行＞
第(ｍ−１)行に配列される前段セルＭ(m-1)1は、入力カラムの第(ｍ−１)のビットレベル入力端子ＩＮ(m-1)の出力端子に接続される入力端子を有し、更にクロック配線Ｌclkに接続される制御端子も有する結合素子Ｔc(m-1)1と、前段インバータＩ(m-1)1を含む。前段インバータの入力端子は、結合素子Ｔc(m-1)1の出力端子に接続される。前段インバータＩ(m-1)1は、電源電圧供給配線Ｌsvに接続される第１電源端子と、結合素子Ｔc(m-1)1の出力端子に接続される入力端子と、接地電位に接続される第２電源端子を有する。
インバータの本来の性能を構成するために、前段インバータＩ(m-1)1が１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ(m-1)1は、入力された入力信号のパルス波形を整形することができる。接地電位と前段インバータＩ(m-1)1の出力端子との間において、前段インバータＩ(m-1)1用の記憶コンデンサＣ(m-1)1が接続される。出力端子は、記憶コンデンサＣ(m-1)1内に記憶された信号を、第２奇数列Ｕ2内の次の前段セルＭ(m-1)2の前に配置された後段セルＭr(m-1)1に出力する。
図３Ａに示すように、前段セルＭ(m-1)1と前段セルＭ(m-1)2との間に挿入される第(ｍ−１)行の後段セルＭr(m-1)1は、前段の前段セルＭ(m-1)1の出力端子に接続される入力端子を有し、更にクロック配線Ｌclkに接続される制御端子も有するバッファ素子Ｔr(m-1)1と、バッファ素子Ｔr(m-1)1の出力端子に接続される入力端子を有する後段インバータＩr(m-1)1を含む。即ち、バッファ素子Ｔr(m-1)1は、偶数列Ｕr1の入力側に隣接して配置された奇数列Ｕ1に定義される隣接前段セルＭ(m-1)1の出力端子からの信号の転送を制御する。後段インバータＩr(m-1)1は、電源電圧供給配線Ｌsvに接続される第１電源端子と、バッファ素子Ｔr(m-1)1の出力端子に接続される入力端子と、接地電位に接続される第２電源端子を有する。
接地電位と後段インバータＩr(m-1)1の出力端子との間に後段インバータＩr(m-1)1用の記憶コンデンサＣ(m-1)1が接続される。後段セルＭr(m-1)1の出力端子は、記憶コンデンサＣr(m-1)1内に記憶された信号を、次の前段セルＭ(m-1)2に出力する。即ち、後段インバータＩr(m-1)1は、同一の行に配置された前段セルＭ(m-1)1から転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr(m-1)1の出力側に隣接して配置された奇数列Ｕ2に出力する。 そして、記憶コンデンサＣr(m-1)1は、再反転された信号を記憶する。
周期的に振動する第１及び第２クロック信号ＣＬＫに同期するように、第１奇数列Ｕ1の結合素子Ｔc(m-1)1及び第１偶数列Ｕr1のバッファ素子Ｔr(m-1)1のそれぞれは、結合素子Ｔc(m-1)1が導電状態のとき第１偶数列Ｕr1のバッファ素子Ｔr(m-1)1が遮断状態となり、その逆に、結合素子Ｔc(m-1)1が遮断状態のとき第１偶数列Ｕr1のバッファ素子Ｔr(m-1)1が導電状態となるように動作する。従って、前段インバータＩ(m-1)1の記憶コンデンサＣ(m-1)1から後段インバータＩr(m-1)1へのドミノ転送は、防止される。また、前段インバータＩ(m-1)1と後段インバータＩr(m-1)1とのペアによって、減衰した信号”１”の電圧レベルは、歪んだ入力信号を整形するために、電源電圧の電圧レベルまでそれぞれ増幅される。
<第１列第ｍ行>
第ｍ行に配列される前段セルＭＭ1は、入力カラムの第ｍのビットレベル入力端子ＩＮmの出力端子に接続される入力端子を有し、更にクロック配線Ｌclkに接続される制御端子も有する結合素子Ｔcm1と、前段インバータＩm1を含む。前段インバータの入力端子は、結合素子Ｔcm1の出力端子に接続される。前段インバータＩm1は、電源電圧供給配線Ｌsvに接続される第１電源端子と、結合素子Ｔcm1の出力端子に接続される入力端子と、接地電位に接続される第２電源端子を有する。
インバータの本来の性能を構成するために、前段インバータＩm1が１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩm1は、入力された入力信号のパルス波形を整形することができる。接地電位と前段インバータＩm1の出力端子との間において、前段インバータＩm1用の記憶コンデンサＣm1が接続される。出力端子は、記憶コンデンサＣm1内に記憶された信号を、第２奇数列Ｕ2内の次の前段セルＭＭ2の前に配置された後段セルＭrm1に出力する。
図３Ａに示すように、前段セルＭＭ1と前段セルＭＭ2との間に挿入される第ｍ行の後段セルＭrm1は、前段の前段セルＭＭ1の出力端子に接続される入力端子を有し、更にクロック配線Ｌclkに接続される制御端子も有するバッファ素子Ｔrm1と、バッファ素子Ｔrm1の出力端子に接続される入力端子を有する後段インバータＩrm1を含む。即ち、バッファ素子Ｔrm1は、偶数列Ｕr1の入力側に隣接して配置された奇数列Ｕ1に定義される隣接前段セルＭＭ1の出力端子からの信号の転送を制御する。
後段インバータＩrm1は、電源電圧供給配線Ｌsvに接続される第１電源端子と、バッファ素子Ｔrm1の出力端子に接続される入力端子と、接地電位に接続される第２電源端子を有する。接地電位と後段インバータＩrm1の出力端子との間に後段インバータＩrm1用の記憶コンデンサＣm1が接続される。後段セルＭrm1の出力端子は、記憶コンデンサＣrm1内に記憶された信号を、次の前段セルＭＭ2に出力する。即ち、後段インバータＩrm1は、同一の行に配置された前段セルＭＭ1から転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭrm1の出力側に隣接して配置された奇数列Ｕ2に出力する。 そして、記憶コンデンサＣrm1は、再反転された信号を記憶する。
周期的に振動する第１及び第２クロック信号ＣＬＫに同期するように、第１奇数列Ｕ1の結合素子Ｔcm1及び第１偶数列Ｕr1のバッファ素子Ｔrm1のそれぞれは、結合素子Ｔcm1が導電状態のときは第１偶数列Ｕr1のバッファ素子Ｔrm1が遮断状態となり、その逆に、結合素子Ｔcm1が遮断状態のときは第１偶数列Ｕr1のバッファ素子Ｔrm1が導電状態となるように動作する。従って、前段インバータＩm1の記憶コンデンサＣm1から後段インバータＩrm1へのドミノ転送は、防止される。また、前段インバータＩm1と後段インバータＩrm1とのペアによって、減衰した信号”１”の電圧レベルは、歪んだ入力信号を整形するために、電源電圧の電圧レベルまでそれぞれ増幅される。
<第２列第１行>
図３Ｂに示すように、マトリクスを構成する第２奇数列Ｕ2において、第１行に配列される前段セルＭ12は、第１偶数列Ｕr1の後段セルＭr11の出力端子に接続された入力端子を有し、更にクロック配線Ｌclkに接続された制御端子も有する結合素子Ｔc12を含む。前段セルＭ12は、更に、前段インバータＩ12を含み、前段インバータの入力端子は、結合素子Ｔc12の出力端子に接続される。
前段インバータＩ12は、電源電圧供給配線Ｌsvに接続された第１電源端子と、結合素子Ｔc12の出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。
前段インバータＩ12が１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ12は、入力された入力信号のパルス波形を整形することができる。前段インバータＩ12の出力端子において、記憶コンデンサＣ12は、出力端子と接地電位123との間に接続される。記憶コンデンサＣ12は、前段インバータＩ12に寄生する浮遊容量によって構成してもよい。他の記憶コンデンサＣ22, Ｃ32, ……,Ｃ(m-1)2, Ｃm2は、それぞれ寄生容量によって構成してもよい。出力端子は、記憶コンデンサＣ12内に記憶された信号を、第３奇数列Ｕ3内の次の前段セルＭ13の前に配置される後段セルＭr12に出力する。
また、図３Ｂに示すように、マトリクスを構成する第１偶数列Ｕr2において、第１行の後段セルＭr12は、前段セルＭ12と第３奇数列Ｕ3内の前段セルＭ13との間に挿入される。第１行の後段セルＭr12は、バッファ素子、又は前段の前段セルＭ12の出力端子に接続された入力端子と、クロック配線Ｌclkに接続された制御端子と、後段インバータＩr12の入力端子に接続された出力端子を有する後段結合素子Ｔr12を含む。
後段インバータＩr12の入力端子は、バッファ素子Ｔr12の出力端子に接続される。即ち、バッファ素子Ｔr12は、第２偶数列Ｕr2の入力側に隣接する第２奇数列Ｕ2に定義される隣接前段セルＭ12の出力端子からの信号の転送を制御する。後段インバータＩr12は、電源電圧供給配線Ｌsvに接続された第１電源端子と、バッファ素子Ｔr12の出力端子に接続された入力端子と、接地電位に接続された第２電源端子を含む。第１及び第２クロック信号は、準相補的モードにおいて周期的に振動するので、結合素子Ｔc12及びバッファ素子Ｔr12は、結合素子Ｔc12が導電状態のときはバッファ素子Ｔr12が遮断状態となり、その逆に、結合素子Ｔc12が遮断状態のときはバッファ素子Ｔr12が導電状態となるように準相補的に動作する。従って、前段インバータＩ12の記憶コンデンサＣ12から後段インバータＩr12に意図せずに信号が転送されるといった信号の「ドミノ転送」が防止される。
このように、前段インバータＩ12から後段インバータＩr12へのドミノ転送が防止されるので、前段セルＭ12と後段セルＭr12のそれぞれは、能動的かつ独立したビットレベルセルとして機能することができる。情報の流れ（ストリーム）の方向に連続する２つのビットレベルデータは、隣接するビットレベルセルＭ12, Ｍr12によって共有することができるので、記憶容量を増やすことができるように、データ転送密度を最大にすることが可能となる。接地電位と後段インバータＩr12の出力端子との間に後段インバータＩr12用の記憶コンデンサＣr12が接続される。記憶コンデンサＣr12は、後段インバータＩr12内に寄生する寄生容量によって構成してもよい。その他の記憶コンデンサＣr22, Ｃr32, ……, Ｃr(m-1)2, Ｃrm2も、後段インバータＩr22, Ｉr32, ……, Ｉr(m-1)2, Ｉrm2の微細構造内にそれぞれ寄生する寄生容量によって構成してもよい。
後段セルＭr12の出力端子は、記憶コンデンサＣr12内に記憶された信号を、次の前段セルＭ13に出力する。即ち、後段インバータＩr12は、同一の行に配置された前段セルＭ12から転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr12の出力側に隣接して配置された第３奇数列Ｕ3に出力する。そして、記憶コンデンサＣr12は、再反転された信号を記憶する。
<第２列第２行>
同様に、図３Ｂに示すように、第２行に配列される前段セルＭ22は、第１偶数列Ｕr1の後段セルＭr21の出力端子に接続された入力端子を有し、更にクロック配線Ｌclkに接続された制御端子も有する結合素子Ｔc22と、前段インバータＩ22を含む。前段インバータＩ22の入力端子は、結合素子Ｔc22の出力端子に接続される。前段インバータＩ22は、電源電圧供給配線Ｌsvに接続された第１電源端子と、結合素子Ｔc22の出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。
前段インバータＩ22が１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ22は、減衰したパルス波高を電源電圧の電圧レベルまで増幅することによって、入力された入力信号のパルス波形を整形することができる。接地電位と前段インバータＩ22の出力端子との間において、前段インバータＩ22用の記憶コンデンサＣ22が接続される。出力端子は、記憶コンデンサＣ22内に記憶された信号を、第３奇数列Ｕ3内の次の前段セルＭ23の前に配置された後段セルＭr22に出力する。
図３Ｂに示すように、前段セルＭ22と前段セルＭ22の間に挿入される第２行の後段セルＭr22は、前段の前段セルＭ22の出力端子に接続された入力端子を有し、更にクロック配線Ｌclkに接続された制御端子も有するバッファ素子Ｔr22と、バッファ素子Ｔr22の出力端子に接続された入力端子を有する後段インバータＩr22を含む。即ち、バッファ素子Ｔr22は、偶数列Ｕr1の入力側に隣接して配置された奇数列Ｕ1に定義される隣接前段セルＭ22の出力端子からの信号の転送を制御する。後段インバータＩr22は、電源電圧供給配線Ｌsvに接続された第１電源端子と、バッファ素子Ｔr22の出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。
接地電位と後段インバータＩr22の出力端子との間に後段インバータＩr22用の記憶コンデンサＣr22が接続される。後段セルＭr22の出力端子は、記憶コンデンサＣr22内に記憶された信号を、次の前段セルＭ22に出力する。 即ち、後段インバータＩr22は、同一の行に配置された前段セルＭ22から転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr22の出力側に隣接して配置された奇数列Ｕ3に出力する。そして、記憶コンデンサＣr22は、再反転された信号を記憶する。
準相補的モードにおいて周期的に振動する第１及び第２クロック信号に同期するように、第２奇数列Ｕ2の結合素子Ｔc22及び第２偶数列Ｕr2のバッファ素子Ｔr22のそれぞれは、結合素子Ｔc22が導電状態のときは第２偶数列Ｕr2のバッファ素子Ｔr22が遮断状態となり、その逆に、結合素子Ｔc22が遮断状態のときは第２偶数列Ｕr2のバッファ素子Ｔr22が導電状態となるように準相補的に動作する。従って、前段インバータＩ22の記憶コンデンサＣ22から後段インバータＩr22へのドミノ転送は、防止される。また、前段インバータＩ22と後段インバータＩr22とのペアによって、減衰した信号”１”の電圧レベルは、歪んだ入力信号を整形するために、電源電圧の電圧レベルまでそれぞれ増幅される。
<第２列第３行>
図３Ｂに示すように、第３行に配列される前段セルＭ32は、第１偶数列Ｕr1の後段セルＭ31の出力端子に接続された入力端子を有し、更にクロック配線Ｌclkに接続された制御端子も有する結合素子Ｔc32と、前段インバータＩ32を含む。前段インバータの入力端子は、結合素子Ｔc32の出力端子に接続される。前段インバータＩ32は、電源電圧供給配線Ｌsvに接続された第１電源端子と、結合素子Ｔc32の出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。
前段インバータＩ32が１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ32は、入力された入力信号のパルス波形を整形することができる。接地電位と前段インバータＩ32の出力端子との間において、前段インバータＩ32用の記憶コンデンサＣ32が接続される。出力端子は、記憶コンデンサＣ32内に記憶された信号を、第３奇数列Ｕ3内の次の前段セルＭ33の前に配置された後段セルＭr32に出力する。
図３Ｂに示すように、第３行の後段セルＭr32は、前段セルＭ32と前段セルＭ33との間に挿入される。第３行の後段セルＭr32は、前段の前段セルＭ32の出力端子に接続された入力端子を有し、更にクロック配線Ｌclkに接続された制御端子も有するバッファ素子Ｔr32と、バッファ素子Ｔr32の出力端子に接続された入力端子を有する後段インバータＩr32を含む。即ち、バッファ素子Ｔr32は、偶数列Ｕr2の入力側に隣接して配置された奇数列Ｕ2に定義される隣接前段セルＭ32の出力端子からの信号の転送を制御する。後段インバータＩr32は、電源電圧供給配線Ｌsvに接続された第１電源端子と、バッファ素子Ｔr32の出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。
接地電位と後段インバータＩr32の出力端子との間に後段インバータＩr32用の記憶コンデンサＣ32が接続される。後段セルＭr32の出力端子は、記憶コンデンサＣr32内に記憶された信号を、次の前段セルＭ33に出力する。即ち、後段インバータＩr32は、同一の行に配置された前段セルＭ32から転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr32の出力側に隣接して配置された奇数列Ｕ3に出力する。そして、記憶コンデンサＣr32は、再反転された信号を記憶する。
周期的に振動する第１及び第２クロック信号ＣＬＫに同期するように、第２奇数列Ｕ2の結合素子Ｔc32及び第２偶数列Ｕr2のバッファ素子Ｔr32のそれぞれは、結合素子Ｔc32が導電状態のときは第２偶数列Ｕr2のバッファ素子Ｔr32が遮断状態となり、その逆に、結合素子Ｔc32が遮断状態のときは第２偶数列Ｕr2のバッファ素子Ｔr32が導電状態となるように動作する。従って、前段インバータＩ32の記憶コンデンサＣ32から後段インバータＩr32へのドミノ転送は、防止される。また、前段インバータＩ32と後段インバータＩr32とのペアによって、減衰した信号”１”の電圧レベルは、歪んだ入力信号を整形するために、電源電圧の電圧レベルまでそれぞれ増幅される。
＜第２列第(ｍ−１)行＞
第(ｍ−１)行に配列される前段セルＭ(m-1)2は、第１偶数列Ｕr1の後段セルＭr(m-1)2の出力端子に接続される入力端子を有し、更にクロック配線Ｌclkに接続される制御端子も有する結合素子Ｔc(m-1)2と、前段インバータＩ(m-1)2を含む。前段インバータＩ(m-1)2の入力端子は、結合素子Ｔc(m-1)2の出力端子に接続される。前段インバータＩ(m-1)2は、電源電圧供給配線Ｌsv2に接続される第１電源端子と、結合素子Ｔc(m-1)2の出力端子に接続される入力端子と、接地電位に接続される第２電源端子を有する。
前段インバータＩ(m-1)2が１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ(m-1)2は、入力された入力信号のパルス波形を整形することができる。接地電位と前段インバータＩ(m-1)2の出力端子との間において、前段インバータＩ(m-1)2用の記憶コンデンサＣ(m-1)2が接続される。前段セルＭ(m-1)2の出力端子は、記憶コンデンサＣ(m-1)2内に記憶された信号を、第３奇数列Ｕ3内の次の前段セルＭ(m-1)3の前に配置された後段セルＭr(m-1)2に出力する。
図３Ｂに示すように、前段セルＭ(m-1)2と前段セルＭ(m-1)3との間に挿入される第(ｍ−１)行の後段セルＭr(m-1)2は、前段の前段セルＭ(m-1)2の出力端子に接続される入力端子を有し、更にクロック配線Ｌclkに接続される制御端子も有するバッファ素子Ｔr(m-1)2と、バッファ素子Ｔr(m-1)2の出力端子に接続される入力端子を有する後段インバータＩr(m-1)2を含む。即ち、バッファ素子Ｔr(m-1)2は、偶数列Ｕr2の入力側に隣接して配置された奇数列Ｕ2に定義される隣接前段セルＭ(m-1)2の出力端子からの信号の転送を制御する。
後段インバータＩr(m-1)2は、電源電圧供給配線Ｌsvに接続される第１電源端子と、バッファ素子Ｔr(m-1)2の出力端子に接続される入力端子と、接地電位に接続される第２電源端子を有する。接地電位と後段インバータＩr(m-1)2の出力端子との間に後段インバータＩr(m-1)2用の記憶コンデンサＣr(m-1)2が接続される。後段セルＭr(m-1)2の出力端子は、記憶コンデンサＣr(m-1)2内に記憶された信号を、次の前段セルＭ(m-1)3に出力する。即ち、後段インバータＩr(m-1)2は、同一の行に配置された前段セルＭ(m-1)2から転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr(m-1)2の出力側に隣接して配置された奇数列Ｕ3に出力する。 そして、記憶コンデンサＣr(m-1)2は、再反転された信号を記憶する。
周期的に振動する第１及び第２クロック信号に同期するように、第２奇数列Ｕ2の結合素子Ｔc(m-1)2及び第２偶数列Ｕr2のバッファ素子Ｔr(m-1)2のそれぞれは、結合素子Ｔc(m-1)2が導電状態のときはバッファ素子Ｔr(m-1)2が遮断状態となり、その逆に、結合素子Ｔc(m-1)2が遮断状態のときはバッファ素子Ｔr(m-1)2が導電状態となるように動作する。従って、前段インバータＩ(m-1)2の記憶コンデンサＣ(m-1)2から後段インバータＩr(m-1)2へのドミノ転送は、防止される。また、前段インバータＩ(m-1)2と後段インバータＩr(m-1)2とのペアによって、減衰した信号”１”の電圧レベルは、歪んだ入力信号を整形するために、電源電圧の電圧レベルまでそれぞれ増幅される。
<第２列第ｍ行>
第ｍ行に配列される前段セルＭＭ2は、第１偶数列Ｕr1の後段セルＭrm1の出力端子に接続される入力端子を有し、更にクロック配線Ｌclkに接続される制御端子も有する結合素子Ｔcm2と、前段インバータＩm2を含む。前段インバータの入力端子は、結合素子Ｔcm2の出力端子に接続される。前段インバータＩm2は、電源電圧供給配線Ｌsvに接続される第１電源端子と、結合素子Ｔcm2の出力端子に接続される入力端子と、接地電位に接続される第２電源端子を有する。
前段インバータＩm2が１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩm2は、入力された入力信号のパルス波形を整形することができる。接地電位と前段インバータＩm2の出力端子との間において、前段インバータＩm2用の記憶コンデンサＣm2が接続される。前段セルＭＭ2の出力端子は、記憶コンデンサＣm2内に記憶された信号を、第３奇数列Ｕ3内の次の前段セルＭＭ3の前に配置された後段セルＭrm2に出力する。
図３Ｂに示すように、第ｍ行の後段セルＭrm2は、前段セルＭＭ2と前段セルＭＭ3との間に挿入される。第ｍ行の後段セルＭrm2は、前段の前段セルＭＭ2の出力端子に接続される入力端子を有し、更にクロック配線Ｌclkに接続される制御端子も有するバッファ素子Ｔrm2と、バッファ素子Ｔrm2の出力端子に接続される入力端子を有する後段インバータＩrm2を含む。即ち、バッファ素子Ｔrm2は、偶数列Ｕr1の入力側に隣接して配置された奇数列Ｕ1に定義される隣接前段セルＭＭ2の出力端子からの信号の転送を制御する。
後段インバータＩrm2は、電源電圧供給配線Ｌsvに接続される第１電源端子と、バッファ素子Ｔrm2の出力端子に接続される入力端子と、接地電位に接続される第２電源端子を有する。接地電位と後段インバータＩrm2の出力端子との間に後段インバータＩrm2用の記憶コンデンサＣrm2が接続される。後段セルＭrm2の出力端子は、記憶コンデンサＣrm2内に記憶された信号を、次の前段セルＭＭ2に出力する。即ち、後段インバータＩrm2は、同一の行に配置された前段セルＭＭ2から転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭrm2の出力側に隣接して配置された奇数列Ｕ3に出力する。 そして、記憶コンデンサＣrm2は、再反転された信号を記憶する。
周期的に振動する第１及び第２クロック信号に同期するように、第２奇数列Ｕ2の結合素子Ｔcm2及び第２偶数列Ｕr2のバッファ素子Ｔrm2のそれぞれは、結合素子Ｔcm2が導電状態のときはバッファ素子Ｔrm2が遮断状態となり、その逆に、結合素子Ｔcm2が遮断状態のときはバッファ素子Ｔrm2が導電状態となるように動作する。従って、前段インバータＩm2の記憶コンデンサＣm2から後段インバータＩrm2へのドミノ転送は、防止される。また、前段インバータＩm2と後段インバータＩrm2とのペアによって、減衰した信号”１”の電圧レベルは、歪んだ入力信号を整形するために、電源電圧の電圧レベルまでそれぞれ増幅される。
<第ｎ列第１行>
更に、図３Ｃに示すように、マトリクスを構成する第ｎ奇数列Ｕ2において、第１行に配列される前段セルＭ1nは、前段となる第(n-1)偶数列Ｕr1の後段セルＭr1(n-1)の出力端子に接続された入力端子を有し、更にクロック配線Ｌclkに接続された制御端子も有する結合素子Ｔc1n2を含む。前段セルＭ1nは、更に、前段インバータＩ1nを含み、前段インバータの入力端子は、結合素子Ｔc1nの出力端子に接続される。
前段インバータＩ1nは、電源電圧供給配線Ｌsvに接続された第１電源端子と、結合素子Ｔc1nの出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。前段インバータＩ1nが１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ1nは、入力された入力信号のパルス波形を整形することができる。前段インバータＩ1nの出力端子において、記憶コンデンサＣ1nは、出力端子と接地電位1n3との間に接続される。記憶コンデンサＣ1nは、前段インバータＩ1nに寄生する浮遊容量によって構成してもよい。他の記憶コンデンサＣ2n, Ｃ3n, ……,Ｃ(m-1)n, Ｃmnは、それぞれ寄生容量によって構成してもよい。出力端子は、記憶コンデンサＣ1n内に記憶された信号を、出力カラム内の出力端子ＯＵT1の前に配置される後段セルＭr1nに出力する。
また、図３Ｃに示すように、マトリクスを構成する第ｎ偶数列Ｕrnにおいて、第１行の後段セルＭr1nは、前段セルＭ1nと出力カラム内の出力端子ＯＵT1との間に挿入される。第１行の後段セルＭr1nは、バッファ素子、又は前段セルＭ1nの出力端子に接続された入力端子と、クロック配線Ｌclkに接続された制御端子と、ＣＭＯＳインバータによって構成された後段インバータＩr1nの入力端子に接続された出力端子を有する後段結合素子Ｔr1nを含む。
ＣＭＯＳインバータの入力端子は、バッファ素子Ｔr1nの出力端子に接続される。即ち、バッファ素子Ｔr1nは、第ｎ偶数列Ｕrnの入力側に隣接する第ｎ奇数列Ｕn内に割り当てられる前段セルＭ1nの出力端子からの信号の転送を制御する。後段インバータＩr1nは、電源電圧供給配線Ｌsvに接続された第１電源端子と、バッファ素子Ｔr1nの出力端子に接続された入力端子と、接地電位に接続された第２電源端子を含む。第１及び第２クロック信号は、準相補的モードにおいて周期的に振動するので、結合素子Ｔc1n及びバッファ素子Ｔr1nは、結合素子Ｔc1nが導電状態のときはバッファ素子Ｔr1nが遮断状態となり、その逆に、結合素子Ｔc1nが遮断状態のときはバッファ素子Ｔr1nが導電状態となるように準相補的に動作する。
従って、信号の「ドミノ転送」が防止され、前段セルＭ1nと後段セルＭr1nのそれぞれは、能動的かつ独立したビットレベルセルとして機能することができる。情報の流れ（ストリーム）の方向に連続する２つのビットレベルデータは、隣接するビットレベルセルＭ1n, Ｍr1nによって共有することができるので、記憶容量を増やすことができるように、データ転送密度を最大にすることが可能となる。接地電位と後段インバータＩr1nの出力端子との間に後段インバータＩr1n用の記憶コンデンサＣr1nが接続される。記憶コンデンサＣr1nは、後段インバータＩr1n内に寄生する寄生容量によって構成してもよい。その他の記憶コンデンサＣr2n, Ｃr3n, ……, Ｃr(m-1)n, Ｃrmnも、後段インバータＩr2n, Ｉr3n, ……, Ｉr(m-1)n, Ｉrmnの微細構造内にそれぞれ寄生する寄生容量によって構成してもよい。
後段セルＭr1nの出力端子は、記憶コンデンサＣr1n内に記憶された信号を、出力端子ＯＵT1に出力する。即ち、後段インバータＩr1nは、同一の行に配置された前段セルＭ1nから転送された反転信号を再反転し、更に、再反転された信号を、出力カラム内の出力端子ＯＵT1に出力する。そして、記憶コンデンサＣr1nは、再反転された信号を記憶する。
<第ｎ列第２行>
同様に、図３Ｃに示すように、第２行に配列される前段セルＭ2nは、前段となる第(n-1)偶数列Ｕr(n-1)の後段セルＭr2(n-1)の出力端子に接続された入力端子を有し、更にクロック配線Ｌclkに接続された制御端子も有する結合素子Ｔc2n1と、前段インバータＩ2nを含む。前段インバータの入力端子は、結合素子Ｔc2nの出力端子に接続される。前段インバータＩ2nは、電源電圧供給配線Ｌsvに接続された第１電源端子と、結合素子Ｔc2nの出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。
前段インバータＩ2nが１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ2nは、減衰したパルス波高を電源電圧の電圧レベルまで増幅することによって、入力された入力信号のパルス波形を整形することができる。接地電位と前段インバータＩ2nの出力端子との間において、前段インバータＩ2n用の記憶コンデンサＣ2nが接続される。出力端子は、記憶コンデンサＣ2n内に記憶された信号を、出力カラム内の出力端子ＯＵT2の前に配置された後段セルＭr2nに出力する。
図３Ｃに示すように、前段セルＭ2nと出力端子ＯＵT2の間に挿入される第２行の後段セルＭr2nは、前段セルＭ2nの出力端子に接続された入力端子を有し、更にクロック配線Ｌclkに接続された制御端子も有するバッファ素子Ｔr2nと、バッファ素子Ｔr2nの出力端子に接続された入力端子を有する後段インバータＩr2nを含む。即ち、バッファ素子Ｔr2nは、偶数列Ｕrnの入力側に隣接して配置された奇数列Ｕnに割り当てられた前段セルＭ2nの出力端子からの信号の転送を制御する。後段インバータＩr2nは、電源電圧供給配線Ｌsvに接続された第１電源端子と、バッファ素子Ｔr2nの出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。
接地電位と後段インバータＩr2nの出力端子との間に後段インバータＩr2n用の記憶コンデンサＣr2nが接続される。後段セルＭr2nの出力端子は、記憶コンデンサＣr2n内に記憶された信号を、出力端子ＯＵT2に出力する。即ち、後段インバータＩr2nは、同一の行に配置された前段セルＭ2nから転送された反転信号を再反転し、更に、再反転された信号を、出力カラム内の出力端子ＯＵT2に出力する。 そして、記憶コンデンサＣr2nは、再反転された信号を記憶する。
準相補的モードにおいて周期的に振動する第１及び第２クロック信号に同期するように、第ｎ奇数列Ｕnの結合素子Ｔc2n及び第ｎ偶数列Ｕrnのバッファ素子Ｔr2nのそれぞれは、結合素子Ｔc2nが導電状態のときはバッファ素子Ｔr2nが遮断状態となり、その逆に、結合素子Ｔc2nが遮断状態のときはバッファ素子Ｔr2nが導電状態となるように準相補的に動作する。従って、前段インバータＩ2nの記憶コンデンサＣ2nから後段インバータＩr2nへの信号のドミノ転送は、防止される。また、前段インバータＩ2nと後段インバータＩr2nとのペアによって、減衰した信号“１”の電圧レベルは、歪んだ入力信号を整形するために、電源電圧の電圧レベルまでそれぞれ増幅される。
<第ｎ列第３行>
図３Ｃに示すように、第３行に配列される前段セルＭ3nは、前段となる第(n-１)偶数列Ｕr1の後段セルＭ31の出力端子に接続された入力端子を有し、更にクロック配線Ｌclkに接続された制御端子も有する結合素子Ｔc3nと、前段インバータＩ3nを含む。前段インバータの入力端子は、結合素子Ｔc3nの出力端子に接続される。前段インバータＩ3nは、電源電圧供給配線Ｌsvに接続された第１電源端子と、結合素子Ｔc3nの出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。
前段インバータＩ3nが１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ3nは、入力された入力信号のパルス波形を整形することができる。接地電位と前段インバータＩ3nの出力端子との間において、前段インバータＩ3n用の記憶コンデンサＣ3nが接続される。出力端子は、記憶コンデンサＣ3n内に記憶された信号を、出力カラム内の出力端子ＯＵT3の前に配置された後段セルＭr3nに出力する。
図３Ｃに示すように、第３行の後段セルＭr3nは、前段セルＭ3nと前段セルＭ33との間に挿入される。第３行の後段セルＭr3nは、前段セルＭ3nの出力端子に接続された入力端子を有し、更にクロック配線Ｌclkに接続された制御端子も有するバッファ素子Ｔr3nと、バッファ素子Ｔr3nの出力端子に接続された入力端子を有する後段インバータＩr3nを含む。即ち、バッファ素子Ｔr3nは、偶数列Ｕr2の入力側に隣接して配置された奇数列Ｕ2に割り当てられた前段セルＭ3nの出力端子からの信号の転送を制御する。
後段インバータＩr3nは、電源電圧供給配線Ｌsvに接続された第１電源端子と、バッファ素子Ｔr3nの出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。接地電位と後段インバータＩr3nの出力端子との間に後段インバータＩr3n用の記憶コンデンサＣr3nが接続される。後段セルＭr3nの出力端子は、記憶コンデンサＣr3n内に記憶された信号を、出力端子ＯＵT3に出力する。即ち、後段インバータＩr3nは、同一の行に配置された前段セルＭ3nから転送された反転信号を再反転し、更に、再反転された信号を、出力カラム内の出力端子ＯＵT3に出力する。そして、記憶コンデンサＣr3nは、再反転された信号を記憶する。
周期的に振動する第１及び第２クロック信号ＣＬＫに同期するように、第ｎ奇数列Ｕ2の結合素子Ｔc3n及び第ｎ偶数列Ｕr2のバッファ素子Ｔr3nのそれぞれは、結合素子Ｔc3nが導電状態のときは第ｎ偶数列Ｕr1のバッファ素子Ｔr3nが遮断状態となり、その逆に、結合素子Ｔc3nが遮断状態のときは第ｎ偶数列Ｕr1のバッファ素子Ｔr3nが導電状態となるように動作する。従って、前段インバータＩ3nの記憶コンデンサＣ3nから後段インバータＩr3nへのドミノ転送は、防止される。また、前段インバータＩ3nと後段インバータＩr3nとのペアによって、減衰した信号“１”の電圧レベルは、歪んだ入力信号を整形するために、電源電圧の電圧レベルまでそれぞれ増幅される。
＜第ｎ列第(ｍ−１)行＞
第(ｍ−１)行に配列される前段セルＭ(m-1)nは、前段となる第(n-１)偶数列Ｕr1の後段セルＭr(m-1)nの出力端子に接続される入力端子を有し、更にクロック配線Ｌclkに接続される制御端子も有する結合素子Ｔc(m-1)nと、前段インバータＩ(m-1)nを含む。前段インバータの入力端子は、結合素子Ｔc(m-1)nの出力端子に接続される。前段インバータＩ(m-1)nは、電源電圧供給配線Ｌsvに接続される第１電源端子と、結合素子Ｔc(m-1)nの出力端子に接続される入力端子と、接地電位に接続される第２電源端子を有する。
前段インバータＩ(m-1)nが１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ(m-1)nは、入力された入力信号のパルス波形を整形することができる。接地電位と前段インバータＩ(m-1)nの出力端子との間において、前段インバータＩ(m-1)n用の記憶コンデンサＣ(m-1)nが接続される。前段セルＭ(m-1)nの出力端子は、記憶コンデンサＣ(m-1)n内に記憶された信号を、出力カラム内の出力端子ＯＵＴ(m-1)の前に配置された後段セルＭr(m-1)nに出力する。
図３Ｃに示すように、前段セルＭ(m-1)nと前段セルＭ(m-1)3との間に挿入される第(ｍ−１)行の後段セルＭr(m-1)nは、前段セルＭ(m-1)nの出力端子に接続される入力端子を有し、更にクロック配線Ｌclkに接続される制御端子も有するバッファ素子Ｔr(m-1)nと、バッファ素子Ｔr(m-1)nの出力端子に接続される入力端子を有する後段インバータＩr(m-1)nを含む。即ち、バッファ素子Ｔr(m-1)nは、偶数列Ｕr2の入力側に隣接して配置された奇数列Ｕ2に割り当てられた前段セルＭ(m-1)nの出力端子からの信号の転送を制御する。
後段インバータＩr(m-1)nは、電源電圧供給配線Ｌsvに接続される第１電源端子と、バッファ素子Ｔr(m-1)nの出力端子に接続される入力端子と、接地電位に接続される第２電源端子を有する。接地電位と後段インバータＩr(m-1)nの出力端子との間に後段インバータＩr(m-1)n用の記憶コンデンサＣr(m-1)nが接続される。後段セルＭr(m-1)nの出力端子は、記憶コンデンサＣr(m-1)n内に記憶された信号を、出力端子ＯＵＴ(m-1)に出力する。即ち、後段インバータＩr(m-1)nは、同一の行に配置された前段セルＭ(m-1)nから転送された反転信号を再反転し、更に、再反転された信号を、出力カラム内の出力端子ＯＵＴ(m-1)に出力する。そして、記憶コンデンサＣr(m-1)nは、再反転された信号を記憶する。
周期的に振動する第１及び第２クロック信号に同期するように、第ｎ奇数列Ｕ2の結合素子Ｔc(m-1)n及び第ｎ偶数列Ｕr2のバッファ素子Ｔr(m-1)nのそれぞれは、結合素子Ｔc(m-1)nが導電状態のときはバッファ素子Ｔr(m-1)nが遮断状態となり、その逆に、結合素子Ｔc(m-1)nが遮断状態のときはバッファ素子Ｔr(m-1)nが導電状態となるように動作する。従って、前段インバータＩ(m-1)nの記憶コンデンサＣ(m-1)nから後段インバータＩr(m-1)nへのドミノ転送は、防止される。また、前段インバータＩ(m-1)nと後段インバータＩr(m-1)nとのペアによって、減衰した信号”１”の電圧レベルは、歪んだ入力信号を整形するために、電源電圧の電圧レベルまでそれぞれ増幅される。
<第ｎ列第ｍ行>
第ｍ行に配列される前段セルＭＭnは、前段となる第(n-1)偶数列Ｕr1の後段セルＭrmnの出力端子に接続される入力端子を有し、更にクロック配線Ｌclkに接続される制御端子も有する結合素子Ｔcmnと、前段インバータＩmnを含む。前段インバータの入力端子は、結合素子Ｔcmnの出力端子に接続される。前段インバータＩmnは、電源電圧供給配線Ｌsvに接続される第１電源端子と、結合素子Ｔcmnの出力端子に接続される入力端子と、接地電位に接続される第２電源端子を有する。
前段インバータＩmnが１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩmnは、入力された入力信号のパルス波形を整形することができる。接地電位と前段インバータＩmnの出力端子との間において、前段インバータＩmn用の記憶コンデンサＣmnが接続される。前段セルＭＭnの出力端子は、記憶コンデンサＣmn内に記憶された信号を、出力カラム内の出力端子ＯＵＴmの前に配置された後段セルＭrmnに出力する。
図３Ｃに示すように、第ｍ行の後段セルＭrmnは、前段セルＭＭnと前段セルＭＭ3との間に挿入される。第ｍ行の後段セルＭrmnは、前段セルＭＭnの出力端子に接続される入力端子を有し、更にクロック配線Ｌclkに接続される制御端子も有するバッファ素子Ｔrmnと、バッファ素子Ｔrmnの出力端子に接続される入力端子を有する後段インバータＩrmnを含む。即ち、バッファ素子Ｔrmnは、偶数列Ｕr1の入力側に隣接して配置された奇数列Ｕ1に割り当てられた前段セルＭＭnの出力端子からの信号の転送を制御する。
後段インバータＩrmnは、電源電圧供給配線Ｌsvに接続される第１電源端子と、バッファ素子Ｔrmnの出力端子に接続される入力端子と、接地電位に接続される第２電源端子を有する。接地電位と後段インバータＩrmnの出力端子との間に後段インバータＩrmn用の記憶コンデンサＣrmnが接続される。後段セルＭrmnの出力端子は、記憶コンデンサＣrmn内に記憶された信号を、出力端子ＯＵＴmに出力する。即ち、後段インバータＩrmnは、同一の行に配置された前段セルＭＭnから転送された反転信号を再反転し、更に、再反転された信号を、出力カラム内の出力端子ＯＵＴmに出力する。そして、記憶コンデンサＣrmnは、再反転された信号を記憶する。
周期的に振動する第１及び第２クロック信号に同期するように、第ｎ奇数列Ｕ2の結合素子Ｔcmn及び第ｎ偶数列Ｕr2のバッファ素子Ｔrmnのそれぞれは、結合素子Ｔcmnが導電状態のときはバッファ素子Ｔrmnが遮断状態となり、その逆に、結合素子Ｔcmnが遮断状態のときはバッファ素子Ｔrmnが導電状態となるように動作する。従って、前段インバータＩmnの記憶コンデンサＣmnから後段インバータＩrmnへのドミノ転送は、防止される。また、前段インバータＩmnと後段インバータＩrmnとのペアによって、減衰した信号”１”の電圧レベルは、歪んだ入力信号を整形するために、電源電圧の電圧レベルまでそれぞれ増幅される。
図３Ａ〜図３Ｃにおいては、それぞれが１つの制御端子を有する結合素子Ｔcij (i = 1〜m; j = 1〜n)及びバッファ素子Ｔrijについて図示したが、図３Ａ〜図３Ｃに示す回路形態は単なる例にすぎず、結合素子Ｔcij及びバッファ素子Ｔrijは、相補型パストランジスタ行ジック、ＣＭＯＳトランスミッション・ゲートなどのようなダブル制御端子を持っていてもよい。
例えば、結合素子Ｔcij及びバッファ素子Ｔrijのダブル制御端子が相補的方法でバイアスされるように、ＣＭＯＳトランスミッション・ゲートの第２の制御端子に、第１クロック信号を反転した第２クロック信号を印加している間、ＣＭＯＳトランスミッション・ゲートの第１の制御端子に第１クロック信号を印加してもよい。尚、結合素子Ｔcij及びバッファ素子Ｔrijのそれぞれがダブル制御端子を有する場合であっても、第１及び第２クロック信号を提供するに当たって、図３Ａ〜図３Ｃに示す１つのクロック配線を有していれば十分である。なぜなら、インバータが第１及び第２クロック信号の間に挿入されることで、第１クロック信号が反転されて容易に第２クロック信号を得ることができるからである。
（第１実施形態：３トランジスタ）
図４Ａ及び図４Ｂは、第１実施形態に係るＭＭ計算機システムに使用される後段セルのアレイを含むＭＭセルのそれぞれの２×２アレイのトランジスタレベル表記の例を示す。図４Ａ及び図４Ｂに示す回路構成において、ＭＯＳ電界効果トランジスタ(ＦＥＴ)のトランジスタシンボルは、能動素子を示すものとして使われるが、ＭＯＳＦＥＴは、ＭＯＳ静電誘導トランジスタ(ＳＩＴ)によって置き換えることもできる。
更に、ＭＯＳＦＥＴ及びＭＯＳＳＩＴは、シリコン酸化膜(SiO2膜)以外のゲート絶縁膜を有する金属−絶縁体−半導体(ＭＩＳ)ＦＥＴ及びＭＩＳＳＩＴによってそれぞれ置き換えることができる。このようなＭＭのトランジスタレベル構成を構成する能動素子の同じような置き換えは、第２及び第３実施形態においても適用することができる。
従って、第１〜第３実施形態で言及される「ＭＯＳトランジスタ」は、実質的には「ＭＩＳトランジスタ」と同義のものとして解釈されるべきである。例えば、ＭＩＳトランジスタに使用されるゲート絶縁膜は、シリコン酸化膜(SiO2膜)、シリコン窒化膜(Si3N4膜)、及びシリコン酸化膜(SiO2膜)を含む３層構造を有するONO膜としてもよい。更に、ＭＩＳトランジスタに使用されるゲート絶縁膜は、ストロンチウム(Sr)、アルミニウム(Al)、マグネシウム(Mg)、イットリウム(Y)、ハフニウム(Hf)、ジルコニウム(Zr)、タンタル（Ta）、ビスマス(Bi)から選択される少なくとも１つの元素を含む酸化物、又は上記の元素から選択される少なくとも１つの元素を含む窒化シリコンを含んでいてもよい。
図４Ａの上部左側の位置に、ＭＭのマトリクスの第ｉ行に配列された第j列の前段セルＭij(i=1〜m; j=1〜n)が示される。前段セルＭijは、前段の前段セルＭi(j-1)との間に挿入された後段セルＭri(j-1)の出力端子に接続された第１主電極、及び第１のクロック配線Ｌclk1に接続されたゲート電極を有するnＭＯＳトランジスタＱij1によって構成される結合素子と、結合素子Ｑij1の第２主電極に接続された入力端子を有する前段インバータＩijを含む。
即ち、結合素子Ｑij1は、奇数列Ｕjの入力側に隣接する偶数列Ｕr(j-1)に定義される隣接後段セルＭri(j-1)の出力端子からの信号の転送を制御する。前段インバータＩijは、電源電圧供給配線Ｌsvに接続される第１主電極、及び結合素子Ｑij1の第２主電極に接続されるゲート電極を有するpＭＯＳトランジスタＱij2と、pＭＯＳトランジスタＱij2の第２主電極に接続される第１主電極、結合素子Ｑij1の第２主電極に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱij3を含むＣＭＯＳインバータによって構成される。
前段インバータＩijの出力端子に対して、前段インバータＩijに割り当てられた記憶コンデンサＣijは、nＭＯＳトランジスタＱij3と共に並列に接続される。また、pＭＯＳ トランジスタＱij2の第２主電極及びnＭＯＳトランジスタＱij3の第１主電極に接続される出力ノードは、前段セルＭijの内部出力端子として機能する。
前段セルＭijの内部出力端子は、記憶コンデンサＣij内に記憶された信号を次列の前段セルＭi(j+1)の前に配置された後段セルＭrijに出力する。即ち、前段インバータＩijは、結合素子Ｑij1を介して転送された信号を反転し、更に、反転された信号を、前段セルＭijの出力側に隣接して配置された偶数列Ｕrjに出力する。そして、前段記憶コンデンサＣijは、反転された信号を記憶する。
また、前段セルＭijと前段セルＭi(j+1)との間に挿入された後段セルＭrijは、前段の前段セルＭijの内部出力端子に接続される第１主電極、及び第２のクロック配線Ｌclk2に接続されるゲート電極を有するnＭＯＳトランジスタＱrij1と、nＭＯＳトランジスタＱrij1の第２主電極に接続される入力端子を有する後段インバータＩrijと、によって構成されるバッファ素子を含む。既に説明したように、第１のクロック配線Ｌclk1及び第２のクロック配線Ｌclk2は、図２に示すように、単一の共通クロック配線Ｌclkとして共通化することができる。
即ち、バッファ素子Ｑrij1は、偶数列Ｕrjの入力側に隣接する奇数列Ｕjに定義される隣接前段セルＭijの出力端子からの信号の転送を制御する。後段インバータＩrijは、電源電圧供給配線Ｌsvに接続される第１主電極、及びバッファ素子Ｑrij1の第２主電極に接続されるゲート電極を有するpＭＯＳトランジスタＱrij2と、pＭＯＳトランジスタＱrij2の第２主電極に接続される第１主電極、バッファ素子Ｑrij1の第２主電極に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱrij3を含むＣＭＯＳインバータによって構成される。
後段インバータＩrijの出力端子に対して、後段インバータＩrijに割り当てられた記憶コンデンサＣrijは、nＭＯＳトランジスタＱrij3と共に並列に接続される。また、pＭＯＳ トランジスタＱrij2の第２主電極及びnＭＯＳトランジスタＱrij3の第１主電極に接続される出力ノードは、後段セルＭrijの出力端子として機能する。後段セルＭrijの出力端子は、記憶コンデンサＣrij内に記憶された信号を次列の前段セルＭi(j+1)に出力する。即ち、後段インバータＩrijは、同一の行に配置された前段セルＭijから転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭrijの出力側に隣接して配置された奇数列Ｕ(j+1)に出力する。そして、記憶コンデンサＣrijは、再反転された信号を記憶する。
そして、図４Ａに示すように、第(i+1)行に配列された第j列の前段セルＭ(i+1)jは、前段の前段セルＭ(i+1)(j-1)との間に挿入された後段セルＭr(i+1)(j-1)の出力端子に接続された第１主電極、及び第１のクロック配線Ｌclk1に接続されたゲート電極を有するnＭＯＳトランジスタＱ(i+1)j1によって構成される結合素子と、結合素子Ｑ(i+1)j1の第２主電極に接続された入力端子を有する前段インバータＩ(i+1)jを含む。
即ち、結合素子Ｑ(i+1)j1は、奇数列Ｕjの入力側に隣接する偶数列Ｕr(j-1)に定義される隣接後段セルＭri(j-1), Ｍr(i+1)(j-1)の出力端子からの信号の転送を制御する。前段インバータＩ(i+1)jは、電源電圧供給配線Ｌsvに接続される第１主電極、及び結合素子Ｑ(i+1)j1の第２主電極に接続されるゲート電極を有するpＭＯＳトランジスタＱ(i+1)j2と、pＭＯＳトランジスタＱ(i+1)j2の第２主電極に接続される第１主電極、結合素子Ｑ(i+1)j1の第２主電極に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱ(i+1)j3を含むＣＭＯＳインバータによって構成される。
前段インバータＩ(i+1)jの出力端子に対して、前段インバータＩ(i+1)jに割り当てられた記憶コンデンサＣ(i+1)jは、nＭＯＳトランジスタＱ(i+1)j3と共に並列に接続される。また、pＭＯＳ トランジスタＱ(i+1)j2の第２主電極及びnＭＯＳトランジスタＱ(i+1)j3の第１主電極に接続される出力ノードは、前段セルＭ(i+1)jの内部出力端子として機能する。前段セルＭ(i+1)jの内部出力端子は、記憶コンデンサＣ(i+1)j内に記憶された信号を次列の前段セルＭ(i+1)(j+1)の前に配置された後段セルＭr(i+1)jに出力する。即ち、前段インバータＩ(i+1)jは、結合素子Ｑ(i+1)j1を介して転送された信号を反転し、更に、反転された信号を、前段セルＭ(i+1)jの出力側に隣接して配置された偶数列Ｕrjに出力する。そして、前段記憶コンデンサＣ(i+1)jは、反転された信号を記憶する。
また、前段セルＭ(i+1)jと前段セルＭ(i+1)(j+1)との間に挿入された後段セルＭr(i+1)jは、前段の前段セルＭ(i+1)jの内部出力端子に接続される第１主電極、及び第２のクロック配線Ｌclk2に接続されるゲート電極を有するnＭＯＳトランジスタＱr(i+1)j1と、nＭＯＳトランジスタＱr(i+1)j1の第２主電極に接続される入力端子を有する後段インバータＩr(i+1)jと、によって構成されるバッファ素子を含む。
即ち、バッファ素子Ｑr(i+1)j1は、偶数列Ｕrjの入力側に隣接する奇数列Ｕjに定義される隣接前段セルＭ(i+1)jの出力端子からの信号の転送を制御する。後段インバータＩr(i+1)jは、電源電圧供給配線Ｌsvに接続される第１主電極、及びバッファ素子Ｑr(i+1)j1の第２主電極に接続されるゲート電極を有するpＭＯＳトランジスタＱr(i+1)j2と、pＭＯＳトランジスタＱr(i+1)j2の第２主電極に接続される第１主電極、バッファ素子Ｑr(i+1)j1の第２主電極に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱr(i+1)j3を含むＣＭＯＳインバータによって構成される。
後段インバータＩr(i+1)jの出力端子に対して、後段インバータＩr(i+1)jに割り当てられた記憶コンデンサＣr(i+1)jは、nＭＯＳトランジスタＱr(i+1)j3と共に並列に接続される。また、pＭＯＳトランジスタＱr(i+1)j2の第２主電極及びnＭＯＳトランジスタＱr(i+1)j3の第１主電極に接続される出力ノードは、後段セルＭr(i+1)jの出力端子として機能する。後段セルＭr(i+1)jの出力端子は、記憶コンデンサＣr(i+1)j内に記憶された信号を次列の前段セルＭ(i+1)(j+1)に出力する。即ち、後段インバータＩr(i+1)jは、同一の行に配置された前段セルＭ(i+1)jから転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr(i+1)jの出力側に隣接して配置された奇数列Ｕ(j+1)に出力する。そして、記憶コンデンサＣr(i+1)jは、再反転された信号を記憶する。
図４Ｂに示すように、第ｉ行に配列された第(j+1)列の前段セルＭi(j+1)は、前段の前段セルＭijとの間に挿入された後段セルＭrijの出力端子に接続された第１主電極、及び第１のクロック配線Ｌclk1に接続されたゲート電極を有するnＭＯＳトランジスタＱi(j+1)1によって構成される結合素子と、結合素子Ｑi(j+1)1の第２主電極に接続された入力端子を有する前段インバータＩi(j+1)を含む。即ち、結合素子Ｑi(j+1)1は、奇数列Ｕ(j+1)の入力側に隣接する偶数列Ｕrjに定義される隣接後段セルＭrijの出力端子からの信号の転送を制御する。
前段インバータＩi(j+1)は、電源電圧供給配線Ｌsvに接続される第１主電極、及び結合素子Ｑi(j+1)1の第２主電極に接続されるゲート電極を有するpＭＯＳトランジスタＱi(j+1)2と、pＭＯＳトランジスタＱi(j+1)2の第２主電極に接続される第１主電極、結合素子Ｑi(j+1)1の第２主電極に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱi(j+1)3を含むＣＭＯＳインバータによって構成される。前段インバータＩi(j+1)の出力端子に対して、前段インバータＩi(j+1)に割り当てられた記憶コンデンサＣi(j+1)は、nＭＯＳトランジスタＱi(j+1)3と共に並列に接続される。
また、pＭＯＳ トランジスタＱi(j+1)2の第２主電極及びnＭＯＳトランジスタＱi(j+1)3の第１主電極に接続される出力ノードは、前段セルＭi(j+1)の内部出力端子として機能する。前段セルＭi(j+1)の内部出力端子は、記憶コンデンサＣi(j+1)内に記憶された信号を次列の前段セルＭi(j+2)の前に配置された後段セルＭri(j+1)に出力する。即ち、前段インバータＩi(j+1)は、結合素子Ｑi(j+1)1を介して転送された信号を反転し、更に、反転された信号を、前段セルＭi(j+1)の出力側に隣接して配置された偶数列Ｕr(j+1)に出力する。そして、前段記憶コンデンサＣi(j+1)は、反転された信号を記憶する。
また、前段セルＭi(j+1)と前段セルＭi(j+2)との間に挿入された後段セルＭri(j+1)は、前段の前段セルＭi(j+1)の内部出力端子に接続される第１主電極、及び第２のクロック配線Ｌclk2に接続されるゲート電極を有するnＭＯＳトランジスタＱri(j+1)1と、nＭＯＳトランジスタＱri(j+1)1の第２主電極に接続される入力端子を有する後段インバータＩri(j+1)と、によって構成されるバッファ素子を含む。即ち、バッファ素子Ｑri(j+1)1は、偶数列Ｕr(j+1)の入力側に隣接する奇数列Ｕ(j+1)に定義される隣接前段セルＭi(j+1)の出力端子からの信号の転送を制御する。
後段インバータＩri(j+1)は、電源電圧供給配線Ｌsvに接続される第１主電極、及びバッファ素子Ｑri(j+1)1の第２主電極に接続されるゲート電極を有するpＭＯＳトランジスタＱri(j+1)2と、pＭＯＳトランジスタＱri(j+1)2の第２主電極に接続される第１主電極、バッファ素子Ｑri(j+1)1の第２主電極に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱri(j+1)3を含むＣＭＯＳインバータによって構成される。後段インバータＩri(j+1)の出力端子に対して、後段インバータＩri(j+1)に割り当てられた記憶コンデンサＣri(j+1)は、nＭＯＳトランジスタＱri(j+1)3と共に並列に接続される。また、pＭＯＳトランジスタＱri(j+1)2の第２主電極及びnＭＯＳトランジスタＱri(j+1)3の第１主電極に接続される出力ノードは、後段セルＭri(j+1)の出力端子として機能する。
後段セルＭri(j+1)の出力端子は、記憶コンデンサＣri(j+1)内に記憶された信号を次列の前段セルＭi(j+2)に出力する。即ち、後段インバータＩri(j+1)は、同一の行に配置された前段セルＭi(j+1)から転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭri(j+1)の出力側に隣接して配置された奇数列Ｕ(j+2)に出力する。そして、記憶コンデンサＣri(j+1)は、再反転された信号を記憶する。
更に、図４Ｂに示すように、第(i+1)行に配列された第(j+1)列の前段セルＭ(i+1)(j+1)は、前段の前段セルＭ(i+1)jとの間に挿入された後段セルＭr(i+1)jの出力端子に接続された第１主電極、及び第１のクロック配線Ｌclk1に接続されたゲート電極を有するnＭＯＳトランジスタＱ(i+1)(j+1)1によって構成される結合素子と、結合素子Ｑ(i+1)(j+1)1の第２主電極に接続された入力端子を有する前段インバータＩ(i+1)(j+1)を含む。
即ち、結合素子Ｑ(i+1)(j+1)1は、奇数列Ｕ(j+1)の入力側に隣接する偶数列Ｕrjに定義される隣接後段セルＭr(i+1)jの出力端子からの信号の転送を制御する。前段インバータＩ(i+1)(j+1)は、電源電圧供給配線Ｌsvに接続される第１主電極、及び結合素子Ｑ(i+1)(j+1)1の第２主電極に接続されるゲート電極を有するpＭＯＳトランジスタＱ(i+1)(j+1)2と、pＭＯＳトランジスタＱ(i+1)(j+1)2の第２主電極に接続される第１主電極、結合素子Ｑ(i+1)(j+1)1の第２主電極に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱ(i+1)(j+1)3を含むＣＭＯＳインバータによって構成される。
前段インバータＩ(i+1)(j+1)の出力端子に対して、前段インバータＩ(i+1)(j+1)に割り当てられた記憶コンデンサＣ(i+1)(j+1)は、nＭＯＳトランジスタＱ(i+1)(j+1)3と共に並列に接続される。また、pＭＯＳトランジスタＱ(i+1)(j+1)2の第２主電極及びnＭＯＳトランジスタＱ(i+1)(j+1)3の第１主電極に接続される出力ノードは、前段セルＭ(i+1)(j+1)の内部出力端子として機能する。前段セルＭ(i+1)(j+1)の内部出力端子は、記憶コンデンサＣ(i+1)(j+1)内に記憶された信号を次列の前段セルＭ(i+1)(j+2)の前に配置された後段セルＭr(i+1)(j+1)に出力する。即ち、前段インバータＩ(i+1)(j+1)は、結合素子Ｑ(i+1)(j+1)1を介して転送された信号を反転し、更に、反転された信号を、前段セルＭ(i+1)(j+1)の出力側に隣接して配置された偶数列Ｕr(j+1)に転送する。そして、前段記憶コンデンサＣ(i+1)(j+1)は、反転された信号を記憶する。
また、前段セルＭ(i+1)(j+1)と前段セルＭ(i+1)(j+2)との間に挿入された後段セルＭr(i+1)(j+1)は、前段の前段セルＭ(i+1)(j+1)の内部出力端子に接続される第１主電極、及び第２のクロック配線Ｌclk2に接続されるゲート電極を有するnＭＯＳトランジスタＱr(i+1)(j+1)1と、nＭＯＳトランジスタＱr(i+1)(j+1)1の第２主電極に接続される入力端子を有する後段インバータＩr(i+1)(j+1)と、によって構成されるバッファ素子を含む。
即ち、バッファ素子Ｑr(i+1)(j+1)1は、偶数列Ｕr(j+1)の入力側に隣接する奇数列Ｕ(j+1)に定義される隣接前段セルＭ(i+1)(j+1)の出力端子からの信号の転送を制御する。後段インバータＩr(i+1)(j+1)は、電源電圧供給配線Ｌsvに接続される第１主電極、及びバッファ素子Ｑr(i+1)(j+1)1の第２主電極に接続されるゲート電極を有するpＭＯＳトランジスタＱr(i+1)(j+1)2と、pＭＯＳトランジスタＱr(i+1)(j+1)2の第２主電極に接続される第１主電極、バッファ素子Ｑr(i+1)(j+1)1の第２主電極に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱr(i+1)(j+1)3を含むＣＭＯＳインバータによって構成される。
後段インバータＩr(i+1)(j+1)の出力端子に対して、後段インバータＩr(i+1)(j+1)に割り当てられた記憶コンデンサＣr(i+1)(j+1)は、nＭＯＳトランジスタＱr(i+1)(j+1)3と共に並列に接続される。また、pＭＯＳトランジスタＱr(i+1)(j+1)2の第２主電極及びnＭＯＳトランジスタＱr(i+1)(j+1)3の第１主電極に接続される出力ノードは、後段セルＭr(i+1)(j+1)の出力端子として機能する。後段セルＭr(i+1)(j+1)の出力端子は、記憶コンデンサＣr(i+1)(j+1)内に記憶された信号を次列の前段セルＭ(i+1)(j+2)に出力する。即ち、後段インバータＩr(i+1)(j+1)は、同一の行に配置された前段セルＭ(i+1)(j+1)から転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr(i+1)(j+1)の出力側に隣接して配置された奇数列Ｕ(j+2)に転送する。そして、記憶コンデンサＣr(i+1)(j+1)は、再反転された信号を記憶する。
<第１実施形態のクロック信号>
図５Ａ〜図５Ｅは、トランジスタレベルでの前段セルと後段セルの動作のタイミングチャートを示す。即ち、図５Ａ〜図５Ｅに示す波形は、第１クロック信号ＣＬＫ1及び第２クロック信号ＣＬＫ2の波形によって生成される前段セルと後段セルがなす周期的変化を示すトポロジーの構造例である。即ち、図５Ａ〜図５Ｅに示す波形は、図４Ａによって表記される前段セルＭij及び後段セルＭrijの動作に係る論理レベルの時間的変動に対応する。図５Ａに示すように、第１クロック信号ＣＬＫ1及び第２クロック信号ＣＬＫ2のそれぞれは、クロックサイクルτclockの周期において、論理レベル“1”と論理レベル“０”との間で周期的に振動する。
例えば、第１クロック信号ＣＬＫ1は、τclock/3の周期において論理レベル“1”を保持する。そして、第１クロック信号ＣＬＫ1は、τclock/3の周期において論理レベル“1”を保持した後に、2τclock/3の周期において論理レベル“０”になる。一方、τclock/2の周期において、第２クロック信号ＣＬＫ2は、論理レベル“０”を保持する。そして、第２クロック信号ＣＬＫ2は、τclock/2の周期において論理レベル“０”を保持した後に、τclock/3の周期において論理レベル“1”になる。
第１クロック信号ＣＬＫ1及び第２クロック信号ＣＬＫ2は、互いにτclock/2だけ時間的に離れている。従って、第２クロック信号ＣＬＫ2は、第１クロック信号ＣＬＫ1の立ち下りエッジからτclock/6の所定の時間が経過した後に立ち上がり、次の第１クロック信号ＣＬＫ1の立ち上がりエッジからτclock/6だけ前のタイミングで立ち下がる。図５Ａ〜図５Ｅに示すように、t1〜t0の期間、及びt3〜t2の期間はτclock/3で定義され、t2〜t1の期間、及びt4〜t3の期間はτclock/6で定義される。
しかし、図６Ａに示す方形波は、無負荷状態の下での理想波形であり、ＭＭを実装した半導体チップ内の第１クロック信号ＣＬＫ1及び第２クロック信号ＣＬＫ2の実際の波形は、以下に述べる図７Ｂに示すような方形波から歪んだ形状となる。浮遊容量及び浮遊抵抗に起因する遅延時間τd1, τd2により第１クロック信号ＣＬＫ1及び第２クロック信号ＣＬＫ2の波形歪みを呈する。波形歪みを呈した第１クロック信号ＣＬＫ1及び第２クロック信号ＣＬＫ2は、図２に示すように、単一の共通クロック配線Ｌclkから供給される。
<時刻"t0"から"t2"までの間におけるＮＡＮＤ/AND動作>
図５Ａに示すように、図４Ａに示す前段セルＭijに関して、その入力側の列（前列）に位置する後段セルＭri(j-1)の記憶コンデンサＣri(j-1)の論理レベルが“1”である、即ち前列に位置する後段セルＭri(j-1)の出力端子が論理レベル“1”であると仮定する。時刻“t0”において、第１クロック信号ＣＬＫ1が高レベルになり、かつその高レベル信号が結合素子Ｑij1のゲート電極に印加されるときに、前段セルＭijの前段インバータＩijの入力端子は、論理レベル“1”になる。結合素子Ｑij1は、前列側の後段セルＭri(j-1)の出力端子と前段セルＭijの前段インバータＩijの入力端子との間で導電状態を確立し、かつ第１クロック信号ＣＬＫ1が時刻"t1"において低レベルとなるまでの間、その導電状態を保持する。
そして、その前列に位置する後段セルＭri(j-1)の記憶コンデンサＣri(j-1)内に記憶された信号は、記憶コンデンサＣri(j-1)から前段セルＭijの前段インバータＩijの入力端子に転送される。前列側の後段セルＭri(j-1)の記憶コンデンサＣri(j-1)内の信号が前段セルＭijの前段インバータＩijの入力端子に転送されるとき、前段インバータＩijは、図５Ｂ及び図５Ｃに示す遅延時間τd1, τd2だけ遅れて、図５Ｂ及び図５Ｃに示すように、後段セルＭri(j-1)の記憶コンデンサＣri(j-1)内に記憶された信号を反転し始める。
図５Ｂに示すように、遅延時間τd1は、第１クロック信号ＣＬＫ1の立ち上がりエッジと、信号レベルが閾値電圧Ｖth (=0.4Ｖ)に落ちたときの時刻との間の期間として定義される。また、図５Ｃに示すように、遅延時間τd2は、第１クロック信号ＣＬＫ1の立ち上がりエッジと、信号レベルが閾値電圧Ｖthに上昇したときの時刻との間の期間として定義される。遅延時間τd1, τd2は、記憶コンデンサＣij及び浮遊抵抗によって決定される。ここで、前段セルＭijに寄生する浮遊容量は、記憶コンデンサＣijによって構成してもよい。また、反転信号は、前段セルＭijの記憶コンデンサＣijのノードに転送される。
例えば、論理レベル“1”が前列側の後段セルＭri(j-1)から前段セルＭijの前段インバータＩijの入力端子に転送されたとすると、即ち、論理レベル“1”がpＭＯＳトランジスタＱij2のゲート電極及びnＭＯＳトランジスタＱij3のゲート電極に印加されたとすると、pＭＯＳトランジスタＱij2は、nＭＯＳトランジスタＱij3が導電状態のとき遮断状態となる。その結果、論理レベル“０”は、記憶コンデンサＣijに一時的に記憶される。
このようにして、前段セルＭijは、図５Ｂに示すＮＡＮＤ動作を実行することによって、前列側の後段セルＭri(j-1)内に記憶された論理レベル“1”の信号を論理レベル“０”に反転し、更に記憶コンデンサＣijに論理レベル“0”の反転信号を転送するようになる。
即ち、第１クロック信号ＣＬＫ1によって提供された入力信号“1”と、前列側の後段セルＭri(j-1)によって出力された他の入力信号“1”とに関して、

1+1=0 ……(1)

となり、(1)式に示す公知のデュアル入力ＮＡＮＤ動作を実行することができる。図５Ｂは、論理レベル“0”が時刻"t0"から始まる期間内で、記憶コンデンサＣij内に一時的に信号が記憶されるときの波形の過渡変化を表す。図５Ｂの例において、記憶コンデンサＣijの理想の論理レベルは実線によって示され、記憶コンデンサＣijの実際の電位変化は一点鎖線によって示される。
論理レベル“0”が前段セルＭijの記憶コンデンサＣij内に一時的に記憶された後に、論理レベル“0”は、前段セルＭijから図４Ａの後段セルＭrij内の後段インバータＩrijの入力端子に転送される。即ち、論理レベル“0”は、pＭＯＳトランジスタＱrij2のゲート電極、及びnＭＯＳトランジスタＱrij3のゲート電極に印加されるので、pＭＯＳトランジスタＱrij2は、導電状態になり、nＭＯＳトランジスタＱrij3の第１及び第２主電極の間は、遮断状態となる。その結果、論理レベル“1”は、記憶コンデンサＣij内に記憶される。
このようにして、後段セルＭrijは、前段セルＭijに記憶された論理レベル“0”の信号を論理レベル“1”に反転し、また、反転された信号“1”は、図５Ｅに示すように、ＮＡＮＤ動作を実行するために、記憶コンデンサＣrijのノードに転送される。即ち、第２クロック信号ＣＬＫ2によって提供された入力信号“1”と、前段セルＭrijの入力端子を介して入力された他の入力信号“0”とに関して、

0+1=1 ……(2)

となり、(2)式に示す公知のデュアル入力ＮＡＮＤ動作を実行することができる。
図５Ｅの例において、論理レベル“0”が時刻"t0"から"t2"までの期間内で記憶コンデンサＣrij内に記憶されている間において、記憶コンデンサＣrijの理想の論理レベルは、実線によって示され、記憶コンデンサＣrijの実際の電位変化は、一点鎖線によって示される。pＭＯＳトランジスタＱrij2の第２主電極及びnＭＯＳトランジスタＱrij3の第１主電極に接続される出力ノードＮroutは、後段セルＭrijの出力端子として機能する。後段セルＭrijの出力端子は、記憶コンデンサＣrij内に記憶された信号を次列の前段セルＭi(j+1)に出力する。
上述のように、第j奇数列Ｕjと第j偶数列Ｕrjとの組み合わせは、前段セルＭij (1+1=0)及び後段セルＭrij (0+1=1)の全体動作の図に示すように、第j番目の２ビットメモリユニットを構築するので、

1+1=1 ……(3)

となる。(3)式に示す公知のデュアル入力AND動作は、第(j-1)番目の２ビットメモリユニットの後段セルＭri(j-1)内に記憶された論理レベル“1”の信号が第j番目の２ビットメモリユニットの前段セルＭijの入力端子に入力されたと仮定すると、第j番目の２ビットメモリユニット内の前段セルＭij及び後段セルＭrij介して達成される。
前段セルＭij及び後段セルＭrijのそれぞれは、独立したビットレベルセルとして機能するので、それぞれ、情報の流れ（ストリーム）の方向における連続する２つのビットレベルデータは、第j番目の２ビットメモリユニット内の隣り合うビットレベルセルＭij, Ｍrijで共有することができる。即ち、デュアル入力AND動作による結果は、後段セルＭrijにおいて現れるけれども、反転されたデュアル入力AND動作による結果、又はデュアル入力ＮＡＮＤ動作による結果は、前段セルＭijにおいて実行される。
これに対し、論理レベル“0”の信号が前列側の後段セルＭri(j-1)の記憶コンデンサＣri(j-1)内に記憶されたと仮定すると、論理レベル“0”は、前列側の後段セルＭri(j-1)から前段セルＭrijの前段インバータＩijの入力端子に転送される。即ち、論理レベル“0”は、pＭＯＳトランジスタＱij2のゲート電極、及びnＭＯＳトランジスタＱij3のゲート電極に印加され、pＭＯＳトランジスタＱij2は、導電状態になり、nＭＯＳトランジスタＱij3は、遮断状態となる。その結果、論理レベル”1”は、記憶コンデンサＣij内に一時的に記憶される。
このようにして、前段セルＭijは、図５Ｃに示すようなＮＡＮＤ動作を実行するために、前列側の後段セルＭri(j-1)内に記憶された論理レベル“0”の信号を論理レベル“1”に反転し始め、かつ反転された信号“1”は、記憶コンデンサＣijのノードに転送される。即ち、第１クロック信号ＣＬＫ1によって提供された入力信号“1”と、前列側の後段セルＭri(j-1)によって出力された他の入力信号 “0”とに関して、

0+1=1 ……(4)

となり、(4)式に示す公知のデュアル入力ＮＡＮＤ動作を実行することができる。
図５Ｃは、時刻”t0”から始まる期間内で記憶コンデンサＣij内に論理レベル”1”が一時的に記憶されるときの波形の過渡変化を表す。図５Ｃの例において、記憶コンデンサＣijの理想の論理レベルは、実線によって示され、記憶コンデンサＣijの実際の電位変化は、一点鎖線によって示される。
pＭＯＳトランジスタＱij2の第２主電極及びnＭＯＳトランジスタＱij3の第１主電極に接続される出力ノードＮoutは、前段セルＭijの内部出力端子として機能する。前段セルＭijの内部出力端子は、記憶コンデンサＣij内に記憶された信号を後段セルＭrijに出力する。
時刻”t0”から”t2”までの期間において、低レベルの第２クロック信号ＣＬＫ2がバッファ素子を構成するnＭＯＳトランジスタＱrij1のゲート電極に印加されるとバッファ素子Ｑrij1は遮断状態になり、前段セルＭijの記憶コンデンサＣijに割り当てられた出力端子を後段セルＭrijの後段インバータＩrijの入力端子から絶縁する。また、バッファ素子Ｑrij1は、第２クロック信号ＣＬＫ2が時刻”t2”において高レベルになるまで、遮断状態に保持される。従って、前段セルＭijの記憶コンデンサＣij内に記憶された信号が、意図せずに、後段インバータＩrijの入力端子に転送されることを防止することが可能となる。即ち、後段インバータＩrijは、第２クロック信号ＣＬＫ2が時刻”t2”において高レベルになるまで、記憶コンデンサＣrij内に記憶された信号を、自ら保持する。
また、時刻”t2”において、第２クロック信号ＣＬＫ2が高レベルになり、かつ第２クロック信号ＣＬＫ2の高レベル信号がバッファ素子を構成するnＭＯＳトランジスタＱrij1のゲート電極に印加されたとき、前段セルＭijの記憶コンデンサＣijに割り当てられた出力端子から後段セルＭrijの後段インバータＩrijの入力端子までの信号経路が導通状態になる。バッファ素子Ｑrij1は、導電状態となり、かつ第２クロック信号ＣＬＫ2が時刻”t3”において低レベルになるまで、その導電状態を保持する。そして、前段セルＭijの記憶コンデンサＣij内に記憶された信号は、記憶コンデンサＣijから後段セルＭrijの後段インバータＩrijの入力端子に転送される。
前段セルＭijの記憶コンデンサＣij内に記憶された信号が後段セルＭrijの後段インバータＩrijの入力端子に転送されたとき、図５Ｄ及び図５Ｅに示すように、遅延時間τd1, τd2だけ遅れて、後段インバータＩrijは、前段セルＭijの記憶コンデンサＣij内に記憶された信号を反転し始める。図５Ｄに示すように、遅延時間τd1は、第２クロック信号ＣＬＫ2の立ち上がりエッジと、信号レベルが閾値電圧Ｖth (=0.4Ｖ)に落ちたときの時刻との間の期間として定義される。
また、図５Ｅに示すように、遅延時間τd2は、第２クロック信号ＣＬＫ2の立ち上がりエッジと、信号レベルが閾値電圧Ｖthに上昇したときの時刻との間の期間として定義される。遅延時間τd1, τd2は、記憶コンデンサＣrij及び浮遊抵抗によって決定される。記憶コンデンサＣrijは、後段セルＭrijに寄生する浮遊容量によって構成してもよい。また、反転信号は、後段セルＭrijの記憶コンデンサＣrijのノードに転送される。
論理レベル”1”が前段セルＭijの記憶コンデンサＣij内に一時的に記憶されたとき、論理レベル”1”は、前段セルＭijから後段セルＭrij内の後段インバータＩrijの入力端子に転送される。即ち、論理レベル”1”は、pＭＯＳトランジスタＱrij2のゲート電極、及びnＭＯＳトランジスタＱrij3のゲート電極に転送されるので、pＭＯＳトランジスタＱrij2は、nＭＯＳトランジスタＱrij3の第１主電極及び第２主電極が導電状態に設定されている間、遮断状態となる。その結果、論理レベル”0”は、記憶コンデンサＣrij内に記憶される。
このようにして、後段セルＭrijは、前段セルＭijに記憶された論理レベル”1”の信号を論理レベル”0”に反転し始め、また、反転された信号”0”は、図５Ｄに示すように、ＮＡＮＤ動作を実行するために、記憶コンデンサＣrij内に記憶される。即ち、第２クロック信号ＣＬＫ2によって提供された入力信号“1”と、前段セルＭijの入力端子を介して入力された他の入力信号“1”とに関して、

1+1=0 ……(5)

となり、(5)式に示す公知のデュアル入力ＮＡＮＤ動作を実行することができる。図５Ｄの例において、記憶コンデンサＣrijの理想の論理レベルは、実線によって示され、記憶コンデンサＣrijの実際の電位変化は、一点鎖線によって示される。
第j奇数列Ｕjと第j偶数列Ｕrjとの組み合わせは、前段セルＭij (0+1=1)及び後段セルＭrij (1+1=0)の全体動作の図に示すように、第j番目の２ビットメモリユニットを構築するので、

0+1=0 ……(6)

となる。(6)式に示す公知のデュアル入力AND動作は、第(j-1)番目の２ビットメモリユニットの後段セルＭri(j-1)内に記憶された論理レベル“0”の信号が第j番目の２ビットメモリユニットの前段セルＭijの入力端子に入力されたと仮定すると、第j番目の２ビットメモリユニット内の前段セルＭij及び後段セルＭrij介して達成される。
<時刻”t1”及び”t4”間の信号保持>
次に、図５Ａに示すように、次列の前段セルＭi(j+1)に関して、時刻”t1”から”t4”までの期間において、第１クロック信号ＣＬＫ1が低レベルに設定され、かつ第１クロック信号ＣＬＫ1の低レベル信号は、第(j-1)番目の２ビットメモリユニット内の次段の結合素子を構成するnＭＯＳトランジスタＱi(j+1)1のゲート電極に印加される。後段セルＭrijの記憶コンデンサＣrijに割り当てられた出力端子から前段セルＭi(j+1)の次段の前段インバータＩi(j+1)の入力端子までの信号経路は遮断状態になる。
次段の結合素子Ｑi(j+1)1は、第１クロック信号ＣＬＫ1が時刻”t4”において高レベルになるまで遮断状態を保持する。従って、第j番目の２ビットメモリユニットの後段セルＭrijの記憶コンデンサＣrij内に記憶された信号が、意図せずに、第(j+1)番目の２ビットメモリユニット内の次段の前段インバータＩi(j+1)の入力端子に転送されることを防止することが可能となる。即ち、次段の前段インバータＩi(j+1)は、第１クロック信号ＣＬＫ1が時刻”t4”において高レベルになるまで、記憶コンデンサＣi(j+1)内に記憶された信号を自ら保持する。
==第１実施形態におけるバイト／ワードサイズの信号の進行==
図３Ａ、図３Ｂ及び図３Ｃに戻って、時刻”t0”において、図６Ａに示す第１クロック信号ＣＬＫ1が高レベルになる場合を説明する。即ち、高レベルの第１クロック信号ＣＬＫ1がnＭＯＳトランジスタのゲート電極に印加されると、図３Ａに示す第１奇数列Ｕ1内の結合素子Ｑ111, Ｑ211, Ｑ311, ……, Ｑ(m-1)11, Ｑm11のシーケンスにおいて、結合素子Ｑ111, Ｑ211, Ｑ311, ……, Ｑ(m-1)11, Ｑm11のそれぞれは導電状態になる。
従って、図６Ｂに示すように、それぞれが16、32、及び64ビットのような8ビットの倍数となるバイトサイズ若しくはワードサイズの信号のシーケンスが、それぞれ、前段インバータＩ11, Ｉ21, Ｉ31, ……, Ｉ(m-1)1, Ｉm1のシーケンスの入力端子に印加されるとき、前段インバータＩ11, Ｉ21, Ｉ31, ……, Ｉ(m-1)1, Ｉm1の連続配置のそれぞれは、図６Ｃに示すように、それぞれ、記憶コンデンサＣ11, Ｃ21, Ｃ31, ……, Ｃ(m-1)1, Ｃm1と浮遊抵抗によって決定される遅延時間τd1だけ遅れて、バイトサイズ若しくはワードサイズの信号を反転し、その反転信号を、それぞれ、前段インバータＩ11, Ｉ21, Ｉ31, ……, Ｉ(m-1)1, Ｉm1内の記憶コンデンサＣ11, Ｃ21, Ｃ31, ……, Ｃ(m-1)1, Ｃm1のノードに転送する。
ここで、図６Ｂは、第１奇数列Ｕ1内の前段インバータＩ11, Ｉ21, Ｉ31, ……, Ｉ(m-1)1, Ｉm1の入力端子に入力される方形波の理想入力信号の例を示す波形図である。図６Ｃは、記憶コンデンサＣi1の論理レベルの変化の例を示す波形図である。図６Ｃの例において、記憶コンデンサＣi1の理想の論理レベルは、実線によって示され、記憶コンデンサＣi1の実際の電位変化は、一点鎖線によって示される。
(a) 時刻”t1”、即ち、τclock/3の期間後においては、低レベルクロック信号が第１奇数列Ｕ1内の結合素子Ｑ111, Ｑ211, Ｑ311, ……, Ｑ(m-1)11, Ｑm11の連続配置を構成するnＭＯＳトランジスタのそれぞれのゲート電極に印加される。低レベルクロック信号がゲート電極に印加されると、結合素子Ｑ111, Ｑ211, Ｑ311, ……, Ｑ(m-1)11, Ｑm11は、それぞれ遮断状態になる。従って、図６Ｂ及び図６Ｃに示すように、結合素子Ｑ111, Ｑ211, Ｑ311, ……, Ｑ(m-1)11, Ｑm11の連続配置のそれぞれの第１主電極に入力される信号が変化したとしても、記憶コンデンサＣ11, Ｃ21, Ｃ31, ……, Ｃ(m-1)1, Ｃm1内に既に記憶された信号の電荷又は論理レベルは、それぞれ維持される。
(b) また、時刻”t2”を経過したとき、即ち、τclock/2の期間後において第２クロック信号ＣＬＫ2は高レベルになる。第２クロック信号ＣＬＫ2が高レベルになると、バッファ素子Ｑr111, Ｑr211, Ｑr311, ........, Ｑr(m-1)11, Ｑrm11が、記憶コンデンサＣ11, Ｃ21, Ｃ31, ……, Ｃ(m-1)1, Ｃm1内に一時的に記憶されたバイトサイズ若しくはワードサイズの信号のシーケンスを、図３Ａに示す第１偶数列Ｕr1の後段セルＭr11, Ｍr21, Ｍr31, ……, Ｍr(m-1)1, Ｍrm1のそれぞれの後段インバータＩr11, Ｉr21, Ｉr31, ……, Ｉr(m-1)1, Ｉrm1の入力端子に転送する。更に、第２クロック信号ＣＬＫ2の高レベルクロック信号は、図３Ａに示す第１偶数列Ｕr1のバッファ素子Ｑr111, Ｑr211, Ｑr311, ........, Ｑr(m-1)11, Ｑrm11の連続配置を構成するnＭＯＳトランジスタのそれぞれのゲート電極に印加される。
前段セルＭ11, Ｍ21, Ｍ31, ……, Ｍ(m-1)1, ＭＭ1の記憶コンデンサＣ11, Ｃ21, Ｃ31, ……, Ｃ(m-1)1, Ｃm1内に一時的に記憶された信号が後段セルＭr11, Ｍr21, Ｍr31, ……, Ｍr(m-1)1, Ｍrm1の後段インバータＩr11, Ｉr21, Ｉr31, ……, Ｉr(m-1)1, Ｉrm1の入力端子にそれぞれ転送されるとき、後段インバータＩr11, Ｉr21, Ｉr31, ……, Ｉr(m-1)1, Ｉrm1は、図６Ｄに示すように、遅延時間τd2だけ遅れて、前段セルＭ11, Ｍ21, Ｍ31, ……, Ｍ(m-1)1, ＭＭ1の記憶コンデンサＣ11, Ｃ21, Ｃ31, ……, Ｃ(m-1)1, Ｃm1内に一時的に記憶された信号をそれぞれ反転する。遅延時間τd2は、それぞれ、記憶コンデンサＣ11, Ｃ21, Ｃ31, ……, Ｃ(m-1)1, Ｃm1及び浮遊抵抗によって決定される。
ここで、図６Ｄは、記憶コンデンサＣri1の論理レベルの例を示す波形図である。図６Ｄの例において、記憶コンデンサＣri1の理想の論理レベルは、実線によって示され、記憶コンデンサＣri1の実際の電位変化は、一点鎖線によって示される。
(c) 時刻”t3”、即ち、τclock/6の期間後においては、第２クロック信号ＣＬＫ2が低レベルになる。第２クロック信号ＣＬＫ2の低レベル信号がバッファ素子Ｑr111, Ｑr211, Ｑr311, ……, Ｑr(m-1)11, Ｑrm11の連続配置を構成するnＭＯＳトランジスタのゲート電極にそれぞれ印加される。この結果、バッファ素子Ｑr111, Ｑr211, Ｑr311, ……, Ｑr(m-1)11, Ｑrm11の複数の入力端子ＩＮから後段インバータＩr11, Ｉr21, Ｉr31, ……, Ｉr(m-1)1の複数の入力端子ＩＮへのそれぞれの信号経路は、遮断状態になる。従って、図６Ｃ及び図６Ｄに示すように、前段の記憶コンデンサＣ11, Ｃ21, Ｃ31, ……, Ｃ(m-1)1, Ｃm1内に記憶されたバイトサイズ若しくはワードサイズの信号が変化したとしても、信号の論理レベルを規定する記憶コンデンサＣ11, Ｃ21, Ｃ31, ……, Ｃ(m-1)1, Ｃm1内に既に記憶された電荷は、第２クロック信号ＣＬＫ2が時刻”t6”において高レベルになるまで、維持される。
(d) 時刻”t4”、即ち、τclockの期間後においては、第１クロック信号ＣＬＫ1が高レベルになる。第１クロック信号ＣＬＫ1の高レベルクロック信号は、図３Ｂに示すように、第２奇数列Ｕ2内の結合素子Ｑ121, Ｑ221, Ｑ321, ……, Ｑ(m-1)21, Ｑm21の連続配置のゲート電極にそれぞれ印加される。第１クロック信号ＣＬＫ1の高レベルクロック信号が印加されると、結合素子Ｑ121, Ｑ221, Ｑ321, ……, Ｑ(m-1)21, Ｑm21は導電状態になる。
図３Ａに示す第１偶数列Ｕr1内に定義される前列側の記憶コンデンサＣr11, Ｃr21, Ｃr31, ……, Ｃr(m-1)1, Ｃrm1が出力するバイトサイズ若しくはワードサイズの信号のシーケンスが、第２奇数列Ｕ2内の結合素子Ｑ121, Ｑ221, Ｑ321, ……, Ｑ(m-1)21, Ｑm21の連続配置のそれぞれの第１主電極に入力されるとき、結合素子Ｑ121, Ｑ221, Ｑ321, ……, Ｑ(m-1)21, Ｑm21の連続配置のそれぞれは、バイトサイズ若しくはワードサイズの信号を転送する。バイトサイズ若しくはワードサイズの信号の転送は、図６Ｅに示すように、記憶コンデンサＣ12, Ｃ22, Ｃ32, ……, Ｃ(m-1)2, Ｃm2及び浮遊抵抗によって決定される遅延時間τd1だけ遅れる。更に、結合素子Ｑ121, Ｑ221, Ｑ321, ……, Ｑ(m-1)21, Ｑm21の連続配置のそれぞれは、反転された信号を、第２奇数列Ｕ2内の前段インバータＩ12, Ｉ22, Ｉ32, ……, Ｉ(m-1)2, Ｉm2内の記憶コンデンサＣ12, Ｃ22, Ｃ32, ……, Ｃ(m-1)2, Ｃm2のノードに転送する。
ここで、図６Ｅは、第２奇数列Ｕ2内の記憶コンデンサＣi2の論理レベルの例を示す波形図である。図６Ｅの例において、記憶コンデンサＣi2の理想の論理レベルは、実線によって示され、記憶コンデンサＣi2の実際の電位変化は、一点鎖線によって示される。
(e) 時刻”t5”、即ち、4τclock/3の期間後においては、第１クロック信号ＣＬＫ1が低レベルになる。第１クロック信号ＣＬＫ1の低レベル信号が第２奇数列Ｕ2内の結合素子Ｑ121, Ｑ221, Ｑ321, ……, Ｑ(m-1)21, Ｑm21の連続配置のゲート電極にそれぞれ印加され、結合素子Ｑ121, Ｑ221, Ｑ321, ……, Ｑ(m-1)21, Ｑm21は遮断状態になる。従って、図７Ｄ及び図７Ｅに示すように、第１偶数列Ｕr1内の記憶コンデンサＣr11, Ｃr21, Ｃr31, ……, Ｃr(m-1)1, Ｃrm1内に記憶されたバイトサイズ若しくはワードサイズの信号が変化したとしても、第２奇数列Ｕ2内の記憶コンデンサＣ11, Ｃ21, Ｃ31, ……, Ｃ(m-1)1, Ｃm1内に既に一時的に記憶された信号のそれぞれの論理レベルは、維持される。
(f) 時刻”t6”、即ち、3τclock/2の期間後においては、第２クロック信号ＣＬＫ2が高レベルになる。第２クロック信号ＣＬＫ2の高レベルクロック信号は、図３Ｂに示すように、第２偶数列Ｕr2のバッファ素子Ｑr121, Ｑr221, Ｑr321, ……, Ｑr(m-1)21, Ｑrm21の連続配置のゲート電極にそれぞれ印加され、バッファ素子Ｑr121, Ｑr221, Ｑr321, ……, Ｑr(m-1)21, Ｑrm21は導電状態になる。従って、第２奇数列Ｕ2内に定義される前列側の記憶コンデンサＣ12, Ｃ22, Ｃ32, ……, Ｃ(m-1)2, Ｃm2内に記憶されるバイトサイズ若しくはワードサイズの信号のシーケンスが第２偶数列Ｕr2のバッファ素子Ｑr121, Ｑr221, Ｑr321, ……, Ｑr(m-1)21, Ｑrm21の連続配置のそれぞれの第１主電極に入力されるとき、バッファ素子Ｑr121, Ｑr221, Ｑr321, ……, Ｑr(m-1)21, Ｑrm21の連続配置のそれぞれは、バイトサイズ若しくはワードサイズの信号を転送する。図６Ｆに示すように、記憶コンデンサＣr12, Ｃr22, Ｃr32, ……, Ｃr(m-1)2, Ｃrm2及び浮遊抵抗によって決定される遅延時間τd2だけ遅れて、バイトサイズ若しくはワードサイズの信号が反転される。反転された信号は、第２偶数列Ｕr2内の記憶コンデンサＣr12, Ｃr22, Ｃr32, ……, Ｃr(m-1)2, Ｃrm2のノードに転送される。
そして、第１奇数列Ｕ1の結合素子Ｑ111, Ｑ211, Ｑ311, ……, Ｑ(m-1)11, Ｑm11の第１主電極に入力された信号は、第２偶数列Ｕr2内の記憶コンデンサＣr12, Ｃr22, Ｃr32, ……, Ｃr(m-1)2, Ｃrm2のノードに転送される。ここで、図６Ｆは、第２偶数列Ｕr2内の記憶コンデンサＣri2の論理レベルの例を示す波形図である。図６Ｆの例において、記憶コンデンサＣri2の理想の論理レベルは、実線によって示され、記憶コンデンサＣri2の実際の電位変化は、一点鎖線によって示される。
(g) 時刻”t7”、即ち、11τclock/6の期間後においては、第２クロック信号ＣＬＫ2が低レベルになる。第２クロック信号ＣＬＫ2の低レベルクロック信号は、図３Ｂに示すように、第２偶数列Ｕr2のバッファ素子Ｑr121, Ｑr221, Ｑr321, ……, Ｑr(m-1)21, Ｑrm21の連続配置のゲート電極にそれぞれ印加され、バッファ素子Ｑr121, Ｑr221, Ｑr321, ……, Ｑr(m-1)21, Ｑrm21は、遮断状態になる。従って、図６Ｅ及び図６Ｆに示すように、第２奇数列Ｕ2内に定義される前列側の記憶コンデンサＣ12, Ｃ22, Ｃ32, ……, Ｃ(m-1)2, Ｃm2内に記憶されたバイトサイズ若しくはワードサイズの信号が変化したとしても、図３Ｂに示される第２偶数列Ｕr2内の記憶コンデンサＣr12, Ｃr22, Ｃr32, ……, Ｃr(m-1)2, Ｃrm2内に既に記憶された信号の論理レベルを規定する電荷量は維持される。
==第１実施形態における波形整形==
第ｉ行に配列された第(j-1)列の後段セルＭri(j-1)から転送された論理レベル”1”の信号として、0.7Ｖの電位、例えば、第ｉ行に配列された第j列の前段セルＭijのnＭＯＳトランジスタＱij3の0.4Ｖの閾値電圧Ｖthよりも少し高い電位が、第１実施形態に係るＭＭを構成する結合素子(nＭＯＳトランジスタ)Ｑij1を介して前段インバータＩijの入力端子に印加される場合を想定する。0.7Ｖの電位がnＭＯＳトランジスタＱij3のゲート電極に印加されると、nＭＯＳトランジスタＱij3は、記憶コンデンサＣij内に記憶された信号の電荷を放電することができるように導電状態になり、そして、記憶コンデンサＣij内に記憶された信号電荷は、論理レベル“0” (=零ボルト)になる。
そして、論理レベル“0”の信号は、第ｉ行に配列された第j列の後段セルＭrijのpＭＯＳトランジスタＱrij2のゲート電極に転送され、pＭＯＳトランジスタＱrij2は、導電状態になる。ここで、pＭＯＳトランジスタＱrij2は、pＭＯＳトランジスタＱrij2の第１主電極に印加される電源電圧(=１Ｖ)に対して電圧降下を発生させ、記憶コンデンサＣrijの内部電極電位は、pＭＯＳトランジスタＱrij2の電圧降下のために、減衰した電位(=0.7Ｖ)になり、論理レベル”1”の信号は、記憶コンデンサＣrij内に記憶される。
また、第j列の後段セルＭrijから第(j+1)列の前段セルＭi(j+1)のnＭＯＳトランジスタＱi(j+1)3の第１主電極に転送される論理レベル“1”の電位(=0.7Ｖ)は、第(j-1)列の後段セルＭri(j-1)から転送された信号の電位(=0.7Ｖ)に等しくなる。従って、入力側に先行する複数の列を通過しても、nＭＯＳトランジスタのゲート電極に印加される信号レベルは、弱められず、信号レベルを、nＭＯＳトランジスタの閾値電圧Ｖthよりも小さくなることから防止することが可能となる。その結果、記憶された情報は、適切に、次の列の前段セルに出力することができる。
==２ビットメモリユニットの最大データ記録密度==
上述のように、第１実施形態に係るＭＭにおいては、２ビットメモリユニットのそれぞれは、２ビットメモリユニットのそれぞれが元のパルス波高を回復するために弱められた入力波形を整形するような機能を持つ奇数列及び偶数列を含むので、低い電源電圧で動作しても、入力信号”1”の減衰したパルス波高を奇数列及び偶数列の結合された動作を介して電源電圧の電圧レベルに増幅することによって、バイトサイズ若しくはワードサイズの記憶情報の正確なマーチング転送を、低い電源電圧であっても達成することができる。
ここで、奇数列に配置される前段セル及び偶数列に配置される後段セルのそれぞれは、情報の流れ（ストリーム）の方向において連続する２つのビットレベルデータが２ビットメモリユニット内の奇数列及び偶数列によって共有されるように、それぞれ、能動的な独立したビットレベルセルとして機能することができるので、データ記録密度は、最大化することができ、従って、第１実施形態に係るＭＭの記憶容量を増加することができる。
情報の流れ（ストリーム）の方向において連続する２つのビットレベルデータが２ビットメモリユニット内の奇数列及び偶数列によって共有することができるという挙動は、マスタースレーブ・フリップフロップ・チェインの動作から区別可能である。なぜなら、マスタースレーブ・フリップフロップ・チェインは、第１ステージ・フリップフロップ（マスター）によって構成され、第１ステージ・フリップフロップに接続される第２ステージ・フリップフロップ（スレーブ）と２つのインバータを備えるので、マスタースレーブ・フリップフロップ・チェインは、これら２つのステージ・フリップフロップ内で単一のビットレベルデータのみしか記憶でないからである。
マスタースレーブ・フリップフロップ・チェインにおいて、クロックが高レベルのときは、入力が第１ステージに転送されても、第２ステージ（スレーブ）の出力は変化しない。クロックが再び低レベルになると、第２ステージは、第２ステージの出力が変化するという第１ステージと同じ状態に設定される。従って、第１実施形態の奇数列及び偶数列を含む２ビットメモリユニットは、マスタースレーブ・フリップフロップ・チェインの２倍のデータ記録密度を達成することができる。
==第１実施形態の他の効果==
更に、第１実施形態に係るＭＭ計算機システムによれば、ＭＭは、能動的かつ連続的に、ユニット内のバイトサイズ若しくはワードサイズの情報をプロセッサ１１に出力するので、プロセッサ１１は、連続的に転送された情報の単位を使って、極めて高速に算術論理演算を実行することができる。
ＳＲＡＭ又はＤＲＡＭのような従来の半導体記憶装置で行われる個別の前段セルに対するランダムアクセスは、要求されないので、プロセッサチップと、従来の半導体記憶装置チップ又は従来のキャッシュメモリチップとの間のフォン・ノイマン・ボトルネックは、取り除くことができる。従って、低い電源電圧で動作すると共に、極めて低消費電力かつ極めて高速動作という効果を達成できる計算機システムを提供することが可能となる。
（第２実施形態：４トランジスタセル）
図４Ａ及び図４Ｂに示す構成においては、第ｉ行に配列された第(j-1)列の後段セルＭri(j-1)の信号記憶状態と、第ｉ行に配列された第j列の前段セルＭijの信号記憶状態との間におけるドミノ転送の分離は、３トランジスタ・ビットレベルセルを構築するための第ｉ行に配列された第j列の前段セルＭij内の１つのnＭＯＳトランジスタＱij1によって構成される結合素子によって達成することができた。
また、第ｉ行に配列された第j列の前段セルＭijの信号記憶状態と、第ｉ行に配列された第j列の後段セルＭrijの信号記憶状態との間におけるドミノ転送の分離は、他の３トランジスタ・ビットレベルセルを構築するための第ｉ行に配列された第j列の後段セルＭrij内の１つのnＭＯＳトランジスタＱrij1によって構成される結合素子によって達成することができた。
しかし、第２実施形態に係るＭＭの説明では、図７Ａに示すように、結合素子及びバッファ素子のそれぞれは、それぞれ、ＣＭＯＳトランスミッション・ゲート（トランスファー・ゲート）を構築するための２つのパストランジスタによって構成される。即ち、第ｉ行に配列された第j列の前段セルＭij内の結合素子(Ｑij1, Ｑij4)は、前段トランスミッション・ゲート(Ｑij1, Ｑij4)を構成するためのnＭＯＳトランジスタＱij1及びpＭＯＳトランジスタＱij4を含む。また、第ｉ行に配列された第j列の後段セルＭrijのバッファ素子(Ｑrij1, Ｑrij4)は、後段トランスミッション・ゲート(Ｑrij1, Ｑrij4)を構成するためのnＭＯＳトランジスタＱrij1及びpＭＯＳトランジスタＱrij4を含む。
そして、図７Ａに示すように、前段セルＭijは、前段トランスミッション・ゲート(Ｑij1, Ｑij4)及び前段インバータＩijを持つ４トランジスタ・ビットレベルセルを含む。同様に、後段セルＭrijは、後段トランスミッション・ゲート(Ｑrij1, Ｑrij4)及び後段インバータＩrijを持つ４トランジスタ・ビットレベルセルを含む。
第２実施形態に係るＭＭにおいて、結合素子(Ｑij1, Ｑij4)内のnＭＯＳトランジスタＱij1は、前列側の後段セルＭri(j-1)の出力端子に接続された第１主電極と、前段セルＭijの前段インバータＩijの入力端子に接続された第２主電極と、第１のクロック配線Ｌclk1に接続されたゲート電極を有する。図７Ａにおいては図示を省略するが、後段セルＭri(j-1)は、図３Ａ〜図３Ｃに示す偶数列Ｕr(j-1)に割り当てられた後段セルＭr1(j-1), Ｍr2(j-1), Ｍr3(j-1), ……,Ｍr(m-1)(j-1), Ｍrm(j-1)の１つである。偶数列Ｕr(j-1)は、図２に示す奇数列Ｕ1, Ｕ2, Ｕ3,……, Ｕn-1, Ｕnのアレイの入力側に隣接する。
また、結合素子(Ｑij1, Ｑij4)内のpＭＯＳトランジスタＱij4は、前列側の後段セルＭri(j-1)の出力端子に接続された第１主電極と、前段セルＭijの前段インバータＩijの入力端子に接続された第２主電極と、第２のクロック配線Ｌclk2に接続されたゲート電極を有する。従来の個別ＭＯＳトランジスタ（ディスクリートデバイス）の構造とは異なり、nＭＯＳトランジスタＱij1及びpＭＯＳトランジスタＱij4の基板端子（バルク）は、それぞれの第１主電極に内部接続されない。そして、nＭＯＳトランジスタＱij1及びpＭＯＳトランジスタＱij4のそれぞれの第１主電極及び第２主電極が、互いに並列に接続される。
図７Ｂに示すように、第１クロック信号ＣＬＫ及び第２クロック信号/ＣLKのそれぞれは、第１クロック信号ＣＬＫ及び第２クロック信号/ＣLKが互いにτclock/2だけ一時的に離れるようにして、クロックサイクルτclockで、高レベルと低レベルとの間を周期的に振動する（ここで、第２クロック信号の符号”/ＣLK”は図７Ｂ（ｂ）の右側に示すように、記号「ＣＬＫ」の上に付した「オーバー・バー」を有する標章を表す。”/ＣLK”は、クロック信号ＣＬＫの反転を意味する。）。ＣＭＯＳトランスミッション・ゲートとしての結合素子(Ｑij1, Ｑij4)は、pＭＯＳトランジスタＱij4及びnＭＯＳトランジスタＱij1によって構成される。第２クロック信号/ＣLKは、第１クロック信号ＣＬＫの反転信号であるので、結合素子(Ｑij1, Ｑij4)の制御端子は、pＭＯＳトランジスタＱij4及びnＭＯＳトランジスタＱij1のいずれかがオン又はオフとなるように、第１クロック信号ＣＬＫ及び第２クロック信号/ＣLKを介した相補的手段に基づいて駆動される。
図５Ａに示す波形についても同様に、第１クロック信号ＣＬＫ及び第２クロック信号/ＣLKは、第２クロック信号/ＣLKが第１クロック信号ＣＬＫ立ち下がりエッジからτclock/6の期間後に立ち上がり、かつ第１クロック信号ＣＬＫの次の立ち上がりエッジよりτclock/6の期間だけ先行するタイミングで立ち下がるようなモードにおいて、準相補的に振動する。ここで、図７Ｂに示す第１クロック信号ＣＬＫ及び第２クロック信号/ＣLKのクロックサイクルτclockは、ＡＬＵ 112内での算術論理演算を制御するクロックサイクルと同じである。
そして、第１クロック信号ＣＬＫが高レベルであり、第２クロック信号/ＣLKが低レベルであるとき、及び前列側の後段セルＭri(j-1)の出力端子に接続されたnＭＯＳトランジスタＱij1の第１主電極が論理レベル“０”であるとき、正のゲート・ソース間電圧（又はゲート・ドレイン間電圧）がnＭＯＳトランジスタＱij1で発生し、nＭＯＳトランジスタＱij1は導通し始め、前段トランスミッション・ゲート(Ｑij1, Ｑij4)は導通する。
前列側の後段セルＭri(j-1)の出力端子に接続された第１主電極が論理レベル”1”に連続的に上昇しようとするとき、nＭＯＳトランジスタＱij1のゲート・ソース間電圧（又はゲート・ドレイン間電圧）は減少していくので、nＭＯＳトランジスタＱij1はターンオフし始める。この時、pＭＯＳトランジスタＱij4は負のゲート・ソース間電圧（又はゲート・ドレイン間電圧）を有するので、pＭＯＳトランジスタＱij4は導通し始める。即ち、前段トランスミッション・ゲート(Ｑij1, Ｑij4)は、pＭＯＳトランジスタＱij4が信号レベルの強い（高い）“１”を転送するのが得意であるが、信号レベルの弱い（低い）“０”を転送するのは不得意である。一方、nＭＯＳトランジスタＱij1が信号レベルの強い“０”を転送するのが得意で、信号レベルの弱い“１”を転送するのが不得意である。前段トランスミッション・ゲート(Ｑij1, Ｑij4)では、pＭＯＳトランジスタＱij4及びnＭＯＳトランジスタＱij1の両方が同時に働くように、切り替わる。
従って、結合素子(Ｑij1, Ｑij4)が奇数列Ｕjの入力側に隣接して配置された偶数列Ｕr(j-1)に定義される隣接後段セルＭri(j-1)の出力端子からの信号の転送を制御でき、かつ結合素子(Ｑij1, Ｑij4)の寄生的な電圧降下が最小化できるように、前段トランスミッション・ゲート(Ｑij1, Ｑij4)が、それらの閾値電圧とは独立に、電圧レンジの全体で信号を通過させることが達成される。そして、前段セルＭijの前段インバータＩijの入力端子に向かう第(j-1)列の後段セルＭri(j-1)の記憶コンデンサＣri(j-1)内に記憶された信号のドミノ転送は、防止される。
即ち、第２実施形態に係るＭＭにおいては、結合素子(Ｑij1, Ｑij4)は、第１実施形態で示した結合素子Ｑij1と同様に、第j列の前段セルＭijの信号記憶状態を、入力側に先行して位置する２ビットメモリユニットの第(j-1)列の後段セルＭri(j-1)の信号記憶状態から分離するために提供される。第２のクロック配線Ｌclk2から供給される第２クロック信号/ＣLKが低レベルになるタイミングと同時に、第１のクロック配線Ｌclk1から供給される第１クロック信号ＣＬＫが高レベルになったとき、第(j-1)列の後段セルＭri(j-1)の出力端子から第j列の前段セルＭijの前段インバータＩijの入力端子への信号経路は、導通状態となる。
第１実施形態と同様に、前段インバータＩijは、電源電圧供給配線Ｌsvに接続された第１主電極と、結合素子Ｑij1の第２主電極に接続されたゲート電極を有するpＭＯＳトランジスタＱij2、及びpＭＯＳトランジスタＱij2の第２主電極に接続された第１主電極と、結合素子Ｑij1の第２主電極に接続されたゲート電極と、接地電位に接続された第２主電極を有するnＭＯＳトランジスタＱij3を含むＣＭＯＳインバータによって構成される。前段インバータＩijの出力端子に対して、前段インバータＩijに割り当てられた記憶コンデンサＣijは、nＭＯＳトランジスタＱij3と並列に接続される。また、pＭＯＳトランジスタＱij2の第２主電極及びnＭＯＳトランジスタＱij3の第１主電極に接続される出力ノードは、前段セルＭijの内部出力端子として機能する。
前段セルＭijの内部出力端子は、記憶コンデンサＣij内に記憶された信号を後段セルＭrijに出力する。即ち、前段インバータＩijは、結合素子Ｑij1を介して転送された信号を反転し、更に、反転された信号を、前段セルＭijの出力側に隣接して配置された偶数列Ｕrjに出力する。そして、前段記憶コンデンサＣijは、反転された信号を記憶する。後段セルＭrijは、後段トランスミッション・ゲート(Ｑrij1, Ｑrij4)を構成するnＭＯＳトランジスタＱij1及びpＭＯＳトランジスタＱrij4を有するバッファ素子(Ｑrij1, Ｑrij4)を含む。
前段トランスミッション・ゲート(Ｑij1, Ｑij4)と同様に、バッファ素子(Ｑrij1, Ｑrij4)内のpＭＯＳトランジスタＱrij4は、前段セルＭijの出力端子に接続された第１主電極と、後段セルＭrijの後段インバータＩrijの入力端子に接続された第２主電極と、第１の信号供給ラインLclk1に接続されたゲート電極を有する。
バッファ素子(Ｑrij1, Ｑrij4)内のnＭＯＳトランジスタＱrij1は、前段セルＭijの出力端子に接続された第１主電極と、後段セルＭrijの後段インバータＩrijの入力端子に接続された第２主電極と、第２の信号供給ラインLclk2に接続されたゲート電極を有する。nＭＯＳトランジスタＱrij1及びpＭＯＳトランジスタＱrij4の基板端子（バルク）は、それぞれの第１主電極に内部接続されない。更に、nＭＯＳトランジスタＱrij1及びpＭＯＳトランジスタＱrij4のそれぞれの第１主電極及び第２主電極が、互いに並列に接続される。
第２クロック信号/ＣLKは、第１クロック信号ＣＬＫの反転信号であるので、バッファ素子(Ｑrij1, Ｑrij4)の制御端子は、pＭＯＳトランジスタＱrij4及びnＭＯＳトランジスタＱrij1のいずれかがオン又はオフとなるように、第１クロック信号ＣＬＫ及び第２クロック信号/ＣLKを介して相補的方法に基づいて駆動される。
そして、第１の制御端子に印加される電圧が高レベルであるとき、これに相補的な低レベル信号が第２の制御端子に印加され、pＭＯＳトランジスタＱrij4及びnＭＯＳトランジスタＱrij1が導電状態になり、入力端子の信号を出力端子に転送することが許可される。第１の制御端子に印加される電圧が低レベルであるとき、これに相補的な高レベル信号が第２の制御端子に印加され、pＭＯＳトランジスタＱrij4及びnＭＯＳトランジスタＱrij1がオフ状態に変化し、入力端子及び出力端子の両方を高インピーダンス状態に強制する。
そして、バッファ素子(Ｑrij1, Ｑrij4)は、偶数列Ｕrjの入力側に隣接して配置された奇数列Ｕjに定義される隣接前段セルＭijの出力端子からの信号の転送を制御する。第１クロック信号ＣＬＫ及び第２クロック信号/ＣLKは、図７Ｂに示すように、準相補的モードにおいて周期的に振動するので、結合素子(Ｑij1, Ｑij4)が導電状態のときバッファ素子(Ｑrij1, Ｑrij4)が遮断状態となるか、又はその逆に、結合素子(Ｑij1, Ｑij4)が遮断状態になるとバッファ素子(Ｑrij1, Ｑrij4)が導電状態となるように、結合素子(Ｑij1, Ｑij4)及びバッファ素子(Ｑrij1, Ｑrij4)は、準相補的に動作する。従って、前段インバータＩijの記憶コンデンサＣijから後段インバータＩrijへの信号のドミノ転送は、防止される。
これに対し、第２のクロック配線Ｌclk2から供給される第２クロック信号/ＣLKが低レベルになるタイミングと同時に、第１のクロック配線Ｌclk1から供給される第１クロック信号ＣＬＫが高レベルになったとき、第j列の前段セルＭijの出力端子から第j列の後段セルＭrijの後段インバータＩrijの入力端子への信号経路は、バッファ素子(Ｑrij1, Ｑrij4)によって遮断状態となる。
そして、第j列の前段セルＭijの記憶コンデンサＣij)内に記憶された信号が後段セルＭrijの後段インバータＩrijの入力端子に転送されている間、後段セルＭrijの後段インバータＩrijの入力端子に向かう前段セルＭijの記憶コンデンサＣij)内に記憶された信号のドミノ転送は、バッファ素子(Ｑrij1, Ｑrij4)によって防止される。また、バッファ素子(Ｑrij1, Ｑrij4)内の寄生的な電圧降下は、最小化することができる。寄生的な電圧降下は、pＭＯＳトランジスタＱrij4及びnＭＯＳトランジスタＱrij1の閾値電圧に依存する。
後段インバータＩrijは、後段トランスミッション・ゲート(Ｑrij1, Ｑrij4)の出力端子に接続された入力端子を有する。後段インバータＩrijは、電源電圧供給配線Ｌsvに接続された第１主電極と、バッファ素子Ｑrij1の第２主電極に接続されたゲート電極を有するpＭＯＳトランジスタＱrij2、及びpＭＯＳトランジスタＱrij2の第２主電極に接続された第１主電極と、バッファ素子Ｑrij1の第２主電極に接続されたゲート電極と、接地電位に接続された第２主電極を有するnＭＯＳトランジスタＱrij3を含むＣＭＯＳインバータによって構成される。後段インバータＩrijの出力端子に対して、後段インバータＩrijに割り当てられた記憶コンデンサＣrijは、nＭＯＳトランジスタＱrij3と並列に接続される。
また、pＭＯＳトランジスタＱrij2の第２主電極及びnＭＯＳトランジスタＱrij3の第１主電極に接続される出力ノードは、後段セルＭrijの出力端子として機能する。後段セルＭrijの出力端子は、記憶コンデンサＣrij内に記憶された信号を次列の前段セルＭi(j+1)に出力する。即ち、後段インバータＩrijは、同一行内に配置された前段セルＭijから転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭrijの出力側に隣接して配置された奇数列Ｕ(j+1)に出力する。そして、記憶コンデンサＣrijは、再反転された信号を記憶する。
そして、第１クロック信号ＣＬＫ及び第２クロック信号/ＣLKに関して、第(j-1)列の後段セルＭri(j-1)の記憶コンデンサＣri(j-1)内に記憶された信号は、後段セルＭrijの記憶コンデンサＣrijのノードに転送することができる。
更に、第１実施形態と同様に、前段インバータＩij及び後段インバータＩrijのＣＭＯＳインバータは、それぞれ、前段セルＭij及び後段セルＭrijのそれぞれが電源電圧供給配線Ｌsvの電位に接続することができ、かつ連続的な信号伝搬チェーンの信号電圧レベルが減少しないように、nＭＯＳトランジスタＱij1, Ｑrij1と、pＭＯＳトランジスタＱij4, Ｑrij4とで、切り替わる。従って、第２実施形態に係るＭＭによれば、バイトサイズ若しくはワードサイズの記憶情報の正確なマーチング転送を、低い電源電圧であっても達成することができる。
（第３実施形態：２５トランジスタセル）
=比較例=
図４Ａ及び図４Ｂに示す構成では、第j行に配列された第j列の前段セルＭijは、１つのインバータによって構成される前段インバータＩijを有する。また、第j行に配列された第j列の後段セルＭrijは、１つのインバータによって構成される後段インバータＩrijを有する。
しかし、第３実施形態の比較例に係るＭＭにおいては、図８に示すように、前段セル及び後段セルのそれぞれは５トランジスタ・ビットレベルセルを構築するために、２つのインバータを含んでいてもよい。即ち、第ｉ行に配列された第j列の前段セルＭijは、第１の前段インバータＩij1と記憶コンデンサＣijとの間に第２の前段インバータＩij2を含む。また、第ｉ行に配列された第j列の後段セルＭrijは、第１の後段インバータＩrij1と記憶コンデンサＣrijとの間に第２の後段インバータＩrij2を含む。
第３実施形態の比較例に係るＭＭにおいては、第２の前段インバータＩij2は、電源電圧供給配線Ｌsvに接続される第１主電極、及び前段インバータＩij1の出力端子に接続されるゲート電極を有するpＭＯＳトランジスタＱij5と、pＭＯＳトランジスタＱij5の第２主電極に接続される第１主電極、第１の前段インバータＩij1の出力端子に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱij6を含むＣＭＯＳインバータによって構成される。記憶コンデンサＣijは、nＭＯＳトランジスタＱij6に並列に接続される。
また、pＭＯＳトランジスタＱij5の第２主電極及びnＭＯＳトランジスタＱij6の第１主電極に接続される出力ノードは、前段セルＭijの内部出力端子として機能する。前段セルＭijの内部出力端子は、記憶コンデンサＣij内に記憶された信号を次列の前段セルＭi(j+1)の前に配置された後段セルＭrijに出力する。
第２の後段インバータＩrij2は、電源電圧供給配線Ｌsvに接続される第１主電極、及び第１の後段インバータＩrij1の出力端子に接続されるゲート電極を有するpＭＯＳトランジスタＱrij5と、pＭＯＳトランジスタＱrij5の第２主電極に接続される第１主電極、第１の後段インバータＩrij1の出力端子に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱrij6を含むＣＭＯＳインバータによって構成される。
記憶コンデンサＣrijは、nＭＯＳトランジスタＱrij6に並列に接続される。また、pＭＯＳトランジスタＱrij5の第２主電極及びnＭＯＳトランジスタＱrij6の第１主電極に接続される出力ノードは、後段セルＭrijの内部出力端子として機能する。後段セルＭrijの内部出力端子は、記憶コンデンサＣrij内に記憶された信号を次段の後段セルＭri(j+1)の前に配置された前段セルＭri(j+1)に出力する。
第２の前段インバータＩij2が第１の前段インバータＩij1と記憶コンデンサＣijとの間に挿入されるので、第１の前段インバータＩij1によって反転された信号は、前段インバータＩij2によって再び反転され、かつ記憶コンデンサＣij内に記憶される。即ち、前段セルＭijに送った信号と同じ信号が記憶コンデンサＣij内に記憶される。同じく、第２の後段インバータＩrij2が第１の後段インバータＩrij1と記憶コンデンサＣrijとの間に挿入されるので、第１の後段インバータＩrij1によって反転された信号は、第２の後段インバータＩrij2によって再び反転され、かつ記憶コンデンサＣrij内に記憶される。即ち、後段セルＭrijに送った信号と同じ信号が記憶コンデンサＣrij内に記憶される。
第ｉ行に配列された第(j-1)列の後段セルＭri(j-1)から転送された論理レベル”1”の信号として、0.7Ｖの電位、例えば、第ｉ行に配列された第j列の前段セルＭijのnＭＯＳトランジスタＱij3の0.4Ｖの閾値電圧Ｖthよりも少し高い電位が、比較例に係るＭＭを構成する結合素子(nＭＯＳトランジスタ)Ｑij1を介して前段インバータＩijの入力端子に印加される場合を想定する。0.7Ｖの電位がnＭＯＳトランジスタＱij3のゲート電極に印加されると、nＭＯＳトランジスタＱij3は、導電状態になり、そして、前段インバータＩij2の入力端子は、論理レベル”０” (=零ボルト)になる。
そして、論理レベル ”０”の信号は、第２の前段インバータＩij2の入力端子に転送され、pＭＯＳトランジスタＱij5は、導電状態になる。ここで、pＭＯＳトランジスタＱij5は、pＭＯＳトランジスタＱij5の第１主電極に印加される電源電圧(=１Ｖ)に対して電圧降下を発生させ、記憶コンデンサＣijの内部電極電位は、pＭＯＳトランジスタＱij5の電圧降下のために、減衰した電位(=0.7Ｖ)になり、論理レベル”1”の信号は、記憶コンデンサＣij内に記憶される。また、同じ動作が第ｉ行上の後段セルＭrijにおいても実行される。
そして、第j列の後段セルＭrijから第(j+1)列の前段セルＭi(j+1)のnＭＯＳトランジスタＱi(j+1)3の第１主電極に転送される論理レベル”1”の電位(=0.7Ｖ)は、第(j-1)列の後段セルＭri(j-1)から転送された信号の電位(=0.7Ｖ)に等しくなる。従って、入力側に先行する複数の列を通過しても、nＭＯＳトランジスタのゲート電極に印加される信号レベルは、弱められず、信号レベルを、それぞれのnＭＯＳトランジスタの閾値電圧Ｖthよりも小さくなることから防止することが可能となる。その結果、記憶された情報は、適切に、後段の前段セルに出力することができる。
上述のように、比較例に係るＭＭにおいては、２ビットメモリユニットのそれぞれは、奇数列及び偶数列のそれぞれが元のパルス波高を回復するために弱められた入力波形を整形するような機能を持ち、そのような奇数列及び偶数列を含むので、低い電源電圧で動作しても、入力信号”1”の減衰したパルス波高を電源電圧の電圧レベルに増幅することによって、バイトサイズ若しくはワードサイズの記憶情報の正確なマーチング転送を、低い電源電圧であっても達成することができる。
=第３実施形態の２５トランジスタセル=
図８に示す構成において、第ｉ行に配列された第j列の前段セルＭijは、２つの前段インバータＩij1, Ｉij2及び記憶コンデンサＣijを含む。また、第ｉ行に配列された第j列の後段セルＭrijは、２つの後段インバータＩrij1, Ｉrij2及び記憶コンデンサＣrijを含む。しかし、第３実施形態に係るＭＭでは、図９に示すように、前段セル及び後段セルのそれぞれは、第３実施形態で提示された５トランジスタ・ビットレベルセルを分割し、２５トランジスタ・ビットレベルセルを達成するために、寄生ロウパスフィルタを含んでいる。
第ｉ行に配列された第j列の前段セルＭijは、第１の前段インバータＩij1と第２の前段インバータＩij2との間に寄生ロウパスフィルタLPFijを含む。また、第ｉ行に配列された第j列の後段セルＭrijは、インバータＩrij1, Ｉrij2間に寄生ロウパスフィルタLPFrijを含む。
第３実施形態に係るＭＭにおいては、寄生ロウパスフィルタLPFijは、第１の前段インバータＩij1の出力端子に接続される一端、及び第２の前段インバータＩij2の入力端子に接続される他端を有する浮遊抵抗Rlpfijと、浮遊抵抗Rlpfij及び第２の前段インバータＩij2間に接続される一端、及び接地電位に接続される他端を有する浮遊容量Ｃlpfijを含む。
寄生ロウパスフィルタLPFrijは、第１の後段インバータＩrij1の出力端子に接続される一端、及び第２の後段インバータＩrij2の入力端子に接続される他端を有する浮遊抵抗Rlpfrijと、浮遊抵抗Rlpfrij及び後段インバータＩrij2間に接続される一端、及び接地電位に接続される他端を有する浮遊容量Ｃrlpfijを含む。
しかし、図９に示す浮遊抵抗Rlpfij、浮遊容量Ｃlpfij、浮遊抵抗Rlpfrij、及び浮遊容量Ｃrlpfijは、抵抗値又は容量値に関して大きな値を得るために、物理的抵抗素子、物理的容量素子などのような実際の電子部品によって構成してもよい。もし、物理的容量Ｃrlpfijとして大きな値が要求されるならば、物理的容量Ｃrlpfijを構成するキャパシタ絶縁膜として、Si3N4膜、又はシリコン酸化膜(SiO2膜)を含む３層構造を有するONO膜のようなSiO2膜以外の絶縁膜を使用してもよい。更に、キャパシタ絶縁膜は、Sr、Al、Mg、Y、Hf、Zr、Ta、Biから選択される少なくとも１つの元素を含む酸化物、又は上記の元素から選択される少なくとも１つの元素を含む窒化シリコンを含んでいる。
寄生ロウパスフィルタLPFijが第１の前段インバータＩij1と第２の前段インバータＩij2との間に挿入されるので、もし、結合素子Ｑij1が第１クロック信号ＣＬＫによって高速で遮断状態及び導電状態間で切り替わり、高周波ノイズが結合素子Ｑij1の出力で発生したとしても、その高周波ノイズを寄生ロウパスフィルタLPFijによって取り除くことができ、第２の前段インバータＩij2を高周波ノイズによる誤動作から保護することが可能となる。
同様に、寄生ロウパスフィルタLPFrijが第１の後段インバータＩrij1と第２の後段インバータＩrij2との間に挿入されるので、もし、結合素子Ｑrij1が第１クロック信号ＣＬＫによって高速で遮断状態及び導電状態間で切り替わり、高周波ノイズが結合素子Ｑrij1の出力で発生したとしても、その高周波ノイズを寄生ロウパスフィルタLPFrijによって取り除くことができ、第２の後段インバータＩrij2を高周波ノイズによる誤動作から保護することが可能となる。
更に、第１及び第２実施形態と同様に、前段インバータＩij1, Ｉij2及び後段インバータＩrij1, Ｉrij2からなるＣＭＯＳインバータは、前段セルＭij及び後段セルＭrijの出力のそれぞれが電源電圧供給配線Ｌsvの電位に接続することができ、かつ連続的な信号伝搬チェーンの信号電圧レベルが減少しないように、それぞれ、nＭＯＳトランジスタＱij3, Ｑij6, Ｑrij3, Ｑrij6とpＭＯＳトランジスタＱij2, Ｑij5, Ｑrij2, Ｑrij5との間で切り替わる。
（逆方向ＭＭ）
図２は、奇数列Ｕ1, Ｕ2, Ｕ3, ……, Ｕn-1, Ｕn及び偶数列Ｕr1, Ｕr2, Ｕr3, ……, Ｕr(n-1), Ｕrnのそれぞれ内に、バイトサイズデータ、ワードサイズデータ、バイトサイズ命令、又はワードサイズ命令といった情報を記憶し、又は一時的に記憶し、クロック信号に同期して、入力カラムから出力カラムに向かって、順次、情報を連続的に転送するＭＭＭ31を含むＭＭを示すが、ここでは、逆方向ＭＭを説明する。
図１０は、本発明の他の実施形態に係る逆方向ＭＭを示す。図１０に示すように、他の実施形態の逆方向ＭＭは、奇数列Ｕ1, Ｕ2, Ｕ3, ……, Ｕn-1, Ｕnのアレイと、配列の順序が隣接する奇数列Ｕ1, Ｕ2, Ｕ3, ……, Ｕn-1, Ｕnの間に交互に挿入される偶数列Ｕr1, Ｕr2, Ｕr3, ……, Ｕr(n-1), Ｕrnのアレイを含むｍ×２ｎマトリクスによって構成される。
即ち、偶数列Ｕr1, Ｕr2, Ｕr3, ……, Ｕr(n-1), Ｕrnは、情報の流れ（ストリーム）の方向に沿って、奇数列Ｕ1, Ｕ2, Ｕ3, ……, Ｕn-1, Ｕnに対して交互かつ周期的に配置される。奇数列Ｕ1, Ｕ2, Ｕ3, ……, Ｕn-1, Ｕnを通して、情報は、図１０に示すように、出力カラムから入力カラムに向かって、順次、偶数列Ｕr1, Ｕr2, Ｕr3, ……, Ｕr(n-1), Ｕrnを介して、第１クロック信号に同期して転送される。ここで、”m”は、バイトサイズ若しくはワードサイズによって決定される整数とする。バイトサイズ若しくはワードサイズの選択は、任意であるが、コンピュータアーキテクチャが設計される場合においては、バイトサイズ若しくはワードサイズは、ｍ＝16、32、64ビットといった8ビットの自然数倍が一般的によく使用される。
即ち、図１０に示すように、第１偶数列Ｕr1は、ｍ×２ｎマトリクスの左側に割り当てられ、第１奇数列Ｕ1は、第１偶数列Ｕr1と第２偶数列Ｕr2との間に挿入される。第１奇数列Ｕ1と第１偶数列Ｕr1との結合は、第１番目の２ビットメモリユニットを構成する。
また、図１０に示すように、第２偶数列Ｕr2は、第２奇数列Ｕ2と第１奇数列Ｕ1との間に挿入される。第２奇数列Ｕ2と第２偶数列Ｕr2との結合は、第２番目の２ビットメモリユニットを構成する。同様に、第３偶数列Ｕr3は、第２奇数列Ｕ2と第3奇数列Ｕ3との間に挿入される。第３奇数列Ｕ3と第３偶数列Ｕr3との結合は、第３番目の２ビットメモリユニットを構成する。
また、図１０に示すように、第ｎ奇数列Ｕnは、第ｎ偶数列Ｕrnの右に配置される。第ｎ奇数列Ｕnと第ｎ偶数列Ｕrnとの結合は、第n番目の２ビットメモリユニットを構成する。従って、２ビットメモリユニットの配列に焦点を当てると、他の実施形態における逆方向ＭＭは、ｍ×ｎマトリクスによって構成される。
図１１Ａ及び図１１Ｂは、図１０に示す本発明の他の実施形態に係る逆方向ＭＭの素子レベル表記におけるｍ×２ｎマトリクス（ここで、”m”は、バイトサイズ若しくはワードサイズによって決定される整数である）の第ｉ行のアレイであって、前段セルＭi1, Ｍi2, Ｍi3, ……, Ｍi(n-1), Ｍinのそれぞれにおいてビットレベルの反転された情報を記憶し、後段セルＭri1, Ｍri2, Ｍri3, ……, Ｍri(n-1), Ｍrinを介して、第１クロック信号に同期して、図２〜図５に示すＭＭに対して逆方向に、順次、情報を連続的に反転し、かつ転送するアレイを示す。
ｍ×２ｎマトリクス内の左側から１番目の列は、図１１Ａに示すような第１偶数列Ｕr1に相当する後段セルＭr11, Ｍr21, Ｍr31, ……, Ｍr(m-1)1, Ｍrm1の垂直方向アレイによって構成される。それぞれの後段セルＭr11, Ｍr21, Ｍr31, ……, Ｍr(m-1)1, Ｍrm1の具体的な構成の表示をＭrj1 (j=1〜m)で示される包括的な表記で簡略表現をしているが、後段セルＭr11, Ｍr21, Ｍr31, ……, Ｍr(m-1)1, Ｍrm1のそれぞれは、単一ビットのデータを記憶するビットレベルセルである。
ｍ×２ｎマトリクス内の左側から２番目の列は、第１奇数列Ｕ1に相当する前段セルＭ11, Ｍ21, Ｍ31, ……, Ｍ(m-1)1, ＭＭ1の垂直方向アレイによって構成される。それぞれの前段セルＭ11, Ｍ21, Ｍ31, ……, Ｍ(m-1)1, ＭＭm1の具体的な構成の表示をＭj1 (j=1〜m)で示される包括的な表記で簡略表現をしているが、前段セルＭ11, Ｍ21, Ｍ31, ……, Ｍ(m-1)1, ＭＭm1のそれぞれは、単一ビットのデータを記憶するビットレベルセルである。
同様に、ｍ×２ｎマトリクス内の３番目の列は、第２偶数列Ｕr2に相当する後段セルＭr12, Ｍr22, Ｍr32, ……, Ｍr(m-1)2, Ｍrm2の垂直方向アレイによって構成される。それぞれの後段セルＭr12, Ｍr22, Ｍr32, ……, Ｍr(m-1)2, Ｍrm2の具体的な構成の表示をＭrj2 (j=1〜m)で示される包括的な表記で簡略表現をしているが、後段セルＭr12, Ｍr22, Ｍr32, ……, Ｍr(m-1)2, Ｍrm2のそれぞれは、単一ビットのデータを記憶するビットレベルセルである。
ｍ×２ｎマトリクス内の４番目の列は、第２奇数列Ｕ2に相当する前段セルＭ12, Ｍ22, Ｍ32, ……, Ｍ(m-1)2, ＭＭm2の垂直方向アレイによって構成される。それぞれの前段セルＭ12, Ｍ22, Ｍ32, ……, Ｍ(m-1)2, ＭＭm2の具体的な構成の表示をＭj2 (j=1〜m)で示される包括的な表記で簡略表現をしているが、前段セルＭ12, Ｍ22, Ｍ32, ……, Ｍ(m-1)2, ＭＭm2のそれぞれは、単一ビットのデータを記憶するビットレベルセルである。
ｍ×２ｎマトリクス内の右側から２番目の列は、図１１Ｂに示すような第ｎ偶数列Ｕrnに相当する後段セルＭr1n, Ｍr2n, Ｍr3n, ……, Ｍr(m-1)n, Ｍrmnの垂直方向アレイによって構成される。それぞれの後段セルＭr1n, Ｍr2n, Ｍr3n, ……, Ｍr(m-1)n, Ｍrmnの具体的な構成の表示をＭrjn (j=1〜m)で示される包括的な表記で簡略表現をしているが、後段セルＭr1n, Ｍr2n, Ｍr3n, ……, Ｍr(m-1)n, Ｍrmnのそれぞれは、単一ビットのデータを記憶するビットレベルセルである。
ｍ×２ｎマトリクス内の右側から１番目の列は、第ｎ奇数列Ｕnに相当する前段セルＭ1n, Ｍ2n, Ｍ3n, ……, Ｍ(m-1)n, ＭＭmnの垂直方向アレイによって構成される。それぞれの前段セルＭ1n, Ｍ2n, Ｍ3n, ……, Ｍ(m-1)n, ＭＭmnの具体的な構成の表示をＭjn (j=1〜m)で示される包括的な表記で簡略表現をしているが、前段セルＭ1n, Ｍ2n, Ｍ3n, ……, Ｍ(m-1)n, ＭＭmnのそれぞれは、単一ビットのデータを記憶するビットレベルセルである。
図１２に示すように、本発明の他の実施形態に係る逆方向ＭＭにおいて、第ｉ行に配列された第j列の前段セルＭijは、第(j+1)列の後段セルＭri(j+1)の出力端子に接続された入力端子と、第１のクロック配線Ｌclk1に接続されたゲート電極を有する結合素子Ｑij1を含む。即ち、後段セルＭri(j+1)は、結合素子Ｑij1の右手側に割り当てられる。
また、第j列の前段セルＭijは、更に、結合素子Ｑij1の出力端子に接続された入力端子を有する前段インバータＩijを含む。前段インバータＩijは、電源電圧供給配線Ｌsvに接続される第１主電極、及び結合素子Ｑij1の出力端子に接続されるゲート電極を有するpＭＯＳトランジスタＱij2と、pＭＯＳトランジスタＱij2の第２主電極に接続される第１主電極、結合素子Ｑij1の入力端子に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱij3を含むＣＭＯＳインバータによって構成される。
前段インバータＩijに割り当てられた記憶コンデンサＣijは、前段インバータＩijの内部出力端子と接地電位との間に並列に接続される。また、pＭＯＳトランジスタＱij2の第２主電極及びnＭＯＳトランジスタＱij3の第１主電極に接続される出力ノードは、前段セルＭijの内部出力端子として機能する。内部出力端子は、記憶コンデンサＣij内に記憶された信号を前段セルＭijの左手側に割り当てられた第j列の後段セルＭrijに出力する。
また、第ｉ行に配列された第j列の後段セルＭrijは、第j列の前段セルＭijの内部出力端子に接続された入力端子、及び第２のクロック配線Ｌclk2に接続されたゲート電極を有するバッファ素子Ｑrij1と、バッファ素子Ｑrij1の出力端子に接続された入力端子を有する後段インバータＩrijを含む。後段インバータＩrijは、電源電圧供給配線Ｌsvに接続される第１主電極、及びバッファ素子Ｑrij1の出力端子に接続されるゲート電極を有するpＭＯＳトランジスタＱrij2と、pＭＯＳトランジスタＱrij2の第２主電極に接続される第１主電極、バッファ素子Ｑrij1の出力端子に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱrij3を含むＣＭＯＳインバータによって構成される。
後段インバータＩrijに割り当てられた記憶コンデンサＣrijは、後段インバータＩrijの出力端子と接地電位の間に、nＭＯＳトランジスタと並列に接続される。また、pＭＯＳトランジスタＱrij2の第２主電極及びnＭＯＳトランジスタＱrij3の第１主電極に接続される出力ノードは、後段セルＭrijの出力端子として機能する。出力端子は、記憶コンデンサＣrij内に記憶された信号を後段セルＭrijの左手側に割り当てられた第(j-1)列の前段セルＭi(j-1)に出力する。
上述のように、本発明の他の実施形態に係る逆方向ＭＭにおいては、２ビットメモリユニットのそれぞれは、奇数列及び偶数列のそれぞれが元のパルス波高を回復するために弱められた入力波形を整形するような機能を持ち、そのような奇数列及び偶数列を含むので、信号”1”の減衰したパルス波高を電源電圧の電圧レベルに増幅することによって、バイトサイズ若しくはワードサイズの記憶情報の正確なマーチング転送を、低い電源電圧であっても達成することができる。
また、更に、図１０、図１１Ａ、図１１Ｂ、及び図１２に示す本発明の他の実施形態に係る逆方向ＭＭにおいては、奇数列Ｕ1, Ｕ2, Ｕ3, ……, Ｕn-1, Ｕn及び偶数列Ｕr1, Ｕr2, Ｕr3, ……, Ｕrn-1, Ｕrnのそれぞれに対するアドレス割り振りが不要となるので、要求された情報を、より低い電源電圧で、メモリチップのエッジ側に配置された宛先ユニットに出力することが可能となる。
（双方向ＭＭ）
更に、図１０に示す逆方向ＭＭ及び図２に示す順方向ＭＭは、バイトサイズ若しくはワードサイズの情報が入力カラムと出力カラムとの間で双方向に転送される双方向ＭＭを達成するために、それらを組み合わせることも可能である。双方向ＭＭを構成するいくつかの選択肢のうちの１つは、米国特許第８９４９６５０号明細書、及び米国特許第９３６１９５７号明細書に記載される構成における１つの半導体チップ上に、順方向ＭＭ及び逆方向ＭＭのパターンを描画することである。
双方向ＭＭを構成するための他の選択肢は、図１３及び図１４に示すように、逆方向ＭＭのパターンが描画される第２の半導体チップ2上に、順方向ＭＭのパターンが描画される第１の半導体チップ1を積み重ねることである。図１４に示すフリップチップ構成において、第１の半導体チップ1と第２の半導体チップ2との内部接続のために、複数の半田バンプBijは、それぞれ、第２の半導体チップ2 (i = 1〜m; j = 1〜n)上の複数のチップパッドP2ij上に配置される。
第２の半導体チップ2上に第1の半導体チップ1を実装するために、第1の半導体チップ1は、第1の半導体チップ1の上面側が下を向くように反対向きにされ、第1の半導体チップ1のパッドが第２の半導体チップ2上のパッドに一致するように位置合わせされ、そして、半田バンプBijは、両者の内部接続を完了させるためにリフローされる。
図１２に示す回路構成と同様に、図１３の下部に示す半導体チップ2の上面の右側において、第ｉ行に配置された第j列の前段セルＭij(2)は、nＭＯＳトランジスタによって構成される面内結合素子Ｑij1を有する。面内結合素子Ｑij1は、第(j+1)列の後段セルの出力端子に接続された入力端子と、第１のクロック配線Ｌclk1に接続されたゲート電極を有する。図示を省略するが、第(j+1)列の後段セルは、面内結合素子Ｑij1の右手側上に割り当てられる。また、第j列の前段セルＭij(2)は、更に、面内結合素子Ｑij1の出力端子に接続された入力端子を持つ前段ＣＭＯＳインバータを有する。
前段ＣＭＯＳインバータは、第１の電源電圧供給配線Ｌsvに接続される第１主電極、及び面内結合素子Ｑij1の出力端子に接続されるゲート電極を有するpＭＯＳトランジスタＱij2と、pＭＯＳトランジスタＱij2の第２主電極に接続される第１主電極、面内結合素子Ｑij1の出力端子に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱij3を有する。前段ＣＭＯＳインバータに割り当てられる記憶コンデンサＣijは、前段ＣＭＯＳインバータの内部出力端子と接地電位の間に、nＭＯＳトランジスタと並列に接続される。
また、pＭＯＳトランジスタＱij2の第２主電極及びnＭＯＳトランジスタＱij3の第１主電極に接続される出力ノードは、前段セルＭij(2)の内部出力端子として機能する。第ｉ行の列と列の間のゾーン（ライン）を通して、内部出力端子は、記憶コンデンサＣij内に記憶された信号を、前段セルＭij(2)の左手側に割り当てられた第j列の後段セルＭrij(2)に出力する。
第j列の前段セルＭij(2)及び第j列の後段セルＭrij(2)間の第ｉ行の列と列の間のゾーン（ライン）上の中間点に、nＭＯＳトランジスタによって構成されるチップ間結合素子Ｑij4の入力端子が接続される。チップ間結合素子Ｑij4は、チップパッドP2ijに接続される出力端子と、チップ間クロック配線Ｌint-1に接続されるゲート電極を有する。
また、第ｉ行に配列された第j列の後段セルＭrij(2)は、nＭＯＳトランジスタによって構成されるバッファ素子Ｑrij1とバッファ素子Ｑrij1の出力端子に接続される入力端子を持つ後段ＣＭＯＳインバータを有する。バッファ素子Ｑrij1は、第j列の前段セルＭij(2)の内部出力端子に接続される入力端子と、第２のクロック配線Ｌclk2に接続されるゲート電極と、後段ＣＭＯＳインバータの入力端子に接続される出力端子を有する。
後段ＣＭＯＳインバータは、第１の電源電圧供給配線Ｌsvに接続される第１主電極、及びバッファ素子Ｑrij1の出力端子に接続されるゲート電極を有するpＭＯＳトランジスタＱrij2と、pＭＯＳトランジスタＱrij2の第２主電極に接続される第１主電極、バッファ素子Ｑrij1の出力端子に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱrij3を有する。
後段ＣＭＯＳインバータに割り当てられる記憶コンデンサＣrijは、後段ＣＭＯＳインバータの出力端子と接地電位の間に、nＭＯＳトランジスタと並列に接続される。また、pＭＯＳトランジスタＱrij2の第２主電極及びnＭＯＳトランジスタＱrij3の第１主電極に接続される出力ノードは、後段セルＭrij(2)の出力端子として機能する。その出力端子は、記憶コンデンサＣrij内に記憶された信号を、後段セルＭrij(2)の左手側に割り当てられた第(j-1)列の前段セルに出力する。
フリップチップ実装された表面上における詳細な回路構成の図については省略するが、図４Ａに示す回路構成と同様に、図１３の上部に示す半導体チップ1のフリップチップ実装された表面の左の位置において、ＭＭのマトリクスを構成する第ｉ行に配列された第j列の前段セルＭij(1).が配置されている。前段セルＭij(1).は、第(j-1)列の後段セルの出力端子に接続される第１主電極、及び第１のクロック配線に接続されるゲート電極を有するnＭＯＳトランジスタによって構成される面内結合素子と、その面内結合素子の第２主電極に接続される入力端子を有する前段ＣＭＯＳインバータを含む。即ち、面内結合素子は、第(j-1)列の後段セルの出力端子からの信号の転送を制御する。
前段ＣＭＯＳインバータは、電源電圧供給配線に接続される第１主電極、及び面内結合素子の第２主電極に接続されるゲート電極を有するpＭＯＳトランジスタと、そのpＭＯＳトランジスタの第２主電極に接続される第１主電極、面内結合素子の第２主電極に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタとを備える。
前段ＣＭＯＳインバータに設けられた記憶コンデンサＣijは、ＣＭＯＳインバータの出力端子と接地電位の間に、nＭＯＳトランジスタと並列に接続される。また、前段ＣＭＯＳインバータの出力ノードは、前段セルＭij(1)の出力端子として機能する。第ｉ行の列と列の間のゾーン（ライン）を通して、前段セルＭij(1)の内部出力端子は、記憶コンデンサＣij内に記憶された信号を、第(j+1)列の前段セルの前に配置された後段セルＭrij(1)に出力する。
第j列の前段セルＭij(1)及び第j列の後段セルＭrij(1)間の第ｉ行の列と列の間のゾーン（ライン）上の中間点に、チップパッドP1ijが接続される。また、後段セルＭrij(1)は、前段の前段セルＭij(1)の内部出力端子に接続される第１主電極、及び第２のクロック配線に接続されるゲート電極を有するnＭＯＳトランジスタによって構成されるバッファ素子と、そのnＭＯＳトランジスタによって構成されるバッファ素子の第２主電極に接続される入力端子を有するＣＭＯＳインバータとを備える。
後段ＣＭＯＳインバータは、電源電圧供給配線に接続される第１主電極、及びバッファ素子の第２主電極に接続されるゲート電極を有するpＭＯＳトランジスタと、そのpＭＯＳトランジスタの第２主電極に接続される第１主電極、バッファ素子の第２主電極に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタとを備える。
ＣＭＯＳインバータの出力端子に対して、後段ＣＭＯＳインバータに割り当てられた記憶コンデンサＣijは、nＭＯＳトランジスタに並列に接続される。また、後段ＣＭＯＳインバータの出力ノードは、後段セルＭrij(1)の出力端子として機能する。後段セルＭrij(1)の出力端子は、記憶キャパシタ内に記憶された信号を、第(j+1)列の前段セルに出力する。
フリップチップ構成において、第１の半導体チップ1及び第２の半導体チップ2が複数の中間ノードに配置される複数の半田バンプBijを介してそれぞれ内部接続されるとき、第１の半導体チップ1の特定の内部出力ノードは、第２の半導体チップ2の対応する内部入力ノードに接続され、かつ第２の半導体チップ2の第１の半導体チップ1の内部出力ノードとは異なる位置の特定の内部出力ノードは、チップ間結合素子Ｑij4を介して、第１の半導体チップ1の対応する内部入力ノードに接続される。
チップ間クロック配線Ｌint1を介して供給されるクロック信号によって、第１の半導体チップ1の特定の内部出力ノードを第２の半導体チップ2の対応する内部入力ノードに接続し、かつ、第１の半導体チップ1の内部出力ノードとは異なる位置にある、第２の半導体チップ2の特定の内部出力ノードを、第１の半導体チップ1の対応する内部入力ノードに接続することができる。2つの中間ノードの間を調整することにより、より短いベクトルデータを選択できる。2つの中間ノードを用いて、第１の半導体チップ1及び第２の半導体チップ2間で、短いベクトルデータをローテーション移動させることができる。
第１の半導体チップ1及び第２の半導体チップ2間で、ローテーション移動して、行き来する最も短いベクトルデータは、隣接する２つの列内に記憶された２ビットデータによって構成してもよい。連続して隣接する２つの列のセットのいくつかは、ベクトルデータの望ましい長さを決定することができる。ベクトルデータの長さは、ベルトコンベアに用いられる連続する可動ベルトに対応する。ベクトルデータの望ましい長さを、可動ベルトの長さを調整するようにして、第１の半導体チップ1と第２の半導体チップ2の間を、ローテーション方向に沿ってベクトルデータを行き来させることができる。
（ＭＭ支援ランダムアクセス可能メモリ）
図１５は、本発明の更に他の実施形態に係るＭＭ支援ランダムアクセス可能メモリ（ＭＭ-ＳＲＡＣＭ）が描画された半導体チップの概略平面図を示す。特に、ＭＭ-ＳＲＡＣＭの例の１つとして、図１５は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、又はダブルデータレート（ＤＤＲ）シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、及びＤＤＲ ＳＤＲＡＭの出力インターフェース22aの平面配置を示す。図１５には出力インターフェース22aが、ＤＤＲ ＳＤＲＡＭと計算機システムのプロセッサとの間の経路に配置された例が示されているが、図１５の構成に限定されない。出力インターフェース22aは、プロセッサに向かう経路に設けられた他の記憶装置とＤＤＲ ＳＤＲＡＭの間に配置された出力インターフェースであってもよい。
出力インターフェース22aは、内部バス221と、内部バス221に接続されたインターフェースメモリ２２2と、インターフェースメモリ２２2に接続された出力バス223とを備える。出力インターフェース22aは、データディバイダ224と、ＭＭキャッシュメモリ(ＢＬＢ1, ……, ＢＬＢ13, ＢＬＢ14, ＢＬＢ15 anＤＢＬＢ16)を含む。ＤＤＲ ＳＤＲＡＭは、ＤＲＡＭの単なる例であり、図１５に示すＤＤＲ ＳＤＲＡＭ内のデータは、メモリマトリクス２０内に配列されたビットレベルセル内のメモリキャパシタ内の電荷として記憶される。
例えば、メモリマトリクス２０は、第１のメモリアレイブロックＤＢ1、第２のメモリアレイブロックＤＢ2、第３のメモリアレイブロックＤＢ3、……、第16のメモリアレイブロックＤＢ16の16個のメモリアレイブロックに分割され、かつこれら16個のメモリアレイブロックは、設計仕様に応じて、図１５に示す例における４つのグループに分類されてもよい。第１のメモリアレイブロックＤＢ1、第２のメモリアレイブロックＤＢ2、第３のメモリアレイブロックＤＢ3、……、第16のメモリアレイブロックＤＢ16のそれぞれは、128本のビット線を含み、例えば、これら128本のビット線は、それぞれ、電圧差動増幅器によって構成される対応するセンスアンプに接続される。
メモリアレイブロックＤＢ1, ＤＢ2, ＤＢ3, ……, ＤＢ16のそれぞれに割り当てられたセンスアンプの出力は、それぞれに対応する出力バッファに接続される。センスアンプと出力バッファのセットは、図１５に示す例において、「センスアンプ及びバッファ21」として、概略的に示される。
読み出し動作でビットレベルセル内の電荷が使い果たされてデータが破壊されても、データがセンスアンプ及びバッファ21に読み出された後に、「メモリリフレッシュ」と呼ばれるメモリキャパシタに対する再チャージで、ビットレベルセルに電圧を印加することによって、データは、直ちにビットレベルセルに書き戻される。例えば、16個のメモリブロックは、メモリバンクの一部を構成してもよく、複数のメモリブロックの三次元(３Ｄ)積層構造は、ＤＤＲ ＳＤＲＡＭを構成してもよい。なぜなら、複数のメモリバンクは、並列動作が可能なように提供され、ＳＤＲＡＭは、個別のデータバスとコマンドバスを持つため、異なるバンクに対するコマンドは、パイプライン動作で提供できるからである。即ち、複数のメモリバンク内において、「活性化」、「プリチャージ」、及び「データ転送」は、並行して行うことができる。
ＤＲＡＭ内の複数のビットレベルセルはそれぞれ、メモリマトリクス２０の第１のメモリアレイブロックＤＢ1、第２のメモリアレイブロックＤＢ2、第３のメモリアレイブロックＤＢ3、……、第16のメモリアレイブロックＤＢ16のそれぞれの行及び列のビットレベルセルとして配置される。それぞれの行の各ビットレベルセルには、それぞれの行に沿って延びる「ワード線」と呼ばれる配線が接続されている。それぞれの行の各ビットレベルセルは、ワード線に電圧を印加することによって活性化される。
ＤＲＡＭにおいて、列方向に沿って延びる配線は、「ビット線」と呼ばれる。また、２本の相補的なビット線は、メモリアレイの端部に配置されたセンスアンプ及びバッファ21内のセンスアンプを構成する電圧差動増幅器に接続される。所定のワード線及び所定のビット線の交差部に配置される各ビットレベルセルは、「アドレス」を指定することでアクセス可能である。即ち、ビットレベルセル内のデータは、行及び列の上に沿って延びる同一のビット線によって読み出し及び書き込みを行える。
ＤＲＡＭのアクセス遅延（レイテンシ）は、メモリマトリクス２０によって基本的に制限されるので、ＤＤＲ方式は、非常に高いポテンシャルの帯域幅を形成するために開発された。ＤＤＲ方式においては、クロックパルスの立ち上がりエッジと立ち下がりエッジの両方でデータの転送が可能となる。ＤＤＲ方式は、１サイクルで１回だけ同一コマンド使うが、１サイクルで２ワードのデータの読み出し又は書き込みが可能である。
バーストモードにおいては、バースト長のデータが、メモリアレイブロックＤＢ1, ＤＢ2, ＤＢ3, ……, ＤＢ16のそれぞれに対応して接続された、それぞれのセンスアンプにそれぞれ転送される。第１のメモリアレイブロックＤＢ1、第２のメモリアレイブロックＤＢ2、第３のメモリアレイブロックＤＢ3、……、第16のメモリアレイブロックＤＢ16内に記憶されたそれぞれのデータに対応する、センスアンプ及びバッファ21からのそれぞれの出力は、16ビットバースト長で内部バス221にそれぞれ入力される。例えば、128ビットパラレルデータのそれぞれが、内部バス221を介して内部メモリ２２2に、それぞれ転送される。
バースト長は、ＤＤＲ ＳＤＲＡＭ構成によって決定され、かつバースト長の値は、最小アクセス粒度を直接的に決定するので、バースト長は、「最小キャッシュラインサイズ」と解釈することができる。ＭＭキャッシュメモリ(ＢＬＢ1, ……, ＢＬＢ13, ＢＬＢ14, ＢＬＢ15, ＢＬＢ16)は、第１のバースト長ブロックＢＬＢ1、……、第13のバースト長ブロックＢＬＢ13、第14のバースト長ブロックＢＬＢ14、第15のバースト長ブロックＢＬＢ15、及び第16のバースト長ブロックＢＬＢ16を備える。
図１６に示すように、第kのバースト長ブロックＢＬＢk (k＝1〜16)は、図１６に示す8×16マトリクス内において、複数の奇数列Ｕ1, Ｕ2, Ｕ3, ……, Ｕ7, Ｕ8と、複数の奇数列Ｕ1, Ｕ2, Ｕ3, ……, Ｕ7, Ｕ8の行方向に沿って、複数の奇数列Ｕ1, Ｕ2, Ｕ3, ……, Ｕ7, Ｕ8に対して交互かつ周期的に配置される複数の偶数列Ｕr1, Ｕr2, Ｕr3, ……, Ｕr7, Ｕr8を有する。奇数列Ｕ1, Ｕ2, Ｕ3, ……, Ｕ7, Ｕ8のそれぞれは、8ビットの進行する情報に含まれる複数の信号のセットを、それぞれ反転及び記憶するために、8×16マトリクスの列方向に並んだ前段セルの配列を有する。
また、複数の偶数列Ｕr1, Ｕr2, Ｕr3, ……, Ｕr7, Ｕr8のそれぞれは、隣接する奇数列によって反転された8ビットの進行する情報に含まれる複数の信号のセットを、再反転及び記憶するために、列方向に沿って並んだ後段セルの配列を有する。そして、第kのバースト長ブロックＢＬＢkの8×16マトリクスを構成する行のそれぞれが、16ビットバースト長のシリアル情報を記憶する。
即ち、内部バス221を介して転送される128ビットパラレルデータは、データディバイダ224によって、16ビットバースト長のシリアル情報の8つの並列セットに分割される。また、16ビットバースト長のシリアル情報は、第１のバースト長ブロックＢＬＢ1に転送され、更に、第１のバースト長ブロックＢＬＢ1は、16ビットバースト長で、8つのパラレルデータのストリームの情報をそれぞれ記憶する。そして、第１のバースト長ブロックＢＬＢ1は、計算機システムのプロセッサ駆動用のクロック周波数に同期して、情報の流れ（ストリーム）の方向に沿って、第２のバースト長ブロック（第２のバースト長ブロックの図示は、図１５において省略する）に向かって、16ビットバースト長で、8つのパラレルデータのストリームをそれぞれ転送する。
第1のバースト長ブロックと同様に、16ビットバースト長を有する8つのパラレルデータのストリームが、プロセッサ駆動用のクロック周波数に同期して、ストリームの方向に沿って、第２のバースト長ブロックから第３のバースト長ブロック（図示を省略する）に向かってそれぞれ転送される。最終的に、16ビットバースト長を有する8つのパラレルデータのストリームは、プロセッサ駆動用のクロック周波数に同期して、ストリームの方向に沿って、第15のバースト長ブロックＢＬＢ15から第16のバースト長ブロックＢＬＢ16に向かってそれぞれ転送される。そして、16ビットバースト長を有する8つのパラレルデータのストリームは、第16のバースト長ブロックＢＬＢ16からの8ビットパラレル情報として、計算機システムのプロセッサにそれぞれ提供される。
図１７は、ＤＤＲ ＳＤＲＡＭと、そのＤＤＲ ＳＤＲＡＭの出力インターフェース22bで構成されるＭＭ支援ＤＲＡＭの他の例の概略平面図を示す。出力インターフェース22bは、ＤＤＲ ＳＤＲＡＭと計算機システムのプロセッサとの間の経路に配置される。しかし、出力インターフェース22bは、プロセッサに向かう経路に設けられた他の記憶装置とＤＤＲ ＳＤＲＡＭの間に配置されたインターフェースデあってもよい。出力インターフェース22bは、第１のＭＭキャッシュメモリＭＭＣ1、第２のＭＭキャッシュメモリＭＭＣ2、第３のＭＭキャッシュメモリＭＭＣ3、……、及び第16のＭＭキャッシュメモリＭＭＣ16を含む。図１５に示す出力インターフェース22aとは異なり、出力インターフェース22bは、内部バス221を含まない。また、第１のＭＭキャッシュメモリＭＭＣ1、第２のＭＭキャッシュメモリＭＭＣ2、第３のＭＭキャッシュメモリＭＭＣ3、……、及び第16のＭＭキャッシュメモリＭＭＣ16のそれぞれは、メモリマトリクス２０を分割した、対応する第１のメモリアレイブロックＤＢ1、第２のメモリアレイブロックＤＢ2、第３のメモリアレイブロックＤＢ3、……、第16のメモリアレイブロックＤＢ16の16個のメモリアレイブロックに直接接続される。
第１のメモリアレイブロックＤＢ1、第２のメモリアレイブロックＤＢ2、第３のメモリアレイブロックＤＢ3、……、第16のメモリアレイブロックＤＢ16は、128本のビット線を含み、また、128本のビット線は、対応するセンスアンプに接続され、更に、メモリアレイブロックＤＢ1, ＤＢ2, ＤＢ3,……, ＤＢ16のそれぞれに割り当てられたセンスアンプの出力は、対応する出力バッファに接続されるので、第１のＭＭキャッシュメモリＭＭＣ1、第２のＭＭキャッシュメモリＭＭＣ2、第３のＭＭキャッシュメモリＭＭＣ3、……、及び第16のＭＭキャッシュメモリＭＭＣ16は、それぞれ、第１のメモリアレイブロックＤＢ1、第２のメモリアレイブロックＤＢ2、第３のメモリアレイブロックＤＢ3、……、第16のメモリアレイブロックＤＢ16の対応する出力バッファに直接接続される。センスアンプと出力バッファのセットは、図１７に示す例において、「センスアンプ及びバッファ(センスアンプ及びバッファ)21」として、概略的に示される。図１５に示すトポロジー（構成）でも同様に、図１７における16個のメモリアレイブロックは、メモリバンクの一部を構成してもよいし、複数のメモリブロックの三次元(３Ｄ)積層構造は、ＤＤＲ ＳＤＲＡＭを構成してもよい。
なぜなら、複数のメモリバンクは、並列動作が可能なように提供され、ＳＤＲＡＭは、個別のデータバスとコマンドバスを持つため、異なるバンクに対するコマンドは、パイプライン動作で提供できるからである。更に、第１のメモリアレイブロックＤＢ1、第２のメモリアレイブロックＤＢ2、第３のメモリアレイブロックＤＢ3、……、第16のメモリアレイブロックＤＢ16から第１のＭＭキャッシュメモリＭＭＣ1、第２のＭＭキャッシュメモリＭＭＣ2、第３のＭＭキャッシュメモリＭＭＣ3、……、及び第16のＭＭキャッシュメモリＭＭＣ16へのデータのストリームは、パラレルに実行することができる。バースト長は、ＤＤＲ ＳＤＲＡＭ構成によって決定され、かつバースト長の値は、最小アクセス粒度を直接的に決定するので、バースト長は、最小キャッシュラインサイズと解釈することができる。
図１６に示す構造と同様に、第kのＭＭキャッシュメモリＭＭＣk (k＝1〜16)は、128×16マトリクス内において、複数の奇数列Ｕ1, Ｕ2, Ｕ3, ……, Ｕ7, Ｕ8と、これら行方向に沿う複数の奇数列Ｕ1, Ｕ2, Ｕ3, ……, Ｕ7, Ｕ8に対して交互かつ周期的に配置される複数の偶数列Ｕr1, Ｕr2, Ｕr3, ……, Ｕr7, Ｕr8を有する。奇数列Ｕ1, Ｕ2, Ｕ3, ……, Ｕ7, Ｕ8のそれぞれは、8ビットの進行する情報に含まれる複数の信号のセットを反転及び記憶するために、128×16マトリクスの列方向に並んだ前段セルの配列を有する。
また、複数の偶数列Ｕr1, Ｕr2, Ｕr3, ……, Ｕr7, Ｕr8のそれぞれは、隣接する奇数列によって反転された8ビットの進行する情報に含まれる複数の信号のセットを再反転及び記憶するために、列方向に沿って並んだ後段セルの配列を有する。そして、第kのＭＭキャッシュメモリＭＭＣkの128×16マトリクスを構成する行のそれぞれにおいて、キャッシュラインサイズのシリアル情報が記憶される。また、キャッシュラインサイズの128個のパラレルデータのストリームは、それぞれ記憶されると共に、更にそれぞれ、第１のＭＭキャッシュメモリＭＭＣ1、第２のＭＭキャッシュメモリＭＭＣ2、第３のＭＭキャッシュメモリＭＭＣ3、……、及び第16のＭＭキャッシュメモリＭＭＣ16を介して、計算機システムのプロセッサに向かって順次転送される。
図１５に示すインターフェースメモリ２２2のタンデム構造と同様に、図１７に示すＭＭキャッシュメモリＭＭＣ1, ＭＭＣ2, ＭＭＣ3,……, ＭＭＣ16をそれぞれ構成する複数のメモリマトリクスが、列方向に沿って直列（タンデム）に多数接続されるならば、ＭＭキャッシュメモリは、より大きなサイズを達成することができる。例えば、仮に、8個の128×16マトリクスが列方向に沿って直列に接続されるとすると、128×128マトリクスサイズのＭＭキャッシュメモリを達成することができる。仮に、16個の128×16マトリクスが列方向に沿って直列に接続されるとすると、128×256マトリクスサイズのＭＭキャッシュメモリを達成することができる。更に、より大きなマトリクスサイズを、図１８に示すＭＭ Ｌ３キャッシュメモリ２２bとして提供することができる。
そして、ＤＤＲ４ＤＲＡＭとＭＭ Ｌ３キャッシュメモリ２２bのメモリマトリクス２０は、計算機システムのメインメモリとして機能するＭＭ支援ＤＲＡＭ (２０，２２b)を構成する。図１８に示す計算機システムにおいて、ハードディスクドライブ(HDD)又はフラッシュメモリによって構成される二次メモリ４１は、インターフェース２６を介して、ＭＭ支援ＤＲＡＭ (２０，２２b)に接続され、かつＭＭ Ｌ３キャッシュメモリ２２bは、インターフェース27を介して、ＳＲＡＭ-Ｌ２キャッシュメモリ２３に接続される。更に、インターフェース28を介して、ＳＲＡＭ-Ｌ２キャッシュメモリ２３は、第１のＳＲＡＭ-Ｌ１キャッシュメモリ２４-1、第２のＳＲＡＭ-Ｌ１キャッシュメモリ２４-2, ……に接続される。また、第１のＳＲＡＭ-Ｌ１キャッシュメモリ２４-1は、第２のＳＲＡＭ-Ｌ１キャッシュメモリ２４-2が第２のＣＰＵ２５-2に接続されている間、第１のＣＰＵ２５-1に接続される。
ＭＭ Ｌ３キャッシュメモリ２２bは、全てのＣＰＵ２５-1, ２５-2, …に共通の高速メモリのプール（データの一時蓄積箇所）として特徴付けられる。ＭＭ Ｌ３キャッシュメモリ２２bは、しばしばＣＰＵコアの残りから独立してゲート化されるので、アクセススピード、電力消費、及び記憶容量を調整するように、ダイナミックに仕切ることが可能となる。従来の技術においては、ＳＲＡＭ Ｌ３キャッシュメモリは、ＳＲＡＭ-Ｌ１キャッシュメモリ又はＳＲＡＭ-Ｌ２キャッシュメモリに対して十分に高速ではないことが知られている。しかしながら、本発明の更に他の実施形態に係るＭＭ Ｌ３キャッシュメモリ２２bは、ＳＲＡＭ-Ｌ１キャッシュメモリ又はＳＲＡＭ-Ｌ２キャッシュメモリよりも高速に動作させることができる。従って、ＭＭ Ｌ３キャッシュメモリ２２bは、高速計算機システムを動作させるに当たって、より柔軟に、かつ極めて重要な役割を果たすことになる。
図１８に示すコンピュータ構成において、ＳＲＡＭ-Ｌ２キャッシュメモリ２３は、ＭＭ Ｌ２キャッシュメモリに変更することができる。第１のＳＲＡＭ-Ｌ１キャッシュメモリ２４-1、第２のＳＲＡＭ-Ｌ１キャッシュメモリ２４-2, ……は、複数のＭＭ Ｌ１キャッシュメモリに、それぞれ変更することができる。なぜなら、マーチングメモリアーキテクチャを構成するＭＭキャッシュメモリは、ＳＲＡＭキャッシュメモリよりも高速であるからである。
（その他の実施形態）
様々な変形例が、本明細書及び図面の開示から、本発明の趣旨から逸脱せずに、当業者に明らかとなろう。
図４Ａ、図４Ｂ、図７Ａ、図８、図９、図１１Ａ、図１１Ｂ、図１２、及び図１３の回路表記において、ＭＯＳＦＥＴのトランジスタシンボルが便宜上使われているが、図４Ａ、図４Ｂ、図７Ａ、図８、図９、図１１Ａ、図１１Ｂ、図１２、及び図１３に示す回路を構成する能動素子は、ＭＯＳＦＥＴに限定されることはなく、ＭＯＳＦＥＴは、例えばＭＯＳＳＩＴによって置き換えることもできる。
ＭＯＳＳＩＴはパンチスルー電流モードを用いるトランジスタであり、ショートチャネルＭＯＳＦＥＴの究極かつ極限の構造を有する。よって、ＭＯＳＳＩＴは三極管のようなドレイン電流対ドレイン電圧特性を示すので、ＭＯＳＦＥＴに固有の閾値電圧はＭＯＳＳＩＴにおいては定義することができない。従って、ＭＯＳＦＥＴをＭＯＳＳＩＴに置き換えたならば、更に低い電源電圧を、第１〜第３実施形態で説明したＭＭに供給することができる。なぜなら、ＭＯＳＦＥＴの閾値電圧Ｖthとなるビットレベルセルの出力端子における寄生的な電圧降下を取り除けるからである。
更に、ＭＯＳＦＥＴ及びＭＯＳＳＩＴは、それぞれ、シリコン酸化膜(SiO2膜)以外のゲート絶縁膜を持つＭＩＳＦＥＴ又はＭＩＳＳＩＴのような絶縁ゲート(ＩＧ)トランジスタによって置き換えることができる。ＩＧトランジスタの他の例として、高電子移動度トランジスタ（ＨＥＭＴ）、ヘテロ接合ＦＥＴ、又はヘテロ接合ＳＩＴは、図４Ａ、図４Ｂ、図７Ａ、図８、図９、図１１Ａ、図１１Ｂ、図１２、及び図１３に示す回路を構成する能動素子として使用することができる。
第１〜第３実施形態に関するＭＭの例においては、ＣＭＯＳインバータが前段インバータ及び後段インバータとして使用される回路構成を便宜上説明した。しかし、前段インバータ及び後段インバータは、ＣＭＯＳインバータに限定されることはなく、静的な抵抗負荷を含んだnＭＯＳインバータ又はpＭＯＳインバータを使用することもできる。静的な抵抗負荷を持つnＭＯＳインバータが、それぞれ前段インバータ及び後段インバータに使用されるとすると、上述の３トランジスタセルは、２−トランジスタセルにすることができる。nＭＯＳインバータを用いれば、上述の４トランジスタセルは、３トランジスタセルにすることができる。よって、nＭＯＳインバータを用いれば縮小化されたビットレベルセルの効果を、ますます際立出せることができる。
加えて、プルアップ用としてのデプレッションモードの他のnＭＯＳインバータを前段インバータ及び後段インバータとして使用することができる。更に、バイポーラモード接合型ＳＩＴ (ＢＳＩＴ)は、バイポーラ接合トランジスタ(ＢＪＴ)によって構成されるＴＴＬインバータに似た構成を持つので、本発明の前段インバータ及び後段インバータに使用可能なインバータを構成することができる。
ある種のノーマリオン型ＳＩＴのp-n接合構造を逆バイアスして、ノーマリオン型ＳＩＴの信号電荷に対する電位障壁を形成すると可変抵抗特性が実現できる。ノーマリオン型ＳＩＴによる可変抵抗を、前段結合素子及び後段結合素子としてそれぞれ使用すれば、ビットレベルセル内のトランジスタ数を、更に減らすことができる。
図１５は、ＤＤＲ-ＳＤＲＡＭの平面配置を一つの例として示したが、ＭＭ-ＳＲＡＣＭのアーキテクチャは、ＮＡＮＤフラッシュメモリ又はＮＯＲフラッシュメモリの様々なメモリアレイに適用することが可能である。例えば、図１５に示すメモリアレイブロックＤＢ1, ＤＢ2, ＤＢ3,……, ＤＢ16を、電気的に消去・書き換え可能な読み出し専用メモリ(ＥＥＰＲＯＭ)スキームによって構成されるフラッシュメモリセルのアレイによって置き換えてもよい。フラッシュメモリセルのアレイを用いた場合も、図１５及び図１６で説明したのと同一の技術的思想を使用することができる。
フラッシュメモリセルのそれぞれは、例えば半導体基板と、この半導体基板上に積層されたゲート絶縁膜と、このゲート絶縁膜上に積層された浮遊ゲート電極と、この浮遊ゲート電極上に積層された正電荷層を含む電極間誘電体と、この電極間誘電体上に積層された制御ゲート電極とを備えて構成される。フラッシュメモリセルのそれぞれのゲート絶縁膜は、そのゲート絶縁膜を介して電子がトンネリングすることが可能であり、フラッシュメモリセルのそれぞれの浮遊ゲート電極は、電荷を蓄積する。
ＮＡＮＤフラッシュメモリ又はＮＯＲフラッシュメモリのメモリアレイが、パイプライン化されたメモリアレイブロックを構成すると、そのパイプライン化されたメモリアレイブロックは、バイトサイズ若しくはワードサイズのパラレルデータ・ストリーム、又はバイトサイズ若しくはワードサイズのパラレル命令ストリームの情報を記憶することができる。そして、パイプライン化されたメモリアレイブロックは、パラレルデータ・ストリーム又はパラレル命令ストリームを、複数のメモリアレイブロックからＭＭによって構成される出力インターフェースに出力するように構成すればよい。この場合、出力インターフェースは、フラッシュメモリと計算機システムのプロセッサとの間の経路に設けられる。
フラッシュメモリのバーストモードにおいて、バースト長を有するデータのそれぞれは、メモリブロックのそれぞれに接続された対応するセンスアンプにそれぞれ転送される。更に、センスアンプのそれぞれの出力は、出力バッファにそれぞれ転送される。そして、出力バッファからのそれぞれの出力は、内部バスに入力してもよい。また、内部バスからの出力は、ＭＭによって構成されるインターフェースメモリに転送される。そして、フラッシュメモリのメモリアレイブロック内に記憶されたパラレルデータのそれぞれは、ストリームの方向に沿って、計算機システムのプロセッサに向かって、それぞれ転送することが可能となる。
パラレルデータ・ストリーム又はパラレル命令ストリームが、プロセッサからフラッシュメモリに向かって、逆方向に生じる場合は、フラッシュメモリとプロセッサとの間の出力インターフェースは、プロセッサとフラッシュメモリとの間の入力インターフェースに変更される。
上述のように、入力／出力インターフェースは、フラッシュメモリと他の記憶装置との間に内部接続されていてもよいし、又は入力／出力インターフェースは、フラッシュメモリと計算機システムのプロセッサとの間に内部接続されていてもよい。図１５及び図１６に示す構成と同様に、フラッシュメモリの入力／出力インターフェースは、ＭＭによって構成される内部バス及びインターフェースメモリを含んでいてもよい。
又は、それに代えて、フラッシュメモリの入力／出力インターフェースは、内部バスを含んでいなくてもよい。しかし、ＭＭによって構成されるインターフェースメモリは、図１７に示す構成と同様に、フラッシュメモリのパイプライン化されたメモリアレイブロックに直接接続されている必要がある。フラッシュメモリの出力バッファからの出力がＭＭキャッシュメモリに直接入力されるならば、図１８に示す計算機システムと同様の構成をフラッシュメモリによって構成できる。即ち、ＤＲＡＭ以外のランダムアクセス可能メモリによって、図１８に示す計算機システムと同様の構成を実現することができる。
このように、本発明は、上記の説明で詳述してない様々な実施形態、変形例など含むことは勿論である。従って、本発明の技術的範囲は、以下の特許請求の範囲の記載に規定される。

Claims (9)

  1. バイトサイズ若しくはワードサイズのパラレルデータ・ストリーム、又はバイトサイズ若しくはワードサイズのパラレル命令ストリームの情報を記憶し、プロセッサ駆動用のクロック周波数に同期して、前記情報の流れの方向に沿って計算機システムのプロセッサに向かって前記情報を転送するマーチングメモリであって、
    複数の前段セルの列方向アレイをそれぞれ有し、前記情報にセットとして含まれる複数の信号のそれぞれを反転及び記憶する、奇数番目に位置する複数の列と、
    前記流れの方向に沿って前記奇数番目に位置する複数の列に対して交互かつ周期的に配置され、複数の後段セルの列方向アレイをそれぞれ有する偶数番目に位置する複数の列と、
    を備え、前記複数の後段セルのそれぞれは、入力側に隣接する前記奇数番目に位置する複数の列の一つによって反転された前記信号を再反転及び記憶することを特徴とするマーチングメモリ。
  2. 前記前段セルのそれぞれは、
    前記奇数番目に位置する複数の列のそれぞれの入力側に隣接する前記偶数番目に位置する複数の列の１つに定義される隣接後段セルの出力端子からの、前記情報にセットとして含まれる複数の信号の内の1つの信号の転送を制御する前段結合素子と、
    前記前段結合素子を介して転送された前記1つの信号を反転し、かつ前記前段セルの出力側に隣接する前記偶数番目に位置する複数の列の１つに向かって、反転された前記1つの信号を更に転送する前段インバータと、
    を備えることを特徴とする請求項１に記載のマーチングメモリ。
  3. 前記前段セルのそれぞれは、
    反転された前記1つの信号を記憶する前段記憶キャパシタ
    を更に備えることを特徴とする請求項２に記載のマーチングメモリ。
  4. 前記後段セルのそれぞれは、
    前記マトリクスを構成する同一の行に配置される前記前段セルから転送される反転された信号の１つを再反転し、かつ前記後段セルの出力側に隣接する前記奇数列の１つに向かって前記再反転された信号を更に転送する後段インバータと、
    前記再反転された信号を記憶する後段記憶キャパシタと、
    を備えることを特徴とする請求項1に記載のマーチングメモリ。
  5. 前記後段セルのそれぞれは、
    偶数列の入力側に隣接する前記奇数番目に位置する複数の列の１つに定義される隣接前段セルの出力端子からの、前記情報にセットとして含まれる複数の信号の内の1つの信号の転送を制御する後段結合素子、
    を更に備えることを特徴とする請求項4に記載のマーチングメモリ。
  6. パイプライン化された複数のメモリアレイブロックを有するランダムアクセス可能メモリに用いられ、バイトサイズ若しくはワードサイズのパラレルデータ・ストリーム、又はバイトサイズ若しくはワードサイズのパラレル命令ストリームの情報を記憶し、計算機システムのプロセッサ駆動用のクロック周波数に同期して、前記複数のメモリアレイブロックから前記情報の流れの方向に沿って前記プロセッサに向かって前記情報を転送するマーチングメモリであって、
    前記情報にセットとして含まれる複数の信号のそれぞれを反転及び記憶するように、複数の前段セルの列方向アレイをそれぞれ有する、奇数番目に位置する複数の列と、
    前記情報の流れの方向に沿って前記奇数番目に位置する複数の列に対して交互かつ周期的に配置され、複数の後段セルの列方向アレイをそれぞれ有する偶数番目に位置する複数の列と、
    を備え、前記複数の後段セルのそれぞれは、入力側に隣接する前記奇数番目に位置する複数の列の一つによって反転された前記信号を再反転及び記憶することを特徴とするマーチングメモリ。
  7. プロセッサと、
    主記憶装置として用いられ、バイトサイズ若しくはワードサイズのパラレルデータ・ストリーム、又はバイトサイズ若しくはワードサイズのパラレル命令ストリームの情報にセットとして含まれる複数の信号のそれぞれを反転及び記憶するように、複数の前段セルの列方向アレイをそれぞれ有する奇数番目に位置する複数の列、前記情報の流れの方向に沿って前記奇数番目に位置する複数の列に対して交互かつ周期的に配置され、複数の後段セルの列方向アレイをそれぞれ有する偶数番目に位置する複数の列を含むマーチングメモリと、
    を備え、前記複数の後段セルのそれぞれは、入力側に隣接する前記奇数番目に位置する複数の列の一つによって反転された前記信号を再反転及び記憶し、
    前記プロセッサが算術論理演算を実行できるように前記主記憶装置は、前記情報の流れの方向に沿って、前記プロセッサ駆動用のクロック周波数に同期して、前記情報を前記プロセッサに能動的かつ連続的に転送することを特徴とする計算機システム。
  8. プロセッサと、
    パイプライン化された複数のメモリアレイブロックを有するランダムアクセス可能メモリを含む主記憶装置と、
    前記ランダムアクセス可能メモリと前記プロセッサとの間の経路に設けられたインターフェースとして用いられるマーチングメモリであって、バイトサイズ若しくはワードサイズのパラレルデータ・ストリーム、又はバイトサイズ若しくはワードサイズのパラレル命令ストリームの情報にセットとして含まれる複数の信号のそれぞれを反転及び記憶するように、複数の前段セルの列方向アレイをそれぞれ有する奇数番目に位置する複数の列、前記情報の流れの方向に沿って前記奇数番目に位置する複数の列に対して交互かつ周期的に配置され、複数の後段セルの列方向アレイを有する偶数番目に位置する複数の列を含むマーチングメモリと、
    を備え、前記複数の後段セルのそれぞれが、入力側に隣接する前記奇数番目に位置する複数の列の一つによって反転された前記信号を再反転及び記憶することにより、前記インターフェースは、前記プロセッサが算術論理演算を実行できるように、前記プロセッサの駆動用のクロック周波数に同期して、前記複数のメモリアレイブロックから前記情報を前記プロセッサに、前記情報の流れの方向に沿って能動的かつ連続的に転送することを特徴とする計算機システム。
  9. プロセッサと、
    パイプライン化された複数のメモリアレイブロックを有するランダムアクセス可能メモリを含む主記憶装置と、
    バイトサイズ又はワードサイズのパラレルデータ・ストリーム又はパラレル命令ストリームの情報にセットとして含まれる複数の信号のそれぞれを反転及び記憶するように、複数の前段セルの列方向アレイをそれぞれ有する奇数番目に位置する複数の列、前記情報の流れの方向に沿って前記奇数番目に位置する複数の列に対して交互かつ周期的に配置され、複数の後段セルの列方向アレイをそれぞれ有する偶数番目に位置する複数の列を含むマーチングメモリによって構成されるキャッシュメモリと、
    を備え、前記複数の後段セルのそれぞれは、入力側に隣接する前記奇数番目に位置する複数の列の一つによって反転された前記信号を再反転及び記憶し、
    前記プロセッサが算術論理演算を実行できるように前記キャッシュメモリは、前記プロセッサの駆動用のクロック周波数に同期して、前記情報を前記複数のメモリアレイブロックから前記プロセッサに前記情報の流れの方向に沿って能動的かつ連続的に転送することを特徴とする計算機システム。

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