JPH04293151A

JPH04293151A - 並列データ処理方式

Info

Publication number: JPH04293151A
Application number: JP3057347A
Authority: JP
Inventors: Hideki Kato; 英樹加藤; Hideki Yoshizawa; 英樹吉沢; Hiromoto Ichiki; 宏基市來; Daiki Masumoto; 大器増本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-03-20
Filing date: 1991-03-20
Publication date: 1992-10-16
Also published as: EP0504932A2; US5506998A; EP0504932A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は並列データ処理方式に係
り、更に詳しくは、複数個のデータ処理ユニットを同期
的に用いてデータを処理する、並列データ処理方式に関
する。

【０００２】電子計算機あるいはディジタル信号処理装
置等のシステムにおいて、データ処理の適用分野の拡大
に伴い、処理されるデータの量が膨大になり、特に画像
処理或いは音声処理等の分野では高速なデータ処理を行
う必要があり、そのため、複数個のデータ処理ユニット
を同期的に用いてデータを処理するデータ処理の並列性
の利用が重要となる。

【０００３】また、フォンノイマン型コンピュータによ
る論理型データ処理だけでは、人間が行っているような
柔軟なパターン処理は難しいとの認識から、これと異な
る計算原理に基づくニューロコンピュータが広く研究さ
れている。ニューロコンピュータの大きな特徴の１つに
その学習機能がある。現在最も広く使われている学習則
の１つに誤差逆伝搬があるが、大規模なニューラルネッ
トワークあるいは大量の学習データに適用した場合、学
習の収束までに非常に長い時間がかかり、この時間を短
縮することは、非常に重要である。

【０００４】本発明はこの人工ニューラルネットワーク
のシミュレーション、特に誤差逆伝搬学習則を高速実行
する並列データ処理方式に関するものである。

【０００５】

【従来の技術】図７（Ａ）は先に出願したトレイ中にレ
ジスタを１個しか持たない並列データ処理方式（特願平
１−２４３９７２）　の原理構成図である。

【０００６】１はデータ処理ユニット、１ａはその中の
プロセッサ、２はデータの保持及び転送を行うトレイ、
２ａはトレイ２のデータ保持回路であり、例えばラッチ
回路で構成され、２ｂはトレイ２のデータ転送回路であ
り、例えばバスドライバで構成され、２ｃはトレイ２の
制御手段であり、例えば論理回路で構成されている。

【０００７】３は各トレイの相互接続により構成される
シフトレジスタ、４はデータ処理ユニット１にデータを
供給する手段の一部であると同時にデータ処理ユニット
１を制御する手段の一部である記憶装置であり、例えば
ＲＡＭ（ランダムアクセスメモリ）　で構成され、５は
データ処理ユニット１とトレイ２の同期動作を行う手段
であり、５ａはクロック発生回路であり、例えば水晶発
振回路で構成され、５ｂはクロック分配回路であり、例
えばバッファ回路から構成される。

【０００８】６はシストリック的に戻るデータとトレイ
に入力する場合のデータと外部データとの選択を行う選
択回路、７はシストリックされるデータを途中からバイ
パスする選択回路であり、シフトレジスタの長さをｍに
変更するバイパス回路である。１２はデータ処理ユニッ
トの第１の入力、２１はトレイの第１の入力、２２はト
レイの第１の出力、３１はトレイ２とデータ処理ユニッ
ト１間のバスである。

【０００９】データ処理ユニット１はデータの処理を行
い、トレイ２は転送の動作を行うものでシフトレジスタ
３を構成して、データの巡回シフトを行う。ｍ×ｎ行列
Ａと要素数のベクトルｘとの積を求める場合、行列Ａの
行数ｍが列数ｎより小さい場合であっても、或いはｍが
ｎより大きい場合であっても、ｍ個のデータ処理ユニッ
トとｎ個のトレイを用いてｎに比例する処理時間でその
積が実行可能となり、従って、良好な台数効果を得るこ
とができる。

【００１０】すなわち、図７（Ａ）　に示すように、そ
れぞれ２つの入力を持ち、その入力間の乗算機能とその
乗算結果の累積機能、すなわち内積演算を実行するｍ個
のデータ処理ユニット１と、ｎ個のトレイ２とからなる
構成において、ユニット内の累積レジスタをＹとした場
合に、データ処理ユニットへの２つの入力を掛け合わせ
、積を累積Ｙ（図示せず）　に足し込み、その後、シフ
トレジスタ３内の隣接するトレイ間でベクトルｘの要素
をシフトする。この動作をｎ回繰り返すことにより、ｍ
×ｎの行列Ａと、ｎ次元ベクトルとの乗算がｍ個のデー
タ処理ユニットを用いてｎに比例する処理時間で実行可
能となる。すなわち、データ処理ユニット１とデータ保
持機能を有するトレイ２とを分離することにより、それ
ぞれｍとｎが異なっている場合であっても、タイミング
を合わせるための処理を必要としない。

【００１１】さらに、トレイ２間のデータ転送とデータ
処理ユニット１によるデータ処理とを同時並列的に行い
、一般的にはデータ処理ユニットがデータ処理に有する
時間よりもデータ転送時間を短くすることが期待できる
ので、データ転送時間をデータ処理時間の影に隠すこと
で実質的に０にし、そのことにより、処理時間を短縮す
ることが可能となっている。このことにより、行列演算
あるいはニューロコンピュータ演算を行う。

【００１２】データ処理ユニット１と、データ保持機能
を有するトレイ２とを分離することにより、データ処理
ユニット１の個数ｎとが同一の場合も違っている場合も
、ｎ×ｍの行列Ａと要素数ｎのベクトルｘとの積を、デ
ータ転送と、データ処理の同時並列処理により行うこと
ができる。

【００１３】４或いは１０３は各データ処理ユニット１
に対する記憶回路あるいは制御回路である。図７（Ｂ）
　はトレイの構造を具体的に示す。

【００１４】トレイは基本的には単なる１つのラッチ回
路であり、ＤＦＦと、書き込み、読み出しあるいはアド
レスを制御するコントロール回路とからなる。図７（Ｃ
）　はトレイ２のより具体的な構成であり、Ｄ−Ｆｌｉ
ｐｆｌｏｐの入力がマルチレクサで選択され、データの
流れる方向はバッファとトライステートバッファとによ
って、制御される。

【００１５】図８（Ａ）　はリングレジスタ型並列方式
による誤差逆伝播学習則動作フローチャートである。入
力信号と教師信号の入力に対して前向き処理と後ろ向き
処理とを、入力・教師信号対を変えながら、誤差がなく
なるまで繰り返すものである。

【００１６】図８（Ｂ）　は誤差逆伝播学習則の詳細フ
ローチャートである。学習処理の実行は以の処理を学習
が収束するまで教師信号対を変えながら繰り返すことに
より行われる。先ずメモリ上の入力トレーニングパター
ンのｉ番目の要素Ｉｐ−ｉ（＝Ｙｉ（１）　）　をトレ
イｉに転送し、以下を全ての層分繰り返す（ｌ＝２，．
．．Ｌ）　。

【００１７】先ずシフトレジスタ長をＮ（ｌ＝１）　に
しＵｉ（ｌ）　＝Σｊ＝１，Ｎ（ｌ−１）　Ｗｉｊ（ｌ
）　Ｙｊ（ｌ−１）　をもとめＹｊを後の使用のために
コピーする。シグモイド関数ｆを用いてＹｉ（ｌ）　＝
ｆ（Ｕｉ（ｌ）　）　を得て、求めたＹｉ（ｌ）　をト
レイｉに出力する。次に誤差の初期値Ｄｉ（Ｌ）　（＝
Ｙｉ（Ｌ）　−Ｏｐ−ｉ（出力トレーニングパターンの
ｉ番目の要素）　を計算する。そして次の処理を全ての
層分繰り返す（ｌ＝Ｌ，．．．，２）　。

【００１８】先ずシフトレジスタ長をＮ（ｌ−１）　に
し、トレイｉ上のＤｉ（ｌ−１）　を０にする。そして
以下を繰り返す（ｊ＝ｉ，ｉ＋１，．．．Ｎ（ｌ−１）
　，１，．．．，ｉ−１）　。Ｄｊ（ｌ−１）　：Ｄｊ
（ｌ−１）　＋Ｗｉｊ（ｌ）　ｆ（Ｕｊ（ｌ）　）　Ｄ
ｉ（ｌ）　を得る。次の演算を繰り返す（ｊ＝１，．．
．，Ｎ（ｌ−１）　。Ｗｉｊ（ｌ）　：＝Ｗｉｊ（ｌ）
　＋ηＤｉ（ｌ−１）　Ｙｊ（ｌ）　。この時Ｙｊを用
いる。そして、処理を終了する。

【００１９】

【発明が解決しようとする課題】従来の、トレイ中にレ
ジスタを１個しか持たないリングレジスタ型並列方式に
おいては、誤差逆伝搬学習則の後向き処理過程において
必要となる、前層のニューロンの出力値を、各プロセッ
サが前向き処理中に自分のローカルメモリに全て複写し
ておく必要があった。このため、必要なメモリ量も多く
なり、また、プロセッサユニットを介してローカルメモ
リに後向処理のたびにアクセスするために処理時間も必
要であった。

【００２０】本発明は、必要なメモリ量を減らし、処理
時間を短縮した並列データ処理方式を提供することを目
的とする。

【００２１】

【課題を解決するための手段及び作用】図１（Ａ）乃至
図１（Ｃ）は本発明の原理説明図である。図１（Ａ）に
示したシステムは図７（Ａ）と同様であるから同一参照
番号を付して説明を省略する。

【００２２】図１（Ｂ）は発明にかかるトレイ２であり
、複数段のプロセッサからなるレジスタファイル２ｅを
有する。このレジスタファイル２ｅの異なる領域（レジ
スタ）　を多層型ニューロンの異なる層に割り当てる。

【００２３】図２（Ｃ）はトレイ２をセパレートＩ／Ｏ
のメモリ２ｆから構成する。そして、メモリのアドレス
によって、多層型ニューロンの各層に対応する領域を指
定する。２ｇはプロセッサ１からの入力とサイクリック
バスからの入力とを選択するためのマルチプレクサであ
り、２ｈはサイクリックバスへの出力とプロセッサへの
入出力を制御するトライステートバッファである。

【００２４】本発明によれば、誤差逆伝搬学習則の前向
き処理において、Ｙｉ（ｌ）をトレイ中に格納する際に
、異なる層ｌに対してはトレイ中の異なるレジスタを用
いることにより、これらを後向き処理迄トレイ上に保存
しておき、重みの更新の際にこれらの値をトレイから読
み込むことを可能とすることにより、各プロセッサが自
分のローカルメモリ上にコピーを保存する必要がなくな
った。

【００２５】本発明の特徴は、各々少なくとも１つの入
力を持つ複数個のプロセッサ（１）と、各々第１の入力
及び出力を持ち且つ各々データ保持及びデータ転送を行
う複数個のトレイ（２）であって、トレイ（２）の全部
またはその一部が各々前記プロセッサ（１）の第１の入
力に接続された第２の出力を有するものと、接続するト
レイ（２）の第１の入力及び出力が接続されて鳴るシフ
ト手段（３）とを具備し、シフト手段（３）上のデータ
転送と、トレイ（２）とプロセッサ（１）間のデータ転
送と、プロセッサ（１）によるデータ処理とを同期して
行うことにより、行列演算あるいはニューロコンピュー
タ演算を行うことを特徴とする並列データ処理方式を提
供する。

【００２６】トレイ（２）中のデータ保持手段は複数の
データを保持可能である。シフト手段（３）はサイクリ
ックシフトレジスタである。シフト手段（３）の長さを
変更する手段を有する。シフト手段（３）の長さを変更
する手段は、前記トレイの入力切り換え手段、外部のデ
ータ供給手段及び入力選択手段、前記トレイ（２）中の
前記データ保持手段による。

【００２７】プロセッサ（１）が第１の出力を持ち、前
記トレイ（２）が該第１の出力に接続された第２の入力
を持ち、前記プロセッサ（１）から前記トレイ手段（２
）にデータを書き込む手段を有する。

【００２８】プロセッサ（１）と前記トレイ（２）間で
のデータ転送路は入力と出力で共通に利用されるバスで
ある。データの処理結果を更に処理するに際し、処理結
果を書き込み手段を用いて前記トレイ（２）に転送する
。トレイ（２）が各々相互に接続された第３の入力及び
出力を備え、シフト手段（３）は双方向システムレジス
タである。双方向システムレジスタを構成する各トレイ
（２）間のデータ転送路は入力と出力で共通に利用され
るバスである。双方向シフトレジスタ上をデータを双方
向に転送する。

【００２９】ベクトルの各要素を巡回させるシフト手段
であって、内部はその各要素を保持する機能および転送
機能を有するトレイ（２）と、行列の各行に対応して存
在し、少なくとも２入力間の乗算とその乗算結果の累積
機能を有するプロセッサ（１）と、各プロセッサ毎に存
在し、行列の各行の要素を順番に読み出すことが可能な
記憶手段とを有し、プロセッサ（１）と、データを巡回
シフトさせる前記トレイ（２）とを分離することにより
、各プロセッサ（１）が、巡回シフトしてくるベクトル
の要素と対応する記憶手段からの行列要素とを乗算し、
その乗算結果を累積することにより、行と列の数が異な
る長方行列とベクトルとの積を演算することにより行う
行列演算あるいはニューロコンピュータ演算を行う。複
数のトレイ（２）から成るシフトレジスタ（３）の長さ
をｎにし、そのｎの数に等しい要素からなるベクトルを
シフトレジスタにセットし、プロセッサ（１）のそれぞ
れが対応するトレイと記憶手段（４）とからそれぞれベ
クトルの要素及び行列の要素とを受け取り掛け合わせ累
積し、その後、そのベクトルの要素を巡回する動作をｎ
回繰り返した後、結果をトレイ（２）に転送し、その巡
回シフトのシフト長をｎからｍにし、同様な動作をｍ回
繰り返すことにより、長方向列とベクトルとの積にさら
に異なる長方行列を掛ける。

【００３０】長方行列の転置行列とベクトルとの積を計
算する場合、その行列を構成する部分行ベクトルを前記
各プロセッサ（１）に接続された記憶手段（４）中に格
納し、演算途中に生じる部分和を前記トレイ（２）の各
トレイ中のデータ保持回路上に累積し、各トレイ上のデ
ータと記憶手段（４）からのデータとの積をとってその
部分和をトレイ上に転送し、巡回シフトすることにより
、定置行列とベクトルとの積を計算する。

【００３１】人工ニューラルネットワークにおいて、長
方行列の各行の要素をニューロンモデルに接続する結合
枝の重みに対応させたとき、プロセッサ（１）は、トレ
イ（２）の各データ保持回路にある入力変数のそれぞれ
と対応する記憶手段（４）からの重みとを掛け、シフト
レジスタ（３）内で巡回シフトする動作を繰り返すこと
により、そのニューロンモデルに接続された結合枝の重
みとその結合枝への入力変数との積の総和を求め、その
後、非線形関数を施す処理部（１０３）を有し、ニュー
ラルネットの前向きの処理を実行することを可能とする
。

【００３２】非線形関数はシグモイド関数である。ニュ
ーラルネットは、少なくとも３層構造の階層型ニューラ
ルネットワークである。

【００３３】階層型ニューラルネットワークにおける逆
伝搬学習則の後ろ向き処理であって、出力層からの出力
信号と教師信号との誤差を入力層に向けて通常の信号の
流れる向きと逆方向に伝搬させる処理において、逆伝搬
してくる誤差信号を要素とするベクトルと前記前向き処
理において重みを要素とする重み係数行列Ｗの転置行列
ＷＴ　を行列の転置行列とベクトルとの積を求める方式
に従って、演算途中の部分和をシフトレジスタ（３）上
で巡回シフトしながら、記憶手段（４）に格納された重
み係数行列の各要素とプロセッサ（１）内の誤差のベク
トルとの各要素との積を求めて部分和に加え、その結果
を部分和としてトレイ（２）上に残すことにより、転置
行列とベクトルとの積を求める処理を後向き積和計算と
して実行することにより逆伝搬学習則を実行することを
可能とする。

【００３４】逆伝搬学習則において、前向き処理中に、
各層のニューロンの出力をトレイ（２）中に保持してお
き、後ろ向き処理中にそれを利用する。プロセッサ（１
）の処理装置は、データがアナログである場合には、ア
ナログ乗算器と、積分器で構成され、トレイ（２）　の
各トレイのデータ保持回路はサンプルホールド回路で構
成れ、トレイ（２）のデータ転送回路はアナログスイッ
チとバッファアンプで構成される。

【００３５】行列がｍ×ｎで帯幅ｋの帯行列Ａと、要素
数ｎのベクトルｘとの乗算を行う場合、前記ベクトルＸ
を巡回シフトによって一回転させないで、ベクトルＸの
要素をシフトレジスタ内でシフトする際に、行列の帯が
始まる始点を任意に指定できる。

【００３６】プロセッサ（１）とデータ保持機能を有す
るトレイの２つを分離することにより、トレイ（２）間
のデータ転送と、プロセッサ（１）によるデータ処理と
を同時並行的に行い、トレイ（２）間のデータ転送に要
する時間をプロセッサ（１）がデータ処理に要する時間
と等しくあるいは短くすることでデータ転送時間をデー
タ処理時間の影に隠す。

【００３７】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。図２（Ａ），（Ｂ），（Ｃ），（Ｄ）は本発明の第
１の実施例説明図であり、ニューロコンピュータを示し
ている。図中、図１（Ａ），（Ｂ），（Ｃ）で示したも
のと同一のものは同一の記号で示して説明を省略する。

【００３８】図２（Ｃ）において、２ｉ、２ｊはトレイ
２からサイクリックバスの両方向への出力端に設けられ
たトライステートバッファ、２ｌ、２ｍはサイクリック
バスからトレイ２への入力端に設けられたバッファ、２
Ｅはプロセッサ１ａからトレイ２の入力端に設けられた
バッファである。トライテートバッファ２ｈ、２ｉ、２
ｊによって、トレイ２から出力をプロセッサ１ａに送出
するか、サイクリックバス上においてどちらの方向に送
出するかなどの切り替え制御する。

【００３９】図２（Ｄ）はトレイ２の具体的構成を示す
もので、入力は例えば３ビットの選択信号によって、マ
ルチレクサ２ｎによってたとえば８個のレジスタ２ｅの
うちの１つに入力するように制御し、８個のレジスタ２
ｅのうちいずれか１つからの出力をでーたセレクタ（マ
ルチプレクサ）　によって出力として選択するものであ
る。

【００４０】図４は、本発明の実施例における誤差学習
則逆伝播のフローチャートである。図８（Ｂ）に示した
従来の誤差学習則逆伝播と異なるところは、前向き処理
において。出力値を後ろ向き処理で使用するためのロー
カルメモリにコピーしておく必要がない点である。

【００４１】学習処理の実行は以の処理を学習が収束す
るまで教師信号対を変えながら繰り返すことにより行わ
れる。先ずメモリ上の入力トレーニングパターンのｉ番
目の要素Ｉｐ−ｉ（＝Ｙｉ（１））　をトレイｉに転送
し、以下を全ての層分繰り返す（ｌ＝２，．．．Ｌ）　
。先ずシフトレジスタ長をＮ（ｌ＝１）　にしＵｉ（ｌ
）　＝　Σｊ＝１，Ｎ（ｌ−１）　Ｗｉｊ（ｌ）　Ｙｊ
（ｌ−１）　を求める。シグモイド関数ｆを用いてＹｉ
（ｌ）　＝ｆ（Ｕｉ（ｌ）　）　を得て、求めたＹｉ（
ｌ）　をトレイｉのＬ−１番目のレジスタに出力する。次に誤差の初期値Ｄｉ（Ｌ）（＝Ｙｉ（Ｌ）　−Ｏｐ−
ｉ（出力トレーニングパターンのｉ番目の要素）　を計
算する。

【００４２】そして次の処理を全ての層分繰り返す（ｌ
＝Ｌ，．．．，２）　。先ずシフトレジスタ長をＮ（ｌ
−１）　にし、トレイｉ上のＤｉ（ｌ−１）　を０にす
る。そして以下を繰り返す（ｊ＝ｉ，ｉ＋１，．．．Ｎ
（ｌ−１）　，１，．．．，ｉ−１）。Ｄｊ（ｌ−１）
　：Ｄｊ（ｌ−１）　＋Ｗｉｊ（ｌ）　ｆ（Ｕｊ（ｌ）
　）　Ｄｉ（ｌ）を得る。次の演算を繰り返す（ｊ＝１
，．．．，Ｎ（ｌ−１）　。先ずトレイｊのｌ−１番目
レジスタからＹｊ（ｌ）　の値を得て、Ｗｉｊ（ｌ）　
：＝Ｗｉｊ（ｌ）＋ηＤｉ（ｌ−１）　Ｙｊ（ｌ）　。そして、処理を終了する。

【００４３】図５は本発明が適用されるシステムの他の
例であり、第１の例と異なるところは、サイクリックバ
スが双方向性となっている点であり、図１（Ａ）と同一
部分に同一番号を付して説明を省略する。

【００４４】図６は本発明の他の実施例であり、トレイ
２の中にシフトレジスタのリングのデータの流れにそっ
て複数のレジスタ２ｅを直列に接続したものである。プ
ロセッサ１ａの出力をレジスタセレクタ２ｑによって選
択されたレジスタ、例えば図において左端のレジスタに
入力する。その場合、図４のフローチャートにおいて、
シフトレギスタの長さをサイクリックバスに含まれるレ
ジスタの数、そしてトレイｉに出力することをレジスタ
ｉに出力するものとして考えればよい。図６の実施例は
図２（Ｂ）に示した実施例（ニューロンの各層に対応し
て複数のレジスタを設けたもの）　と混用することが可
能である。

【００４５】

【発明の効果】以上説明したように、本発明によれば従
来の方法より少ないメモリ量と短い処理時間で誤差逆伝
搬学習が実行でき、係るニューロコンピュータの性能向
上に寄与するところが大きい。

【図面の簡単な説明】

【図１】（Ａ）は本発明が適用されるシステムのブロッ
ク図、（Ｂ）及び（Ｃ）は本発明の原理説明図である。

【図２】（Ａ）は本発明が適用されるシステムのブロッ
ク図、（Ｂ）及び（Ｃ）は本発明のトレイのそれぞれ１
実施例のブロック図である。

【図３】本発明にかかるトレイのブロック図である。

【図４】本発明における誤差逆伝播学習則を示すフロー
チャートである。

【図５】本発明が適用される他のシステムのブロック図
である。

【図６】本発明が適用される他のシステムのブロック図
である。

【図７】（Ａ）はシストリックシステムのブロック図で
あり、（Ｂ）及び（Ｃ）は従来のトレイのブロック図、

【図８】（Ａ）は一般的な前向き処理及び後ろ向き処理
を示すフローチャートであり、（Ｂ）は従来の誤差伝播
逆行列逆収束を示すフローチャートである。

【符号の説明】１　　　　　　プロセッサユニット２　　　　　　トレイ２ｅ　　　　レジスタファイル２ｆ　　　　メモリ

Claims

【特許請求の範囲】

【請求項１】　　各々少なくとも１つの入力（１２）を
持つ複数個のプロセッサ（１）と、各々第１の入力及び
出力を持ち且つ各々データ保持及びデータ転送を行う複
数個のトレイ（２）であって、前記トレイ（２）の全部
またはその一部が各々前記プロセッサ（１）の第１の入
力に接続された第２の出力を有するものと、前記接続す
るトレイ（２）の第１の入力及び出力が接続されて鳴る
シフト手段（３）とを具備し、前記シフト手段（３）上
のデータ転送と、前記トレイ（２）と前記プロセッサ（
１）間のデータ転送と、前記プロセッサ（１）によるデ
ータ処理とを同期して行うことにより、行列演算あるい
はニューロコンピュータ演算を行うことを特徴とする並
列データ処理方式。
【請求項２】　　前記トレイ手段（２）中のデータ保持
手段は複数のデータを保持可能であることを特徴とする
請求項１記載の並列データ処理方式。
【請求項３】　　前記シフト手段（３）はサイクリック
シフトレジスタであることを特徴とする請求項１乃至２
記載の並列データ処理方式。
【請求項４】　　前記シフト手段（３）の長さを変更す
る手段を有することを特徴とする請求項１〜３記載の並
列データ処理方式。
【請求項５】　　前記トレイ（２）が各々相互に接続さ
れた第３の入力及び出力を備え、前記シフト手段（３）
は双方向システムレジスタであることを特徴とする請求
項１〜４記載の並列データ処理方式。