WO2003060747A2 - Reconfigurierbarer prozessor - Google Patents

Reconfigurierbarer prozessor Download PDF

Info

Publication number
WO2003060747A2
WO2003060747A2 PCT/DE2003/000152 DE0300152W WO03060747A2 WO 2003060747 A2 WO2003060747 A2 WO 2003060747A2 DE 0300152 W DE0300152 W DE 0300152W WO 03060747 A2 WO03060747 A2 WO 03060747A2
Authority
WO
WIPO (PCT)
Prior art keywords
register
configuration
data
ciw
processor
Prior art date
Application number
PCT/DE2003/000152
Other languages
English (en)
French (fr)
Other versions
WO2003060747A3 (de
Inventor
Martin Vorbach
Volker Baumgarte
Original Assignee
Pact Xpp Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Pact Xpp Technologies Ag filed Critical Pact Xpp Technologies Ag
Priority to AU2003208266A priority Critical patent/AU2003208266A1/en
Priority to EP03706240A priority patent/EP1483682A2/de
Priority to DE10392560T priority patent/DE10392560D2/de
Priority to US10/501,845 priority patent/US8281108B2/en
Priority to US10/508,559 priority patent/US20060075211A1/en
Priority to PCT/DE2003/000942 priority patent/WO2003081454A2/de
Priority to EP03720231A priority patent/EP1518186A2/de
Priority to AU2003223892A priority patent/AU2003223892A1/en
Priority to PCT/EP2003/008081 priority patent/WO2004021176A2/de
Priority to EP03776856.1A priority patent/EP1537501B1/de
Priority to AU2003286131A priority patent/AU2003286131A1/en
Priority to PCT/EP2003/008080 priority patent/WO2004015568A2/en
Publication of WO2003060747A2 publication Critical patent/WO2003060747A2/de
Priority to JP2005506110A priority patent/JP2005535055A/ja
Priority to EP03784053A priority patent/EP1535190B1/de
Priority to US10/523,764 priority patent/US8156284B2/en
Priority to AU2003260323A priority patent/AU2003260323A1/en
Publication of WO2003060747A3 publication Critical patent/WO2003060747A3/de
Priority to US12/570,943 priority patent/US8914590B2/en
Priority to US12/621,860 priority patent/US8281265B2/en
Priority to US12/729,090 priority patent/US20100174868A1/en
Priority to US12/729,932 priority patent/US20110161977A1/en
Priority to US12/947,167 priority patent/US20110238948A1/en
Priority to US14/540,782 priority patent/US20150074352A1/en
Priority to US14/923,702 priority patent/US10579584B2/en

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture

Definitions

  • the present invention relates to the preamble and thus deals with reconfigurable multidimensional logic fields and their operation.
  • Reconfigurable elements are designed differently and according to the application, depending on the application to be executed.
  • a reconfigurable architecture is understood to mean modules (VPU) with configurable function and / or networking, in particular integrated modules with a plurality of arithmetic and / or logical and / or logical and / or analog and / or storing and / or in one or more dimensions - External / externally networking modules that are connected to each other directly or by a bus system.
  • the category of these modules includes, in particular, systolic arrays, neural networks, multiprocessor systems, processors with several arithmetic units and / or logical cells and / or communicative / peripheral cells (10), networking and network modules such as crossbar switches, as well as known modules of the Genus FPGA, DPGA, Chameleon, VPUTER, etc.
  • the above architecture is used as an example for clarification and is referred to below as the VPU.
  • the architecture consists of any arithmetic, logical (also memory) and / or memory cells and / or network cells and / or communicative / peripheral (10) cells (PAEs), which can be arranged in a one- or multi-dimensional matrix (PA), whereby the matrix different, any can have configured cells; the bus systems are also understood as cells.
  • a configuration unit (CT, loading logic) is assigned to the matrix as a whole or in part, which configures the networking and function of the PA.
  • the CT can e.g. B. as a dedicated unit.
  • PACT05, PACT10, PACT17 be configured or assigned to the PA as a host microprocessor according to P 44 16 881.0-53, DE 102 06 856.9 or implemented with or by such.
  • the invention describes a processor model for reconfigurable architectures, which is essentially based on the model of a classic processor.
  • the classic model is first considered. We do not consider resources external to the processor (e.g. main memory for program and data, etc.).
  • a processor executes a program in a process.
  • the program consists of a finite set of commands (this set may contain multiple elements) and information about the order in which commands can follow one another. This order is primarily determined by the linear arrangement of the instructions in the program memory and the destinations of jump instructions.
  • Figure 1 (a) shows a program in VAX assembler for exponentiation.
  • a program can also be regarded as a directed graph, where the commands form the nodes and the order is modeled as edges of the graph.
  • This graph is shown in Figure 1 (b).
  • the graph has a unique start and a unique end node. (Not shown in the picture, indicated by the arrows.)
  • the edges can also be marked with transition probabilities. This information can then be used to predict the jump.
  • the jump prediction can in turn be used to preload configurations into the memory of the CT of a VPU (cf. patent application PACT10, which is fully integrated for disclosure purposes) and / or to preload configurations into the configuration stack of a PAE (according to patent applications PACT13, PACT17, PACT31, the are fully incorporated for disclosure purposes).
  • the object of the invention is to provide something new for commercial use.
  • the exemplary VPU architecture is a reconfigurable processor architecture that is essentially based on the patent (s) (or Registrations PACT01, 02, 03, 04, 05, 07, 08, 09, 10, 13, 17, 22, 23, 24, 31 is defined. As mentioned above, these writings are fully incorporated for disclosure purposes. Reference is also made to PACT11, 20, 27, in which corresponding high-level language compilers are described, and to PACT 21, in which a corresponding debugger is described. These writings are also fully incorporated for disclosure purposes.
  • the classic command is replaced by a configuration in the familiar sense, hereinafter referred to as complex instruction (complex instruction word, CIW).
  • complex instruction word, CIW complex instruction word
  • the edges of the graphs in Figure 1 (b) are realized by trigger signals to the CT.
  • a complete program can thus be implemented in that after the processing of a CIW, the CT and / or the configuration cache of the PAEs (see PACT31 and / or as described below) loads the following CIW.
  • VPU Since the VPU essentially works on data streams, a register must be able to store a data stream or parts thereof.
  • a register must be allocated and released. It must remain occupied as long as the program is running on the VPU. (HW support for resource management of the operating system.)
  • a configuration (CIW) is removed from the array the moment it requests the next CIW via a trigger to the CT.
  • the Reconfig trigger (see PACT08) can either be generated via the Reconfig port of an ALU-PAE or implicitly by the CT. In optimally designed versions, this should always be done from the CT.
  • a CIW on the VPU preferably runs without interruption until it requests the next CIW via a trigger to the CT. It will not end prematurely.
  • the maximum execution time of a CIW is limited. This demands the second property of a command. It is preferably the task of the compiler to ensure that each CIW generated meets this condition. A CIW that violates this condition is an invalid command. It can be z. B. via a watchdog timer that generates a trigger after a certain time, as it were, as a warning signal.
  • the warning signal is preferably managed as a TRAP by the hardware and / or the operating system.
  • the signal is also preferably sent to the CT.
  • a Reconfig trigger which causes the reset-like deletion of all configurations in the PA, and / or also preferably sends an exception to the operating system.
  • a subroutine in the graph display is a subgraph of a program with clearly defined input nodes.
  • the edge of the subroutine call within the graph is thus known statically. However, the leading edge at the output node of the subroutine is not known statically. This is illustrated in FIG. 2.
  • the edges from the main program (0201/0202) to the subroutine (0205) are present, but the continuation (0206) after the subroutine is not known to subroutine 0205.
  • the respective continuation is permanently linked to the subroutine call (marked by dashed or dotted lines). It must be inserted into the graph in a suitable manner before reaching the input node (0207, 0208). This is illustrated in Figure 3. In classic processors, this usually happens when the subroutine call (Call, 0203, 0204) stores the address of the command following the subroutine (this is exactly the missing edge) on a call stack. From there it can be fetched at the return.
  • a stack PAE is required to be transferred to the VPU. Like the register PAEs, this is a process resource and is managed in the same way.
  • the CIW which causes the subroutine call to terminate, configures the return edge on the stack PAE. With a trigger, the last CIW of the subroutine causes the stack PAE to remove the uppermost entry from the stack and to send it to the CT as a reconfiguration call.
  • a solution within the CT is implemented within the CT in software or as a dedicated hardware unit.
  • a special Config-ID e.g. -1 can be reserved as a return. When the CT receives this ID, it replaces it with the top entry of its locally managed stack.
  • a stack PAE which can be constructed, for example, as a modified RAM PAE according to PACT13 Fig. 21.
  • Stack overflow and stack underflow are exceptions that are preferably passed on to the operating system.
  • a classic processor register contains a data word at all times.
  • a command can read, write or change the register content (Read-Modify-Write).
  • a VPU register will now have the same properties, however, according to the invention, it contains a value vector or parts thereof instead of a single value. It is possible and usually preferred that the organization of a VPU register be done as a kind of FIFO. In certain cases, random access may also be required. The three register accesses mentioned above are explained in detail below. Random access is not considered here.
  • the register When a CIW is started, the register contains a data vector of unknown length. The individual elements of the vector are extracted sequentially. A trigger is generated for the last element of the vector, which indicates that the register is now empty and the CIW can terminate.
  • the state of the register can be characterized with 3 pointers, they point to the first (0403), last (0401) and current (0402) entry in the data vector. The position of the pointers at the beginning of a CIW is shown by way of example in FIG. 4 (a). The pointer for the current entry stands on the first entry.
  • Figure 4 (b) shows in an example what the pointer position of a register at the end of a CIW can look like. In the case shown there, the vector was not read completely.
  • the register is emptied. All data not processed will be deleted.
  • the pointer for the current entry is set to the last entry.
  • the register is reset to its original state. This enables the next CIW to access the full data vector again.
  • the pointer for the current entry is reset to the first entry.
  • the third possibility is particularly interesting if a CIW cannot process the data vector completely due to the maximum execution time for a CIW. See also section 7.
  • FIG. 5 (a) shows a register prior to a write access that still contains data. It is suggested that existing data can NEN are deleted so that write access begins with an empty vector ( Figure 5 (b)). Alternatively, the written data can also be attached to the existing content. This is shown in Figure 5 (c). This is interesting if the previous CIW could not generate the complete vector due to the maximum execution time.
  • Separation line between read and write data happens. This can either remain where it is. This is useful when a CIW has to be terminated due to the time limit. Alternatively, the dividing line is placed at the end of all data.
  • Figure 6 shows the operation using an example.
  • 0601 marks the virtual dividing line.
  • the register contains data (a), which are read in part (b) or in full (c) below. Newly written and read entries are identified by different hatching.
  • the drawing files (d) and (e) show the state of the register after the necessary pointer update, which changes the position of the dividing lines. This is not an explicit step, but is only shown here for clarification. The read entries must be removed immediately to make room for the new entries to be written.
  • a process that is a program that also shares resources with other programs, particularly in a multitasking operation, must allocate each required register before it can use it. This is preferably done via an additional configuration register within the RAM and / or register PAE. The process to which the register now belongs is also entered there. This configuration is retained even after reconfigurations. The register must be explicitly released by the CT. This happens, for example, when a process ends. With the configuration of each CIWs must be informed of the registers to which process the CIW belongs. This enables switching between several register sets. The procedure is described in more detail in Section 6 below.
  • interrupts there are the hardware interrupts, where the processor has to react to an external event. These are usually processed by the operating system and are not visible to the running processes. They should not be dealt with further here.
  • the second type is software interrupts. These are often used to implement asynchronous interactions between the process and the operating system. So it is z. B. under VMS possible to send a read request to the operating system without waiting for the actual data. As soon as the data is available, the operating system interrupts the running program and asynchronously calls a procedure of the program. This process is called the Asynchronous System Trap (AST).
  • AST Asynchronous System Trap
  • This procedure can be used in the same way on the VPU. Support for this can be provided in the CT.
  • the CT knows whether an asynchronous routine has to be called for a process. In this case, the next request that comes from the array is not processed directly, but saved.
  • the optimal number of register sets can be determined depending on the average execution time of a CIW and the average loading and decoding times of the CIWs.
  • Latency can be intercepted by a larger number of register sets. It is important for the function of the method that the average CIW runtime is greater than the time actually required to load or decode the CIW.
  • the corresponding registers of the different register sets are on the same for the programmer PAE address. This means that only the registers of one register set can be used at any time.
  • the context change between the register sets can be realized by transferring the corresponding context to the PAEs before each CIW.
  • the context switch can be done automatically in detail by the PUSH / POP operations according to PACT11 and / or by special RAM / register PAE hardware as shown in PACT13 Fig. 21. In both cases there is a similar stack structure in the memory.
  • Each stack entry stores the data of a process.
  • a stack entry comprises the complete content of all registers, in other words all memory cells of all memories which serve as registers for a process.
  • a stack entry can also contain internal PA data and states.
  • the for loop has a maximum runtime that can be determined by the compiler. It can therefore be mapped to a CIW. MAX is determined by the compiler depending on the maximum runtime and the individual runtimes of the instructions.
  • the resulting CIW has two starting edges.
  • the exit via the goto leads to the next CIW, the exit via the regular end of the for forms an edge on itself.
  • the endless loop is implemented above this.
  • debugging takes place on an instruction basis, ie the execution of a program can be interrupted at any time between two instructions. At these breakpoints, the programmer has access to the registers. He can view and modify them. Breakpoints can be implemented in different ways.
  • the program can be modified, ie the command to stop before is replaced by other commands that call the debugger. In the graph model, this corresponds to the replacement of a node by another node or a subgraph. Another method is based on additional hardware support. The processor is informed of the command at which the program is interrupted. that should. The corresponding command is usually identified by its address.
  • a debugger can replace a CIW with another CIW.
  • This CIW can e.g. B. copy the register contents into the main memory, where they can either be analyzed with an external VPÜ debugger.
  • the debugger can also run on the VPU.
  • Hardware support can also be provided in the CT, which identifies CIWs on the basis of their ID request and then calls the debugger.
  • an interruption can also be made to an edge of the graph, since this is explicitly available in contrast to classic program code.
  • the programmer is able to define the CIWs, which form a kind of "processor instructions". Accordingly, the ones so defined could be in themselves
  • Microcode debugging is designed so that the programmer has access to all internal registers and data paths of the processor; it it was recognized that the effort required for this can easily be justified by the increased functionality.
  • the data and states are via bus interface, memory and / or preferably via debug interface such as Transfer JTAG to the debugger.
  • a PACT21 debugger is preferably used, which preferably contains a mixed-mode debugger with an integrated simulator for processing the micro-debugging.
  • the debugger can also be called when an exception occurs within a command. For this it makes sense that the registers can be reset to the state before the start of the command and otherwise no side effects have occurred. Then the command in question can be started in the software simulator and simulated until the exception occurs.
  • Microcode debugging can preferably be implemented by configuring a debug CIW after or during the processing of a CIW, which initially receives all states (eg in the PAEs) and then saves them in an external memory by means of a suitable configuration of the networking resources. rather writes.
  • the PUSH / POP methods described in PACT11 can be used with particular preference. This can preferably be done via an industry standard interface, such as JTAG.
  • a debugger can then take over the data from the memory or via the JTAG interface and, if necessary, further simulate it in conjunction with a simulator (cf. PACT21), which enables microcode debugging.
  • Each PAE receives its own local cache for this. This saves the configuration data of different configurations for exactly this PAE. The fact that a PAE has not received any data from a configuration is also saved. For each requested configuration, the cache can make one of the following statements:
  • the configuration data are available in the cache.
  • a PAE does not have the configuration data, this must be reported back to the FILMO. In the simplest case, this is done via a reject on the existing line. Based on this signal, the FILMO then knows that at least one PAE of the PAC is missing the configuration data. He can then transfer the complete data. Alternatively, each PAE can trigger a request for the data separately. A suitable compromise must be found here between the number of requests and the amount of configuration data to be transferred. Small PAC sizes are also advantageous due to the lower latency on the configuration bus.
  • a cache always consists of two parts.
  • One part contains the actual data (here the configuration words, 0902), the other part contains administrative information (here the contained configuration numbers and their age, 0901)
  • FIG. 7 shows an example of a modified FIFO stage for this purpose.
  • the hatched modules are in addition to a normal FIFO stage according to the prior art.
  • the entries in this FIFO contain additional information in addition to the configuration number. This is either a pointer (address) to the configuration data or one of the two options "no data required" (e.g. coded as 0) or "data must be requested” (e.g. -1).
  • the interconnection of several stages is shown in Figure 8.
  • the read chain is initialized with the required configuration number and the status -1. This value remains unchanged at the output of the read chain if the configuration number is not stored in the FIFO. This means that the output of the read chain can always be used to write the configuration number to the FIFO.
  • the signal ack_in is activated when the FIFO is full and the searched configuration number is not in the FIFO.
  • the actual data storage is organized as a linked list due to the different number of configuration words per configuration. Other implementations are possible. A chained The list can be implemented as RAM simply by storing the address of the subsequent data word in addition to the data.
  • FIG. 9 shows a possible cache content during operation. Free entries in the data memory are highlighted in white, hatched by a configuration. Configurations do not have to be on consecutive addresses. Configuration 18 has no configuration data, which is why no pointer leads to the data memory.
  • a new configuration is written to the free list in the data memory.
  • the pointer information of the data memory is not modified.
  • the pointer information is only changed for the last data word in a configuration to indicate that the list is now changing here.
  • the pointer to the free list is set to the next entry.
  • the oldest configuration is to be removed, it is taken from the FIFO.
  • the pointer of the last entry in the free list is set to the value taken from the FIFO. From this address, you can continue to configure as usual.
  • Figure 10 shows this using an example.
  • the configuration with the number 7 is to be reconfigured.
  • the free list has been completely occupied in FIG. (A). It is decided to remove the oldest configuration (No. 5) from the cache and continue to write configuration No. 7 to the cache.
  • the pointer at the end of the free list is converted to the start of the former configuration 5. This extends the free list again and there is space for new configuration words.
  • the memory parts involved in this step are hatched in diagonal fashion in FIG. (B). With a suitable division of the memory, this can be done in one cycle.
  • the corresponding pointer is set to the end and the free pointer to the next entry. Space in the data memory is not only freed up again if this is required due to the inclusion of a new configuration. Even if the administrative memory is full and an entry is therefore removed from the administrative memory, the free list in the data memory must be adapted. To do this, either the pointer at the end of the
  • an additional pointer to the respective end of a configuration is stored in the management memory. Now the modification is easy.
  • the free pointer receives the start address of the old configuration, and the pointer at the last configuration word in the data memory is set to the free pointer.
  • the buses are explicitly determined by the router. This can result in two configurations overlapping on a bus and therefore not being able to run simultaneously, even though there are enough buses available overall.
  • buses can be mixed mixed. Two short non-overlapping buses, which have been configured for different bus numbers due to previous occupancy, can be switched to the same bus number when resources are freed up. This creates space for future longer connections.

Abstract

Die Erfindung betrifft einen Prozessor mit einem rekonfigurierbaren Feld von datenverarbeitenden Zellen und einem Registermittel. Hierbei ist vorgesehen, daβ das Regiestermittel ein Datenstromspeichermittel aufweist, das dazu ausgelegt ist, einen Datenstrom bzw. Teile davon zu speichern.

Description

Rekonfigurierbarer Prozessor
Beschreibung
Die vorliegende Erfindung betrifft das oberbegrifflich Beanspruchte und befaßt sich somit mit rekonfigurierbaren multi- dimensionalen Logikfeldern und deren Betrieb.
Rekonfigurierbare Elemente werden abhängig von der auszuführenden Applikation unterschiedlich und applikationsentsprechend ausgestaltet. Unter einer rekonfigurierbaren Architek- tur werden vorliegend Bausteine (VPU) mit konfigurierbarer Funktion und/oder Vernetzung verstanden, insbesondere integrierte Bausteine mit einer Mehrzahl von ein- oder mehrdimensional angeordneten arithmetischen und/oder logischen und/oder analogen und/oder speichernden und/oder in- tern/extern vernetzenden Baugruppen, die direkt oder durch ein Bussystem miteinander verbunden sind. Zur Gattung dieser Bausteine zählen insbesondere systolische Arrays, neuronale Netze, Mehrprozessor Systeme, Prozessoren mit mehreren Rechenwerken und/oder logischen Zellen und/oder kommunikativen/peripheren Zellen (10) , Vernetzungs- und Netzwerkbausteine wie z.B. Crossbar-Schalter, ebenso wie bekannte Bausteine der Gattung FPGA, DPGA, Chameleon, VPUTER, etc.. Hingewiesen wird insbesondere in diesem Zusammenhang auf -die folgenden Schutzrechte und Anmeldungen desselben Anmelders: DE 44 16 881 AI, DE 197 81 412 AI, DE 197 81 483 AI, DE 196 54 846 AI, DE 196 54 593 AI, DE 197 04 044.6 AI, DE 198 80 129 AI, DE 198 61 088 AI, DE 199 80 312 AI, PCT/DE 00/01869, DE 100 36 627 AI, DE 100 28 397 AI, DE 101 10 530 AI, DE 101 11 014 AI, PCT/EP 00/10516, EP 01 102 674 AI, DE 198 80 128 AI, DE 101 39 170 AI, DE 198 09 640 AI, DE 199 26 538.0 AI, DE 100 50 442 AI, sowie PCT/EP 02/02398, DE 102 40 000, DE 102 02 044, DE 102 02 175, DE 101 29 237, DE 101 42 904, DE 101 35 210, EP 01 129 923, PCT/EP 02/10084, DE 102 12 622, DE 102 36 271, DE 102 12 621, EP 02 009 868, DE 102 36 272, DE 102 41 812, DE 102 36 269, DE 102 43 322, EP 02 022 692, PACT40 (Anmelde-NR. fehlt noch!) . Auf diese Dokumente wird unten durch die anmelderinternen Bezugszeichen Bezug genommen. Diese sind hiermit zu Offenbarungszwecken vollumfänglich eingegliedert.
Die o.g. Architektur wird beispielhaft zur Verdeutlichung herangezogen und im folgenden VPU genannt . Die Architektur besteht aus beliebigen arithmetischen, logischen (auch Speicher) und/oder Speicherzellen und/oder Vernetzungszellen und/oder kommunikativen/peripheren (10) Zellen (PAEs) , die zu einer ein- oder mehrdimensionalen Matrix (PA) angeordnet sein können, wobei die Matrix unterschiedliche, beliebig ausgestaltete Zellen aufweisen kann; auch die Bussysteme werden dabei als Zellen verstanden. Der Matrix als ganzes oder Teilen davon zugeordnet ist eine Konfigurationseinheit (CT, Ladelogik) , die die Vernetzung und Funktion des PA konfiguriert . Die CT kann z. B. als dedizierte Einheit gem. PACT05, PACT10, PACT17, ausgestaltet sein oder als Host- Mikroprozessor nach P 44 16 881.0-53 , DE 102 06 856.9 dem PA zugeordnet bzw. mit oder durch solche realisiert sein.
Die Erfindung beschreibt ein Prozessormodell für rekonfigu- rierbare Architekturen, das in wesentlichen Punkten an das Modell eines klassischen Prozessors angelehnt ist. Zum besseren Verständnis wird zunächst das klassische Modell näher betrachtet. Dabei wird auf die Betrachtung prozessorexterner Ressourcen (z. B. Hauptspeicher für Programm und Daten etc.) verzichtet.
Ein Prozessor führt in einem Prozeß ein Programm aus. Das Programm besteht dabei aus einer endlichen Menge von Befehlen (Diese Menge darf Elemente mehrfach enthalten) sowie Informationen über die Reihenfolge, in der Befehle aufeinanderfolgen können. Diese Reihenfolge wird primärüber die lineare Anordnung der Befehle im Programmspeicher und die Ziele von Sprungbefehlen festgelegt.
Befehle werden dabei üblicherweise über ihre Adresse identifiziert. Als Beispiel zeigt Figur 1 (a) ein Programm in VAX- Assembler zur Exponentiation.
Man kann ein Programm auch als gerichteten Graphen auffassen, wobei die Befehle die Knoten bilden, und die Reihenfolge als Kanten des Graphen modelliert wird. Dieser Graph wird in Fi- gur 1 (b) gezeigt. Der Graph besitzt dabei einen eindeutigen Start- und einen eindeutigen Endknoten. (Im Bild nicht gezeigt, durch die Pfeile angedeutet.) Die Kanten können zusätzlich mit Übergangswahrscheinlichkeiten markiert werden. Diese Information kann dann zur Sprungvorhersage genutzt werden. Die Sprungvorhersage kann wiederum verwendet werden, um Konfigurationen in den Speicher der CT einer VPU vorzuladen (vgl. Patentanmeldung PACT10, die zu Offenbarungszwecken vollumfänglich eingegliedert ist) und/oder Konfigurationen in den Konfigurationsstack einer PAE vorzuladen (gemäß Patentanmeldungen PACT13, PACT17, PACT31, die zu Offenbarungszwecken vollumfänglich eingegliedert sind) . Durch das Vorladen von Konfigurationen in den lokalen Speicher der CT (vgl. PACT10, 17) und/oder in den PAE-lokalen Konfigurationscache (PACT17, 31) können die Konfigurationen dann bei Bedarf schneller abgerufen werden, was zu einer erheblichen Effizienzsteigerung führt .
Durch die lineare Anordnung der Befehle im Speicher ergeben sich mehr Abhängigkeiten als unbedingt notwendig. So sind z. B. im gezeigten Beispiel die Befehle DECL und MULL2 voneinander unabhängig. Dies geht aus dem Graphen in Figur 1 (b) nicht hervor. Das Modell kann entsprechend erweitert werden durch Aufteil- und Zusammenfassungsknoten. Dies ist in Figur 1 (c) gezeigt.
Heutige Prozessoren erkennen derartige Möglichkeiten der Parallelausführung schon zum Teil in Hardware und verteilen die Operationen auf verschiedene Rechenwerke. Für die weiteren Betrachtungen wird das Modell aus Figur l(b) verwendet. Die Behandlung der zusätzlichen Komplexität des Aufteilens und Zusammenfassens wird auf einen späteren Zeitpunkt verschoben. Ein Prozeß braucht zu seiner Ausführung außer dem Programm weitere Ressourcen. Diese sind innerhalb des Prozessors die Register und die Status-Flags .
Diese Ressourcen dienen dazu, Informationen zwischen den einzelnen Befehlen des Programms zu übermitteln. Es ist Aufgabe des Betriebssystems, dafür zu sorgen, daß einem Prozeß die zu seiner Ausführung benötigten Ressourcen zur Verfügung stehen und bei seiner Beendigung wieder freigegeben werden. Heutige Prozessoren besitzen üblicherweise nur einen Registersatz, so daß nur ein Prozeß gleichzeitig auf dem Prozessor ablaufen kann. Es ist nachvollziehbar, daß die Befehle von zwei unterschiedlichen Prozessen in beliebiger Reihenfolge durchmischt ausgeführt werden können, solange beide Prozesse disj unkte Ressourcen verwenden (so, wenn z. B. Prozeß 1 die Register 0- 3 und Prozeß 2 Register 4-7 verwendet) .
Befehle eines Prozessors haben üblicherweise die folgenden Eigenschaften:
- Ein Befehl wird während der Ausführung nicht unterbrochen.
- Die Ausführungszeit aller Befehle überschreitet einen gewissen Maximalwert nicht.
- Ungültige Befehle werden vom Prozessor erkannt.
Die Aufgabe der Erfindung besteht darin, Neues für die gewerbliche Anwendung bereitzustellen.
Die Lösung der Aufgabe wird unabhängig beansprucht. Bevorzugte Ausführungsformen finden sich in den Unteransprüchen.
2 Übertragung des Modells auf die VPU-Architektur
Die beispielhafte VPU-Architektur ist eine rekonfigurierbare Prozessorarchitektur, die wesentlich durch die Patent (e) (bzw. Anmeldungen PACT01, 02, 03, 04, 05, 07, 08, 09, 10, 13, 17, 22, 23, 24, 31 definiert ist. Diese Schriften werden, wie vorerwähnt, zu Offenbarungszwecken vollumfänglich eingegliedert. Ebenfalls wird auf PACT11, 20, 27 verwiesen, in denen entsprechende Hochsprachen-Compiler beschrieben sind, sowie auf PACT 21, worin ein entsprechender Debugger beschrieben ist. Auch diese Schriften werden zu Offenbarungszwecken vollständig eingegliedert.
Der klassische Befehl wird ersetzt durch eine Konfiguration im bekannten Sinne, im folgenden Komplex-Befehl (Complex In- truction Word, CIW) genannt. Die Kanten der Graphen in Figur 1 (b) werden realisiert durch Triggersignale an die CT. Damit kann ein vollständiges Programm realisiert werden, indem nach der erfolgten Abarbeitung eines CIW die CT und/oder der Konfigurationscache der PAEs (s. PACT31 und/oder wie nachfolgend beschrieben) das nachfolgende CIW lädt.
Es wurde zunächst erkannt, wie eine Entsprechung von Registern herkömmlicher Prozessoren auf der VPU-Architektur gestaltet werden kann. Dabei wurde herausgefunden, daß eine wesentliche Vorraussetzung zur Registerimplementierung auf folgendem beruht:
- Da die VPU im wesentlichen auf Datenströmen arbeitet, muß ein Register in der Lage sein, einen Datenstrom bzw. Teile davon zu speichern.
- Ein Register muß alloziert und freigegeben werden können. Dabei muß es so lange belegt bleiben wie das Programm auf der VPU läuft. (HW-Unterstützung der Ressourcenverwaltung des Betriebssystems. )
- Gleichzeitiges Lesen und Schreiben (Read-Modify-Write) desselben Registers sollte möglich sein. Es wird eine angegeben, wie dies in einem Prozessor erreicht werden kann und es wird weiter erfindungsgemäß vorgeschlagen, entsprechend modifizierte RAM-PAEs zu verwenden. Diese sollen zunächst als Register verwendet werden.
Eine ausführliche Beschreibung der Register-PAEs bevorzugt durch erweiterte und/oder modifizierte RAM-PAREs ist nachfolgend in Abschnitt 4 gegeben. Eine Konfiguration (CIW) wird in dem Moment vom Array entfernt, in dem sie über einen Trigger an die CT das nächste CIW anfordert. Der Reconfig-Trigger (vgl. PACT08) kann dabei entweder über den Reconfig-Port einer ALU-PAE oder implizit durch die CT erzeugt werden. In optimal ausgestalteten Versionen sollte dies grundsätzlich von der CT aus erfolgen.
Ebenso wie Befehle auf einem klassischen Prozessor nicht unterbrochen werden, läuft bevorzugt auch ein CIW auf der VPU ohne Unterbrechung bis es das nächste CIW über einen Trigger an die CT anfordert. Es wird nicht vorzeitig beendet. Um dennoch einen regelmäßigen Befehlswechsel sicherstellen zu können (dieser wird später für Multitasking benötigt) , wird die maximale Ausführungszeit eines CIW nach oben beschränkt. Damit wird die zweite Eigenschaft eines Befehls gefordert. Es ist bevorzugt die Aufgabe des Compilers, dafür zu sorgen, daß jedes erzeugte CIW dieser Bedingung genügt. Ein CIW, das diese Bedingung verletzt, ist ein ungültiger Befehl. Er kann von der Hardware während der Ausführung z. B. über einen Watchdog-Timer der nach Ablauf einer bestimmten Zeit einen Trigger quasi als Warnsignal generiert, erkannt werden.
Bevorzugt wird das Warnsignal als TRAP durch die Hardware und/oder das Betriebssystem verwaltet. Ebenfalls bevorzugt wird das Signal an die CT gesendet. Ein ungültige CIW bevor- zugt über einen Reconfig-Trigger, der das reset-ähnliche Löschen sämtlicher Konfigurationen im PA bewirkt, beendet und/oder ebenfalls bevorzugt eine Exception an das Betriebssystem geschickt.
Da die CIWs sehr lang sind, sind dementsprechend auch die In- struction-Fetch- (Zeit zwischen Rekonfigurations-Trigger der PAEs an die CT (vgl. PACT08) und Konfguration ist im FILMO- Cache geladen) und Instruction-Decode-Zeiten (Verteilung der Konfigurations-Daten vom FILMO-Cache (siehe PACT10) in die Konfigurations-Register der PAEs) sehr lang. Dadurch ist die Auslastung der Execution Units (also dem PA im VPU- Prozessormodell) durch einen Prozeß nicht sehr hoch. Wie dieses Problem mit mehreren Prozessen gelöst werden kann, wird nachfolgend in Abschnitt 6 gezeigt.
3 Unterprogramme
Ein Unterprogramm in der Graphendarstellung ist ein Teilgraph eines Programms mit eindeutig bestimmten Eingangsknoten. Die Kante des Unterprogrammaufrufs innerhalb des Graphen ist dadurch statisch bekannt. Die weiterführende Kante am Ausgangsknoten des Unterprogramms ist jedoch nicht statisch bekannt. In Figur 2 wird dies verdeutlicht. Die Kanten vom Hauptprogramm (0201/0202) zum Unterprogramm (0205) sind vorhanden, die Fortführung (0206) nach dem Unterprogramm ist jedoch dem Unterprogramm 0205 nicht bekannt. Die jeweilige Fortführung ist fest mit dem Unterprogrammaufruf verbunden (durch gestrichelte bzw. gepunktete Linien markiert) . Sie muß vor dem Erreichen des Eingangsknotens in geeigneter Weise in den Graphen eingefügt werden (0207, 0208) . Dies ist in Figur 3 verdeutlicht. In klassischen Prozessoren geschieht dies üblicherweise dadurch, daß beim Unterprogrammaufruf (Call, 0203, 0204) die Adresse des auf das Unterprogramm folgenden Befehls (das ist genau die fehlende Kante) auf einem Call-Stack abgelegt wird. Von dort kann sie beim Rücksprung (Return) geholt werden.
Übertragen auf die VPU wird also prinzipiell eine Stack-PAE benötigt. Dies ist genauso wie die Register-PAEs eine Prozeß- Ressource und wird genauso verwaltet. Das CIW, das bei seiner Beendigung den Unterprogrammaufruf veranlaßt, konfiguriert die Rücksprung-Kante auf das Stack-PAE. Durch einen Trigger veranlaßt das letzte CIW des Unterprogramms das Stack-PAE, den obersten Eintrag vom Stack zu entfernen und als Rekonfi- gurationsaufruf an die CT zu schicken.
Bei der Implementierung eines Stacks kann beispielsweise eine der nachfolgende Methoden angewendet werden:
- Eine Lösung innerhalb der CT. Der Stack wird innerhalb der CT in Software oder als dedizierte Hardwareeinheit realsiert. Dabei kann eine spezielle Config-ID (z. B. -1) als Rücksprung reserviert sein. Wenn der CT diese ID erhält, ersetzt er sie durch den obersten Eintrag seines lokal verwalteten Stacks.
- Eine Stack-PAE, die beispielsweise als eine modifizierte RAM-PAE nach PACT13 Fig. 21 aufgebaut sein kann. Stack-Overflow sowie Stack-Underflow sind Exceptions, die bevorzugt an das Betriebssystem weitergegeben werden.
4 Das Register-PAE
Ein klassisches Prozessorregister enthält zu jedem Zeitpunkt ein Datenwort. Ein Befehl kann den Registerinhalt lesen, schreiben oder verändern (Read-Modify-Write) . Ein VPU-Register wird nun die gleichen Eigenschaften aufweisen, allerdings enthält es statt eines einzelnen Wertes er- findugnsgemäß einen Wertevektor oder Teile davon. Es sit möglich und üblicherweise bevorzugt, daß die Organisation eines VPU-Registers als eine Art FIFO erfolgt. In bestimmten Fällen kann aber auch wahlfreier Zugriff erforderlich werden. Im folgenden werden die drei oben angesprochenen Registerzugriffe im einzelnen erläutert. Dabei wird ein wahlfreier Zugriff hier nicht betrachtet.
Lesezugriff Beim Start eines CIW enthält das Register einen Datenvektor unbekannter Länge. Die einzelnen Elemente des Vektors werden sequentiell entnommen. Dabei wird beim letzten Element des Vektors ein Trigger generiert, der anzeigt, dass das Register jetzt leer ist und das CIW terminieren kann. Der Zustand des Registers kann dabei mit 3 Zeigern charakterisiert werden, sie zeigen auf den ersten (0403) , letzten (0401) und aktuellen (0402) Eintrag im Datenvektor. Die Stellung der Zeiger zu Beginn eines CIW wird beispielhaft in Figur 4 (a) gezeigt. Dabei steht der Zeiger für den aktuellen Eintrag auf dem ersten Eintrag.
Figur 4 (b) zeigt in einem Beispiel, wie die Zeigerstellung eines Registers am Ende eines CIW aussehen kann. Im dort gezeigten Fall wurde der Vektor nicht vollständig gelesen.
Folglich muß entschieden werden, was mit dem Registerinhalt geschieht. Es gibt bevorzugt die folgenden Möglichkeiten: - Das Register wird geleert. Alle nicht verarbeiteten Daten werden gelöscht. Der Zeiger für den aktuellen Eintrag wird auf den letzten Eintrag gesetzt. - Das Register wird auf den Ursprungszustand zurückgesetzt. Dadurch kann das nächste CIW wieder auf den vollen Datenvektor zugreifen. Der Zeiger für den aktuellen Eintrag wird auf den ersten Eintrag zurückgesetzt.
- Nur die bereits gelesenen Daten werden aus dem Register entfernt. Die ungelesenen Daten stehen für das nächste CIW zur Verfügung. Die Zeiger werden dabei nicht verändert.
Im Anschluß daran werden die Werte zwischen dem ersten Eintrag und dem aktuellen Eintrag aus dem Register entfernt. Sie stehen für weitere Operationen nicht mehr zur Verfügung.
Die dritte Möglichkeit ist insbesondere dann interessant, wenn ein CIW aufgrund der maximalen Ausführungszeit für ein CIW den Datenvektor nicht vollständig verarbeiten kann. Siehe hierzu auch Abschnitt 7.
Schreibzugriff Hier werden Daten sequentiell in das Register geschrieben. Dabei wird ein Trigger generiert, wenn der Füllstand des Registers einen bestimmten Wert erreicht. Je nach CIW kann dies eine der folgenden bevorzugten Möglichkeiten sein:
- Das Register ist vollständig gefüllt.
- Es sind noch genau n Einträge im Vektor frei. Dies berücksichtigt die Latenzzeit im CIW, durch die noch n Werte nach dem Trigger auf das Register laufen.
- Das Register ist zu m% gefüllt.
Ein CIW, das versucht, auf ein vollständig gefülltes Register zu schreiben, ist ungültig und wird mit einer Exception beendet (Illegal Opcode) . Beim Start des CIW soll festgelegt sein, in welchem Zustand sich das Register befindet. Figur 5 (a) zeigt ein Register vor einem Schreibzugriff, das noch Daten enthält. Es wird vorgeschlagen, daß bestehende Daten kön- nen gelöscht werden, so daß der Schreibzugriff mit einem leeren Vektor beginnt (Figur 5 (b) ) . Alternativ können die geschriebenen Daten auch an den bestehenden Inhalt angehängt werden. Dies zeigt Figur 5 (c) . Dies ist dann interessant, wenn das vorhergehende CIW nicht den kompletten Vektor erzeugen konnte aufgrund der maximalen Ausführungszeit.
Der Zustand des Registers nach erfolgter Schreiboperation zeigt Figur 5 (d) bzw. (e) . Die neu geschriebenen Daten sind dabei schraffiert gekennzeichnet.
paralleler Schreib-/Lesezugriff Die Beschränkung auf reine Schreib- bzw. Lesezugriffe erfordert eine höhere Registerzahl als nötig. Wenn einem Register durch Lesezugriffe Daten entnommen werden, entsteht dadurch Platz, in dem Schreibdaten aufgenommen werden können. Es muß lediglich sichergestellt werden, dass geschriebene Daten nicht vom gleichen CIW wieder gelesen werden können, d.h. dass eine klare Trennung zwischen den Lesedaten eines CIWs und den Schreibdaten des CIWs existiert. Dazu wird in den FIFO eine virtuelle Trennlinie (0601) eingeführt. Das Register wurde vollständig gelesen, wenn diese Trennlinie am Ausgang des FIFOs angelangt ist. Zur Festlegung dieser virtuellen Trennlinie können geeignete Mittel implementiert sein.
Kann ein Schreibzugriff für ein Datenwort nicht ausgeführt werden, weil das Register noch mit ungelesenen Lesedaten blockiert ist, wird das CIW beendet und eine Illegal Opcode
Exception erzeugt. Das Verhalten des Registers ist ansonsten genauso wie bei Schreib- und Lesezugriff erläutert.
Zusätzlich soll spezifiziert werden, was mit der virtuellen
Trennlinie zwischen Lese- und Schreibdaten geschieht. Diese kann entweder an der Stelle verbleiben, wo sie gerade steht. Dies ist dann nützlich, wenn ein CIW aufgrund der Zeitbeschränkung beendet werde muß. Alternativ wird die Trennlinie an das Ende aller Daten gesetzt.
Kombinierte Schreib-/Lesezugriffe sind allerdings problematisch, wenn das CIW mit einer Exception beendet wurde. In diesem Fall ist es nicht mehr ohne weiteres möglich, die Register auf ihre Werte beim Start des CIW zurückzustellen. Das Debugging kann dadurch zumindest erschwert werden, siehe auch nachfolgend in Abschnitt 8.
Figur 6 zeigt die Funktionsweise an einem Beispiel. 0601 kennzeichnet die virtuelle Trennlinie. Zu Beginn enthält das Register Daten (a) , die im folgenden teilweise (b) bzw. vollständig (c) gelesen werden. Neu geschriebene und gelesene Einträge sind dabei durch unterschiedliche Schraffur gekennzeichnet. Die Teilbilder (d) und (e) zeigen den Zustand des Registers nach dem notwendigen Zeiger-Update, das die Trennlinienlage verändert. Dies ist kein expliziter Schritt, sondern wird hier nur zur Verdeutlichung dargestellt. Die gelesenen Einträge müssen sofort entfernt werden, um Platz für die neu zu schreibenden Einträge zu schaffen.
Ein Prozeß, also ein Programm, das auch insbesondere bei einem Multitasking-Betrieb Ressourcen mit anderen Programmen teilt, muß jedes benötigte Register allozieren, bevor er es verwenden kann. Dies geschieht bevorzugt über ein zusätzliches Konfigurationsregister innerhalb der RAM- und/oder Regi- ster-PAE. Dort wird auch eingetragen, zu welchem Prozeß das Register jetzt gehört. Diese Konfiguration bleibt auch über Rekonfigurationen hinweg erhalten. Das Register muß explizit vom CT freigegeben werden. Dies geschieht beispielsweise bei der Beendigung eines Prozesses. Mit der Konfiguration jedes CIWs muß den Registern mitgeteilt werden, zu welchem Prozeß das CIW gehört. Dies ermöglicht das Umschalten zwischen mehreren Registersätzen. Das Verfahren wird nachfolgend genauer im Abschnitt 6 beschrieben.
5 Interrupts
Bei Interrupts muß zwischen zwei unterschiedlichen Typen unterschieden werden. Zum einen gibt es die Hardware- Interrupts, wo der Prozessor auf ein externes Ereignis reagieren muß. Diese werden üblicherweise vom Betriebssystem bearbeitet und sind für die laufenden Prozesse nicht sichtbar. Sie sollen hier nicht weiter behandelt werden. Der zweite Typ sind die Software-Interrupts. Diese werden häufig benutzt, um asynchrone Interaktionen zwischen Prozeß und Betriebssystem zu realisieren. So ist es z. B. unter VMS möglich, eine Leseanforderung an das Betriebssystem zu schicken, ohne auf die eigentlichen Daten zu warten. Sobald die Daten vorhanden sind, unterbricht das Betriebssystem das laufende Programm und ruft asynchron eine Prozedur des Programms auf. Dieses Verfahren nennt sich dort Asynchronous System Trap (AST) .
Dieses Verfahren kann in gleicher Form auf der VPU angewendet werden. Hierzu kann Unterstützung im CT vorgesehen werden. Der CT weiß, ob eine asynchrone Routine für einen Prozeß aufgerufen werden muß. In diesem Fall wird der nächste Request, der vom Array kommt, nicht direkt abgearbeitet, sondern gespeichert.
Stattdessen wird eine Folge von CIWs eingefügt, die zunächst die Prozessorstatus (die Registerinhalte) sichern, die asynchrone Routine ausführen und dann die Registerinhalte wiederherstellen. Im Anschluß daran kann der ursprüngliche Request abgearbeitet werden,
6 Multitasking
In Abschnitt 2 wurde festgestellt, daß die VPU-Architektur mit nur einem Prozeß unter Umständen nicht optimal ausgelastet werden kann, weil etwa aufgrund der Länge der CIWs sehr hohe Lade- und Dekodierungszeiten auftreten. Dieses Problem kann durch die gleichzeitige Ausführung mehrerer Prozesse gelöst werden. Hierbei werden auf der VPU nun erfindungsgemäß mehrere Registersätze vorgesehen, was erlaubt, daß beim Kontextwechsel einfach zwischen den Registersätzen umgeschaltet werden kann und keine aufwendigen Register-Freiräum- und - Lade-Operationen erforderlich werden. Die Verarbeitungsgeschwindigkeit kann so erhöht werden.
Während der Ausführung von CIWs der Prozesse steht genügend Zeit zur Verfügung, um den nächsten Befehl des aktuellen Prozesses zu holen und über den FILMO an die PAEs zu verteilen, bzw. aus dem Konfigurationscache in die PAEs zu laden (vgl PACT31) . Die optimale Anzahl an Registersätzen kann dabei in Abhängigkeit von der durchschnittlichen Ausführungszeit eines CIW und den durchschnittlichen Lade- und Dekodierzeiten der CIWs bestimmt werden.
Dabei kann Latenzzeit durch eine größere Anzahl Registersätze abgefangen werden. Wichtig für die Funktion des Verfahrens ist, daß die durchschnittliche CIW-Laufzeit größer ist als die jeweils effektiv benötigte Zeit zum Laden bzw. Dekodieren des CIW.
Die korrespondierenden Register der unterschiedlichen Registersätze liegen dabei für den Programmierer auf derselben PAE-Adresse. D.h. es können zu jedem Zeitpunkt immer nur die Register eines Registersatzes verwendet werden. Der Kontextwechsel zwischen den Registersätzen kann dadurch realisiert werden, dass vor jedem CIW der entsprechende Kontext an die PAEs übertragen wird. Der Kontextswitch kann im Detail durch die PUSH/POP Operationen nach PACT11 und/oder durch eine besondere RAM-/Register-PAE Hardware wie in PACT13 Fig. 21 dargestellt automatisch erfolgen. In beiden Fällen ergibt sich ein ähnlicher Stack-Aufbau im Speicher. Jeder Stack- Eintrag speichert die Daten eines Prozesses. Ein Stackeintrag umfaßt dabei den kompletten Inhalt aller Registers, mit anderen Worten sämtlicher Speicherzellen aller Speicher die als Register für einen Prozess dienen. Ebenso kann gemäß PACT11 ein Stackeintrag auch PA-interne Daten und Zustände enthalten.
Im allgemeinen werden nun auf einem System mehr Prozesse vorhanden sein als Registersätze auf dem Prozessor. Das bedeutet, daß gelegentlich ein Prozeß vom Prozessor entfernt werden muß. Dazu wird ähnlich wie beim Software-Interrupt eine Kante den Programmgraphen vom CT aufgetrennt. Die Registerinhalte des Prozesses werden gesichert und die vom Prozeß allo- zierten Prozessorressourcen i (Register, Stack-PAE, etc.) wieder freigegeben. Die so freigewordenen Ressourcen werden nun von einem anderen Prozeß alloziert. Dann werden die für diesen Prozeß gespeicherten Registerinhalte wieder zurückgeschrieben und der Prozeß an dessen aufgetrennter Kante fortgesetzt. Das Sichern und Rückladen der Registerinhalte kann dabei über CIWs erfolgen.
7 CIW und Schleifen Aufgrund der oben geforderten Eigenschaft, daß ein CIW spätestens nach einer gewissen Maximalanzahl an Takten terminieren muß, können allgemeine Schleifen nicht ohne weiteres in ein CIW übersetzt werden. Es ist immer möglich, den Schleifenrumpf in ein CIW zu übersetzen und die Schleifenkontrolle über Rekonfiguration abzuwickeln. Dies kostet jedoch oftmals erheblich Performance. Dieser Abschnitt zeigt, wie eine Schleife so umgeformt werden kann, daß die Anzahl der Rekon- figurationen minimiert wird.
Im folgenden wird von folgendem Programmstück ausgegangen:
while (condition) { something;
}
Dabei soll sowohl die Laufzeit von condition wie something bestimmt oder nach oben abgeschätzt werden können. Die Schleife kann nun wie folgt umformuliert werden:
while (1) { if (! condition) goto finish; something;
} finish:
Nun kann der Schleifenrumpf so oft iteriert werden, wie es die maximale Laufzeit eines CIW zuläßt. Hierzu wird eine neue Variable z eingeführt, die weder in condition noch in something vorkommt. Das Programm sieht nun folgendermaßen aus:
while (1) { for (z=0; z<MAX; z++) { if (! condition) goto finish; something;
}
} finish:
Die for-Schleife besitzt eine vom Compiler bestimmbare maximale Laufzeit. Sie kann deshalb auf ein CIW abgebildet werden. MAX wird vom Compiler in Abhängigkeit von der maximalen Laufzeit und den Einzellaufzeiten der Anweisungen bestimmt.
Das so entstehende CIW hat zwei Ausgangskanten. Der Ausgang über das goto führt zum nächsten CIW, der Ausgang über das reguläre Ende des for bildet eine Kante auf sich selbst. Darüber wird die Endlosschleife realisiert.
8 Debugging
Im klassischen Prozessor erfolgt das Debugging auf Befehlsbasis, d. h. der Ablauf eines Programms kann jederzeit zwischen zwei Befehlen unterbrochen werden. An diesen Unterbrechungspunkten hat der Programmierer Zugriff auf die Register. Er kann sie ansehen und modifizieren. Unterbrechungspunkte können auf verschiedene Art und Weise realisiert werden. Zum einen kann das Programm modifiziert werden, d. h. der Befehl, vor dem angehalten werden soll, wird durch andere Befehle ersetzt, die den Debugger aufrufen. Im Graphenmodell entspricht dies dem Austausch eines Knotens durch einen anderen Knoten oder einen Teilgraphen. Eine andere Methode beruht auf zusätzlicher Hardware-Unterstützung. Hierbei wird dem Prozessor mitgeteilt, bei welchem Befehl das Programm unterbrochen wer- den soll. Der entsprechende Befehl wird dabei üblicherweise über seine Adresse identifiziert.
Beide Möglichkeiten sind auf die VPU erfindungsgemäß übertragbar. Ein CIW kann etwa vom Debugger durch ein anderes CIW ersetzt werden. Dieses CIW kann z. B. die Registerinhalte in den Hauptspeicher kopieren, wo diese entweder mit einem VPÜ- externen Debugger analysiert werden können. Alternativ kann der Debugger auch auf der VPU ablaufen.
Weiterhin kann eine Hardware-Unterstützung im CT vorgesehen werden, die CIWs bei deren Request anhand der ID identifiziert und dann den Debugger aufruft. Zusätzlich kann eine Unterbrechung auch ein einer Kante des Graphen festgemacht werden, da diese im Gegensatz zu klassischem Programmcode explizit vorliegen.
Die oben beschriebene Art des Debugging ist für klassische Prozessoren vollständig ausreichend, da die Befehle zumeist sehr einfach sind. Eine hinreichend feine Auflösung der beobachtbaren Punkte ist gegeben. Weiterhin kann sich der Programmierer darauf verlassen, daß die einzelnen Befehle korrekt sind. (Dafür sorgt üblicherweise der Prozessorhersteller.)
Auf der VPU hingegen ist es dem Programmierer möglich, sich die CIWs zu definieren, welche eine Art "Prozessorbefehle" bilden. Dementsprechend könnten die so definierten in sich
Befehle fehlerhaft sein. Ein Debugging der einzelnen Befehle wird also bevorzugt auf eine im folgenden als Microcode-
Debugging bezeichnete Weise ausgelegt. Microcode-Debugging ist so ausgestaltet, daß der Programmierer Zugriff auf alle internen Register und Datenpfade des Prozessors erhält; es wurde erkannt, daß der dafür erforderliche Aufwand ohne weiteres durch die gesteigerte Funktionalität zu rechtfertigen ist.
Eine Hardware-Unterstützung hierfür ist möglich, aber sehr aufwendig und zu reinen Debugging-Zwecken nicht sinnvoll. Alternativ wird daher der Zustand des Prozessors vor dem fraglichen Befehl gesichert werden und die Ausführung des eigentlichen Befehls auf einem Software-Simulator erfolgen. Dies ist die nach PACT11 bevorzugte Methode zum Debuggen von VPUs. Die Daten und Zustände werden über Businterface, Speicher und/oder bevorzugt über Debug-Interface wie z.B. JTAG an den Debugger übertragen. Bevorzugt kommt ein Debugger nach PACT21 zum Einsatz, der zur Abarbeitung des Micro-Debuggings bevorzugt einen Mixed-Mode Debugger mit integriertem Simulator enthält.
Bei geeignetem Programmiermodell kann der Debugger auch bei Auftreten einer Exception innerhalb eines Befehls aufgerufen werden. Hierzu ist es sinnvoll, dass die Register auf den Zustand vor dem Start des Befehls zurückgestellt werden können und sonst keine Seiteneffekte aufgetreten sind. Dann kann der fragliche Befehl im Software-Simulator gestartet werden und bis zum Auftreten der Exception simuliert werden.
Besonders bevorzugte Debugging-Mechanismen sind in PACT21 ausführlich beschrieben.
Microcode-Debugging kann bevorzugt dadurch realisiert werden, dass nach oder während der Abarbeitung eines CIW ein Debug- CIW konfiguriert wird, das zunächst sämtliche Zustände (z.B. in den PAEs) erhält und diese dann durch eine geeignete Konfiguration der Vernetzungsressourcen in einen externen Spei- eher schreibt. Hierzu können besonders bevorzugt die in PACT11 beschriebenen PUSH/POP Methoden zum Einsatz gelangen. Bevorzugt kann dies über eine Industriestandard-Interface, wie z.B. JTAG erfolgen. Aus dem Speicher oder über das JTAG- Interface kann dann ein Debugger die Daten übernehmen und ggf. in Verbindung mit einem Simulator (vgl. PACT21) auch schrittweise weitersimulieren, wodurch ein Microcode- Debugging ermöglicht wird.
9 Verteilter Konfigurations-Cache
Aufgrund des zentralen Konfigurations-Caches beim FILMO dauert es, wenn ein solches, was nicht zwingend ist, verwendet wird, verhältnismäßig lange, bis eine Konfiguration auf die einzelnen PAEs einer PAC verteilt ist. Dieser Abschnitt beschreibt nun ein bevorzugtes Verfahren, um diese Zeit abzukürzen. Ein ähnliches, alternatives oder zusätzliches Verfahren ist aus PACT31 bereits bekannt und ist zu Offenbarungszwecken vollumfänglich eingegliedert.
Dazu erhält jedes PAE seinen eigenen lokalen Cache. Dieser speichert die Konfigurationsdaten verschiedener Konfigurationen für genau dieses PAE. Auch die Tatsache, daß ein PAE von einer Konfiguration keine Daten erhalten hat, wird gespeichert. Für jede angeforderte Konfiguration kann der Cache dadurch eine der folgenden Aussagen treffen:
- Die Konfigurationsdaten sind im Cache vorhanden.
- Für diese Konfiguration werden keine Daten benötigt.
- Über diese Konfiguration ist nichts bekannt.
- Es werden Konfigurationsdaten benötigt, diese sind jedoch nicht im Cache verfügbar, (z. B. aufgrund der Länge der Konfiguration, RAM-Preload etc.) _ _
Die letzten beiden Aussagen können dabei zusammengefaßt werden. Bei beiden muß der Code oder die Tatsache, daß kein Code benötigt wird, angefordert werden. Ein Auftrag für eine Konfiguration wird dabei vom FILMO als Broadcast auf dem Testbus an alle PAEs verschickt. Wenn alle PAEs die Konfiguration in ihrem lokalen Cache haben, kann diese per Broadcast auf dem Configbus gestartet werden. Im Idealfall erfordert der Start einer Konfiguration also nur die Übertragung eines einzigen Konfigurationswortes .
Sollte ein PAE nicht über die Konfigurationsdaten verfügen, muß dieses an dem FILMO zurückgemeldet werden. Im einfachsten Fall geschieht dies über ein Reject auf der vorhandendenen Leitung. Der FILMO weiß dann aufgrund dieses Signals, daß mindestens einem PAE der PAC die Konfigurationsdaten fehlen. Er kann dann die kompletten Daten übertragen. Alternativ kann auch jedes PAE getrennt einen Request für die Daten auslösen. Hier muß ein geeigneter Kompromiß zwischen der Anzahl der Re- quests und der Menge der zu übertragenden Konfigurationsdaten gefunden werden. Kleine PAC-Größen sind dabei auch aufgrund der geringeren Latenz auf dem Konfigurationsbus von Vorteil.
Aufbau des Caches
Ein Cache besteht immer aus zwei Teilen. Der eine Teil enthält die eigentlichen Daten (hier die Konfigurationsworte, 0902) , der andere Teil enthält Verwaltungsinformation (hier die enthaltenen Konfigurationsnummern sowie ihr Alter, 0901)
Zunächst wird der Verwaltungsteil beschrieben.
Wünschenswert ist, daß die am längsten nicht mehr benutzte
Konfiguration aus dem Cache entfernt wird, wenn dies notwen- dig wird. Solange nur neue Konfigura-tionen angefordert werden, sind die Einträge im FIFO korrekt sortiert. Sollte eine Konfiguration angefordert werden, für die bereits ein Eintrag im FIFO vorhanden ist, muß dieser Eintrag aus dem FIFO entfernt werden. Er wird dann wieder neu am Ende eingefügt. Eine beispielhaft für diesen Zweck modifizierte FIFO-Ξtufe zeigt Figur 7. Die schraffierten Module sind dabei zusätzlich zu einer normalen FIFO-Stufe nach dem Stand der Technik. Sie vergleichen mittels des Vergleichers (0701) die Konfigurationsnummer des Dateninhaltes der Stufe mit der geforderten Konfigurationsnummer und erzeugen bei Gleichheit ein ack (0702) für die Stufe. Damit werden die Daten der Stufe über den Multiplexer (0703) gelesen und alle anderen Werte rutschen um eine Stufe nach. Die Einträge in diesem FIFO enthalten außer der Konfigurationsnummer weitere Informationen. Dies ist entweder ein Zeiger (Adresse) auf die Konfigurationsdaten oder eine der beiden Möglichkeiten "keine Daten erforderlich" (z. B. als 0 codiert) bzw. "Daten müssen angefordert werden" (z. B. -1). Die Zusammenschaltung mehrerer Stufen zeigt Figur 8. Dabei wird die Read-Chain mit der geforderten Konfigurationnummer und dem Status -1 initialisiert. Dieser Wert kommt unverändert genau dann am Ausgang der Read- Chain heraus, wenn die Konfigurationsnummer nicht im FIFO gespeichert ist. Damit kann der Ausgang der Read-Chain in jedem Fall dazu verwendet werden, die Konfigurationsnummer auf den FIFO zu schreiben. Das Signal ack_in wird dann aktiviert, wenn der FIFO voll ist und sich die gesuchte Konfigurationsnummer nicht im FIFO befindet. Dies ist der einzige Fall, bei welchem der älteste Eintrag aus dem FIFO entfernt werden muß, weil der Verwaltungsspeicher voll ist. Der eigentliche Datenspeicher wird aufgrund der unterschiedlichen Anzahl der Konfigurationswörter pro Konfiguration als verkette Liste organisiert. Andere Im-plementierungen sind denkbar. Eine verket- tete Liste kann als RAM einfach dadurch implementiert werden, daß zusätzlich zu den Daten jeweils die Adresse des nachfolgenden Datenwortes abgelegt wird.
Zusätzlich zu den Listen für die eigentlichen Konfigurationen wird eine Frei-Liste geführt, in der alle nicht benutzten Einträge aufgeführt sind. Diese muß nach einem Reset zunächst initialisiert werden.
Figur 9 zeigt einen möglichen Cache-Inhalt während des Betriebs. Freie Einträge im Datenspeicher sind dabei weiß, von einer Konfiguration belegte schraffiert unterlegt. Konfigurationen müssen dabei nicht auf aufeinanderfolgenden Adressen liegen. Konfiguration 18 besitzt keine Konfigurationsdaten, deshalb führt auch kein Zeiger in den Datenspeicher.
Eine neue Konfiguration wird auf die Freiliste in den Datenspeicher geschrieben. Dabei wird die Zeigerinformation des Datenspeichers nicht modifiziert. Lediglich für das letzte Datenwort ein Konfiguration wird die Zeigerinformation verändert, um anzuzeigen, daß die Liste jetzt hier ändert. Der Zeiger auf die Freiliste wird auf den nächsten Eintrag gesetzt.
Es kann vorkommen, dass der Platz in der Freiliste nicht ausreicht, um die ankommenden Konfigurationsdaten vollständig aufzunehmen. In diesem Fall muß entschieden werden, ob eine alte Konfiguration aus dem Datenspeicher entfernt wird oder ob die aktuelle Konfiguration nicht in den Cache aufgenommen werden soll. Im letzteren Fall werden die nachfolgenden Konfigurationswörter verworfen. Da keine Zeiger verändert wurden, bleibt die Freiliste wie zuvor, lediglich einige unbenutzte Datenwörter besitzen einen anderen Wert. Die Entschei- dung, welche Konfiguration nicht mehr im Cache liegen soll (die älteste oder die aktuelle) kann an der Anzahl der bereits geschriebenen Konfigurationsworte festgemacht werden. Es macht wenig Sinn, mehrere gecachete Konfigurationen zu entfernen, um Platz für z. B. eine lange RAM- Initialisierung zu schaffen.
Wenn die älteste Konfiguration entfernt werden soll, wird sie dem FIFO entnommen. Der Zeiger des letzten Eintrags der Freiliste wird auf den dem FIFO entnommenen Wert gesetzt. Ab dieser Adresse kann nun in der gewohnten Weise weiterkonfiguriert werden.
Figur 10 zeigt dies an einem Beispiel. Neu konfiguriert werden soll die Konfiguration mit der Nummer 7. In Figur (a) ist die Freiliste vollständig belegt worden. Es wird entschieden, die älteste Konfiguration (Nr. 5) vom Cache zu entfernen und Konfiguration Nr. 7 weiter auf den Cache zu schreiben. Dazu wird der Zeiger am Ende der Freiliste auf den Start der ehemaligen Konfiguration 5 umgesetzt. Dadurch wird die Freiliste wieder verlängert und es steht wieder Platz für neue Konfigurationsworte zur Verfügung. Die in diesem Schritt betroffenen Speicherteile sind in Figur (b) gegendiagonal schraffiert. Bei geeigneter Aufteilung des Speichers kann dies in einem Takt erfolgen. Mit dem letzten Konfigurationswort wird der entsprechende Zeiger auf Ende gesetzt und der Freizeiger auf den nächsten Eintrag. Platz im Datenspeicher wird nicht nur dann wieder freigegeben, wenn dieser durch die Aufnahme einer neuen Konfiguration benötigt wird. Auch wenn der Verwaltunsspeicher voll ist und deswegen ein Eintrag vom Verwaltungsspeicher entfernt wird, muß die Freiliste im Datenspeicher angepaßt werden. Hierzu muß entweder der Zeiger am Ende der
Freiliste oder am Ende der freiwerdenden Konfiguration ange- paßt werden. Beide Informationen stehen bisher nicht zur Verfügung. Man kann sich jetzt durch eine der Listen durchbewegen, bis das Ende erreicht wird. Dies ist jedoch zeitaufwendig. Alternativ wird im Verwaltungsspeicher ein zusätzlicher Zeiger auf das jeweilige Ende einer Konfiguration abgelegt. Nun ist die Modifikation einfach möglich. Der Freizeiger erhält die Startadresse der alten Konfiguration, und der Zeiger beim letzten Konfigurationswort im Datenspeicher wird auf den Freizeiger gesetzt.
Dies wird in Figur 11 verdeutlicht. Die Zeiger auf die Konfigurationsenden sind dabei gestrichelt eingezeichnet. UnterFigur (a) zeigt die Situation vor dem Löschen, UnterFigur (b) die danach.
10 Optimierung der Busallokation
Derzeit werden die Busse explizit vom Router festgelegt. Das kann dazu führen, daß zwei Konfigurationen sich auf einem Bus überlappen und deswegen nicht gleichzeitig ablaufen können, obwohl insgesamt genügend Busse zur Verfügung stünden.
Es wurde erkannt, daß es algorithmisch unerheblich ist, über welchen Bus eine Verbindung geführt wird. Deshalb wird vorgeschlagen, eine Busallokation dynamisch von der Hardware durchführen zu lassen und die Hardware mit einem geeigneten dynamsichen Busallokator zu versehen. Eine Konfiguration spezifiziert dazu nur noch, daß sie eine Verbindung von Punkt A nach Punkt B innerhalb einer Zeile benötigt. Welcher der vorhandenen Busse dann tatsächlich verwendet wird, wählt ein Arbiter in der Hardware aus. Dieser kann pro Zeile entweder verteilt über Nachbarschaftsbeziehungen oder an zentraler
Stelle für die Zeile arbeiten. Zusätzlich können Busse dyna- misch umgelegt werden. Dabei können zwei kurze nichtüberlap- pende Busse, die aufgrund früherer Belegung auf unterschiedliche Busnummern konfiguriert wurden, bei Freiwerden von Ressourcen auf dieselbe Busnummer umgelegt werden. Dadurch wird Platz geschaffen für zukünftige längere Verbindungen.

Claims

Rekonfigurierbarer General Purpose ProzessorPatentansprüche
1. Prozessor mit einem rekonfigurierbaren Feld von datenverarbeitenden Zellen und einem Registermittel, dadurch gekennzeichnet, daß das Registermittel ein Datenstromspeichermittel aufweist, das dazu ausgelegt ist, einen Datenstrom bzw. Teile davon zu speichern.
2. Prozessor nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, daß ein Registermittelalloziermittel und/oder ein Registermittelfreigabemittel vorgesehen ist.
3. Prozessor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Registeralloziermittel dazu ausgebildet ist, über Rekonfigurationen hinweg erhalten zu bleiben. Prozessor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß als Registermittel eine, gegebenenfalls modifizierte RAM-PAE, vorgesehen ist.
Prozessor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß für Schreib- und Lesezugriff ausgebildete Registermittel vorgesehen sind, insbesondere unter Implementierung eines virtuellen FIFO-Trennlinienmittels.
Prozessor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß weiter zumindest eine Speichereinheit vorgesehen ist, die zur Verwendung als Stack ausgebildet ist, wobei sie insbesondere dazu ausgebildet ist, einen Stack-Under- und/oder Overflowzustand anzuzeigen, insbesondere einer Betriebssystemeinheit.
PCT/DE2003/000152 2002-01-19 2003-01-20 Reconfigurierbarer prozessor WO2003060747A2 (de)

Priority Applications (23)

Application Number Priority Date Filing Date Title
AU2003208266A AU2003208266A1 (en) 2002-01-19 2003-01-20 Reconfigurable processor
EP03706240A EP1483682A2 (de) 2002-01-19 2003-01-20 Reconfigurierbarer prozessor
DE10392560T DE10392560D2 (de) 2002-01-19 2003-01-20 Reconfigurierbarer Prozessor
US10/501,845 US8281108B2 (en) 2002-01-19 2003-01-20 Reconfigurable general purpose processor having time restricted configurations
US10/508,559 US20060075211A1 (en) 2002-03-21 2003-03-21 Method and device for data processing
PCT/DE2003/000942 WO2003081454A2 (de) 2002-03-21 2003-03-21 Verfahren und vorrichtung zur datenverarbeitung
EP03720231A EP1518186A2 (de) 2002-03-21 2003-03-21 Verfahren und vorrichtung zur datenverarbeitung
AU2003223892A AU2003223892A1 (en) 2002-03-21 2003-03-21 Method and device for data processing
PCT/EP2003/008081 WO2004021176A2 (de) 2002-08-07 2003-07-23 Verfahren und vorrichtung zur datenverarbeitung
EP03776856.1A EP1537501B1 (de) 2002-08-07 2003-07-23 Verfahren und vorrichtung zur datenverarbeitung
AU2003286131A AU2003286131A1 (en) 2002-08-07 2003-07-23 Method and device for processing data
PCT/EP2003/008080 WO2004015568A2 (en) 2002-08-07 2003-07-24 Data processing method and device
AU2003260323A AU2003260323A1 (en) 2002-08-07 2003-07-24 Data processing method and device
JP2005506110A JP2005535055A (ja) 2002-08-07 2003-07-24 データ処理方法およびデータ処理装置
EP03784053A EP1535190B1 (de) 2002-08-07 2003-07-24 Verfahren zum gleichzeitigen Betreiben eines sequenziellen Prozessors und eines rekonfigurierbaren Arrays
US10/523,764 US8156284B2 (en) 2002-08-07 2003-07-24 Data processing method and device
US12/570,943 US8914590B2 (en) 2002-08-07 2009-09-30 Data processing method and device
US12/621,860 US8281265B2 (en) 2002-08-07 2009-11-19 Method and device for processing data
US12/729,090 US20100174868A1 (en) 2002-03-21 2010-03-22 Processor device having a sequential data processing unit and an arrangement of data processing elements
US12/729,932 US20110161977A1 (en) 2002-03-21 2010-03-23 Method and device for data processing
US12/947,167 US20110238948A1 (en) 2002-08-07 2010-11-16 Method and device for coupling a data processing unit and a data processing array
US14/540,782 US20150074352A1 (en) 2002-03-21 2014-11-13 Multiprocessor Having Segmented Cache Memory
US14/923,702 US10579584B2 (en) 2002-03-21 2015-10-27 Integrated data processing core and array data processor and method for processing algorithms

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
DE10202044 2002-01-19
DE10202044.2 2002-01-19
DE10202175 2002-01-20
DE10202175.9 2002-01-20

Publications (2)

Publication Number Publication Date
WO2003060747A2 true WO2003060747A2 (de) 2003-07-24
WO2003060747A3 WO2003060747A3 (de) 2004-03-04

Family

ID=26010944

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE2003/000152 WO2003060747A2 (de) 2002-01-19 2003-01-20 Reconfigurierbarer prozessor

Country Status (5)

Country Link
US (1) US8281108B2 (de)
EP (1) EP1483682A2 (de)
AU (1) AU2003208266A1 (de)
DE (1) DE10392560D2 (de)
WO (1) WO2003060747A2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2043000A2 (de) 2002-02-18 2009-04-01 PACT XPP Technologies AG Bussysteme und Rekonfigurationsverfahren

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7711990B1 (en) * 2005-12-13 2010-05-04 Nvidia Corporation Apparatus and method for debugging a graphics processing unit in response to a debug instruction
US7600155B1 (en) * 2005-12-13 2009-10-06 Nvidia Corporation Apparatus and method for monitoring and debugging a graphics processing unit
US8212824B1 (en) 2005-12-19 2012-07-03 Nvidia Corporation Apparatus and method for serial save and restore of graphics processing unit state information
US7502029B2 (en) * 2006-01-17 2009-03-10 Silicon Integrated Systems Corp. Instruction folding mechanism, method for performing the same and pixel processing system employing the same
EP2334006B1 (de) * 2009-12-10 2016-03-23 Nxp B.V. Gegen Angriffe mit verborgenen Kanälen gesicherte modulare Potenzierung
KR102320044B1 (ko) 2014-10-02 2021-11-01 삼성전자주식회사 Pci 장치, 이를 포함하는 인터페이스 시스템, 및 컴퓨팅 시스템
US9772849B2 (en) 2014-11-14 2017-09-26 Intel Corporation Four-dimensional morton coordinate conversion processors, methods, systems, and instructions
US9772848B2 (en) * 2014-11-14 2017-09-26 Intel Corporation Three-dimensional morton coordinate conversion processors, methods, systems, and instructions
JP2016178229A (ja) 2015-03-20 2016-10-06 株式会社東芝 再構成可能な回路
US10956360B2 (en) 2017-03-14 2021-03-23 Azurengine Technologies Zhuhai Inc. Static shared memory access with one piece of input data to be reused for successive execution of one instruction in a reconfigurable parallel processor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19651075A1 (de) * 1996-12-09 1998-06-10 Pact Inf Tech Gmbh Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen
WO1999040522A2 (en) * 1998-02-05 1999-08-12 Sheng, George, S. Digital signal processor using a reconfigurable array of macrocells
DE10028397A1 (de) * 2000-06-13 2001-12-20 Pact Inf Tech Gmbh Registrierverfahren

Family Cites Families (604)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2067477A (en) * 1931-03-20 1937-01-12 Allis Chalmers Mfg Co Gearing
GB971191A (en) * 1962-05-28 1964-09-30 Wolf Electric Tools Ltd Improvements relating to electrically driven equipment
US3564506A (en) * 1968-01-17 1971-02-16 Ibm Instruction retry byte counter
GB1253309A (en) 1969-11-21 1971-11-10 Marconi Co Ltd Improvements in or relating to data processing arrangements
US3753008A (en) 1970-06-20 1973-08-14 Honeywell Inf Systems Memory pre-driver circuit
DE2057312A1 (de) 1970-11-21 1972-05-25 Bhs Bayerische Berg Planetenradgetriebe mit Lastdruckausgleich
US5459846A (en) * 1988-12-02 1995-10-17 Hyatt; Gilbert P. Computer architecture system having an imporved memory
US3754211A (en) 1971-12-30 1973-08-21 Ibm Fast error recovery communication controller
US3855577A (en) 1973-06-11 1974-12-17 Texas Instruments Inc Power saving circuit for calculator system
US3956589A (en) 1973-11-26 1976-05-11 Paradyne Corporation Data telecommunication system
US4151611A (en) 1976-03-26 1979-04-24 Tokyo Shibaura Electric Co., Ltd. Power supply control system for memory systems
US4041462A (en) * 1976-04-30 1977-08-09 International Business Machines Corporation Data processing system featuring subroutine linkage operations using hardware controlled stacks
US4233667A (en) 1978-10-23 1980-11-11 International Business Machines Corporation Demand powered programmable logic array
US4442508A (en) 1981-08-05 1984-04-10 General Instrument Corporation Storage cells for use in two conductor data column storage logic arrays
US4498134A (en) * 1982-01-26 1985-02-05 Hughes Aircraft Company Segregator functional plane for use in a modular array processor
US4590583A (en) 1982-07-16 1986-05-20 At&T Bell Laboratories Coin telephone measurement circuitry
US4498172A (en) * 1982-07-26 1985-02-05 General Electric Company System for polynomial division self-testing of digital networks
US4667190A (en) 1982-07-30 1987-05-19 Honeywell Inc. Two axis fast access memory
JPS5936857A (ja) 1982-08-25 1984-02-29 Nec Corp プロセツサユニツト
US4663706A (en) 1982-10-28 1987-05-05 Tandem Computers Incorporated Multiprocessor multisystem communications network
US4594682A (en) 1982-12-22 1986-06-10 Ibm Corporation Vector processing
US4739474A (en) 1983-03-10 1988-04-19 Martin Marietta Corporation Geometric-arithmetic parallel processor
US4566102A (en) * 1983-04-18 1986-01-21 International Business Machines Corporation Parallel-shift error reconfiguration
US5123109A (en) 1983-05-31 1992-06-16 Thinking Machines Corporation Parallel processor including a processor array with plural data transfer arrangements including (1) a global router and (2) a proximate-neighbor transfer system
US4571736A (en) * 1983-10-31 1986-02-18 University Of Southwestern Louisiana Digital communication system employing differential coding and sample robbing
US4646300A (en) * 1983-11-14 1987-02-24 Tandem Computers Incorporated Communications method
USRE34363E (en) 1984-03-12 1993-08-31 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
US4870302A (en) 1984-03-12 1989-09-26 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
JPS60198618A (ja) 1984-03-21 1985-10-08 Oki Electric Ind Co Ltd ダイナミツク論理回路
US4761755A (en) 1984-07-11 1988-08-02 Prime Computer, Inc. Data processing system and method having an improved arithmetic unit
US4682284A (en) 1984-12-06 1987-07-21 American Telephone & Telegraph Co., At&T Bell Lab. Queue administration method and apparatus
US4720216A (en) * 1985-01-18 1988-01-19 Smith Robert S Cylindrical cutting tool
DE3681463D1 (de) 1985-01-29 1991-10-24 Secr Defence Brit Verarbeitungszelle fuer fehlertolerante matrixanordnungen.
US4720778A (en) * 1985-01-31 1988-01-19 Hewlett Packard Company Software debugging analyzer
US5023775A (en) 1985-02-14 1991-06-11 Intel Corporation Software programmable logic array utilizing "and" and "or" gates
US5247689A (en) 1985-02-25 1993-09-21 Ewert Alfred P Parallel digital processor including lateral transfer buses with interrupt switches to form bus interconnection segments
US4706216A (en) 1985-02-27 1987-11-10 Xilinx, Inc. Configurable logic element
US5225719A (en) * 1985-03-29 1993-07-06 Advanced Micro Devices, Inc. Family of multiple segmented programmable logic blocks interconnected by a high speed centralized switch matrix
US5015884A (en) 1985-03-29 1991-05-14 Advanced Micro Devices, Inc. Multiple array high performance programmable logic device family
US4972314A (en) 1985-05-20 1990-11-20 Hughes Aircraft Company Data flow signal processor method and apparatus
US4967340A (en) 1985-06-12 1990-10-30 E-Systems, Inc. Adaptive processing system having an array of individually configurable processing components
GB8517376D0 (en) 1985-07-09 1985-08-14 Jesshope C R Processor array
US4720780A (en) * 1985-09-17 1988-01-19 The Johns Hopkins University Memory-linked wavefront array processor
DE3687400T2 (de) 1985-11-04 1993-07-15 Ibm Digitale nachrichtenuebertragungsnetzwerke und aufbau von uebertragungswegen in diesen netzwerken.
US4852048A (en) 1985-12-12 1989-07-25 Itt Corporation Single instruction multiple data (SIMD) cellular array processing apparatus employing a common bus where a first number of bits manifest a first bus portion and a second number of bits manifest a second bus portion
US4882687A (en) 1986-03-31 1989-11-21 Schlumberger Technology Corporation Pixel processor
US5021947A (en) 1986-03-31 1991-06-04 Hughes Aircraft Company Data-flow multiprocessor architecture with three dimensional multistage interconnection network for efficient signal and data processing
US5034914A (en) 1986-05-15 1991-07-23 Aquidneck Systems International, Inc. Optical disk data storage method and apparatus with buffered interface
GB8612396D0 (en) 1986-05-21 1986-06-25 Hewlett Packard Ltd Chain-configured interface bus system
US4760525A (en) 1986-06-10 1988-07-26 The United States Of America As Represented By The Secretary Of The Air Force Complex arithmetic vector processor for performing control function, scalar operation, and set-up of vector signal processing instruction
US4791603A (en) 1986-07-18 1988-12-13 Honeywell Inc. Dynamically reconfigurable array logic
US4910665A (en) * 1986-09-02 1990-03-20 General Electric Company Distributed processing system including reconfigurable elements
US4860201A (en) 1986-09-02 1989-08-22 The Trustees Of Columbia University In The City Of New York Binary tree parallel processor
US5367208A (en) 1986-09-19 1994-11-22 Actel Corporation Reconfigurable programmable interconnect architecture
US4884231A (en) 1986-09-26 1989-11-28 Performance Semiconductor Corporation Microprocessor system with extended arithmetic logic unit
GB2211638A (en) * 1987-10-27 1989-07-05 Ibm Simd array processor
FR2606184B1 (fr) * 1986-10-31 1991-11-29 Thomson Csf Dispositif de calcul reconfigurable
US4918440A (en) 1986-11-07 1990-04-17 Furtek Frederick C Programmable logic cell and array
US4811214A (en) * 1986-11-14 1989-03-07 Princeton University Multinode reconfigurable pipeline computer
US5226122A (en) 1987-08-21 1993-07-06 Compaq Computer Corp. Programmable logic system for filtering commands to a microprocessor
CA1299757C (en) 1987-08-28 1992-04-28 Brent Cameron Beardsley Device initiated partial system quiescing
US5119290A (en) 1987-10-02 1992-06-02 Sun Microsystems, Inc. Alias address support
CA1286421C (en) 1987-10-14 1991-07-16 Martin Claude Lefebvre Message fifo buffer controller
US5115510A (en) 1987-10-20 1992-05-19 Sharp Kabushiki Kaisha Multistage data flow processor with instruction packet, fetch, storage transmission and address generation controlled by destination information
US5113498A (en) 1987-11-10 1992-05-12 Echelon Corporation Input/output section for an intelligent cell which provides sensing, bidirectional communications and control
US4918690A (en) 1987-11-10 1990-04-17 Echelon Systems Corp. Network and intelligent cell for providing sensing, bidirectional communications and control
US5031179A (en) 1987-11-10 1991-07-09 Canon Kabushiki Kaisha Data communication apparatus
NL8800053A (nl) 1988-01-11 1989-08-01 Philips Nv Videoprocessorsysteem, alsmede afbeeldingssysteem en beeldopslagsysteem, voorzien van een dergelijk videoprocessorsysteem.
NL8800071A (nl) 1988-01-13 1989-08-01 Philips Nv Dataprocessorsysteem en videoprocessorsysteem, voorzien van een dergelijk dataprocessorsysteem.
USRE34444E (en) 1988-01-13 1993-11-16 Xilinx, Inc. Programmable logic device
US5303172A (en) 1988-02-16 1994-04-12 Array Microsystems Pipelined combination and vector signal processor
US4959781A (en) 1988-05-16 1990-09-25 Stardent Computer, Inc. System for assigning interrupts to least busy processor that already loaded same class of interrupt routines
JPH06101043B2 (ja) 1988-06-30 1994-12-12 三菱電機株式会社 マイクロコンピュータ
US4939641A (en) 1988-06-30 1990-07-03 Wang Laboratories, Inc. Multi-processor system with cache memories
US5287511A (en) * 1988-07-11 1994-02-15 Star Semiconductor Corporation Architectures and methods for dividing processing tasks into tasks for a programmable real time signal processor and tasks for a decision making microprocessor interfacing therewith
WO1990001192A1 (en) 1988-07-22 1990-02-08 United States Department Of Energy Data flow machine for data driven computing
US4925648A (en) 1988-07-29 1990-05-15 Immunomedics, Inc. Detection and treatment of infectious and inflammatory lesions
US5010401A (en) 1988-08-11 1991-04-23 Mitsubishi Denki Kabushiki Kaisha Picture coding and decoding apparatus using vector quantization
US4901268A (en) * 1988-08-19 1990-02-13 General Electric Company Multiple function data processor
US5204935A (en) 1988-08-19 1993-04-20 Fuji Xerox Co., Ltd. Programmable fuzzy logic circuits
US5353432A (en) 1988-09-09 1994-10-04 Compaq Computer Corporation Interactive method for configuration of computer system and circuit boards with user specification of system resources and computer resolution of resource conflicts
ES2047629T3 (es) 1988-09-22 1994-03-01 Siemens Ag Disposicion de circuito para instalaciones de conmutacion de telecomunicaciones, especialmente instalaciones de conmutacion telefonica de multiplexacion temporal-pcm con campo de acoplamiento central y campos de acoplamiento parcial conectados.
ATE131643T1 (de) 1988-10-05 1995-12-15 Quickturn Systems Inc Verfahren zur verwendung einer elektronisch wiederkonfigurierbaren gatterfeld-logik und dadurch hergestelltes gerät
EP0390907B1 (de) 1988-10-07 1996-07-03 Martin Marietta Corporation Paralleler datenprozessor
US5014193A (en) 1988-10-14 1991-05-07 Compaq Computer Corporation Dynamically configurable portable computer system
US5136717A (en) 1988-11-23 1992-08-04 Flavors Technology Inc. Realtime systolic, multiple-instruction, single-data parallel computer system
US5041924A (en) 1988-11-30 1991-08-20 Quantum Corporation Removable and transportable hard disk subsystem
US5081375A (en) * 1989-01-19 1992-01-14 National Semiconductor Corp. Method for operating a multiple page programmable logic device
US5245616A (en) 1989-02-24 1993-09-14 Rosemount Inc. Technique for acknowledging packets
GB8906145D0 (en) * 1989-03-17 1989-05-04 Algotronix Ltd Configurable cellular array
US5203005A (en) 1989-05-02 1993-04-13 Horst Robert W Cell structure for linear array wafer scale integration architecture with capability to open boundary i/o bus without neighbor acknowledgement
US5237686A (en) 1989-05-10 1993-08-17 Mitsubishi Denki Kabushiki Kaisha Multiprocessor type time varying image encoding system and image processor with memory bus control table for arbitration priority
US5109503A (en) 1989-05-22 1992-04-28 Ge Fanuc Automation North America, Inc. Apparatus with reconfigurable counter includes memory for storing plurality of counter configuration files which respectively define plurality of predetermined counters
JP2584673B2 (ja) 1989-06-09 1997-02-26 株式会社日立製作所 テストデータ変更回路を有する論理回路テスト装置
US5343406A (en) 1989-07-28 1994-08-30 Xilinx, Inc. Distributed memory architecture for a configurable logic array and method for using distributed memory
CA2021192A1 (en) * 1989-07-28 1991-01-29 Malcolm A. Mumme Simplified synchronous mesh processor
US5233539A (en) 1989-08-15 1993-08-03 Advanced Micro Devices, Inc. Programmable gate array with improved interconnect structure, input/output structure and configurable logic block
US5212652A (en) 1989-08-15 1993-05-18 Advanced Micro Devices, Inc. Programmable gate array with improved interconnect structure
US5489857A (en) * 1992-08-03 1996-02-06 Advanced Micro Devices, Inc. Flexible synchronous/asynchronous cell structure for a high density programmable logic device
US5128559A (en) 1989-09-29 1992-07-07 Sgs-Thomson Microelectronics, Inc. Logic block for programmable logic devices
JP2968289B2 (ja) 1989-11-08 1999-10-25 株式会社リコー 中央演算処理装置
GB8925723D0 (en) * 1989-11-14 1990-01-04 Amt Holdings Processor array system
GB8925721D0 (en) 1989-11-14 1990-01-04 Amt Holdings Processor array system
US5522083A (en) 1989-11-17 1996-05-28 Texas Instruments Incorporated Reconfigurable multi-processor operating in SIMD mode with one processor fetching instructions for use by remaining processors
US5212777A (en) 1989-11-17 1993-05-18 Texas Instruments Incorporated Multi-processor reconfigurable in single instruction multiple data (SIMD) and multiple instruction multiple data (MIMD) modes and method of operation
DE58908974D1 (de) 1989-11-21 1995-03-16 Itt Ind Gmbh Deutsche Datengesteuerter Arrayprozessor.
US5099447A (en) 1990-01-22 1992-03-24 Alliant Computer Systems Corporation Blocked matrix multiplication for computers with hierarchical memory
WO1991011765A1 (en) 1990-01-29 1991-08-08 Teraplex, Inc. Architecture for minimal instruction set computing system
US5125801A (en) 1990-02-02 1992-06-30 Isco, Inc. Pumping system
US5036493A (en) 1990-03-15 1991-07-30 Digital Equipment Corporation System and method for reducing power usage by multiple memory modules
US5142469A (en) 1990-03-29 1992-08-25 Ge Fanuc Automation North America, Inc. Method for converting a programmable logic controller hardware configuration and corresponding control program for use on a first programmable logic controller to use on a second programmable logic controller
US5555201A (en) 1990-04-06 1996-09-10 Lsi Logic Corporation Method and system for creating and validating low level description of electronic design from higher level, behavior-oriented description, including interactive system for hierarchical display of control and dataflow information
EP0463721A3 (en) 1990-04-30 1993-06-16 Gennum Corporation Digital signal processing device
US5355508A (en) 1990-05-07 1994-10-11 Mitsubishi Denki Kabushiki Kaisha Parallel data processing system combining a SIMD unit with a MIMD unit and sharing a common bus, memory, and system controller
US5198705A (en) 1990-05-11 1993-03-30 Actel Corporation Logic module with configurable combinational and sequential blocks
US5483620A (en) * 1990-05-22 1996-01-09 International Business Machines Corp. Learning machine synapse processor system apparatus
US5193202A (en) 1990-05-29 1993-03-09 Wavetracer, Inc. Processor array with relocated operand physical address generator capable of data transfer to distant physical processor for each virtual processor while simulating dimensionally larger array processor
US5111079A (en) 1990-06-29 1992-05-05 Sgs-Thomson Microelectronics, Inc. Power reduction circuit for programmable logic device
CA2045773A1 (en) 1990-06-29 1991-12-30 Compaq Computer Corporation Byte-compare operation for high-performance processor
SE9002558D0 (sv) 1990-08-02 1990-08-02 Carlstedt Elektronik Ab Processor
DE4129614C2 (de) 1990-09-07 2002-03-21 Hitachi Ltd System und Verfahren zur Datenverarbeitung
US5274593A (en) 1990-09-28 1993-12-28 Intergraph Corporation High speed redundant rows and columns for semiconductor memories
US5144166A (en) 1990-11-02 1992-09-01 Concurrent Logic, Inc. Programmable logic cell and array
US5588152A (en) 1990-11-13 1996-12-24 International Business Machines Corporation Advanced parallel processor including advanced support hardware
US5765011A (en) 1990-11-13 1998-06-09 International Business Machines Corporation Parallel processing system having a synchronous SIMD processing with processing elements emulating SIMD operation using individual instruction streams
US5590345A (en) * 1990-11-13 1996-12-31 International Business Machines Corporation Advanced parallel array processor(APAP)
ATE180586T1 (de) 1990-11-13 1999-06-15 Ibm Paralleles assoziativprozessor-system
US5794059A (en) 1990-11-13 1998-08-11 International Business Machines Corporation N-dimensional modified hypercube
US5713037A (en) * 1990-11-13 1998-01-27 International Business Machines Corporation Slide bus communication functions for SIMD/MIMD array processor
US5617577A (en) 1990-11-13 1997-04-01 International Business Machines Corporation Advanced parallel array processor I/O connection
US5625836A (en) 1990-11-13 1997-04-29 International Business Machines Corporation SIMD/MIMD processing memory element (PME)
US5734921A (en) 1990-11-13 1998-03-31 International Business Machines Corporation Advanced parallel array processor computer package
CA2051222C (en) 1990-11-30 1998-05-05 Pradeep S. Sindhu Consistent packet switched memory bus for shared memory multiprocessors
US5613128A (en) 1990-12-21 1997-03-18 Intel Corporation Programmable multi-processor interrupt controller system with a processor integrated local interrupt controller
US5276836A (en) 1991-01-10 1994-01-04 Hitachi, Ltd. Data processing device with common memory connecting mechanism
US5301284A (en) 1991-01-16 1994-04-05 Walker-Estes Corporation Mixed-resolution, N-dimensional object space method and apparatus
US5301344A (en) 1991-01-29 1994-04-05 Analogic Corporation Multibus sequential processor to perform in parallel a plurality of reconfigurable logic operations on a plurality of data sets
JP2867717B2 (ja) 1991-02-01 1999-03-10 日本電気株式会社 マイクロコンピュータ
US5212716A (en) 1991-02-05 1993-05-18 International Business Machines Corporation Data edge phase sorting circuits
US5218302A (en) 1991-02-06 1993-06-08 Sun Electric Corporation Interface for coupling an analyzer to a distributorless ignition system
IT1254707B (it) * 1991-02-19 1995-10-09 Mediator Srl Uso topico della calcitonima per la preparazione di medicamenti nella cataratta idiopatica senile e una composizione farmaceutica che la contiene
DE59109046D1 (de) 1991-02-22 1998-10-08 Siemens Ag Programmierverfahren für einen Logikbaustein
JPH04290155A (ja) 1991-03-19 1992-10-14 Fujitsu Ltd 並列データ処理方式
JPH04293151A (ja) 1991-03-20 1992-10-16 Fujitsu Ltd 並列データ処理方式
US5617547A (en) 1991-03-29 1997-04-01 International Business Machines Corporation Switch network extension of bus architecture
EP0539595A4 (en) 1991-04-09 1994-07-20 Fujitsu Ltd Data processor and data processing method
JPH04328657A (ja) * 1991-04-30 1992-11-17 Toshiba Corp キャッシュメモリ
US5551033A (en) 1991-05-17 1996-08-27 Zenith Data Systems Corporation Apparatus for maintaining one interrupt mask register in conformity with another in a manner invisible to an executing program
CA2109799A1 (en) 1991-05-24 1992-12-10 Daniel Mark Nosenchuck Optimizing compiler for computers
US5659797A (en) 1991-06-24 1997-08-19 U.S. Philips Corporation Sparc RISC based computer system including a single chip processor with memory management and DMA units coupled to a DRAM interface
JP3259969B2 (ja) 1991-07-09 2002-02-25 株式会社東芝 キャッシュメモリ制御装置
US5347639A (en) 1991-07-15 1994-09-13 International Business Machines Corporation Self-parallelizing computer system and method
US5338984A (en) 1991-08-29 1994-08-16 National Semiconductor Corp. Local and express diagonal busses in a configurable logic array
US5581731A (en) 1991-08-30 1996-12-03 King; Edward C. Method and apparatus for managing video data for faster access by selectively caching video data
US5550782A (en) 1991-09-03 1996-08-27 Altera Corporation Programmable logic array integrated circuits
US5633830A (en) 1995-11-08 1997-05-27 Altera Corporation Random access memory block circuitry for programmable logic array integrated circuit devices
US5260610A (en) * 1991-09-03 1993-11-09 Altera Corporation Programmable logic element interconnections for programmable logic array integrated circuits
FR2681791B1 (fr) 1991-09-27 1994-05-06 Salomon Sa Dispositif d'amortissement des vibrations pour club de golf.
CA2073516A1 (en) 1991-11-27 1993-05-28 Peter Michael Kogge Dynamic multi-mode parallel processor array architecture computer system
WO1993011503A1 (en) 1991-12-06 1993-06-10 Norman Richard S Massively-parallel direct output processor array
US5208491A (en) 1992-01-07 1993-05-04 Washington Research Foundation Field programmable gate array
FR2686175B1 (fr) 1992-01-14 1996-12-20 Andre Thepaut Systeme de traitement de donnees multiprocesseur.
US5412795A (en) 1992-02-25 1995-05-02 Micral, Inc. State machine having a variable timing mechanism for varying the duration of logical output states of the state machine based on variation in the clock frequency
JP2791243B2 (ja) * 1992-03-13 1998-08-27 株式会社東芝 階層間同期化システムおよびこれを用いた大規模集積回路
US5452401A (en) 1992-03-31 1995-09-19 Seiko Epson Corporation Selective power-down for high performance CPU/system
JP2647327B2 (ja) 1992-04-06 1997-08-27 インターナショナル・ビジネス・マシーンズ・コーポレイション 大規模並列コンピューティング・システム装置
US5493663A (en) * 1992-04-22 1996-02-20 International Business Machines Corporation Method and apparatus for predetermining pages for swapping from physical memory in accordance with the number of accesses
JP2572522B2 (ja) 1992-05-12 1997-01-16 インターナショナル・ビジネス・マシーンズ・コーポレイション コンピューティング装置
US5611049A (en) 1992-06-03 1997-03-11 Pitts; William M. System for accessing distributed data cache channel at each network node to pass requests and data
EP0643855A1 (de) 1992-06-04 1995-03-22 Xilinx, Inc. Zeitliche steuerung für die implantierung einer gebrauchsschaltung auf einer programmierbaren integrierten schaltungsanordnung
DE4221278C2 (de) 1992-06-29 1996-02-29 Martin Vorbach Busgekoppeltes Mehrrechnersystem
US5475803A (en) 1992-07-10 1995-12-12 Lsi Logic Corporation Method for 2-D affine transformation of images
JP3032382B2 (ja) 1992-07-13 2000-04-17 シャープ株式会社 デジタル信号のサンプリング周波数変換装置
US5386154A (en) * 1992-07-23 1995-01-31 Xilinx, Inc. Compact logic cell for field programmable gate array chip
US5365125A (en) 1992-07-23 1994-11-15 Xilinx, Inc. Logic cell for field programmable gate array having optional internal feedback and optional cascade
US5590348A (en) 1992-07-28 1996-12-31 International Business Machines Corporation Status predictor for combined shifter-rotate/merge unit
US5802290A (en) 1992-07-29 1998-09-01 Virtual Computer Corporation Computer network of distributed virtual computers which are EAC reconfigurable in response to instruction to be executed
US5581778A (en) * 1992-08-05 1996-12-03 David Sarnoff Researach Center Advanced massively parallel computer using a field of the instruction to selectively enable the profiling counter to increase its value in response to the system clock
DE69332901T2 (de) 1992-09-03 2004-01-29 Sony Corp Datenaufzeichnungsgerät und -verfahren
US5425036A (en) 1992-09-18 1995-06-13 Quickturn Design Systems, Inc. Method and apparatus for debugging reconfigurable emulation systems
JPH06180653A (ja) 1992-10-02 1994-06-28 Hudson Soft Co Ltd 割り込み処理方法および装置
US5497498A (en) 1992-11-05 1996-03-05 Giga Operations Corporation Video processing module using a second programmable logic device which reconfigures a first programmable logic device for data transformation
US5857109A (en) 1992-11-05 1999-01-05 Giga Operations Corporation Programmable logic device for real time video processing
GB9223226D0 (en) 1992-11-05 1992-12-16 Algotronix Ltd Improved configurable cellular array (cal ii)
US5392437A (en) 1992-11-06 1995-02-21 Intel Corporation Method and apparatus for independently stopping and restarting functional units
US5361373A (en) 1992-12-11 1994-11-01 Gilson Kent L Integrated circuit computing device comprising a dynamically configurable gate array having a microprocessor and reconfigurable instruction execution means and method therefor
US5311079A (en) 1992-12-17 1994-05-10 Ditlow Gary S Low power, high performance PLA
US5428526A (en) 1993-02-03 1995-06-27 Flood; Mark A. Programmable controller with time periodic communication
US5386518A (en) * 1993-02-12 1995-01-31 Hughes Aircraft Company Reconfigurable computer interface and method
GB9303084D0 (en) 1993-02-16 1993-03-31 Inmos Ltd Programmable logic circuit
JPH06276086A (ja) 1993-03-18 1994-09-30 Fuji Xerox Co Ltd フィールドプログラマブルゲートアレイ
US5548773A (en) 1993-03-30 1996-08-20 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Digital parallel processor array for optimum path planning
US5596742A (en) * 1993-04-02 1997-01-21 Massachusetts Institute Of Technology Virtual interconnections for reconfigurable logic systems
US5418953A (en) 1993-04-12 1995-05-23 Loral/Rohm Mil-Spec Corp. Method for automated deployment of a software program onto a multi-processor architecture
US5473266A (en) 1993-04-19 1995-12-05 Altera Corporation Programmable logic device having fast programmable logic array blocks and a central global interconnect array
DE4416881C2 (de) 1993-05-13 1998-03-19 Pact Inf Tech Gmbh Verfahren zum Betrieb einer Datenverarbeitungseinrichtung
US5435000A (en) 1993-05-19 1995-07-18 Bull Hn Information Systems Inc. Central processing unit using dual basic processing units and combined result bus
US5349193A (en) 1993-05-20 1994-09-20 Princeton Gamma Tech, Inc. Highly sensitive nuclear spectrometer apparatus and method
IT1260848B (it) 1993-06-11 1996-04-23 Finmeccanica Spa Sistema a multiprocessore
US5444394A (en) 1993-07-08 1995-08-22 Altera Corporation PLD with selective inputs from local and global conductors
JPH0736858A (ja) 1993-07-21 1995-02-07 Hitachi Ltd 信号処理プロセッサ
US5581734A (en) 1993-08-02 1996-12-03 International Business Machines Corporation Multiprocessor system with shared cache and data input/output circuitry for transferring data amount greater than system bus capacity
CA2129882A1 (en) 1993-08-12 1995-02-13 Soheil Shams Dynamically reconfigurable interprocessor communication network for simd multiprocessors and apparatus implementing same
US5457644A (en) 1993-08-20 1995-10-10 Actel Corporation Field programmable digital signal processing array integrated circuit
GB2282244B (en) 1993-09-23 1998-01-14 Advanced Risc Mach Ltd Integrated circuit
US5440538A (en) 1993-09-23 1995-08-08 Massachusetts Institute Of Technology Communication system with redundant links and data bit time multiplexing
US5502838A (en) 1994-04-28 1996-03-26 Consilium Overseas Limited Temperature management for integrated circuits
US6219688B1 (en) 1993-11-30 2001-04-17 Texas Instruments Incorporated Method, apparatus and system for sum of plural absolute differences
US5455525A (en) 1993-12-06 1995-10-03 Intelligent Logic Systems, Inc. Hierarchically-structured programmable logic array and system for interconnecting logic elements in the logic array
US6064819A (en) 1993-12-08 2000-05-16 Imec Control flow and memory management optimization
US5535406A (en) 1993-12-29 1996-07-09 Kolchinsky; Alexander Virtual processor module including a reconfigurable programmable matrix
US5680583A (en) 1994-02-16 1997-10-21 Arkos Design, Inc. Method and apparatus for a trace buffer in an emulation system
KR100391805B1 (ko) 1994-03-22 2003-10-22 하퍼칩, 인코포레이티드 직접대체셀(cell)을갖는결함허용(faulttolerance)아키텍쳐자료처리시스템
US5574927A (en) 1994-03-25 1996-11-12 International Meta Systems, Inc. RISC architecture computer configured for emulation of the instruction set of a target computer
US5561738A (en) 1994-03-25 1996-10-01 Motorola, Inc. Data processor for executing a fuzzy logic operation and method therefor
US5430687A (en) 1994-04-01 1995-07-04 Xilinx, Inc. Programmable logic device including a parallel input device for loading memory cells
US5781756A (en) 1994-04-01 1998-07-14 Xilinx, Inc. Programmable logic device with partially configurable memory cells and a method for configuration
US5504439A (en) 1994-04-01 1996-04-02 Xilinx, Inc. I/O interface cell for use with optional pad
US5761484A (en) 1994-04-01 1998-06-02 Massachusetts Institute Of Technology Virtual interconnections for reconfigurable logic systems
US5896551A (en) 1994-04-15 1999-04-20 Micron Technology, Inc. Initializing and reprogramming circuitry for state independent memory array burst operations control
US5426378A (en) 1994-04-20 1995-06-20 Xilinx, Inc. Programmable logic device which stores more than one configuration and means for switching configurations
US5677909A (en) 1994-05-11 1997-10-14 Spectrix Corporation Apparatus for exchanging data between a central station and a plurality of wireless remote stations on a time divided commnication channel
JP2671804B2 (ja) 1994-05-27 1997-11-05 日本電気株式会社 階層型資源管理方法
US5532693A (en) 1994-06-13 1996-07-02 Advanced Hardware Architectures Adaptive data compression system with systolic string matching logic
EP0690378A1 (de) 1994-06-30 1996-01-03 Tandem Computers Incorporated Werkzeug und Verfahren zur Fehlerdiagnose und -korrektur in einem Rechnerprogramm
JP3308770B2 (ja) 1994-07-22 2002-07-29 三菱電機株式会社 情報処理装置および情報処理装置における計算方法
US5600845A (en) * 1994-07-27 1997-02-04 Metalithic Systems Incorporated Integrated circuit computing device comprising a dynamically configurable gate array having a microprocessor and reconfigurable instruction execution means and method therefor
JP3365581B2 (ja) 1994-07-29 2003-01-14 富士通株式会社 自己修復機能付き情報処理装置
US6217234B1 (en) 1994-07-29 2001-04-17 Discovision Associates Apparatus and method for processing data with an arithmetic unit
US5574930A (en) 1994-08-12 1996-11-12 University Of Hawaii Computer system and method using functional memory
US5513366A (en) 1994-09-28 1996-04-30 International Business Machines Corporation Method and system for dynamically reconfiguring a register file in a vector processor
US5619720A (en) 1994-10-04 1997-04-08 Analog Devices, Inc. Digital signal processor having link ports for point-to-point communication
US5450022A (en) 1994-10-07 1995-09-12 Xilinx Inc. Structure and method for configuration of a field programmable gate array
EP0707269A1 (de) 1994-10-11 1996-04-17 International Business Machines Corporation Cachespeicherkohärenznetzwerk für Multiprozessor-Datenverarbeitungssystem
US5530946A (en) 1994-10-28 1996-06-25 Dell Usa, L.P. Processor failure detection and recovery circuit in a dual processor computer system and method of operation thereof
US5815726A (en) 1994-11-04 1998-09-29 Altera Corporation Coarse-grained look-up table architecture
JPH08137824A (ja) 1994-11-15 1996-05-31 Mitsubishi Semiconductor Software Kk セルフテスト機能内蔵シングルチップマイコン
US6154826A (en) 1994-11-16 2000-11-28 University Of Virginia Patent Foundation Method and device for maximizing memory system bandwidth by accessing data in a dynamically determined order
US5584013A (en) 1994-12-09 1996-12-10 International Business Machines Corporation Hierarchical cache arrangement wherein the replacement of an LRU entry in a second level cache is prevented when the cache entry is the only inclusive entry in the first level cache
EP0721157A1 (de) 1994-12-12 1996-07-10 Advanced Micro Devices, Inc. Mikroprozessor mit auswählbarer Taktfrequenz
US5537580A (en) 1994-12-21 1996-07-16 Vlsi Technology, Inc. Integrated circuit fabrication using state machine extraction from behavioral hardware description language
US5603005A (en) * 1994-12-27 1997-02-11 Unisys Corporation Cache coherency scheme for XBAR storage structure with delayed invalidates until associated write request is executed
JP3598139B2 (ja) 1994-12-28 2004-12-08 株式会社日立製作所 データ処理装置
US6128720A (en) 1994-12-29 2000-10-03 International Business Machines Corporation Distributed processing array with component processors performing customized interpretation of instructions
US5682491A (en) 1994-12-29 1997-10-28 International Business Machines Corporation Selective processing and routing of results among processors controlled by decoding instructions using mask value derived from instruction tag and processor identifier
US5778237A (en) 1995-01-10 1998-07-07 Hitachi, Ltd. Data processor and single-chip microcomputer with changing clock frequency and operating voltage
US5532957A (en) 1995-01-31 1996-07-02 Texas Instruments Incorporated Field reconfigurable logic/memory array
US5493239A (en) * 1995-01-31 1996-02-20 Motorola, Inc. Circuit and method of configuring a field programmable gate array
US6052773A (en) 1995-02-10 2000-04-18 Massachusetts Institute Of Technology DPGA-coupled microprocessors
US5659785A (en) 1995-02-10 1997-08-19 International Business Machines Corporation Array processor communication architecture with broadcast processor instructions
US5742180A (en) 1995-02-10 1998-04-21 Massachusetts Institute Of Technology Dynamically programmable gate array with multiple contexts
US5537057A (en) 1995-02-14 1996-07-16 Altera Corporation Programmable logic array device with grouped logic regions and three types of conductors
WO1996025701A1 (en) 1995-02-14 1996-08-22 Vlsi Technology, Inc. Method and apparatus for reducing power consumption in digital electronic circuits
US5862403A (en) * 1995-02-17 1999-01-19 Kabushiki Kaisha Toshiba Continuous data server apparatus and data transfer scheme enabling multiple simultaneous data accesses
US5892961A (en) 1995-02-17 1999-04-06 Xilinx, Inc. Field programmable gate array having programming instructions in the configuration bitstream
US5675743A (en) 1995-02-22 1997-10-07 Callisto Media Systems Inc. Multi-media server
US5757207A (en) 1995-03-22 1998-05-26 Altera Corporation Programmable logic array integrated circuit incorporating a first-in first-out memory
US5570040A (en) 1995-03-22 1996-10-29 Altera Corporation Programmable logic array integrated circuit incorporating a first-in first-out memory
US5748979A (en) 1995-04-05 1998-05-05 Xilinx Inc Reprogrammable instruction set accelerator using a plurality of programmable execution units and an instruction page table
US5752035A (en) 1995-04-05 1998-05-12 Xilinx, Inc. Method for compiling and executing programs for reprogrammable instruction set accelerator
JP3313007B2 (ja) * 1995-04-14 2002-08-12 三菱電機株式会社 マイクロコンピュータ
US5794062A (en) 1995-04-17 1998-08-11 Ricoh Company Ltd. System and method for dynamically reconfigurable computing using a processing unit having changeable internal hardware organization
US6077315A (en) 1995-04-17 2000-06-20 Ricoh Company Ltd. Compiling system and method for partially reconfigurable computing
US5933642A (en) 1995-04-17 1999-08-03 Ricoh Corporation Compiling system and method for reconfigurable computing
EP0823091A1 (de) * 1995-04-28 1998-02-11 Xilinx, Inc. Mikroprozessor mit verteilten, durch programmierbare logische vorrichtung adressierbaren registern
US5600597A (en) * 1995-05-02 1997-02-04 Xilinx, Inc. Register protection structure for FPGA
US5701091A (en) 1995-05-02 1997-12-23 Xilinx, Inc. Routing resources for hierarchical FPGA
GB9508931D0 (en) 1995-05-02 1995-06-21 Xilinx Inc Programmable switch for FPGA input/output signals
US5541530A (en) 1995-05-17 1996-07-30 Altera Corporation Programmable logic array integrated circuits with blocks of logic regions grouped into super-blocks
US5649179A (en) 1995-05-19 1997-07-15 Motorola, Inc. Dynamic instruction allocation for a SIMD processor
JPH08328941A (ja) * 1995-05-31 1996-12-13 Nec Corp メモリアクセス制御回路
JP3677315B2 (ja) * 1995-06-01 2005-07-27 シャープ株式会社 データ駆動型情報処理装置
US5671432A (en) 1995-06-02 1997-09-23 International Business Machines Corporation Programmable array I/O-routing resource
US5652529A (en) 1995-06-02 1997-07-29 International Business Machines Corporation Programmable array clock/reset resource
US5646544A (en) 1995-06-05 1997-07-08 International Business Machines Corporation System and method for dynamically reconfiguring a programmable gate array
US5815715A (en) 1995-06-05 1998-09-29 Motorola, Inc. Method for designing a product having hardware and software components and product therefor
ZA965340B (en) 1995-06-30 1997-01-27 Interdigital Tech Corp Code division multiple access (cdma) communication system
US5889982A (en) 1995-07-01 1999-03-30 Intel Corporation Method and apparatus for generating event handler vectors based on both operating mode and event type
US5559450A (en) 1995-07-27 1996-09-24 Lucent Technologies Inc. Field programmable gate array with multi-port RAM
US5978583A (en) 1995-08-07 1999-11-02 International Business Machines Corp. Method for resource control in parallel environments using program organization and run-time support
US5649176A (en) 1995-08-10 1997-07-15 Virtual Machine Works, Inc. Transition analysis and circuit resynthesis method and device for digital circuit modeling
US5996083A (en) 1995-08-11 1999-11-30 Hewlett-Packard Company Microprocessor having software controllable power consumption
GB2304438A (en) 1995-08-17 1997-03-19 Kenneth Austin Re-configurable application specific device
US5646545A (en) 1995-08-18 1997-07-08 Xilinx, Inc. Time multiplexed programmable logic device
US5778439A (en) 1995-08-18 1998-07-07 Xilinx, Inc. Programmable logic device with hierarchical confiquration and state storage
US5583450A (en) 1995-08-18 1996-12-10 Xilinx, Inc. Sequencer for a time multiplexed programmable logic device
US5784313A (en) 1995-08-18 1998-07-21 Xilinx, Inc. Programmable logic device including configuration data or user data memory slices
US5737565A (en) 1995-08-24 1998-04-07 International Business Machines Corporation System and method for diallocating stream from a stream buffer
US5737516A (en) 1995-08-30 1998-04-07 Motorola, Inc. Data processing system for performing a debug function and method therefor
US5734869A (en) 1995-09-06 1998-03-31 Chen; Duan-Ping High speed logic circuit simulator
US6430309B1 (en) 1995-09-15 2002-08-06 Monogen, Inc. Specimen preview and inspection system
US5745734A (en) 1995-09-29 1998-04-28 International Business Machines Corporation Method and system for programming a gate array using a compressed configuration bit stream
US5652894A (en) 1995-09-29 1997-07-29 Intel Corporation Method and apparatus for providing power saving modes to a pipelined processor
US5754827A (en) 1995-10-13 1998-05-19 Mentor Graphics Corporation Method and apparatus for performing fully visible tracing of an emulation
US5815004A (en) 1995-10-16 1998-09-29 Xilinx, Inc. Multi-buffered configurable logic block output lines in a field programmable gate array
US5642058A (en) 1995-10-16 1997-06-24 Xilinx , Inc. Periphery input/output interconnect structure
US5608342A (en) 1995-10-23 1997-03-04 Xilinx, Inc. Hierarchical programming of electrically configurable integrated circuits
US5675262A (en) 1995-10-26 1997-10-07 Xilinx, Inc. Fast carry-out scheme in a field programmable gate array
US5656950A (en) 1995-10-26 1997-08-12 Xilinx, Inc. Interconnect lines including tri-directional buffer circuits
US5943242A (en) 1995-11-17 1999-08-24 Pact Gmbh Dynamically reconfigurable data processing system
US5732209A (en) 1995-11-29 1998-03-24 Exponential Technology, Inc. Self-testing multi-processor die with internal compare points
US5773994A (en) 1995-12-15 1998-06-30 Cypress Semiconductor Corp. Method and apparatus for implementing an internal tri-state bus within a programmable logic circuit
JPH09231788A (ja) 1995-12-19 1997-09-05 Fujitsu Ltd シフトレジスタ及びプログラマブル論理回路並びにプログラマブル論理回路システム
CA2166369C (en) 1995-12-29 2004-10-19 Robert J. Blainey Method and system for determining inter-compilation unit alias information
US7266725B2 (en) 2001-09-03 2007-09-04 Pact Xpp Technologies Ag Method for debugging reconfigurable architectures
JP3247043B2 (ja) 1996-01-12 2002-01-15 株式会社日立製作所 内部信号で障害検出を行う情報処理システムおよび論理ｌｓｉ
JP2795244B2 (ja) 1996-01-17 1998-09-10 日本電気株式会社 プログラムデバッグシステム
US5760602A (en) 1996-01-17 1998-06-02 Hewlett-Packard Company Time multiplexing a plurality of configuration settings of a programmable switch element in a FPGA
US5854918A (en) 1996-01-24 1998-12-29 Ricoh Company Ltd. Apparatus and method for self-timed algorithmic execution
US5898602A (en) 1996-01-25 1999-04-27 Xilinx, Inc. Carry chain circuit with flexible carry function for implementing arithmetic and logical functions
US5936424A (en) 1996-02-02 1999-08-10 Xilinx, Inc. High speed bus with tree structure for selecting bus driver
US5635851A (en) 1996-02-02 1997-06-03 Xilinx, Inc. Read and writable data bus particularly for programmable logic devices
US5727229A (en) 1996-02-05 1998-03-10 Motorola, Inc. Method and apparatus for moving data in a parallel processor
US5754459A (en) 1996-02-08 1998-05-19 Xilinx, Inc. Multiplier circuit design for a programmable logic device
KR0165515B1 (ko) 1996-02-17 1999-01-15 김광호 그래픽 데이터의 선입선출기 및 선입선출 방법
GB9604496D0 (en) 1996-03-01 1996-05-01 Xilinx Inc Embedded memory for field programmable gate array
US6020758A (en) * 1996-03-11 2000-02-01 Altera Corporation Partially reconfigurable programmable logic device
US6279077B1 (en) 1996-03-22 2001-08-21 Texas Instruments Incorporated Bus interface buffer control in a microprocessor
US6311265B1 (en) 1996-03-25 2001-10-30 Torrent Systems, Inc. Apparatuses and methods for programming parallel computers
US6154049A (en) 1998-03-27 2000-11-28 Xilinx, Inc. Multiplier fabric for use in field programmable gate arrays
US5956518A (en) 1996-04-11 1999-09-21 Massachusetts Institute Of Technology Intermediate-grain reconfigurable processing device
US5687325A (en) 1996-04-19 1997-11-11 Chang; Web Application specific field programmable gate array
US6173434B1 (en) * 1996-04-22 2001-01-09 Brigham Young University Dynamically-configurable digital processor using method for relocating logic array modules
US5960200A (en) 1996-05-03 1999-09-28 I-Cube System to transition an enterprise to a distributed infrastructure
US5834612A (en) 1996-05-18 1998-11-10 Asahi Glass Company Ltd. Fluorine-containing organic compound
US5894565A (en) 1996-05-20 1999-04-13 Atmel Corporation Field programmable gate array with distributed RAM and increased cell utilization
US5784636A (en) 1996-05-28 1998-07-21 National Semiconductor Corporation Reconfigurable computer architecture for use in signal processing applications
US5892370A (en) 1996-06-21 1999-04-06 Quicklogic Corporation Clock network for field programmable gate array
JP2000513523A (ja) 1996-06-21 2000-10-10 オーガニック システムズ インコーポレイテッド プロセスの即時制御を行う動的に再構成可能なハードウェアシステム
US6785826B1 (en) 1996-07-17 2004-08-31 International Business Machines Corporation Self power audit and control circuitry for microprocessor functional units
US6023742A (en) * 1996-07-18 2000-02-08 University Of Washington Reconfigurable computing architecture for providing pipelined data paths
US6023564A (en) * 1996-07-19 2000-02-08 Xilinx, Inc. Data processing system using a flash reconfigurable logic device as a dynamic execution unit for a sequence of instructions
KR100280285B1 (ko) 1996-08-19 2001-02-01 윤종용 멀티미디어 신호에 적합한 멀티미디어 프로세서
US5838165A (en) 1996-08-21 1998-11-17 Chatter; Mukesh High performance self modifying on-the-fly alterable logic FPGA, architecture and method
US5933023A (en) 1996-09-03 1999-08-03 Xilinx, Inc. FPGA architecture having RAM blocks with programmable word length and width and dedicated address and data lines
US5859544A (en) * 1996-09-05 1999-01-12 Altera Corporation Dynamic configurable elements for programmable logic devices
JP3934710B2 (ja) 1996-09-13 2007-06-20 株式会社ルネサステクノロジ マイクロプロセッサ
US5828858A (en) 1996-09-16 1998-10-27 Virginia Tech Intellectual Properties, Inc. Worm-hole run-time reconfigurable processor field programmable gate array (FPGA)
US6178494B1 (en) * 1996-09-23 2001-01-23 Virtual Computer Corporation Modular, hybrid processor and method for producing a modular, hybrid processor
US5694602A (en) 1996-10-01 1997-12-02 The United States Of America As Represented By The Secretary Of The Air Force Weighted system and method for spatial allocation of a parallel load
SG125044A1 (en) 1996-10-14 2006-09-29 Mitsubishi Gas Chemical Co Oxygen absorption composition
US5832288A (en) 1996-10-18 1998-11-03 Samsung Electronics Co., Ltd. Element-select mechanism for a vector processor
US5901279A (en) 1996-10-18 1999-05-04 Hughes Electronics Corporation Connection of spares between multiple programmable devices
US5892962A (en) 1996-11-12 1999-04-06 Lucent Technologies Inc. FPGA-based processor
US5895487A (en) 1996-11-13 1999-04-20 International Business Machines Corporation Integrated processing and L2 DRAM cache
US5844422A (en) 1996-11-13 1998-12-01 Xilinx, Inc. State saving and restoration in reprogrammable FPGAs
US5860119A (en) * 1996-11-25 1999-01-12 Vlsi Technology, Inc. Data-packet fifo buffer system with end-of-packet flags
US6005410A (en) 1996-12-05 1999-12-21 International Business Machines Corporation Interconnect structure between heterogeneous core regions in a programmable array
US6338106B1 (en) 1996-12-20 2002-01-08 Pact Gmbh I/O and memory bus system for DFPS and units with two or multi-dimensional programmable cell architectures
DE19654595A1 (de) 1996-12-20 1998-07-02 Pact Inf Tech Gmbh I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen
DE19654593A1 (de) 1996-12-20 1998-07-02 Pact Inf Tech Gmbh Umkonfigurierungs-Verfahren für programmierbare Bausteine zur Laufzeit
JP3961028B2 (ja) 1996-12-27 2007-08-15 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト データフロープロセッサ（ｄｆｐ）の自動的なダイナミックアンロード方法並びに２次元または３次元のプログラミング可能なセルストラクチャを有するモジュール（ｆｐｇａ，ｄｐｇａ等）
DE19654846A1 (de) 1996-12-27 1998-07-09 Pact Inf Tech Gmbh Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.)
US6427156B1 (en) 1997-01-21 2002-07-30 Xilinx, Inc. Configurable logic block with AND gate for efficient multiplication in FPGAS
EP0858168A1 (de) 1997-01-29 1998-08-12 Hewlett-Packard Company Feldprogrammierbarer Gatterprozessor
EP0858167A1 (de) 1997-01-29 1998-08-12 Hewlett-Packard Company Feldprogrammierbarer Prozessor
DE19704044A1 (de) 1997-02-04 1998-08-13 Pact Inf Tech Gmbh Verfahren zur automatischen Adressgenerierung von Bausteinen innerhalb Clustern aus einer Vielzahl dieser Bausteine
US5865239A (en) * 1997-02-05 1999-02-02 Micropump, Inc. Method for making herringbone gears
US6055619A (en) 1997-02-07 2000-04-25 Cirrus Logic, Inc. Circuits, system, and methods for processing multiple data streams
DE19704728A1 (de) 1997-02-08 1998-08-13 Pact Inf Tech Gmbh Verfahren zur Selbstsynchronisation von konfigurierbaren Elementen eines programmierbaren Bausteines
US6542998B1 (en) 1997-02-08 2003-04-01 Pact Gmbh Method of self-synchronization of configurable elements of a programmable module
DE19704742A1 (de) 1997-02-11 1998-09-24 Pact Inf Tech Gmbh Internes Bussystem für DFPs, sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen, zur Bewältigung großer Datenmengen mit hohem Vernetzungsaufwand
US6150837A (en) 1997-02-28 2000-11-21 Actel Corporation Enhanced field programmable gate array
US5927423A (en) 1997-03-05 1999-07-27 Massachusetts Institute Of Technology Reconfigurable footprint mechanism for omnidirectional vehicles
US6125408A (en) 1997-03-10 2000-09-26 Compaq Computer Corporation Resource type prioritization in generating a device configuration
US5884075A (en) 1997-03-10 1999-03-16 Compaq Computer Corporation Conflict resolution using self-contained virtual devices
US5857097A (en) * 1997-03-10 1999-01-05 Digital Equipment Corporation Method for identifying reasons for dynamic stall cycles during the execution of a program
GB2323188B (en) 1997-03-14 2002-02-06 Nokia Mobile Phones Ltd Enabling and disabling clocking signals to elements
US6085317A (en) 1997-08-15 2000-07-04 Altera Corporation Reconfigurable computer architecture using programmable logic devices
AUPO647997A0 (en) 1997-04-30 1997-05-22 Canon Information Systems Research Australia Pty Ltd Memory controller architecture
US6507898B1 (en) * 1997-04-30 2003-01-14 Canon Kabushiki Kaisha Reconfigurable data cache controller
US6389379B1 (en) 1997-05-02 2002-05-14 Axis Systems, Inc. Converification system and method
US6321366B1 (en) 1997-05-02 2001-11-20 Axis Systems, Inc. Timing-insensitive glitch-free logic system and method
US6035371A (en) 1997-05-28 2000-03-07 3Com Corporation Method and apparatus for addressing a static random access memory device based on signals for addressing a dynamic memory access device
US6047115A (en) 1997-05-29 2000-04-04 Xilinx, Inc. Method for configuring FPGA memory planes for virtual hardware computation
US6421817B1 (en) 1997-05-29 2002-07-16 Xilinx, Inc. System and method of computation in a programmable logic device using virtual instructions
US6339840B1 (en) 1997-06-02 2002-01-15 Iowa State University Research Foundation, Inc. Apparatus and method for parallelizing legacy computer code
US6011407A (en) * 1997-06-13 2000-01-04 Xilinx, Inc. Field programmable gate array with dedicated computer bus interface and method for configuring both
US5996048A (en) 1997-06-20 1999-11-30 Sun Microsystems, Inc. Inclusion vector architecture for a level two cache
US6058266A (en) 1997-06-24 2000-05-02 International Business Machines Corporation Method of, system for, and computer program product for performing weighted loop fusion by an optimizing compiler
US5838988A (en) 1997-06-25 1998-11-17 Sun Microsystems, Inc. Computer product for precise architectural update in an out-of-order processor
US6240502B1 (en) 1997-06-25 2001-05-29 Sun Microsystems, Inc. Apparatus for dynamically reconfiguring a processor
US5941977A (en) * 1997-06-25 1999-08-24 Sun Microsystems, Inc. Apparatus for handling register windows in an out-of-order processor
US5970254A (en) 1997-06-27 1999-10-19 Cooke; Laurence H. Integrated processor and programmable data path chip for reconfigurable computing
US5966534A (en) * 1997-06-27 1999-10-12 Cooke; Laurence H. Method for compiling high level programming languages into an integrated processor with reconfigurable logic
US6072348A (en) 1997-07-09 2000-06-06 Xilinx, Inc. Programmable power reduction in a clock-distribution circuit
US6437441B1 (en) 1997-07-10 2002-08-20 Kawasaki Microelectronics, Inc. Wiring structure of a semiconductor integrated circuit and a method of forming the wiring structure
US6020760A (en) * 1997-07-16 2000-02-01 Altera Corporation I/O buffer circuit with pin multiplexing
US6282701B1 (en) 1997-07-31 2001-08-28 Mutek Solutions, Ltd. System and method for monitoring and analyzing the execution of computer programs
US6026478A (en) * 1997-08-01 2000-02-15 Micron Technology, Inc. Split embedded DRAM processor
US6170051B1 (en) * 1997-08-01 2001-01-02 Micron Technology, Inc. Apparatus and method for program level parallelism in a VLIW processor
US6078736A (en) 1997-08-28 2000-06-20 Xilinx, Inc. Method of designing FPGAs for dynamically reconfigurable computing
US6038656A (en) 1997-09-12 2000-03-14 California Institute Of Technology Pipelined completion for asynchronous communication
JP3612186B2 (ja) 1997-09-19 2005-01-19 株式会社ルネサステクノロジ データ処理装置
US6539415B1 (en) 1997-09-24 2003-03-25 Sony Corporation Method and apparatus for the allocation of audio/video tasks in a network system
US5966143A (en) 1997-10-14 1999-10-12 Motorola, Inc. Data allocation into multiple memories for concurrent access
SG82587A1 (en) * 1997-10-21 2001-08-21 Sony Corp Recording apparatus, recording method, playback apparatus, playback method, recording/playback apparatus, recording/playback method, presentation medium and recording medium
JP4128251B2 (ja) 1997-10-23 2008-07-30 富士通株式会社 配線密度予測方法およびセル配置装置
US6076157A (en) * 1997-10-23 2000-06-13 International Business Machines Corporation Method and apparatus to force a thread switch in a multithreaded processor
US6212544B1 (en) 1997-10-23 2001-04-03 International Business Machines Corporation Altering thread priorities in a multithreaded processor
US6247147B1 (en) 1997-10-27 2001-06-12 Altera Corporation Enhanced embedded logic analyzer
US6122719A (en) 1997-10-31 2000-09-19 Silicon Spice Method and apparatus for retiming in a network of multiple context processing elements
US5915123A (en) 1997-10-31 1999-06-22 Silicon Spice Method and apparatus for controlling configuration memory contexts of processing elements in a network of multiple context processing elements
US6108760A (en) 1997-10-31 2000-08-22 Silicon Spice Method and apparatus for position independent reconfiguration in a network of multiple context processing elements
US6127908A (en) 1997-11-17 2000-10-03 Massachusetts Institute Of Technology Microelectro-mechanical system actuator device and reconfigurable circuits utilizing same
JPH11147335A (ja) * 1997-11-18 1999-06-02 Fuji Xerox Co Ltd 描画処理装置
JP4197755B2 (ja) * 1997-11-19 2008-12-17 富士通株式会社 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置
US6212650B1 (en) 1997-11-24 2001-04-03 Xilinx, Inc. Interactive dubug tool for programmable circuits
US6091263A (en) 1997-12-12 2000-07-18 Xilinx, Inc. Rapidly reconfigurable FPGA having a multiple region architecture with reconfiguration caches useable as data RAM
DE69827589T2 (de) 1997-12-17 2005-11-03 Elixent Ltd. Konfigurierbare Verarbeitungsanordnung und Verfahren zur Benutzung dieser Anordnung, um eine Zentraleinheit aufzubauen
DE69737750T2 (de) 1997-12-17 2008-03-06 Hewlett-Packard Development Co., L.P., Houston Erst- und Zweitprozessoren verwendetes Verfahren
WO1999031574A1 (en) 1997-12-17 1999-06-24 Hewlett-Packard Company Implementation of multipliers in programmable arrays
DE69841256D1 (de) 1997-12-17 2009-12-10 Panasonic Corp Befehlsmaskierung um Befehlsströme einem Prozessor zuzuleiten
DE19861088A1 (de) 1997-12-22 2000-02-10 Pact Inf Tech Gmbh Verfahren zur Reparatur von integrierten Schaltkreisen
US6172520B1 (en) * 1997-12-30 2001-01-09 Xilinx, Inc. FPGA system with user-programmable configuration ports and method for reconfiguring the FPGA
US6260114B1 (en) 1997-12-30 2001-07-10 Mcmz Technology Innovations, Llc Computer cache memory windowing
US6049222A (en) 1997-12-30 2000-04-11 Xilinx, Inc Configuring an FPGA using embedded memory
US6105106A (en) * 1997-12-31 2000-08-15 Micron Technology, Inc. Computer system, memory device and shift register including a balanced switching circuit with series connected transfer gates which are selectively clocked for fast switching times
US6301706B1 (en) 1997-12-31 2001-10-09 Elbrus International Limited Compiler method and apparatus for elimination of redundant speculative computations from innermost loops
US6216223B1 (en) 1998-01-12 2001-04-10 Billions Of Operations Per Second, Inc. Methods and apparatus to dynamically reconfigure the instruction pipeline of an indirect very long instruction word scalable processor
US6034538A (en) 1998-01-21 2000-03-07 Lucent Technologies Inc. Virtual logic system for reconfigurable hardware
US6230307B1 (en) 1998-01-26 2001-05-08 Xilinx, Inc. System and method for programming the hardware of field programmable gate arrays (FPGAs) and related reconfiguration resources as if they were software by creating hardware objects
WO1999038071A1 (en) 1998-01-26 1999-07-29 Chameleon Systems, Inc. Reconfigurable logic for table lookup
DE19803593A1 (de) 1998-01-30 1999-08-12 Daimler Chrysler Ag Schaltvorrichtung für ein Zahnräderwechselgetriebe
KR100572945B1 (ko) 1998-02-04 2006-04-24 텍사스 인스트루먼츠 인코포레이티드 효율적으로 접속 가능한 하드웨어 보조 처리기를 구비하는디지탈 신호 처리기
US6086628A (en) 1998-02-17 2000-07-11 Lucent Technologies Inc. Power-related hardware-software co-synthesis of heterogeneous distributed embedded systems
US7152027B2 (en) 1998-02-17 2006-12-19 National Instruments Corporation Reconfigurable test system
US6198304B1 (en) 1998-02-23 2001-03-06 Xilinx, Inc. Programmable logic device
US6096091A (en) 1998-02-24 2000-08-01 Advanced Micro Devices, Inc. Dynamically reconfigurable logic networks interconnected by fall-through FIFOs for flexible pipeline processing in a system-on-a-chip
DE19807872A1 (de) 1998-02-25 1999-08-26 Pact Inf Tech Gmbh Verfahren zur Verwaltung von Konfigurationsdaten in Datenflußprozessoren sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstruktur (FPGAs, DPGAs, o. dgl.
US6088800A (en) 1998-02-27 2000-07-11 Mosaid Technologies, Incorporated Encryption processor with shared memory interconnect
US6298043B1 (en) 1998-03-28 2001-10-02 Nortel Networks Limited Communication system architecture and a connection verification mechanism therefor
US6374286B1 (en) * 1998-04-06 2002-04-16 Rockwell Collins, Inc. Real time processor capable of concurrently running multiple independent JAVA machines
US6456628B1 (en) 1998-04-17 2002-09-24 Intelect Communications, Inc. DSP intercommunication network
US6421808B1 (en) 1998-04-24 2002-07-16 Cadance Design Systems, Inc. Hardware design language for the design of integrated circuits
US6084429A (en) 1998-04-24 2000-07-04 Xilinx, Inc. PLD having a window pane architecture with segmented and staggered interconnect wiring between logic block arrays
US6052524A (en) 1998-05-14 2000-04-18 Software Development Systems, Inc. System and method for simulation of integrated hardware and software components
US6173419B1 (en) 1998-05-14 2001-01-09 Advanced Technology Materials, Inc. Field programmable gate array (FPGA) emulator for debugging software
US6449283B1 (en) 1998-05-15 2002-09-10 Polytechnic University Methods and apparatus for providing a fast ring reservation arbitration
US5999990A (en) 1998-05-18 1999-12-07 Motorola, Inc. Communicator having reconfigurable resources
US6092174A (en) 1998-06-01 2000-07-18 Context, Inc. Dynamically reconfigurable distributed integrated circuit processor and method
JP3123977B2 (ja) * 1998-06-04 2001-01-15 日本電気株式会社 プログラマブル機能ブロック
US6282627B1 (en) 1998-06-29 2001-08-28 Chameleon Systems, Inc. Integrated processor and programmable data path chip for reconfigurable computing
US6202182B1 (en) 1998-06-30 2001-03-13 Lucent Technologies Inc. Method and apparatus for testing field programmable gate arrays
DE69803373T2 (de) 1998-07-06 2002-08-14 Hewlett Packard Co Verdrahtung von Zellen in logischen Feldern
WO2001006371A1 (en) 1998-07-21 2001-01-25 Seagate Technology Llc Improved memory system apparatus and method
EP0974898A3 (de) 1998-07-24 2008-12-24 Interuniversitair Microelektronica Centrum Vzw Verfahren zur Bestimmung einer speicherbandbreiteoptimierten Speicherorganisation von einer im wesentlichen digitalen Vorrichtung
DE19835189C2 (de) 1998-08-04 2001-02-08 Unicor Rohrsysteme Gmbh Vorrichtung zur kontinuierlichen Herstellung von nahtlosen Kunststoffrohren
US6137307A (en) 1998-08-04 2000-10-24 Xilinx, Inc. Structure and method for loading wide frames of data from a narrow input bus
US20020152060A1 (en) 1998-08-31 2002-10-17 Tseng Ping-Sheng Inter-chip communication system
JP2000076066A (ja) 1998-09-02 2000-03-14 Fujitsu Ltd 信号処理回路
US7100026B2 (en) 2001-05-30 2006-08-29 The Massachusetts Institute Of Technology System and method for performing efficient conditional vector operations for data parallel architectures involving both input and conditional vector values
US6205458B1 (en) 1998-09-21 2001-03-20 Rn2R, L.L.C. Adder and multiplier circuits employing logic gates having discrete, weighted inputs and methods of performing combinatorial operations therewith
JP3551353B2 (ja) * 1998-10-02 2004-08-04 株式会社日立製作所 データ再配置方法
US6215326B1 (en) 1998-11-18 2001-04-10 Altera Corporation Programmable logic device architecture with super-regions having logic regions and a memory region
DE69910826T2 (de) * 1998-11-20 2004-06-17 Altera Corp., San Jose Rechnersystem mit rekonfigurierbarer programmierbarer logik-vorrichtung
US6977649B1 (en) 1998-11-23 2005-12-20 3Dlabs, Inc. Ltd 3D graphics rendering with selective read suspend
US6249756B1 (en) 1998-12-07 2001-06-19 Compaq Computer Corp. Hybrid flow control
AU3116300A (en) 1998-12-11 2000-06-26 Microsoft Corporation Accelerating a distributed component architecture over a network using an implicit flow control
JP2000181566A (ja) 1998-12-14 2000-06-30 Mitsubishi Electric Corp マルチクロック並列処理装置
US6044030A (en) 1998-12-21 2000-03-28 Philips Electronics North America Corporation FIFO unit with single pointer
US6434695B1 (en) 1998-12-23 2002-08-13 Apple Computer, Inc. Computer operating system using compressed ROM image in RAM
US6757847B1 (en) 1998-12-29 2004-06-29 International Business Machines Corporation Synchronization for system analysis
US6496902B1 (en) 1998-12-31 2002-12-17 Cray Inc. Vector and scalar data cache for a vector multiprocessor
JP3585800B2 (ja) 1999-01-13 2004-11-04 株式会社東芝 情報処理装置
US6539438B1 (en) 1999-01-15 2003-03-25 Quickflex Inc. Reconfigurable computing system and method and apparatus employing same
US6490695B1 (en) 1999-01-22 2002-12-03 Sun Microsystems, Inc. Platform independent memory image analysis architecture for debugging a computer program
US6321298B1 (en) 1999-01-25 2001-11-20 International Business Machines Corporation Full cache coherency across multiple raid controllers
US6243808B1 (en) 1999-03-08 2001-06-05 Chameleon Systems, Inc. Digital data bit order conversion using universal switch matrix comprising rows of bit swapping selector groups
GB9909196D0 (en) 1999-04-21 1999-06-16 Texas Instruments Ltd Transfer controller with hub and ports architecture
US6286134B1 (en) 1999-04-23 2001-09-04 Sun Microsystems, Inc. Instruction selection in a multi-platform environment
JP2000311156A (ja) 1999-04-27 2000-11-07 Mitsubishi Electric Corp 再構成可能並列計算機
US6381624B1 (en) 1999-04-29 2002-04-30 Hewlett-Packard Company Faster multiply/accumulator
US6298472B1 (en) 1999-05-07 2001-10-02 Chameleon Systems, Inc. Behavioral silicon construct architecture and mapping
US7007096B1 (en) * 1999-05-12 2006-02-28 Microsoft Corporation Efficient splitting and mixing of streaming-data frames for processing through multiple processing modules
US6748440B1 (en) 1999-05-12 2004-06-08 Microsoft Corporation Flow of streaming data through multiple processing modules
US6211697B1 (en) 1999-05-25 2001-04-03 Actel Integrated circuit that includes a field-programmable gate array and a hard gate array having the same underlying structure
DE19926538A1 (de) 1999-06-10 2000-12-14 Pact Inf Tech Gmbh Hardware und Betriebsverfahren
EP1061439A1 (de) 1999-06-15 2000-12-20 Hewlett-Packard Company Speicher und Befehlen in Rechnerarchitektur mit Prozessor und Coprozessor
US6757892B1 (en) 1999-06-24 2004-06-29 Sarnoff Corporation Method for determining an optimal partitioning of data among several memories
US6347346B1 (en) 1999-06-30 2002-02-12 Chameleon Systems, Inc. Local memory unit system with global access for use on reconfigurable chips
JP3420121B2 (ja) 1999-06-30 2003-06-23 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体記憶装置
GB2352548B (en) 1999-07-26 2001-06-06 Sun Microsystems Inc Method and apparatus for executing standard functions in a computer system
US6370596B1 (en) 1999-08-03 2002-04-09 Chameleon Systems, Inc. Logic flag registers for monitoring processing system events
US6341318B1 (en) * 1999-08-10 2002-01-22 Chameleon Systems, Inc. DMA data streaming
US6204687B1 (en) 1999-08-13 2001-03-20 Xilinx, Inc. Method and structure for configuring FPGAS
US6438747B1 (en) 1999-08-20 2002-08-20 Hewlett-Packard Company Programmatic iteration scheduling for parallel processors
US6507947B1 (en) * 1999-08-20 2003-01-14 Hewlett-Packard Company Programmatic synthesis of processor element arrays
US6606704B1 (en) 1999-08-31 2003-08-12 Intel Corporation Parallel multithreaded processor with plural microengines executing multiple threads each microengine having loadable microcode
US6288566B1 (en) 1999-09-23 2001-09-11 Chameleon Systems, Inc. Configuration state memory for functional blocks on a reconfigurable chip
US6349346B1 (en) * 1999-09-23 2002-02-19 Chameleon Systems, Inc. Control fabric unit including associated configuration memory and PSOP state machine adapted to provide configuration address to reconfigurable functional unit
US6311200B1 (en) 1999-09-23 2001-10-30 Chameleon Systems, Inc. Reconfigurable program sum of products generator
US6631487B1 (en) 1999-09-27 2003-10-07 Lattice Semiconductor Corp. On-line testing of field programmable gate array resources
DE19946752A1 (de) 1999-09-29 2001-04-12 Infineon Technologies Ag Rekonfigurierbares Gate-Array
US6665758B1 (en) 1999-10-04 2003-12-16 Ncr Corporation Software sanity monitor
US6434642B1 (en) 1999-10-07 2002-08-13 Xilinx, Inc. FIFO memory system and method with improved determination of full and empty conditions and amount of data stored
US6625654B1 (en) * 1999-12-28 2003-09-23 Intel Corporation Thread signaling in multi-threaded network processor
US6633181B1 (en) 1999-12-30 2003-10-14 Stretch, Inc. Multi-scale programmable array
EP1630686B1 (de) 2000-01-07 2009-03-25 Nippon Telegraph and Telephone Corporation Funktionsrekonfigurierbare Halbleitervorrichtung und integrierte Schaltung zum Konfigurieren der Halbleitervorrichtung
JP2001202236A (ja) 2000-01-20 2001-07-27 Fuji Xerox Co Ltd プログラマブル論理回路装置によるデータ処理方法、プログラマブル論理回路装置、情報処理システム、プログラマブル論理回路装置への回路再構成方法
AU2001231244A1 (en) 2000-01-28 2001-08-07 Morphics Technology, Inc. A method of generating a configuration for a configurable spread spectrum communication device
US6496971B1 (en) 2000-02-07 2002-12-17 Xilinx, Inc. Supporting multiple FPGA configuration modes using dedicated on-chip processor
US6487709B1 (en) 2000-02-09 2002-11-26 Xilinx, Inc. Run-time routing for programmable logic devices
US6519674B1 (en) * 2000-02-18 2003-02-11 Chameleon Systems, Inc. Configuration bits layout
JP2001236221A (ja) 2000-02-21 2001-08-31 Keisuke Shindo マルチスレッドを利用するパイプライン並列プロセッサ
WO2001063434A1 (en) 2000-02-24 2001-08-30 Bops, Incorporated Methods and apparatus for dual-use coprocessing/debug interface
JP3674515B2 (ja) 2000-02-25 2005-07-20 日本電気株式会社 アレイ型プロセッサ
US6539477B1 (en) 2000-03-03 2003-03-25 Chameleon Systems, Inc. System and method for control synthesis using a reachable states look-up table
KR100841411B1 (ko) 2000-03-14 2008-06-25 소니 가부시끼 가이샤 전송장치, 수신장치, 전송방법, 수신방법과 기록매체
US6657457B1 (en) 2000-03-15 2003-12-02 Intel Corporation Data transfer on reconfigurable chip
US6871341B1 (en) 2000-03-24 2005-03-22 Intel Corporation Adaptive scheduling of function cells in dynamic reconfigurable logic
US6624819B1 (en) 2000-05-01 2003-09-23 Broadcom Corporation Method and system for providing a flexible and efficient processor for use in a graphics processing system
US6362650B1 (en) 2000-05-18 2002-03-26 Xilinx, Inc. Method and apparatus for incorporating a multiplier into an FPGA
US6373779B1 (en) 2000-05-19 2002-04-16 Xilinx, Inc. Block RAM having multiple configurable write modes for use in a field programmable gate array
US6725334B2 (en) 2000-06-09 2004-04-20 Hewlett-Packard Development Company, L.P. Method and system for exclusive two-level caching in a chip-multiprocessor
US7340596B1 (en) * 2000-06-12 2008-03-04 Altera Corporation Embedded processor with watchdog timer for programmable logic
JP2004506261A (ja) * 2000-06-13 2004-02-26 ペーアーツェーテー　イクスペーペー　テクノロジーズ　アクチエンゲゼルシャフト パイプラインｃｔプロトコルおよびｃｔ通信
US6285624B1 (en) 2000-07-08 2001-09-04 Han-Ping Chen Multilevel memory access method
DE10129237A1 (de) 2000-10-09 2002-04-18 Pact Inf Tech Gmbh Verfahren zur Bearbeitung von Daten
DE10036627A1 (de) 2000-07-24 2002-02-14 Pact Inf Tech Gmbh Integrierter Schaltkreis
JP2002041489A (ja) 2000-07-25 2002-02-08 Mitsubishi Electric Corp 同期信号生成回路、それを用いたプロセッサシステムおよび同期信号生成方法
US7164422B1 (en) * 2000-07-28 2007-01-16 Ab Initio Software Corporation Parameterized graphs with conditional components
US6538468B1 (en) 2000-07-31 2003-03-25 Cypress Semiconductor Corporation Method and apparatus for multiple boot-up functionalities for a programmable logic device (PLD)
US6542844B1 (en) 2000-08-02 2003-04-01 International Business Machines Corporation Method and apparatus for tracing hardware states using dynamically reconfigurable test circuits
EP1356400A2 (de) 2000-08-07 2003-10-29 Altera Corporation Kommunikationsschnittstelle zwischen geräten
US6754805B1 (en) 2000-08-07 2004-06-22 Transwitch Corporation Method and apparatus for configurable multi-cell digital signal processing employing global parallel configuration
EP1182559B1 (de) 2000-08-21 2009-01-21 Texas Instruments Incorporated Mikroprozessor
US7249351B1 (en) 2000-08-30 2007-07-24 Broadcom Corporation System and method for preparing software for execution in a dynamically configurable hardware environment
US6829697B1 (en) 2000-09-06 2004-12-07 International Business Machines Corporation Multiple logical interfaces to a shared coprocessor resource
US6538470B1 (en) 2000-09-18 2003-03-25 Altera Corporation Devices and methods with programmable logic and digital signal processing regions
US7346644B1 (en) 2000-09-18 2008-03-18 Altera Corporation Devices and methods with programmable logic and digital signal processing regions
US6518787B1 (en) * 2000-09-21 2003-02-11 Triscend Corporation Input/output architecture for efficient configuration of programmable input/output cells
ATE437476T1 (de) 2000-10-06 2009-08-15 Pact Xpp Technologies Ag Zellenanordnung mit segmentierter zwischenzellstruktur
US6525678B1 (en) * 2000-10-06 2003-02-25 Altera Corporation Configuring a programmable logic device
US20040015899A1 (en) * 2000-10-06 2004-01-22 Frank May Method for processing data
US20020045952A1 (en) 2000-10-12 2002-04-18 Blemel Kenneth G. High performance hybrid micro-computer
JP2002123563A (ja) 2000-10-13 2002-04-26 Nec Corp コンパイル方法および合成装置ならびに記録媒体
US6398383B1 (en) 2000-10-30 2002-06-04 Yu-Hwei Huang Flashlight carriable on one's person
JP3636986B2 (ja) 2000-12-06 2005-04-06 松下電器産業株式会社 半導体集積回路
GB2370380B (en) 2000-12-19 2003-12-31 Picochip Designs Ltd Processor architecture
EP1346280A1 (de) 2000-12-20 2003-09-24 Koninklijke Philips Electronics N.V. Datenverarbeitungseinrichtung mit einer konfigurierbaren funktionseinheit
US6483343B1 (en) 2000-12-29 2002-11-19 Quicklogic Corporation Configurable computational unit embedded in a programmable device
US6426649B1 (en) 2000-12-29 2002-07-30 Quicklogic Corporation Architecture for field programmable gate array
US6392912B1 (en) 2001-01-10 2002-05-21 Chameleon Systems, Inc. Loading data plane on reconfigurable chip
US7020673B2 (en) 2001-01-19 2006-03-28 Sony Corporation Reconfigurable arithmetic device and arithmetic system including that arithmetic device and address generation device and interleave device applicable to arithmetic system
US20020099759A1 (en) 2001-01-24 2002-07-25 Gootherts Paul David Load balancer with starvation avoidance
US6847370B2 (en) * 2001-02-20 2005-01-25 3D Labs, Inc., Ltd. Planar byte memory organization with linear access
US7210129B2 (en) 2001-08-16 2007-04-24 Pact Xpp Technologies Ag Method for translating programs for reconfigurable architectures
US7444531B2 (en) 2001-03-05 2008-10-28 Pact Xpp Technologies Ag Methods and devices for treating and processing data
US6836839B2 (en) 2001-03-22 2004-12-28 Quicksilver Technology, Inc. Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements
US6792588B2 (en) 2001-04-02 2004-09-14 Intel Corporation Faster scalable floorplan which enables easier data control flow
US20020143505A1 (en) 2001-04-02 2002-10-03 Doron Drusinsky Implementing a finite state machine using concurrent finite state machines with delayed communications and no shared control signals
US6836849B2 (en) 2001-04-05 2004-12-28 International Business Machines Corporation Method and apparatus for controlling power and performance in a multiprocessing system according to customer level operational requirements
US20030086300A1 (en) 2001-04-06 2003-05-08 Gareth Noyes FPGA coprocessing system
US6836842B1 (en) 2001-04-24 2004-12-28 Xilinx, Inc. Method of partial reconfiguration of a PLD in which only updated portions of configuration data are selected for reconfiguring the PLD
US6999984B2 (en) 2001-05-02 2006-02-14 Intel Corporation Modification to reconfigurable functional unit in a reconfigurable chip to perform linear feedback shift register function
US6802026B1 (en) 2001-05-15 2004-10-05 Xilinx, Inc. Parameterizable and reconfigurable debugger core generators
US6976239B1 (en) * 2001-06-12 2005-12-13 Altera Corporation Methods and apparatus for implementing parameterizable processors and peripherals
ATE478381T1 (de) 2001-06-20 2010-09-15 Richter Thomas Verfahren zur bearbeitung von daten
JP3580785B2 (ja) * 2001-06-29 2004-10-27 株式会社半導体理工学研究センター ルックアップテーブル、ルックアップテーブルを備えるプログラマブル論理回路装置、および、ルックアップテーブルの構成方法
US7043416B1 (en) 2001-07-27 2006-05-09 Lsi Logic Corporation System and method for state restoration in a diagnostic module for a high-speed microprocessor
US7383421B2 (en) 2002-12-05 2008-06-03 Brightscale, Inc. Cellular engine for a data processing system
US7036114B2 (en) 2001-08-17 2006-04-25 Sun Microsystems, Inc. Method and apparatus for cycle-based computation
US6874108B1 (en) 2001-08-27 2005-03-29 Agere Systems Inc. Fault tolerant operation of reconfigurable devices utilizing an adjustable system clock
US6868476B2 (en) 2001-08-27 2005-03-15 Intel Corporation Software controlled content addressable memory in a general purpose execution datapath
US7216204B2 (en) 2001-08-27 2007-05-08 Intel Corporation Mechanism for providing early coherency detection to enable high performance memory updates in a latency sensitive multithreaded environment
US7472230B2 (en) 2001-09-14 2008-12-30 Hewlett-Packard Development Company, L.P. Preemptive write back controller
US20030056091A1 (en) 2001-09-14 2003-03-20 Greenberg Craig B. Method of scheduling in a reconfigurable hardware architecture with multiple hardware configurations
US20030055861A1 (en) 2001-09-18 2003-03-20 Lai Gary N. Multipler unit in reconfigurable chip
US20030052711A1 (en) 2001-09-19 2003-03-20 Taylor Bradley L. Despreader/correlator unit for use in reconfigurable chip
US6854073B2 (en) 2001-09-25 2005-02-08 International Business Machines Corporation Debugger program time monitor
US6798239B2 (en) 2001-09-28 2004-09-28 Xilinx, Inc. Programmable gate array having interconnecting logic to support embedded fixed logic circuitry
US6625631B2 (en) 2001-09-28 2003-09-23 Intel Corporation Component reduction in montgomery multiplier processing element
US7000161B1 (en) * 2001-10-15 2006-02-14 Altera Corporation Reconfigurable programmable logic system with configuration recovery mode
US20060264508A1 (en) 2001-10-16 2006-11-23 Stone Richard A Modulation of ocular growth and myopia by gaba drugs
AU2002357739A1 (en) 2001-11-16 2003-06-10 Morpho Technologies Viterbi convolutional coding method and apparatus
US6886092B1 (en) 2001-11-19 2005-04-26 Xilinx, Inc. Custom code processing in PGA by providing instructions from fixed logic processor portion to programmable dedicated processor portion
US6668237B1 (en) 2002-01-17 2003-12-23 Xilinx, Inc. Run-time reconfigurable testing of programmable logic devices
US20030154349A1 (en) 2002-01-24 2003-08-14 Berg Stefan G. Program-directed cache prefetching for media processors
DE20221985U1 (de) 2002-02-01 2010-03-04 Tridonicatco Gmbh & Co. Kg Elektronisches Vorschaltgerät für Gasentladungslampe
US6476634B1 (en) 2002-02-01 2002-11-05 Xilinx, Inc. ALU implementation in single PLD logic cell
US6961924B2 (en) 2002-05-21 2005-11-01 International Business Machines Corporation Displaying variable usage while debugging
US20030226056A1 (en) * 2002-05-28 2003-12-04 Michael Yip Method and system for a process manager
US20070083730A1 (en) 2003-06-17 2007-04-12 Martin Vorbach Data processing device and method
WO2004021176A2 (de) 2002-08-07 2004-03-11 Pact Xpp Technologies Ag Verfahren und vorrichtung zur datenverarbeitung
US6908227B2 (en) 2002-08-23 2005-06-21 Intel Corporation Apparatus for thermal management of multiple core microprocessors
US6957306B2 (en) 2002-09-09 2005-10-18 Broadcom Corporation System and method for controlling prefetching
US6803787B1 (en) 2002-09-25 2004-10-12 Lattice Semiconductor Corp. State machine in a programmable logic device
US7299458B2 (en) 2002-10-31 2007-11-20 Src Computers, Inc. System and method for converting control flow graph representations to control-dataflow graph representations
US7155708B2 (en) 2002-10-31 2006-12-26 Src Computers, Inc. Debugging and performance profiling using control-dataflow graph representations with reconfigurable hardware emulation
US7873811B1 (en) * 2003-03-10 2011-01-18 The United States Of America As Represented By The United States Department Of Energy Polymorphous computing fabric
US7412581B2 (en) 2003-10-28 2008-08-12 Renesas Technology America, Inc. Processor for virtual machines and method therefor
US7567997B2 (en) 2003-12-29 2009-07-28 Xilinx, Inc. Applications of cascading DSP slices
US8495122B2 (en) 2003-12-29 2013-07-23 Xilinx, Inc. Programmable device with dynamic DSP architecture
US7472155B2 (en) 2003-12-29 2008-12-30 Xilinx, Inc. Programmable logic device with cascading DSP slices
US7870182B2 (en) 2003-12-29 2011-01-11 Xilinx Inc. Digital signal processing circuit having an adder circuit with carry-outs
US7840627B2 (en) 2003-12-29 2010-11-23 Xilinx, Inc. Digital signal processing circuit having input register blocks
US7038952B1 (en) 2004-05-04 2006-05-02 Xilinx, Inc. Block RAM with embedded FIFO buffer
US7455450B2 (en) 2005-10-07 2008-11-25 Advanced Micro Devices, Inc. Method and apparatus for temperature sensing in integrated circuits
US7759968B1 (en) * 2006-09-27 2010-07-20 Xilinx, Inc. Method of and system for verifying configuration data
US7657777B2 (en) * 2006-12-01 2010-02-02 Sockeye Solutions Corporation Common semantic model of management of a supply chain
US7971051B2 (en) * 2007-09-27 2011-06-28 Fujitsu Limited FPGA configuration protection and control using hardware watchdog timer
US20090193384A1 (en) 2008-01-25 2009-07-30 Mihai Sima Shift-enabled reconfigurable device
JP2010277303A (ja) * 2009-05-28 2010-12-09 Renesas Electronics Corp 半導体装置及び異常検出方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19651075A1 (de) * 1996-12-09 1998-06-10 Pact Inf Tech Gmbh Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen
WO1999040522A2 (en) * 1998-02-05 1999-08-12 Sheng, George, S. Digital signal processor using a reconfigurable array of macrocells
DE10028397A1 (de) * 2000-06-13 2001-12-20 Pact Inf Tech Gmbh Registrierverfahren

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
BAUMGARTE V ET AL: "PACT XPP - A Self-Reconfigurable Data Processing Architecture" , 25. Juni 2001 (2001-06-25), XP002256066 Gefunden im Internet: <URL:ftp://ftp.pactcorp.com/info/publicati ons/ersa01.pdf> [gefunden am 2003-09-29] *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2043000A2 (de) 2002-02-18 2009-04-01 PACT XPP Technologies AG Bussysteme und Rekonfigurationsverfahren

Also Published As

Publication number Publication date
DE10392560D2 (de) 2005-05-12
EP1483682A2 (de) 2004-12-08
US8281108B2 (en) 2012-10-02
AU2003208266A1 (en) 2003-07-30
US20060090062A1 (en) 2006-04-27
AU2003208266A8 (en) 2003-07-30
WO2003060747A3 (de) 2004-03-04

Similar Documents

Publication Publication Date Title
EP1146432B1 (de) Umkonfigurierungs-Verfahren für programmierbare Bausteine während der Laufzeit
DE10110504B4 (de) Verfahren und Computersystem zur Verwaltung von Threads
DE69723286T2 (de) Echtzeitprogramm-sprachbeschleuniger
EP1057102B1 (de) VERFAHREN ZUR DEADLOCKFREIEN KONFIGURATION VON DATENFLUSSPROZESSOREN UND BAUSTEINEN MIT ZWEI- ODER MEHRDIMENSIONALER PROGRAMMIERBARER ZELLSTRUKTUR (FPGAs, DPGAs, O. DGL.)
EP1342158B1 (de) Pipeline ct-protokolle und -kommunikation
EP1329816B1 (de) Verfahren zum selbständigen dynamischen Umladen von Datenflussprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o.dgl.)
DE102007025397B4 (de) System mit mehreren Prozessoren und Verfahren zu seinem Betrieb
EP2224330A1 (de) Verfahren zur Bearbeitung von Daten
DE4342250A1 (de) Rechnerarchitektur und Verfahren zum Betreiben eines Parallelrechners
EP0825540B1 (de) Prozessor mit Pipelining-Aufbau
EP1483682A2 (de) Reconfigurierbarer prozessor
DE112019002336T5 (de) Speicherpoolzuordnung für ein mehrkern-system
EP1518186A2 (de) Verfahren und vorrichtung zur datenverarbeitung
EP1117037B1 (de) Datenverarbeitungsvorrichtung zum parallelen Verarbeiten von unabhängigen Prozessen (Threads)
DE102013114508B4 (de) Blockbasierte Signalverarbeitung
DE19843663A1 (de) Konfigurierbarer Hardware-Block
DE102007015507B4 (de) Prozessor mit einem ersten und einem zweiten Betriebsmodus und Verfahren zu seinem Betrieb
DE112019006932T5 (de) Programmierbarer direct-memory-access-controller mitbeliebiger reihenfolge zur konfiguration von mehreren kernunabhängigen peripheriegeräten
DE19827914C1 (de) Anwendungsspezifischer integrierter Schaltkreis mit einem RISC-Prozessor zur Bearbeitung definierter Sequenzen von Assembler Befehlen
AT503171A2 (de) Verfahren und prozessoreinrichtung zur bedingten ausführung von instruktionen
DE10210085B4 (de) Verfahren und Prozessor zur Kombination von Daten- und Kontrollflußoperationen
DE102005037215A1 (de) Verfahren zur Speicherung von Daten und/oder Befehlen in einem Rechnersystem mit wenigstens zwei Verarbeitungseinheiten und wenigstens einem ersten Speicher oder Speicherbereich für Daten und/oder Befehle
EP1059580A1 (de) Programmgesteuerte Einheit
DE10056764B4 (de) Verfahren und System für eine verbesserte Nutzung der Puffergröße in einem parallelen Prozessor
EP1069513A1 (de) Programmgesteuerte Einheit

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A2

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NO NZ OM PH PL PT RO RU SC SD SE SG SK SL TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A2

Designated state(s): GH GM KE LS MW MZ SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PT SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
REEP Request for entry into the european phase

Ref document number: 2003706240

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2003706240

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 2003706240

Country of ref document: EP

REF Corresponds to

Ref document number: 10392560

Country of ref document: DE

Date of ref document: 20050512

Kind code of ref document: P

ENP Entry into the national phase

Ref document number: 2006090062

Country of ref document: US

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 10501845

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 10501845

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: JP

WWW Wipo information: withdrawn in national office

Ref document number: JP