JPH04328657A - キャッシュメモリ - Google Patents
キャッシュメモリInfo
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- JPH04328657A JPH04328657A JP3099237A JP9923791A JPH04328657A JP H04328657 A JPH04328657 A JP H04328657A JP 3099237 A JP3099237 A JP 3099237A JP 9923791 A JP9923791 A JP 9923791A JP H04328657 A JPH04328657 A JP H04328657A
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- cache memory
- memory
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- cache
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- 230000015654 memory Effects 0.000 title claims abstract description 378
- 230000007246 mechanism Effects 0.000 claims abstract description 19
- 238000010168 coupling process Methods 0.000 claims description 4
- 238000005859 coupling reaction Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 24
- 238000000034 method Methods 0.000 description 21
- 230000004044 response Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明は多階層のキャッシュメモ
リやマルチプロセッサシステムで使用されるキャッシュ
メモリに関し、特に新たなキャッシュメモリ制御方式の
導入により、ヒット率の向上、処理の高速化、しいては
システムの処理性能を増大し得るキャッシュメモリに関
する。
リやマルチプロセッサシステムで使用されるキャッシュ
メモリに関し、特に新たなキャッシュメモリ制御方式の
導入により、ヒット率の向上、処理の高速化、しいては
システムの処理性能を増大し得るキャッシュメモリに関
する。
【０００３】
【従来の技術】コンピュータの高速化の手段として、図
１１に示すように、アクセス速度の遅いメインメモリ３
と高速のＣＰＵ１との間に接続されて、メインメモリ３
のデータの一部分を格納したアクセス速度の速うメモリ
、即ちキャッシュメモリ２がある。
１１に示すように、アクセス速度の遅いメインメモリ３
と高速のＣＰＵ１との間に接続されて、メインメモリ３
のデータの一部分を格納したアクセス速度の速うメモリ
、即ちキャッシュメモリ２がある。
【０００４】コンピュータシステムを更に高速化するた
め、図１２に示すように、前記キャッシュメモリ２とメ
インメモリ３の間に、メモリのアクセス速度、大きさな
どで階層を分けられた二次キャッシュメモリ２Ｂを持た
せる構成もある。一次キャッシュメモリ２Ａは、二次キ
ャッシュメモリ２Ｂまたはメインメモリ３に比べメモリ
容量が小さいため、一次キャッシュメモリ２Ａを二次キ
ャッシュメモリ２Ｂまたはメインメモリ３に書き戻す動
作、即ちライトバックが必要になる。同様に、二次キャ
ッシュメモリ２Ｂはメインメモリ３へライトバックされ
る。このように、二次キャッシュメモリ２Ｂのライトバ
ックの対象がメインメモリ３なので、ライトバックに時
間がかかるという問題がある。
め、図１２に示すように、前記キャッシュメモリ２とメ
インメモリ３の間に、メモリのアクセス速度、大きさな
どで階層を分けられた二次キャッシュメモリ２Ｂを持た
せる構成もある。一次キャッシュメモリ２Ａは、二次キ
ャッシュメモリ２Ｂまたはメインメモリ３に比べメモリ
容量が小さいため、一次キャッシュメモリ２Ａを二次キ
ャッシュメモリ２Ｂまたはメインメモリ３に書き戻す動
作、即ちライトバックが必要になる。同様に、二次キャ
ッシュメモリ２Ｂはメインメモリ３へライトバックされ
る。このように、二次キャッシュメモリ２Ｂのライトバ
ックの対象がメインメモリ３なので、ライトバックに時
間がかかるという問題がある。
【０００５】また、一次キャッシュメモリ２Ａにあるデ
ータが必ず二次キャッシュメモリ２Ｂに含まれているよ
うにした、マルチインクルージョン方式を用いるものも
ある。このマルチインクルージョン方式を実現するには
、ハードウェアの構成上、下位のキャッシュメモリをダ
イレクトマップ方式にしなければならず、必然的に上位
のキャッシュメモリもダイレクト方式にしなければなら
ない。ダイレクトマップ方式はセットアソシアティブ方
式に比べキャッシュメモリのヒット率が低下する。或い
は、セットアソシアティブ方式にした場合、配線の本数
が増え、ハードウェア量が増加するという問題がある。
ータが必ず二次キャッシュメモリ２Ｂに含まれているよ
うにした、マルチインクルージョン方式を用いるものも
ある。このマルチインクルージョン方式を実現するには
、ハードウェアの構成上、下位のキャッシュメモリをダ
イレクトマップ方式にしなければならず、必然的に上位
のキャッシュメモリもダイレクト方式にしなければなら
ない。ダイレクトマップ方式はセットアソシアティブ方
式に比べキャッシュメモリのヒット率が低下する。或い
は、セットアソシアティブ方式にした場合、配線の本数
が増え、ハードウェア量が増加するという問題がある。
【０００６】また、図１３に示すように、２つのＣＰＵ
１−１及び１−２が、共有バス４に接続されたマルチプ
ロセッサ構成のコンピュータシステムでは、共有バス４
を使ってデータ転送をしている。ライトバックするキャ
ッシュメモリ２−１のライトバック先が、他のＣＰＵ、
例えばＣＰＵ１−２の管理下にあるメインメモリ３−２
の場合、共有バス４を使ってライトバックのデータ転送
を行なう。このようなマルチプロセッサシステムでは、
下位のキャッシュメモリのライトバック先のメインメモ
リがライトバックするキャッシュメモリと同じＣＰＵの
管理下にない場合、マルチプロセッサの共有バス４を占
有してしまい、バス・トラフィックが大きくなり、シス
テムの速度が低下するという問題がある。
１−１及び１−２が、共有バス４に接続されたマルチプ
ロセッサ構成のコンピュータシステムでは、共有バス４
を使ってデータ転送をしている。ライトバックするキャ
ッシュメモリ２−１のライトバック先が、他のＣＰＵ、
例えばＣＰＵ１−２の管理下にあるメインメモリ３−２
の場合、共有バス４を使ってライトバックのデータ転送
を行なう。このようなマルチプロセッサシステムでは、
下位のキャッシュメモリのライトバック先のメインメモ
リがライトバックするキャッシュメモリと同じＣＰＵの
管理下にない場合、マルチプロセッサの共有バス４を占
有してしまい、バス・トラフィックが大きくなり、シス
テムの速度が低下するという問題がある。
【０００７】
【発明が解決しようとする課題】以上のように、従来の
キャッシュメモリでは、（１） 二次キャッシュメモリ
のライトバックの対象がメインメモリなので、ライトバ
ックに時間を要する。
キャッシュメモリでは、（１） 二次キャッシュメモリ
のライトバックの対象がメインメモリなので、ライトバ
ックに時間を要する。
【０００８】（２） マルチインクルージョン方式では
、二次キャッシュメモリをダイレクトマップ方式にした
場合、一次キャッシュメモリもダイレクトマップ方式に
しなければならず、一次キャッシュメモリのヒット率が
低下する。或いは、一次キャッシュメモリ、二次キャッ
シュメモリの両方をセットアソシアティブ方式にした場
合、配線の本数が増え、ハードウェア量が増加する。
、二次キャッシュメモリをダイレクトマップ方式にした
場合、一次キャッシュメモリもダイレクトマップ方式に
しなければならず、一次キャッシュメモリのヒット率が
低下する。或いは、一次キャッシュメモリ、二次キャッ
シュメモリの両方をセットアソシアティブ方式にした場
合、配線の本数が増え、ハードウェア量が増加する。
【０００９】（３） マルチプロセッサシステムでは、
バス・トラフィックが大きくなることが有り、システム
の速度が低下する。
バス・トラフィックが大きくなることが有り、システム
の速度が低下する。
【００１０】という欠点があった。
【００１１】本発明は、上記問題点を解決するもので、
その目的は、キャッシュメモリの制御方式を改善するこ
とにより、高性能なコンピュータシステム及び高性能な
キャッシュメモリを提供することである。
その目的は、キャッシュメモリの制御方式を改善するこ
とにより、高性能なコンピュータシステム及び高性能な
キャッシュメモリを提供することである。
【００１２】
【課題を解決するための手段】前記課題を解決するため
に、本発明の特徴は、図１に示す如く、ＣＰＵ１とメイ
ンメモリ３間に、ＣＰＵ側を上位、メインメモリ側を下
位とする少なくとも２つの階層（ｍ階層）を持って構成
されるキャッシュメモリにおいて、前記各階層のキャッ
シュメモリ２ｊ（ｊ＝１，…，ｍ）は、隣接する階層の
キャッシュメモリ２ｊ−１及び２ｊ＋１に対して該階層
のキャッシュメモリ２ｊの状態情報及びまたはエントリ
を複写する複写機構５ｊを具備し、前記複写機構５ｊは
、該階層のキャッシュメモリ２ｊがライトバックしよう
とするエントリが上位のキャッシュメモリ２ｉ（ｉ＝１
，…，ｊ−１）でヒットした場合に、該キャッシュメモ
リ２ｊの状態情報を上位のキャッシュメモリ２ｉに複写
することである。
に、本発明の特徴は、図１に示す如く、ＣＰＵ１とメイ
ンメモリ３間に、ＣＰＵ側を上位、メインメモリ側を下
位とする少なくとも２つの階層（ｍ階層）を持って構成
されるキャッシュメモリにおいて、前記各階層のキャッ
シュメモリ２ｊ（ｊ＝１，…，ｍ）は、隣接する階層の
キャッシュメモリ２ｊ−１及び２ｊ＋１に対して該階層
のキャッシュメモリ２ｊの状態情報及びまたはエントリ
を複写する複写機構５ｊを具備し、前記複写機構５ｊは
、該階層のキャッシュメモリ２ｊがライトバックしよう
とするエントリが上位のキャッシュメモリ２ｉ（ｉ＝１
，…，ｊ−１）でヒットした場合に、該キャッシュメモ
リ２ｊの状態情報を上位のキャッシュメモリ２ｉに複写
することである。
【００１３】本発明の第２の特徴は、請求項１に記載の
キャッシュメモリにおいて、前記複写機構５ｊ（ｊ＝２
，…，ｍ）は、上位のキャッシュメモリ２ｉ（ｉ＝１，
…，ｊ−１）に無効なエントリがある場合に、該階層の
キャッシュメモリ２ｊのエントリを上位のキャッシュメ
モリ２ｉの無効な部分に複写することである。
キャッシュメモリにおいて、前記複写機構５ｊ（ｊ＝２
，…，ｍ）は、上位のキャッシュメモリ２ｉ（ｉ＝１，
…，ｊ−１）に無効なエントリがある場合に、該階層の
キャッシュメモリ２ｊのエントリを上位のキャッシュメ
モリ２ｉの無効な部分に複写することである。
【００１４】本発明の第３の特徴は、請求項１または２
に記載のキャッシュメモリにおいて、前記複写機構５ｊ
（ｊ＝２，…，ｍ）は、上位のキャッシュメモリ２ｉ（
ｉ＝１，…，ｊ−１）のエントリがメインメモリ３の内
容と等しい場合に、該階層のキャッシュメモリ２ｊのエ
ントリを上位のキャッシュメモリ２ｉの無効な部分に複
写することである。
に記載のキャッシュメモリにおいて、前記複写機構５ｊ
（ｊ＝２，…，ｍ）は、上位のキャッシュメモリ２ｉ（
ｉ＝１，…，ｊ−１）のエントリがメインメモリ３の内
容と等しい場合に、該階層のキャッシュメモリ２ｊのエ
ントリを上位のキャッシュメモリ２ｉの無効な部分に複
写することである。
【００１５】本発明の第４の特徴は、請求項１、２、ま
たは３に記載のキャッシュメモリにおいて、前記複写機
構５ｊ（ｊ＝２，…，ｍ）は、上位のキャッシュメモリ
２ｉ（ｉ＝１，…，ｊ−１）の置き換え優先度が最低で
ないエントリを無効化し、該階層のキャッシュメモリ２
ｊの状態情報及びエントリを上位のキャッシュメモリ２
ｉの無効な部分に複写することである。
たは３に記載のキャッシュメモリにおいて、前記複写機
構５ｊ（ｊ＝２，…，ｍ）は、上位のキャッシュメモリ
２ｉ（ｉ＝１，…，ｊ−１）の置き換え優先度が最低で
ないエントリを無効化し、該階層のキャッシュメモリ２
ｊの状態情報及びエントリを上位のキャッシュメモリ２
ｉの無効な部分に複写することである。
【００１６】本発明の第５の特徴は、請求項１、２、３
、または４に記載のキャッシュメモリにおいて、ある階
層のキャッシュメモリ２ｉ（ｉ＝２，…，ｍ）がセット
アソシアティブ方式である時、より下位の階層のキャッ
シュメモリ２ｊ（ｊ＝ｉ＋１，…，ｍ）がダイレクトマ
ップ方式であることである。
、または４に記載のキャッシュメモリにおいて、ある階
層のキャッシュメモリ２ｉ（ｉ＝２，…，ｍ）がセット
アソシアティブ方式である時、より下位の階層のキャッ
シュメモリ２ｊ（ｊ＝ｉ＋１，…，ｍ）がダイレクトマ
ップ方式であることである。
【００１７】本発明の第６の特徴は、請求項１、２、３
、４、または５に記載のキャッシュメモリにおいて、隣
接する２つの階層のキャッシュメモリ２ｉ及び２ｊが共
にセットアソシアティブ方式である時、より上位の階層
のキャッシュメモリ２ｉのウェイ数はより下位の階層の
キャッシュメモリ２ｊのウェイ数より多いことである。
、４、または５に記載のキャッシュメモリにおいて、隣
接する２つの階層のキャッシュメモリ２ｉ及び２ｊが共
にセットアソシアティブ方式である時、より上位の階層
のキャッシュメモリ２ｉのウェイ数はより下位の階層の
キャッシュメモリ２ｊのウェイ数より多いことである。
【００１８】本発明の第７の特徴は、請求項１、２、３
、４、５または６に記載のキャッシュメモリにおいて、
前記キャッシュメモリは、ｎ組のプロセッサをバス結合
して構成されるマルチプロセッサシステムの各組のプロ
セッサ内に構成されることである。
、４、５または６に記載のキャッシュメモリにおいて、
前記キャッシュメモリは、ｎ組のプロセッサをバス結合
して構成されるマルチプロセッサシステムの各組のプロ
セッサ内に構成されることである。
【００１９】
【作用】本発明の第１の特徴のキャッシュメモリでは、
複写機構５ｊ（ｊ＝２，…，ｍ）は、該階層のキャッシ
ュメモリ２ｊがライトバックしようとするエントリが上
位のキャッシュメモリ２ｉ（ｉ＝１，…，ｊ−１）でヒ
ットした場合に、該キャッシュメモリ２ｊの状態情報を
上位のキャッシュメモリ２ｊに複写する。これにより、
該キャッシュメモリ２ｊのエントリを下位のキャッシュ
メモリ２ｋ（ｋ＝ｊ＋１，…，ｍ）またはメインメモリ
３にライトバックする必要がなくなり、キャッシュメモ
リを高速化することができる。
複写機構５ｊ（ｊ＝２，…，ｍ）は、該階層のキャッシ
ュメモリ２ｊがライトバックしようとするエントリが上
位のキャッシュメモリ２ｉ（ｉ＝１，…，ｊ−１）でヒ
ットした場合に、該キャッシュメモリ２ｊの状態情報を
上位のキャッシュメモリ２ｊに複写する。これにより、
該キャッシュメモリ２ｊのエントリを下位のキャッシュ
メモリ２ｋ（ｋ＝ｊ＋１，…，ｍ）またはメインメモリ
３にライトバックする必要がなくなり、キャッシュメモ
リを高速化することができる。
【００２０】本発明の第２の特徴のキャッシュメモリで
は、複写機構５ｊは、上位のキャッシュメモリ２ｉに無
効なエントリがある場合に、該階層のキャッシュメモリ
２ｊのエントリを上位のキャッシュメモリ２ｉの無効な
部分に複写する。これにより、該階層のキャッシュメモ
リ２ｊのエントリをメインメモリ３にライトバックする
必要がなくなり、キャッシュメモリを高速化することが
できる。
は、複写機構５ｊは、上位のキャッシュメモリ２ｉに無
効なエントリがある場合に、該階層のキャッシュメモリ
２ｊのエントリを上位のキャッシュメモリ２ｉの無効な
部分に複写する。これにより、該階層のキャッシュメモ
リ２ｊのエントリをメインメモリ３にライトバックする
必要がなくなり、キャッシュメモリを高速化することが
できる。
【００２１】本発明の第３の特徴のキャッシュメモリで
は、複写機構５ｊは、上位のキャッシュメモリ２ｉのエ
ントリがメインメモリ３の内容と等しい場合に、該階層
のキャッシュメモリ２ｊのエントリを上位のキャッシュ
メモリ２ｉの無効な部分に複写する。これにより、該階
層のキャッシュメモリ２ｊのエントリをメインメモリ３
にライトバックする必要がなくなり、キャッシュメモリ
を高速化することができる。
は、複写機構５ｊは、上位のキャッシュメモリ２ｉのエ
ントリがメインメモリ３の内容と等しい場合に、該階層
のキャッシュメモリ２ｊのエントリを上位のキャッシュ
メモリ２ｉの無効な部分に複写する。これにより、該階
層のキャッシュメモリ２ｊのエントリをメインメモリ３
にライトバックする必要がなくなり、キャッシュメモリ
を高速化することができる。
【００２２】本発明の第４の特徴のキャッシュメモリで
は、複写機構５ｊは、上位のキャッシュメモリ２ｉの置
き換え優先度が最低でないエントリを無効化し、該階層
のキャッシュメモリ２ｊの状態情報及びエントリを上位
のキャッシュメモリ２ｉの無効な部分に複写する。これ
により、該階層のキャッシュメモリ２ｊのエントリをメ
インメモリ３にライトバックする必要がなくなり、キャ
ッシュメモリを高速化することができる。
は、複写機構５ｊは、上位のキャッシュメモリ２ｉの置
き換え優先度が最低でないエントリを無効化し、該階層
のキャッシュメモリ２ｊの状態情報及びエントリを上位
のキャッシュメモリ２ｉの無効な部分に複写する。これ
により、該階層のキャッシュメモリ２ｊのエントリをメ
インメモリ３にライトバックする必要がなくなり、キャ
ッシュメモリを高速化することができる。
【００２３】本発明の第５の特徴のキャッシュメモリで
は、ある階層のキャッシュメモリ２ｉ（ｉ＝１，…，ｍ
−１）がセットアソシアティブ方式である時、より下位
の階層のキャッシュメモリ２ｊ（ｊ＝ｉ＋１，…，ｍ）
がダイレクトマップ方式である。この時、下位のキャッ
シュメモリ２ｊより上位のキャッシュンエモリ２ｉのウ
ェイ数を増やすことにより、そのヒット率を上げること
ができ、またキャッシュメモリを高速化できる。
は、ある階層のキャッシュメモリ２ｉ（ｉ＝１，…，ｍ
−１）がセットアソシアティブ方式である時、より下位
の階層のキャッシュメモリ２ｊ（ｊ＝ｉ＋１，…，ｍ）
がダイレクトマップ方式である。この時、下位のキャッ
シュメモリ２ｊより上位のキャッシュンエモリ２ｉのウ
ェイ数を増やすことにより、そのヒット率を上げること
ができ、またキャッシュメモリを高速化できる。
【００２４】本発明の第６の特徴のキャッシュメモリで
は、隣接する２つの階層のキャッシュメモリ２ｉ及び２
ｊが共にセットアソシアティブ方式である時、より上位
の階層のキャッシュメモリ２ｉのウェイ数はより下位の
階層のキャッシュメモリ２ｊのウェイ数より多い。下位
のキャッシュメモリ２ｊより上位のキャッシュンエモリ
２ｉのウェイ数を増やすことにより、そのヒット率が上
がり、またキャッシュメモリを高速化できる。
は、隣接する２つの階層のキャッシュメモリ２ｉ及び２
ｊが共にセットアソシアティブ方式である時、より上位
の階層のキャッシュメモリ２ｉのウェイ数はより下位の
階層のキャッシュメモリ２ｊのウェイ数より多い。下位
のキャッシュメモリ２ｊより上位のキャッシュンエモリ
２ｉのウェイ数を増やすことにより、そのヒット率が上
がり、またキャッシュメモリを高速化できる。
【００２５】本発明の第７の特徴のキャッシュメモリで
は、前記第１から第６の特徴のキャッシュメモリが、ｎ
組のプロセッサをバス結合して構成されるマルチプロセ
ッサシステムの各組のプロセッサ内に構成される。これ
により、該階層のキャッシュメモリ２ｊの状態情報及び
エントリを上位のキャッシュメモリ２ｉにライトバック
することになり、共有バスを使用して他のプロセッサ内
のキャッシュメモリにライトバックする必要がなくなる
。従って、バス・トラフィックが減少し、システムの高
速化が図れる。
は、前記第１から第６の特徴のキャッシュメモリが、ｎ
組のプロセッサをバス結合して構成されるマルチプロセ
ッサシステムの各組のプロセッサ内に構成される。これ
により、該階層のキャッシュメモリ２ｊの状態情報及び
エントリを上位のキャッシュメモリ２ｉにライトバック
することになり、共有バスを使用して他のプロセッサ内
のキャッシュメモリにライトバックする必要がなくなる
。従って、バス・トラフィックが減少し、システムの高
速化が図れる。
【００２６】
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。
説明する。
【００２７】図２に本発明の第１の実施例に係るコンピ
ュータシステムの構成図を示したものである。図２にお
いて、従来例と重複する部分には同一の符号を附して説
明を省略する。
ュータシステムの構成図を示したものである。図２にお
いて、従来例と重複する部分には同一の符号を附して説
明を省略する。
【００２８】本実施例は、ＣＰＵ１と、一次キャッシュ
メモリ２Ａと二次キャッシュメモリ２Ｂの２階層のキャ
ッシュメモリと、メインメモリ３とを１つのプロセッサ
の組としたものが、共有バス４にｎ台つながれて構成さ
れるマルチプロセッサのコンピュータシステムである。
メモリ２Ａと二次キャッシュメモリ２Ｂの２階層のキャ
ッシュメモリと、メインメモリ３とを１つのプロセッサ
の組としたものが、共有バス４にｎ台つながれて構成さ
れるマルチプロセッサのコンピュータシステムである。
【００２９】以下、このシステム構成において、図３、
図４、図５、及び図６により本発明によるキャッシュメ
モリの制御方式を説明する。図３及び図４は、本発明の
キャッシュメモリ（２階層）の制御方式を説明する図で
、ＣＰＵ動作によるキャッシュメモリ２Ａ及び２Ｂの状
態変化を説明する図である。また図５は、バスからの要
求及びキャッシュレスポンスに対するキャッシュメモリ
２Ａ及び２Ｂの状態変化を説明する図である。これらの
図は、一次キャッシュメモリ２Ａと二次キャッシュメモ
リ２Ｂの状態が（前）の状態であった時、（１）から（
１７）までのＣＰＵ動作、若しくはバスからの要求及び
キャッシュレスポンスに対して、一次キャッシュメモリ
２Ａと二次キャッシュメモリ２Ｂの状態が（後）の状態
に遷移することを示している。また図６は、キャッシュ
メモリ２Ａ及び２Ｂの取り得る状態を説明したものであ
る。
図４、図５、及び図６により本発明によるキャッシュメ
モリの制御方式を説明する。図３及び図４は、本発明の
キャッシュメモリ（２階層）の制御方式を説明する図で
、ＣＰＵ動作によるキャッシュメモリ２Ａ及び２Ｂの状
態変化を説明する図である。また図５は、バスからの要
求及びキャッシュレスポンスに対するキャッシュメモリ
２Ａ及び２Ｂの状態変化を説明する図である。これらの
図は、一次キャッシュメモリ２Ａと二次キャッシュメモ
リ２Ｂの状態が（前）の状態であった時、（１）から（
１７）までのＣＰＵ動作、若しくはバスからの要求及び
キャッシュレスポンスに対して、一次キャッシュメモリ
２Ａと二次キャッシュメモリ２Ｂの状態が（後）の状態
に遷移することを示している。また図６は、キャッシュ
メモリ２Ａ及び２Ｂの取り得る状態を説明したものであ
る。
【００３０】先ず、これらの図で使用する符号について
説明する。
説明する。
【００３１】”１ｓｔ”は一次キャッシュメモリ２Ａを
、”２ｎｄ”は二次キャッシュメモリ２Ｂを示す。また
、”ｉｆ（条件）ｔｈｅｎ 状態 ｅｌｓｅ 状
態”の文で、条件に記載されている”ＬＡ”はローカル
エリアを示し、キャッシュメモリのデータが同じプロセ
ッサ内のメインメモリに存在していることを意味し、そ
の否定である”ＬＡ”▲バー▼はキャッシュメモリのデ
ータが別のプロセッサ内のメインメモリに存在している
ことを意味する。更に”Ｓｈａｒｅｄ”▲バー▼は、他
のプロセッサ内のＣＰＵから該プロセッサ内のキャッシ
ュメモリにそのデータを共有していることを示す信号が
来ていないことを意味する。また、”ＩＮＶ ｐａｇｅ
”は一次キャッシュメモリ２Ａがライトヒットした時に
、ヒットしたエントリを無効化することを、”ＵＤ ｐ
ａｇｅ ”はヒットしたエントリを更新することを意味
している。また、”Ｖ ・ Ｄ ”はそのデータがバリ
ッド（有効）で且つメインメモリと異なったデータが書
き込まれていることを意味している。
、”２ｎｄ”は二次キャッシュメモリ２Ｂを示す。また
、”ｉｆ（条件）ｔｈｅｎ 状態 ｅｌｓｅ 状
態”の文で、条件に記載されている”ＬＡ”はローカル
エリアを示し、キャッシュメモリのデータが同じプロセ
ッサ内のメインメモリに存在していることを意味し、そ
の否定である”ＬＡ”▲バー▼はキャッシュメモリのデ
ータが別のプロセッサ内のメインメモリに存在している
ことを意味する。更に”Ｓｈａｒｅｄ”▲バー▼は、他
のプロセッサ内のＣＰＵから該プロセッサ内のキャッシ
ュメモリにそのデータを共有していることを示す信号が
来ていないことを意味する。また、”ＩＮＶ ｐａｇｅ
”は一次キャッシュメモリ２Ａがライトヒットした時に
、ヒットしたエントリを無効化することを、”ＵＤ ｐ
ａｇｅ ”はヒットしたエントリを更新することを意味
している。また、”Ｖ ・ Ｄ ”はそのデータがバリ
ッド（有効）で且つメインメモリと異なったデータが書
き込まれていることを意味している。
【００３２】一次キャッシュメモリ２Ａ（１ｓｔ）と二
次キャッシュメモリ２Ｂ（２ｎｄ）は、その状態として
以下の５つの状態を持ち、図３、図４、及び図５の（１
）から（１７）までの動作により遷移する。また、キャ
ッシュメモリ２Ａ及び２Ｂの取り得る状態は、図６にお
ける○印の記された場合のみである。
次キャッシュメモリ２Ｂ（２ｎｄ）は、その状態として
以下の５つの状態を持ち、図３、図４、及び図５の（１
）から（１７）までの動作により遷移する。また、キャ
ッシュメモリ２Ａ及び２Ｂの取り得る状態は、図６にお
ける○印の記された場合のみである。
【００３３】”Ｉ”はインバリッド状態を示し、エント
リが無効化されているか、またはキャッシュメモリがヒ
ットしなかったことを示している。
リが無効化されているか、またはキャッシュメモリがヒ
ットしなかったことを示している。
【００３４】”ＣＥ”はクリーン・エクスクルーシブ状
態を示し、メインメモリとキャッシュメモリの内容が等
しいことと、他にそのデータを共有しているキャッシュ
メモリが無いことを示している。
態を示し、メインメモリとキャッシュメモリの内容が等
しいことと、他にそのデータを共有しているキャッシュ
メモリが無いことを示している。
【００３５】”ＤＥ”はダーティ・エクスクルーシブ状
態を示し、キャッシュメモリの内容は既に書き変えられ
ており、メインメモリとデータが異なっていることと、
他にそのデータを共有しているキャッシュメモリが無い
ことを示している。
態を示し、キャッシュメモリの内容は既に書き変えられ
ており、メインメモリとデータが異なっていることと、
他にそのデータを共有しているキャッシュメモリが無い
ことを示している。
【００３６】”Ｓ”はシェアード状態を示し、メインメ
モリとキャッシュメモリの内容が等しいことと、他にそ
のデータを共有しているキャッシュメモリが有ることを
示している。
モリとキャッシュメモリの内容が等しいことと、他にそ
のデータを共有しているキャッシュメモリが有ることを
示している。
【００３７】”ＤＳ”はダーティ・シェアード状態を示
し、キャッシュメモリの内容は既に書き変えられており
、メインメモリとデータが異なっていることと、他にそ
のデータを共有しているキャッシュメモリがあることを
示している。
し、キャッシュメモリの内容は既に書き変えられており
、メインメモリとデータが異なっていることと、他にそ
のデータを共有しているキャッシュメモリがあることを
示している。
【００３８】尚、”＊”は括弧書きの無い限り、上記５
つの状態の内何れでもよいことを示す。
つの状態の内何れでもよいことを示す。
【００３９】本発明のキャッシュメモリでは、図３、図
４、及び図５において、（１）から（１７）までの動作
による遷移の内、（７）及び（８）のみが関係し、その
他のものについては従来行なわれている制御と同様であ
り、本発明とは直接関係しないので、ここでは説明を省
略する。また最初の説明は、１組のプロセッサ（ＣＰＵ
１、一次キャッシュメモリ２Ａ、二次キャッシュメモリ
２Ｂ、及びメインメモリ３で構成される）を用いて行な
う。
４、及び図５において、（１）から（１７）までの動作
による遷移の内、（７）及び（８）のみが関係し、その
他のものについては従来行なわれている制御と同様であ
り、本発明とは直接関係しないので、ここでは説明を省
略する。また最初の説明は、１組のプロセッサ（ＣＰＵ
１、一次キャッシュメモリ２Ａ、二次キャッシュメモリ
２Ｂ、及びメインメモリ３で構成される）を用いて行な
う。
【００４０】先ず、図４の（８）、即ち、二次キャッシ
ュメモリ２Ｂがライトバックとなり、ライトバックする
エントリで一次キャッシュメモリ２Ａがヒットした場合
を説明する。
ュメモリ２Ｂがライトバックとなり、ライトバックする
エントリで一次キャッシュメモリ２Ａがヒットした場合
を説明する。
【００４１】一次キャッシュメモリ２Ａが状態ＣＥで二
次キャッシュメモリ２Ｂが状態ＤＥの場合、一次キャッ
シュメモリ２Ａと二次キャッシュメモリ２Ｂを比べると
、メインメモリ３内のデータが同じで状態が違うことに
なる。この場合、一次キャッシュメモリ２Ａには二次キ
ャッシュメモリ２Ｂと同じデータがあるので、二次キャ
ッシュメモリ２Ｂのデータを一次キャッシュメモリ２Ａ
にコピーする必要はないが、二次キャッシュメモリ２Ｂ
とメインメモリ３とでデータが違うことを保存しておく
必要がある。つまり、メインメモリ３とデータが違うこ
とを示すのが二次キャッシュメモリ２Ｂの状態ＤＥであ
るので、二次キャッシュメモリ２Ｂから一次キャッシュ
メモリ２Ａに状態情報をコピーする。
次キャッシュメモリ２Ｂが状態ＤＥの場合、一次キャッ
シュメモリ２Ａと二次キャッシュメモリ２Ｂを比べると
、メインメモリ３内のデータが同じで状態が違うことに
なる。この場合、一次キャッシュメモリ２Ａには二次キ
ャッシュメモリ２Ｂと同じデータがあるので、二次キャ
ッシュメモリ２Ｂのデータを一次キャッシュメモリ２Ａ
にコピーする必要はないが、二次キャッシュメモリ２Ｂ
とメインメモリ３とでデータが違うことを保存しておく
必要がある。つまり、メインメモリ３とデータが違うこ
とを示すのが二次キャッシュメモリ２Ｂの状態ＤＥであ
るので、二次キャッシュメモリ２Ｂから一次キャッシュ
メモリ２Ａに状態情報をコピーする。
【００４２】同様に、一次キャッシュメモリ２Ａが状態
Ｓで二次キャッシュメモリ２Ｂが状態ＤＳの場合でも、
一次キャッシュメモリ２Ａと二次キャッシュメモリ２Ｂ
は、メモリ内のデータが同じで状態が違うことになり、
上記と同じ理由により、二次キャッシュメモリ２Ｂから
一次キャッシュメモリ２Ａに状態情報をコピーする。
Ｓで二次キャッシュメモリ２Ｂが状態ＤＳの場合でも、
一次キャッシュメモリ２Ａと二次キャッシュメモリ２Ｂ
は、メモリ内のデータが同じで状態が違うことになり、
上記と同じ理由により、二次キャッシュメモリ２Ｂから
一次キャッシュメモリ２Ａに状態情報をコピーする。
【００４３】従来の技術では、たとえ一次キャッシュメ
モリ２Ａ内に二次キャッシュメモリ２Ｂと同じデータが
あっても、二次キャッシュメモリ２Ｂのデータをメイン
メモリ３にライトバックするので、非常に時間がかかっ
ていた。本実施例では、二次キャッシュメモリ２Ｂの状
態情報を一次キャッシュメモリ２Ａにコピーするだけな
ので、二次キャッシュメモリ２Ｂのライトバックにかか
る時間が非常に短くなり、キャッシュメモリを高速化で
きる。
モリ２Ａ内に二次キャッシュメモリ２Ｂと同じデータが
あっても、二次キャッシュメモリ２Ｂのデータをメイン
メモリ３にライトバックするので、非常に時間がかかっ
ていた。本実施例では、二次キャッシュメモリ２Ｂの状
態情報を一次キャッシュメモリ２Ａにコピーするだけな
ので、二次キャッシュメモリ２Ｂのライトバックにかか
る時間が非常に短くなり、キャッシュメモリを高速化で
きる。
【００４４】次に、図４の（７）、即ち、二次キャッシ
ュメモリ２Ｂがライトバックとなり、ライトバックする
エントリで一次キャッシュメモリ２Ａがミスした場合を
説明する。
ュメモリ２Ｂがライトバックとなり、ライトバックする
エントリで一次キャッシュメモリ２Ａがミスした場合を
説明する。
【００４５】一次キャッシュメモリ２Ａに無効なエント
リがあった場合、二次キャッシュメモリ２Ｂをメインメ
モリ３にライトバックするよりも、一次キャッシュメモ
リ２Ａにライトバックしたほうがはるかに短い時間です
むので、二次キャッシュメモリ２Ｂから一次キャッシュ
メモリ２Ａにライトバックする。
リがあった場合、二次キャッシュメモリ２Ｂをメインメ
モリ３にライトバックするよりも、一次キャッシュメモ
リ２Ａにライトバックしたほうがはるかに短い時間です
むので、二次キャッシュメモリ２Ｂから一次キャッシュ
メモリ２Ａにライトバックする。
【００４６】従来の技術では、たとえ一次キャッシュメ
モリ２Ａ内に無効なエントリがあっても、二次キャッシ
ュメモリ２Ｂのデータをメインメモリ３にライトバック
するので非常に時間がかかっていた。本実施例では、一
次キャッシュメモリ２Ａ内に無効なエントリがあれば、
二次キャッシュメモリ２Ｂを一次キャッシュメモリ２Ａ
にライトバックするので、二次キャッシュメモリ２Ｂの
ライトバックにかかる時間が非常に短くなり、キャッシ
ュメモリを高速化できる。更に、一次キャッシュメモリ
２Ａの無効なエントリが減るので、一次キャッシュメモ
リ２Ａのヒット率が上がり、キャッシュメモリの性能が
上がる。
モリ２Ａ内に無効なエントリがあっても、二次キャッシ
ュメモリ２Ｂのデータをメインメモリ３にライトバック
するので非常に時間がかかっていた。本実施例では、一
次キャッシュメモリ２Ａ内に無効なエントリがあれば、
二次キャッシュメモリ２Ｂを一次キャッシュメモリ２Ａ
にライトバックするので、二次キャッシュメモリ２Ｂの
ライトバックにかかる時間が非常に短くなり、キャッシ
ュメモリを高速化できる。更に、一次キャッシュメモリ
２Ａの無効なエントリが減るので、一次キャッシュメモ
リ２Ａのヒット率が上がり、キャッシュメモリの性能が
上がる。
【００４７】また、一次キャッシュメモリ２Ａが状態Ｃ
Ｅ或いは状態Ｓになっているエントリがあった場合、こ
のエントリを無効化して、ここに二次キャッシュメモリ
２Ｂから一次キャッシュメモリ２Ａにライトバックする
。そうすると、そのエントリは二次キャッシュメモリ２
Ｂからのライトバックで有効化される。
Ｅ或いは状態Ｓになっているエントリがあった場合、こ
のエントリを無効化して、ここに二次キャッシュメモリ
２Ｂから一次キャッシュメモリ２Ａにライトバックする
。そうすると、そのエントリは二次キャッシュメモリ２
Ｂからのライトバックで有効化される。
【００４８】従来の技術では、たとえ一次キャッシュメ
モリ２Ａ内で状態ＣＥ或いは状態Ｓになっているエント
リがあっても、二次キャッシュメモリ２Ｂのデータをメ
インメモリ３にライトバックするので、非常に時間がか
かっていた。本実施例では、一次キャッシュメモリ２Ａ
が状態ＣＥ或いは状態Ｓになっているエントリがあった
場合、二次キャッシュメモリ２Ｂを一次キャッシュメモ
リ２Ａにライトバックするので、二次キャッシュメモリ
２Ｂのライトバックにかかる時間が短くなり、キャッシ
ュメモリを高速化できる。
モリ２Ａ内で状態ＣＥ或いは状態Ｓになっているエント
リがあっても、二次キャッシュメモリ２Ｂのデータをメ
インメモリ３にライトバックするので、非常に時間がか
かっていた。本実施例では、一次キャッシュメモリ２Ａ
が状態ＣＥ或いは状態Ｓになっているエントリがあった
場合、二次キャッシュメモリ２Ｂを一次キャッシュメモ
リ２Ａにライトバックするので、二次キャッシュメモリ
２Ｂのライトバックにかかる時間が短くなり、キャッシ
ュメモリを高速化できる。
【００４９】更に、ＬＲＵアルゴリズム等の置き換えの
優先度を決めるアルゴリズムを用いて、一次キャッシュ
メモリ２Ａのエントリで置き換えの優先度が最も低いエ
ントリ以外を置き換えるエントリとし、一次キャッシュ
メモリ２Ａの状態に応じて一次キャッシュメモリ２Ａを
無効化するか、一次キャッシュメモリ２Ａを二次キャッ
シュメモリ２Ｂまたはメインメモリ３にライトバックす
る。次にそこの無効化されたエントリに二次キャッシュ
メモリ２Ｂからライトバックする。こうした方が、二次
キャッシュメモリ２Ｂをメインメモリ３にライトバック
するよりも時間が短くなる。
優先度を決めるアルゴリズムを用いて、一次キャッシュ
メモリ２Ａのエントリで置き換えの優先度が最も低いエ
ントリ以外を置き換えるエントリとし、一次キャッシュ
メモリ２Ａの状態に応じて一次キャッシュメモリ２Ａを
無効化するか、一次キャッシュメモリ２Ａを二次キャッ
シュメモリ２Ｂまたはメインメモリ３にライトバックす
る。次にそこの無効化されたエントリに二次キャッシュ
メモリ２Ｂからライトバックする。こうした方が、二次
キャッシュメモリ２Ｂをメインメモリ３にライトバック
するよりも時間が短くなる。
【００５０】本実施例では、このように二次キャッシュ
メモリ２Ｂからメインメモリ３にライトバックするのを
減らすため、一次キャッシュメモリ２Ａの一部を置き変
えて無効なエントリを作り、そこへ二次キャッシュメモ
リ２Ｂからライトバックするので、二次キャッシュメモ
リ２Ｂのライトバックにかかる時間が非常に短くなり、
キャッシュメモリを高速化できる。また、一次キャッシ
ュメモリ２Ａの有効利用ができるのでヒット率が上がり
、キャッシュメモリの性能が上がる。
メモリ２Ｂからメインメモリ３にライトバックするのを
減らすため、一次キャッシュメモリ２Ａの一部を置き変
えて無効なエントリを作り、そこへ二次キャッシュメモ
リ２Ｂからライトバックするので、二次キャッシュメモ
リ２Ｂのライトバックにかかる時間が非常に短くなり、
キャッシュメモリを高速化できる。また、一次キャッシ
ュメモリ２Ａの有効利用ができるのでヒット率が上がり
、キャッシュメモリの性能が上がる。
【００５１】次に、図２のｎ組のマルチプロセッサ構成
のコンピュータシステム（ＣＰＵ１−１〜１−ｎ、一次
キャッシュメモリ２Ａ−１〜２Ａ−ｎ、二次キャッシュ
メモリ２Ｂ−１〜２Ｂ−ｎ、及びメインメモリ３−１〜
３−ｎ）を用いて、本発明のキャッシュメモリが共有バ
ス４のバス・トラフィックを減らし、システムを高速化
することを説明する。
のコンピュータシステム（ＣＰＵ１−１〜１−ｎ、一次
キャッシュメモリ２Ａ−１〜２Ａ−ｎ、二次キャッシュ
メモリ２Ｂ−１〜２Ｂ−ｎ、及びメインメモリ３−１〜
３−ｎ）を用いて、本発明のキャッシュメモリが共有バ
ス４のバス・トラフィックを減らし、システムを高速化
することを説明する。
【００５２】このようなシステム構成で、例えば二次キ
ャッシュメモリ２Ｂ−１のライトバック先が、他のＣＰ
Ｕ１−ｉ（ｉ≠１）の管理するメインメモリ３−ｉであ
ると、共有バス４を通してデータの転送が必要になる。 本実施例のキャッシュメモリの制御方式によれば、二次
キャッシュメモリ２Ｂ−１を、同じＣＰＵ１−１で管理
されている一次キャッシュメモリ２Ａ−１にライトバッ
クすることになり、共有バス４を使わないので、バス・
トラフィックが減少する。バス・トラフィックが減少す
ると、ライトバックにかかる時間も短くなるので、コン
ピュータシステムが高速化される。
ャッシュメモリ２Ｂ−１のライトバック先が、他のＣＰ
Ｕ１−ｉ（ｉ≠１）の管理するメインメモリ３−ｉであ
ると、共有バス４を通してデータの転送が必要になる。 本実施例のキャッシュメモリの制御方式によれば、二次
キャッシュメモリ２Ｂ−１を、同じＣＰＵ１−１で管理
されている一次キャッシュメモリ２Ａ−１にライトバッ
クすることになり、共有バス４を使わないので、バス・
トラフィックが減少する。バス・トラフィックが減少す
ると、ライトバックにかかる時間も短くなるので、コン
ピュータシステムが高速化される。
【００５３】次に、図７に本発明の第２の実施例に係る
キャッシュメモリ（２階層）を持つシステムの構成図を
示す。本実施例は、一次キャッシュメモリ２Ａに４ウェ
イセットアソシアティブ方式のキャッシュメモリを、ま
た二次キャッシュメモリ２Ｂにダイレクトマップ方式の
キャッシュメモリを用いた構成となっている。
キャッシュメモリ（２階層）を持つシステムの構成図を
示す。本実施例は、一次キャッシュメモリ２Ａに４ウェ
イセットアソシアティブ方式のキャッシュメモリを、ま
た二次キャッシュメモリ２Ｂにダイレクトマップ方式の
キャッシュメモリを用いた構成となっている。
【００５４】一般に、マルチインクルージョンシステム
では、一次キャッシュメモリ２Ａより二次キャッシュメ
モリ２Ｂの方が大きくなくてはならず、図７に示すよう
な構成は実現できない。しかしながら、本実施例では、
第１の実施例と同様の制御方式を採用することにより、
図７の構成を実現でき、更に第１の実施例と同様の効果
、即ちキャッシュメモリの高速化が図れる。尚、本実施
例では、一次キャッシュメモリ２Ａを４ウェイセットア
ソシアティブ方式としているが、ウェイ数は本発明の有
意性を制限しない。
では、一次キャッシュメモリ２Ａより二次キャッシュメ
モリ２Ｂの方が大きくなくてはならず、図７に示すよう
な構成は実現できない。しかしながら、本実施例では、
第１の実施例と同様の制御方式を採用することにより、
図７の構成を実現でき、更に第１の実施例と同様の効果
、即ちキャッシュメモリの高速化が図れる。尚、本実施
例では、一次キャッシュメモリ２Ａを４ウェイセットア
ソシアティブ方式としているが、ウェイ数は本発明の有
意性を制限しない。
【００５５】次に、図８に本発明の第３の実施例に係る
キャッシュメモリ（２階層）を持つシステムの構成図を
示す。本実施例は、一次キャッシュメモリ２Ａに４ウェ
イセットアソシアティブ方式のキャッシュメモリを、ま
た二次キャッシュメモリ２Ｂに２ウェイセットアソシア
ティブ方式のキャッシュメモリを用いた構成となってい
る。
キャッシュメモリ（２階層）を持つシステムの構成図を
示す。本実施例は、一次キャッシュメモリ２Ａに４ウェ
イセットアソシアティブ方式のキャッシュメモリを、ま
た二次キャッシュメモリ２Ｂに２ウェイセットアソシア
ティブ方式のキャッシュメモリを用いた構成となってい
る。
【００５６】一般に、マルチインクルージョンシステム
では、一次キャッシュメモリ２Ａのウェイ数より二次キ
ャッシュメモリ２Ｂのウェイ数の方が大きくなくてはな
らず、図８に示すような構成は実現できない。しかしな
がら、本実施例では、第１の実施例と同様の制御方式を
採用することにより、図８の構成を実現でき、一次キャ
ッシュメモリ２Ａのウェイ数を増やせるのでヒット率が
上がり、更に第１の実施例と同様にキャッシュメモリの
高速化が図れる。尚、本実施例では、一次キャッシュメ
モリ２Ａを４ウェイ、二次キャッシュメモリ２Ｂを２ウ
ェイとしているが、一次キャッシュメモリ２Ａのウェイ
数が二次キャッシュメモリのウェイ数よりも多ければ良
く、本発明の有意性を制限しない。
では、一次キャッシュメモリ２Ａのウェイ数より二次キ
ャッシュメモリ２Ｂのウェイ数の方が大きくなくてはな
らず、図８に示すような構成は実現できない。しかしな
がら、本実施例では、第１の実施例と同様の制御方式を
採用することにより、図８の構成を実現でき、一次キャ
ッシュメモリ２Ａのウェイ数を増やせるのでヒット率が
上がり、更に第１の実施例と同様にキャッシュメモリの
高速化が図れる。尚、本実施例では、一次キャッシュメ
モリ２Ａを４ウェイ、二次キャッシュメモリ２Ｂを２ウ
ェイとしているが、一次キャッシュメモリ２Ａのウェイ
数が二次キャッシュメモリのウェイ数よりも多ければ良
く、本発明の有意性を制限しない。
【００５７】また、図９に本発明の第４の実施例に係る
キャッシュメモリ（多階層）を持つシステムの構成図を
示す。上記第１、第２、及び第３の実施例では、一次キ
ャッシュメモリ２Ａと二次キャッシュメモリ２Ｂによる
２階層のキャッシュメモリについて説明したが、本実施
例のようにｍ次の階層を持つキャッシュメモリでも、上
位のキャッシュメモリ２Ｉのアクセス速度の方が、下位
のキャッシュメモリ２Ｊよりも速いので、上記第１、第
２、及び第３の実施例において、一次キャッシュメモリ
２Ａを上位のキャッシュメモリ、二次キャッシュメモリ
２Ｂを下位のキャッシュメモリと読み替えれば、同じ効
果が得られ、キャッシュメモリの階層の数は本発明の有
意性を制限しない。
キャッシュメモリ（多階層）を持つシステムの構成図を
示す。上記第１、第２、及び第３の実施例では、一次キ
ャッシュメモリ２Ａと二次キャッシュメモリ２Ｂによる
２階層のキャッシュメモリについて説明したが、本実施
例のようにｍ次の階層を持つキャッシュメモリでも、上
位のキャッシュメモリ２Ｉのアクセス速度の方が、下位
のキャッシュメモリ２Ｊよりも速いので、上記第１、第
２、及び第３の実施例において、一次キャッシュメモリ
２Ａを上位のキャッシュメモリ、二次キャッシュメモリ
２Ｂを下位のキャッシュメモリと読み替えれば、同じ効
果が得られ、キャッシュメモリの階層の数は本発明の有
意性を制限しない。
【００５８】更に、図１０に本発明の第５実施例に係る
キャッシュメモリによるディスクキャッシュ装置の構成
図を示す。ディスクキャッシュ装置は、ディスク内のデ
ータの一部をキャッシュメモリに蓄えて、ディスクアク
セスの高速化を図るものである。キャッシュメモリは、
ディスク装置に比べてアクセス速度が速いので、ディス
クアクセスを見かけ上速くすることができるが、この場
合にも、キャッシュメモリの状態情報を制御する必要が
ある。
キャッシュメモリによるディスクキャッシュ装置の構成
図を示す。ディスクキャッシュ装置は、ディスク内のデ
ータの一部をキャッシュメモリに蓄えて、ディスクアク
セスの高速化を図るものである。キャッシュメモリは、
ディスク装置に比べてアクセス速度が速いので、ディス
クアクセスを見かけ上速くすることができるが、この場
合にも、キャッシュメモリの状態情報を制御する必要が
ある。
【００５９】本実施例では、ディスクキャッシュ装置の
制御方式として、上記第１の実施例と同様の制御方式を
採用することにより、従来のディスクキャッシュ装置に
比べて、高速なディスクキャッシュ装置を実現できる。
制御方式として、上記第１の実施例と同様の制御方式を
採用することにより、従来のディスクキャッシュ装置に
比べて、高速なディスクキャッシュ装置を実現できる。
【００６０】尚、キャッシュメモリの両端に接続される
装置の種別により、本発明の有意性は制限されない。
装置の種別により、本発明の有意性は制限されない。
【００６１】
【発明の効果】以上のように本発明によれば、ある階層
のキャッシュメモリがライトバックしようとするエント
リが上位のキャッシュメモリでヒットした場合に、該階
層の複写機構が、該キャッシュメモリの状態情報を上位
のキャッシュメモリに複写する。また、上位のキャッシ
ュメモリに無効なエントリがある場合には、該階層のキ
ャッシュメモリのエントリを上位のキャッシュメモリの
無効な部分に複写する。また、上位のキャッシュメモリ
のエントリがメインメモリの内容と等しい場合には、該
階層のキャッシュメモリのエントリを上位のキャッシュ
メモリの無効な部分に複写する。更に、上位のキャッシ
ュメモリの置き換え優先度が最低でないエントリを無効
化し、該階層のキャッシュメモリの状態情報及びエント
リを上位のキャッシュメモリの無効な部分に複写するこ
ととした。これにより、該階層のキャッシュメモリのエ
ントリをメインメモリにライトバックする必要がなくな
り、高速なキャッシュメモリを提供することができる。
のキャッシュメモリがライトバックしようとするエント
リが上位のキャッシュメモリでヒットした場合に、該階
層の複写機構が、該キャッシュメモリの状態情報を上位
のキャッシュメモリに複写する。また、上位のキャッシ
ュメモリに無効なエントリがある場合には、該階層のキ
ャッシュメモリのエントリを上位のキャッシュメモリの
無効な部分に複写する。また、上位のキャッシュメモリ
のエントリがメインメモリの内容と等しい場合には、該
階層のキャッシュメモリのエントリを上位のキャッシュ
メモリの無効な部分に複写する。更に、上位のキャッシ
ュメモリの置き換え優先度が最低でないエントリを無効
化し、該階層のキャッシュメモリの状態情報及びエント
リを上位のキャッシュメモリの無効な部分に複写するこ
ととした。これにより、該階層のキャッシュメモリのエ
ントリをメインメモリにライトバックする必要がなくな
り、高速なキャッシュメモリを提供することができる。
【００６２】また、本発明によれば、ある階層のキャッ
シュメモリがセットアソシアティブ方式である時、より
下位の階層のキャッシュメモリがダイレクトマップ方式
であることとし、また、隣接する２つの階層のキャッシ
ュメモリが共にセットアソシアティブ方式である時、よ
り上位の階層のキャッシュメモリのウェイ数はより下位
の階層のキャッシュメモリのウェイ数より多いこととし
たので、上位の階層のキャッシュメモリのウェイ数を増
やすことにより、そのヒット率も上がり、またキャッシ
ュメモリを高速化を実現しうるキャッシュメモリを提供
することができる。
シュメモリがセットアソシアティブ方式である時、より
下位の階層のキャッシュメモリがダイレクトマップ方式
であることとし、また、隣接する２つの階層のキャッシ
ュメモリが共にセットアソシアティブ方式である時、よ
り上位の階層のキャッシュメモリのウェイ数はより下位
の階層のキャッシュメモリのウェイ数より多いこととし
たので、上位の階層のキャッシュメモリのウェイ数を増
やすことにより、そのヒット率も上がり、またキャッシ
ュメモリを高速化を実現しうるキャッシュメモリを提供
することができる。
【００６３】更に、ｎ組のプロセッサをバス結合して構
成されるマルチプロセッサシステムにおいて、各組のプ
ロセッサ内に本発明のキャッシュメモリを構成すること
としたので、共有バスを使用して他のプロセッサ内のキ
ャッシュメモリにライトバックする必要がなくなり、結
果としてバス・トラフィックが減少し、システムの高速
化が図れるキャッシュメモリを提供することができる。
成されるマルチプロセッサシステムにおいて、各組のプ
ロセッサ内に本発明のキャッシュメモリを構成すること
としたので、共有バスを使用して他のプロセッサ内のキ
ャッシュメモリにライトバックする必要がなくなり、結
果としてバス・トラフィックが減少し、システムの高速
化が図れるキャッシュメモリを提供することができる。
【図１】本発明の発明原理図である。
【図２】本発明の第１の実施例に係るキャッシュメモリ
（２階層）を持つマルチプロセッサシステムの構成図で
ある。
（２階層）を持つマルチプロセッサシステムの構成図で
ある。
【図３】本発明のキャッシュメモリ（２階層）の制御方
式を説明する図で、ＣＰＵ動作によるキャッシュメモリ
の状態変化を説明する図である。
式を説明する図で、ＣＰＵ動作によるキャッシュメモリ
の状態変化を説明する図である。
【図４】本発明のキャッシュメモリ（２階層）の制御方
式を説明する図で、ＣＰＵ動作によるキャッシュメモリ
の状態変化を説明する図である。
式を説明する図で、ＣＰＵ動作によるキャッシュメモリ
の状態変化を説明する図である。
【図５】本発明のキャッシュメモリ（２階層）の制御方
式を説明する図で、バス要求等によるキャッシュメモリ
の状態変化を説明する図である。
式を説明する図で、バス要求等によるキャッシュメモリ
の状態変化を説明する図である。
【図６】本発明のキャッシュメモリ（２階層）の取り得
る状態を説明する図である。
る状態を説明する図である。
【図７】本発明の第２の実施例に係るキャッシュメモリ
（２階層）を持つシステムの構成図である。
（２階層）を持つシステムの構成図である。
【図８】本発明の第３の実施例に係るキャッシュメモリ
（２階層）を持つシステムの構成図である。
（２階層）を持つシステムの構成図である。
【図９】本発明の第４の実施例に係るキャッシュメモリ
（多階層）を持つシステムの構成図である。
（多階層）を持つシステムの構成図である。
【図１０】本発明の第５の実施例に係るキャッシュメモ
リによるディスクキャッシュ装の構成図である。
リによるディスクキャッシュ装の構成図である。
【図１１】従来のキャッシュメモリを持つシステムの構
成図である。
成図である。
【図１２】従来のキャッシュメモリ（２階層）を持つシ
ステムの構成図である。
ステムの構成図である。
【図１３】従来のキャッシュメモリ（２階層）を持つマ
ルチプロセッサシステムの構成図である。
ルチプロセッサシステムの構成図である。
１，１−１〜１−ｎ ＣＰＵ（中央処理装置）２，２
ｉ（ｉ＝１，…，ｍ） キャッシュメモリ２Ａ，２Ａ
−１〜２Ａ−ｎ 一次キャッシュメモリ２Ｂ，２Ｂ−
１〜２Ｂ−ｎ 二次キャッシュメモリ２Ｍ Ｍ次キ
ャッシュメモリ ３，３−１〜３−ｎ メインメモリ ４ 共有バス ５ｉ（ｉ＝１，…，ｍ） 複写機構 ６ 磁気ディスク装置
ｉ（ｉ＝１，…，ｍ） キャッシュメモリ２Ａ，２Ａ
−１〜２Ａ−ｎ 一次キャッシュメモリ２Ｂ，２Ｂ−
１〜２Ｂ−ｎ 二次キャッシュメモリ２Ｍ Ｍ次キ
ャッシュメモリ ３，３−１〜３−ｎ メインメモリ ４ 共有バス ５ｉ（ｉ＝１，…，ｍ） 複写機構 ６ 磁気ディスク装置
Claims (7)
- 【請求項１】 少なくとも２つの階層を持って構成さ
れるキャッシュメモリにおいて、前記各階層のキャッシ
ュメモリは、隣接する階層のキャッシュメモリに対して
該階層のキャッシュメモリの状態情報及びまたはエント
リを複写する複写機構を有し、前記複写機構は、該階層
のキャッシュメモリがライトバックしようとするエント
リが上位のキャッシュメモリでヒットした場合に、該キ
ャッシュメモリの状態情報を上位のキャッシュメモリに
複写することを特徴とするキャッシュメモリ。 - 【請求項２】 前記複写機構は、上位のキャッシュメ
モリに無効なエントリがある場合に、該階層のキャッシ
ュメモリのエントリを上位のキャッシュメモリの無効な
部分に複写することを特徴とする請求項１に記載のキャ
ッシュメモリ。 - 【請求項３】 前記複写機構は、上位のキャッシュメ
モリのエントリがメインメモリの内容と等しい場合に、
該階層のキャッシュメモリのエントリを上位のキャッシ
ュメモリの無効な部分に複写することを特徴とする請求
項１または２に記載のキャッシュメモリ。 - 【請求項４】 前記複写機構は、上位のキャッシュメ
モリの置き換え優先度が最低でないエントリを無効化し
、該階層のキャッシュメモリの状態情報及びエントリを
上位のキャッシュメモリの無効な部分に複写することを
特徴とする請求項１、２、または３に記載のキャッシュ
メモリ。 - 【請求項５】 ある階層のキャッシュメモリがセット
アソシアティブ方式である時、より下位の階層のキャッ
シュメモリがダイレクトマップ方式であることを特徴と
する請求項１、２、３、または４に記載のキャッシュメ
モリ。 - 【請求項６】 隣接する２つの階層のキャッシュメモ
リが共にセットアソシアティブ方式である時、より上位
の階層のキャッシュメモリのウェイ数はより下位の階層
のキャッシュメモリのウェイ数より多いことを特徴とす
る請求項１、２、３、４、または５に記載のキャッシュ
メモリ。 - 【請求項７】 前記キャッシュメモリは、ｎ組のプロ
セッサをバス結合して構成されるマルチプロセッサシス
テムにおいて、各組のプロセッサ内に構成されることを
特徴とする請求項１、２、３、４、５または６に記載の
キャッシュメモリ。
Priority Applications (2)
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|---|---|---|---|
| JP3099237A JPH04328657A (ja) | 1991-04-30 | 1991-04-30 | キャッシュメモリ |
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|---|---|---|---|
| JP3099237A JPH04328657A (ja) | 1991-04-30 | 1991-04-30 | キャッシュメモリ |
Publications (1)
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|---|---|
| JPH04328657A true JPH04328657A (ja) | 1992-11-17 |
Family
ID=14242082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (2)
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| JP (1) | JPH04328657A (ja) |
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