JPH02253356A - 階層キャッシュメモリ装置とその制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は複数のプロセッサおよびメモリ装置を含む多重
プロセッサ・システムに組み込むに適した階層キャッシ
ュメモリ装置とその制御方式に関する。

（従来の技術） 近時、複数のプロセッサにてメインメモリ装置を共有し
た密結合の多重プロセッサ・システムが種々開発されき
ている。この種の多重プロセッサ・システムは、−数的
には共用バスを用いて複数のプロセッサとメインメモリ
装置とを相互接続して構築される。しかし共用バスを用
いた場合、各プロセッサとメインメモリ装置と間のトラ
フィックの全てが上記共用バスを通して行われるので、
メインメモリ装置のアクセスによるバスの競合が極めて
大きくなり、性能の向上が期待できなかった。

そこで複数のプロセッサとメインメモリ装置との間にキ
ャッシュメモリ装置を設けることが提唱されている。こ
のキャッシュメモリ装置はプロセッサとメインメモリ装
置との処理速度差を緩衝し、メインメモリ装置に対する
アクセス速度を実効的に速く見せるようにするものであ
る。またこの種のキャッシュメモリ装置を用いることで
、メインメモリ装置との間では低速なアクセスを行うこ
とでそのデータ幅を広くとり、またプロセッサとの間で
は高速なアクセスで、且つそのデータ幅を整えて扱うこ
とにより、プロセッサの性能を落とすことなく動作させ
ることができる。

更にはプロセッサがアクセスしたデータ（命令。

オペランド、データ）をキャッシュメモリ装置内に一時
的に格納しておくことで、再び同じデータがアクセスさ
れた場合、メインメモリ装置からではなく上記キャッシ
ュメモリ装置から所望とするデータを高速にアクセスす
ることができる。即ち、キャッシュメモリ装置によって
メインメモリ装置へのトラフィックを減らす効果がある
。

ところでこの種のキャッシュメモリ装置を密結合の多重
プロセッサ・システムに適用させた場合、例えば複数の
プロセッサがキャッシュメモリ装置を共有するものとす
ると、キャッシュメモリ装置からメインメモリ装置への
トラフィックを減らすことが可能となる。しかし複数の
プロセッサがキャッシュメモリ装置をアクセスするトラ
フィックはキャッシュメモリ装置を用いない場合と同じ
である。従ってこの場合にはキャッシュメモリ装置内の
メモリサイズの大容量化と、プロセッサとキャッシュメ
モリ装置との間のバスサイクルの高速化およびそのバス
幅の拡張を行わない限り性能の向上を図ることが望めな
い。

これに対して各プロセッサ毎にキャッシュメモリ装置を
設けた場合には、複数のキャッシュメモリ装置からのメ
インメモリ装置へのトラフィックを減らすことが可能と
なる。またプロセッサからキャッシュメモリ装置へのア
クセスも１対１とすることができるので、上述したよう
に複数のプロセッサにてキャッシュメモリ装置を共有す
るときのようなバスの競合は起こらない。しかしプロセ
ッサ毎にキャッシュメモリ装置が個別に設けられるので
、これらのキャッシュメモリ装置間′でのコンシステン
シ（一貫性）を確保する上で問題が生じる。

ところでキャッシュメモリ装置間でのコンシステンシの
問題は、各プロセッサにそれぞれ対応するキャッシュメ
モリ装置が特定のメインメモリ装置のメモリ番地の内容
のコピーを持っているときに生じる。キャッシュメモリ
装置を用いる場合には、これらメインメモリ装置からコ
ピーされた内容が同じであることが極めて重要である。

従って、例えば成るプロセッサがキャッシュメモリ装置
に保持しているメインメモリ装置の特定のメモリ番地の
コピー内容を変更する場合、他のプロセッサがキャッシ
ュメモリ装置に保持している上記メモリ番地のコピー内
容についても同じように変更することが必要となる。こ
れ故、キャッシュメモリ装置に保持しているコピー内容
を変更する場合には、メインメモリ装置における該当メ
モリ番地の内容、およびそのコピーを持っている他の全
てのキャッシュメモリ装置における該当コピー内容に変
更を加える処理が必要となる。或いはメインメモリ装置
の変更と他の全てのキャッシュメモリ装置で保持してい
る特定のメインメモリ装置における該当メモリ番地の内
容を変更し、またそのコピーを持っている他の全てのキ
ャッシュメモリ装置における該当コピー内容を無効化す
ることが必要となる。

さてキャッシュメモリ装置の実現方式として、大略的に
は次の２つの方式がある。その１つはストアスルー（ｓ
ｔｏｒｅ　ｔｈｒｏｕｇｈ　）　、或いはライトスルー
（ｗｒｉｔｅ　ｔｈｒｏｕｇｈ　）方式と呼ばれるもの
で、キャッシュメモリ装置への書き込みと同時にメイン
メモリ装置へも同じ情報を書き込む方式である。

今１つ方式はストアイン（ｓｔｏｒｅ　１ｎ）　、ライ
トイン（ｗｒｉｔｅ　ｉｎ）　＊　ライトバック（ｗｒ
ｌｔｅ　ｂａｃｋ）　。

コピーパック（ｃｏｐｙ　ｂａｃｋ　）方式と呼ばれる
もので、データの書き込みをキャッシュメモリ装置に対
してのみ行ない、メインメモリ装置への書き込みについ
てはそのキャッシュブロックの追い出しが起こったとき
に行なうものである。

単一プロセッサシステムの場合では、メインメモリ装置
との共用バスでのトラフィックを少なくする上で上述し
たストアイン方式が望ましい。このことは理論的にキャ
ッシュメモリ装置内のメモリサイズが無限大に近づくと
、メインメモリ装置へのキャッシュブロックの追い出し
が行われ難くなり、メインメモリ装置との共用バスのト
ラフィックが零（０）に近づくことに要因する。

これに対してメインメモリ装置を複数のキャッシュメモ
リ装置により共有する多重プロセッサシステムに上記ス
トアスルーを適用した場合、キャッシュメモリ装置に保
持されているメインメモリ装置のコピー内容に対してプ
ロセッサが書き込みを行う都度、キャッシュメモリ装置
とメインメモリ装置をつなぐ共用バスを通して同じデー
タをメインメモリ装置に書き込むことが必要となる。そ
して全てのキャッシュメモリ装置においては上記共用バ
スをモニタ（監視）し、共用バス上に当該キャッシュメ
モリ装置に保持している特定のメモリ番地の情報が含ま
れていたら、その内容を無効化することが必要となる。

この為、この共用バスの監視によって無効化された内容
をプロセッサが読みに行った場合、そのキャッシュメモ
リ装置では改めて前記メインメモリ装置からその内容の
コピーを行う必要が生じる。

一方、メインメモリ装置を複数のキャッシュメモリ装置
により共有する多重プロセッサシステムに前述したスト
アイン方式を適用した場合、ストアスル一方式よりもメ
インメモリ装置のアクセスが少なくなるこがは多くの論
文で論ぜられている。

しかし複数のキャッシュメモリ装置間のコンシステンシ
を保つことは、単一プロセッサシステムと同じ手段での
実現は不可能であった。

一方、最近では、より多くのプロセッサ有効率よく接続
し、また共用バスのトラフィックを少なくシ、更にはプ
ロセッサとメインメモリ装置の速度差をより少なくする
為に、複数のキャッシュメモリ装置を階層的に構築し、
これによってシステム性能を向上させることが考えられ
ている。しかし複数のキャッシュメモリ装置を階層的に
構築するにしても、キャッシュメモリ装置間のコンシス
テンシを保つ為には、上述した効率の良いストアイン方
式を採用することを断念し、ストアスルー方式を選択し
なければならない。換言すればストアスル一方式を採用
すれば、キャッシュメモリ装置間でのコンシステンシを
保つことが可能である。

しかし複数のキャッシュメモリ装置に対する全ての書き
込み動作がその都度メインメモリ装置に対して行われ、
また無効化による余分なメインメモリ装置の読出し動作
が頻繁に起こるのでその処理性能が落ちることが否めな
い。

（発明が解決しようとする課題） このように従来にあっては多重プロセッサ・システムを
階層キャッシュメモリ装置を用いて構築しようとした場
合、キャッシュメモリ装置間のコンシステンシを保証す
るにはストアスル一方式を採用するしか手段がなかった
。しかもこのようなストアスル一方式を採用した場合に
は、共用バスでのトラフィックが多くなり、プロセッサ
が持つ性能を十分に発揮させることが困難となると云う
不具合があった。

本発明はこのような事情を考、慮してなされたもので、
その目的とするところは、種々の問題のあるストアスル
一方式を採用することなく、キャッシュメモリ装置間で
のコンシステンシの問題や共用バスでのトラフィックの
聞届を招来することのない多重プロセッサーシステムを
構築することのできる階層キャッシュメモリ装置とその
制御方式を提供することにある。

つまりプロセッサの性能に制限を与えることのない実用
性の高い階層キャッシュメモリ装置とその制御方式を提
供することを目的としている。

［発明の構成］ （問題点を解決するための手段とその作用）本発明は複
数のプロセッサおよびメモリ装置を含む多重プロセッサ
やコンピュータ拳システムと共にｍ１る階層キャッシュ
・メモリ装置に係り、複数のプロセッサに対して１対１
に第１のキャッシュメモリ装置を設けると共に、これら
の第１のキャッシュメモリ装置を複数個づつ第１の接続
装置でそれぞれ接続し、これらの第１の接続装置毎に第
２のキャッシュメモリ装置を接続する。そしてこれらの
第２のキャッシュメモリ装置を相互に接続する第２の接
続装置にメインメモリ装置を接続するようにし、前記第
２キヤツシユメモリ装置には、そこに接続された全ての
第１キヤツシユメモリ装置のアドレス情報を必ず持つよ
うにキャッシュメモリ管理し、且つメインメモリ装置に
は、第２のキャッシュメモリ装置が持つアドレス情報が
必ず存在するようにメモリ管理するようにしたことを特
徴とするものである。

また上記階層キャッシュ・メモリ装置において第１およ
び第２のキャッシュメモリ装置にそれぞれ状態識別手段
を設け、その状態が有効であるか無効であるかを示すよ
うにしたことを特徴とする。

更に前記階層キャッシュ・メモリ装置において第１およ
び第２のキャッシュメモリ装置にある状態識別手段に対
応するアドレス情報を無効化する手段と、第１の接続装
置上の無効化要求手段を第２の接続装置に伝達する手段
と、第２の接続装置上の無効化要求手段を別の当該ミニ
・クラスタ装置に含まれる６第１の接続装置に伝達する
手段とを設けたことを゛特徴とする。

また前記階層キャッシュ・メモリ装置において第１およ
び第２のキャッシュメモリ装置にある状態識別手段を書
き戻し義務有りの状態に設定する手段や、第１および第
２のキャッシュメモリ装置にある状態識別装置を排他状
態にする手段を設けたことを特徴とする。

更に前記階層キャッシュ・メモリ装置において第１のキ
ャッシュメモリ装置に読み出すアドレス情報があった時
、データ情報を一プロセッサに返す手段と、第１の状態
識別装置の状態の変更や第１のキャッシュメモリ装置か
ら第１の接続装置に信号を伝達しない手段とを設けたこ
とを特徴とする。

また前記階層キャッシュ・メモリ装置において第１およ
び′ｉＪ２の接続装置に共有読出しの要求を出す手段を
設け、この共有読出し要求に対して第１および第２のキ
ャッシュメモリ装置がアドレス情報に対応するデータ情
報を提供する手段と、第１および第２のキャッシュメモ
リ装置がデータを供給した旨を識別する手段と、第２の
キャッシュメモリ装置にアドレス情報の供給が行われて
いない旨を識別した場合には、メモリ装置から読みだし
要求に応答する手段とを設けたことを特徴とする。

また第１のキャッシュメモリ装置が要求されたアドレス
情報に対応するデータ情報を提供した場合には、第１の
状態識別装置の排他状態を解除する手段を設けたことを
特徴とし、 第２のキャッシュメモリ装置が要求されたアドレス情報
に対応するデータ情報を提供する場合には、第２の状態
識別装置の排他状態を解除して第１の接続装置に接続さ
れる第１のキャッシュメモリ装置に対して吐き出し要求
を出し、この第１のキャッシュメモリ装置の対応するア
ドレス情報に対応する状態識別装置の書き戻し義務有り
の状態を解除するようにしたことを特徴とする。

また前記階層キャッシュ・メモリ装置において第１のキ
ャッシュメモリ装置でアドレス情報を追い出す場合には
、書き戻し義務を有するアドレス情報を第２のキャッシ
ュメモリ装置に書き戻し、第２のキャッシュメモリ装置
でアドレス情報を追い出す場合には、書き戻し義務を有
するアドレス情報をメモリ装置に書き戻すようにしたこ
とを特徴とする。

更に第１のキャッシュメモリ装置から第１の接続装置上
に独占読出し要求を出す手段を設け、例えば第１の接続
装置上の独占読出し要求に対して第１の接続装置に接続
された別の第１のキャッシュメモリ装置がアドレス情報
に対応するデータ情報を供給するようにし、第２のキャ
ッシュメモリ装置が第２の接続装置上に独占読出し要求
を出す手段を設け、この第２の接続装置上の独占読出し
要求に対して第２の接続装置に接続された別の第２のキ
ャッシュメモリ装置がアドレス情報に対応するデータ情
報を供給するようにしたことを特徴と・するものである
。

またアドレス情報に対応する第２の状態識別装置の状態
が有効でありかつ書き戻し義務を有しかつ排他状態であ
る場合には、そのアドレス情報に対応する第２の状態識
別装置を無効状態に設定し、第１のキャッシュメモリ装
置に対して無効化吐き出し要求を出してこの無効化吐き
出し要求に応答した第１のキャッシュメモリ装置の対応
するアドレス情報に対応する状態識別装置を無効状態に
設定するようにしたことを特徴とする。

更に前記階層キャッシュ・メモリ装置において、対応す
るプロセッサによってリード・モディファイ・ライトさ
れるアドレスに等しいアドレス情報があるとき、第１の
キャッシュメモリ装置が接続されている接続装置上に無
効化要求を出した後、プロセッサより要求されたアドレ
スのデータ情報を供給し、変更された後に書き込む手段
と、対応するプロセッサによってリード・モディファイ
・ライトされるアドレスに等しいアドレス情報が第１の
状態識別装置で無効状態である場合、第１のキャッシュ
メモリ装置が接続されている接続装置上に独占読出し要
求を出すことでプロセッサより要求されたアドレスのデ
ータ情報を得、これをプロセッサに供給し、変更された
後に書き込む手段とを設けたことを特徴とする。

また第１および第２のキャッシュメモリ装置をそれぞれ
データ・キャッシュメモリ装置と命令キャッシュメモリ
装置とにより構成してプロセッサからの命令を独立に取
り扱うようにし、これらのデータ・キャッシュメモリ装
置および命令キャッシュメモリ装置に各アドレス情報毎
に情報が有効であるか無効であるかを識別する命令キャ
ッシュ状態識別手段とデータキャッシュ状態識別手段と
をそれぞれ設け、 プロセッサからの要求に対して上記命令キャッシュメモ
リ装置から命令情報を提供しながらデータ・キャッシュ
メモリ装置からのデータ情報の供給を制御するようにし
たことを特徴とするものである。

また第２の接続装置上に出されている無効化要求を、無
効状態となっている第２のキャッシュメモリ装置、およ
びその第２のキャッシュメモリ装置が接続されている第
１の接続装置に対して伝達しないようにしたことを特徴
としている。

またプロセッサによって書き込まれるアドレスに等しい
アドレス情報に対応する状態識別手段が既に有効状態で
、且つ排他状態に設定されている場合には、第１の接続
装置に対して信号を出力しないことで、システム全体の
コンシステンシを保つようにしたことを特徴としている
。

また本発明ではキャッシュメモリ装置内において、アド
レス情報を記憶する領域を確保するため追い出したアド
レス情報に対応する状態識別装置が書き戻し義務有りの
状態で、対応するデータ情報を第２のキャッシュメモリ
装置に書き戻す必要がある時には第２の状態識別装置の
排他状態を解除し、共有読出し要求や独占読出し要求に
対して応答しないようにしたことを特徴としている。

またプロセッサによってリード・モディファイ争ライト
されるときにも、そのアドレス情報に対応する第１の状
態識別装置が有効状態で書き戻し義務を有し、且つ排他
状態である場合には状態識別装置の状態を変更せず、ま
た第１の接続装置に対しても信号を伝達しないようにし
たことを特徴としている。

（実施例） 以下、図面を参照して本発明の一実施例に係る階層キャ
ッシュメモリ装置とその制御方式につき説明する。

第１図は実施例装置を組み込んで構成されるマルチプロ
セッサシステムの概略構成図であり、本装置は複数のプ
ロセッサと主記憶装置（メインメモリ）との間に構築さ
れる。

第１図に示すシステムにおいて、ｐＨ，ＰＩ３．　〜Ｐ
ｌｎ、Ｐ２１．Ｐ２２．〜Ｐ２ｍ、　〜Ｐ１１．ＰＩ２
．〜Ｐ目は複数のプロセッサを示している。またＭｌ、
Ｍ２は上記各プロセッサからのデータを保有し、またプ
ロセッサからの要求に従って上記保存データをプロセッ
サに読出す主記憶装置（メインメモリ）である。

本装置は上述した複数のプロセッサのそれぞれに１対１
に対応させて各プロセッサに固有な第１のキャッシュメ
モリ装置（ｆｃａｃｈｅ）　ｐＨ，Ｆ１２．　〜Ｆ１ｎ
、Ｐ２１．Ｐ２２．〜Ｆ２ｍ、〜ＦＩ１．ＰＩ２．〜Ｆ
ｉｌをそれぞれ設け、これらの第１のキャッシュメモリ
装置を所定数づつ第１の接続装置であるキャッシュバス
Ｃａｃｈｅ−Ｂｕｓにてそれぞれ共通接続してグルービ
ングし、複数のミニ・クラスタ装置を形成する。そして
これらの各ミニ・クラスタ装置のキャッシュバスＣａｅ
ｈｅ−Ｂｕｓに第２のキャッシュメモリ装置（ｓｃａｃ
ｈｅ）　ＳＬ、８２．〜８１をそれぞれ接続し、これら
の第２のキャッシュメモリ装置を第２の接続装置である
メモリバスＭｅｏ＋ｏｒｙ−Ｂｕｓにて相互に接続して
２段の階層構造をなすキャッシュメモリ装置を構築した
構造を有する。このように構成される本装置の前記メモ
リバスＭｅｍｏｒｙ−Ｂｕｓに前述した主記憶装置（メ
インメモリ）　Ｍｌ、Ｍ２が接続される。

尚、以下の説明ではｒ　５ｃａｃｈｅの上のｒｃａｃｈ
ｅＪとは、ある５ｅａｃｈｅにＣａｃｈｅ−Ｂｕｓ経由
で接続されたｒｃａｃｈｅのことを指すものとする。例
えば「Ｓｌの上のｆ’ｃａｃｈｅＪとは第１のキャッシ
ュメモリ装置ｐＨ。

Ｆ１２．〜Ｐｉｎを示すものとする。同様にｒ　Ｉ’ｃ
ａｃｈｅの下の５ｃａｃｈｅＪとはあるｆ’ｃａｃｈｅ
にＣａｃｈｅ−Ｂｕｓ経由で接続された５ｃａｅｈｅの
ことを示すものとする。具体的にはｒｏｌｌの下の５ｃ
ａｃｈｅＪは第２のキャッシュメモリ装置Ｓｌを示すも
のとする。更にここでは「兄弟の１’ｅａｃｈｅＪとは
同じＣａｃｈｅ−Ｂｕｓで接続されているＩ’ｃａｅｈ
ｅの関係をいい、例えばｒｏｌｌとＦｌｌは兄弟である
」がｒｐｔｔとＦ２２は兄弟でない」ことを示すものと
する。

次に上記システムにおけるキャッシュエントリについて
説明する。

キャッシュメモリは一般に数バイトのブロック単位で管
理されている。このブロックに当該ブロックを管理する
ための情報を付加したものがエントリである。このエン
トリには、対応するアドレスの内容が入れられるデータ
部と、エントリがどのアドレスに対応するかを管理する
アドレス情報と、またそのエントリがどのような状態に
あるかを管理する状態情報、更にはデータをリプレース
（ｒｅｐｌａｃｅ）する場合にどのエントリをｒｅｐｌ
ａｃｅするかを決定する為のｒｅｐｌａｃｅ情報が付加
される。

これらのエントリの状態情報、アドレス情報、およびｒ
ｅｐｌａｃｅ情報をまとめたものをタグ部と称する。

一方、キャッシュにデータをコピーする動作はフェッチ
（１’ｅｔｃｈ）と称される。このｆ’ｅｔｃｈの単位
は、例えばこの実施例ではブロック単位に定められる。

ブロックがｆ’ｅｔｃｈされるときには、そのブロック
の為のエントリを確保する必要があり、エントリが確保
できない場合には成るエントリを選択し、そのエントリ
の内容をキャッシュから追い出さなくてはならない。こ
の追い出しが上述したｒｅｐｌａｃｅと称される。

しかしてこの実施例では上記第１のキャッシュメモリ装
置ｒｃａｃｈｅ、および第２のキャッシュメモリ装置５
ｃａｃｈｅについて、その状態情報として第２図に模式
的に示すように次の４つの状態が定義されている。

［ｒｃａｃｈｅの４状態］ （１）　Ｅ　Ｘ　Ｃ（ｅｘｃｌｕｓｌｖｅ　ｏｗｎ）　
　；この状態はキャッシュメモリ装置が有効で書き戻し
義務を持ち、排他的な状態にあることを示しており、次
のような意味を持つ。

■他のｒｃａｃｈｅには当該エントリに対応するエント
リが存在しない。■このエントリのデータ部のデータは
有効である。■このｆｃａｃｈｅの下の５ｃａｃｈｅの
当該エントリに対応するデータ部は当該エントリのデー
タ部と内容が一致しない。■のエントリは書き戻し義務
（以後ではＯｗｎｅｒｓｈｌｌ）と表す）を持っており
、このエントリがｒｅｐ　Ｉ　ａｃｅされる時にはコピ
ーバックする必要がある。

（２）　　Ｉ　ＮＶ（Ｉｎｖａｌｉｄ）　　；この状態
はキャッシュメモリ装置が無効な状態にあることを示し
ており、次のような意味を持つ。

■このエントリは使用されていない。■データ部および
アドレス情報の双方が共に意味のない情報である。

（３）　Ｎ　ＯＮ　（ｎｏｔ　ｅｘｃｌｕｓｉｖｅ　ｏ
ｗｎ）　　；この状態はキャッシュメモリ装置が有効で
書き戻し義務を持つが排他的でない状態であることを示
しており、次のような意味を持つ。

■このエントリのコピーが他のｆ’ｃａｃｈｅに存在す
る可能性がある。■このｒｅａｃｈｅの下の５ｃａｅｈ
ｅの当該エントリに対応するデータ部は、当該エントリ
のデータ部と内容が一致しない可能性がある。■このエ
ントリのデータ部のデータは有効である。

■このエントリはＯｗｎｅｒｓｈｉｐを持っていて、こ
のエントリがｒｅｐｌａｃｅされる時にはコピーバック
する必要がある。

（４）　Ｕ　Ｎ　Ｏ（ｎｎｏνｎ）；この状態はキャッ
シュメモリ装置が有効で書き戻し義務を持たず、排他的
でない状態にあることを示し、次のような意味を持つＯ ■このエントリのコピーが他のｆ’ｃａｃｈｅに存在す
る可能性がある。■このｆ’ｃａｃｈｅの下の５ｃａｃ
ｈｅの当該エントリに対応するデータ部は、当該エント
リのデータ部と内容が一致しない可能性がある。■この
エントリのデータ部のデータは有効である。

■このエントリはＯｗｎｅｒｓｈｉｐを持たず、従って
このエントリがｒｅｐｌａｃｅされる時にはコピーバッ
クする必要はない。

［５ｃａｃｈｅの４状態］ （１）　Ｅ　Ｘ　Ｃ（ｅｘｃｕｓｉｖｅ　ｏｗｎ）　；
この状態はキャッシュメモリ装置が有効で書き戻し義務
を持ち、排他的な状態にあることを示し、次のような意
味を持つＯ ■他の５ｃａｃｈｅにはこのエントリに対応するアドレ
スのエントリが存在しない。■この５ｃａｃｈｅの上の
Ｉ’ｃａｃｈｅの、対応するエントリのデータ部のデー
タと、このエントリのデータ部のデータは一致しない。

■このエントリはＯｗｎｅｒｓｈｉｐを持っており、こ
のエントリがｒｅｐｌａｃｅされる時にはｆ’ｃａｃｈ
ｅとデータ部を一致させたのちコピーバックする必要が
ある。■この５ｃａｃｈｅの上のｆ’ｃａｃｈｅの内、
対応するエントリの必ず一つにはＯｗｎｅｒｓｈｌｐを
持つものがあり、ＥＸＣまたはＮＯＮが存在する。

（２）　　Ｉ　ＮＶ（１ｎｖａｌｉｄ）　　；この状態
はキャッシュメモリ装置が無効な状態であることを示し
ており、次ような意味を持つ。

■このエントリは使用されていない。■データ部および
アドレス情報の双方が共に意味のない情報である。

（３）　Ｎ　ＯＮ　（ｎｏｔ　ｅｙ：ｃｌｕｓｌｖｅ　
ｏｗｎ）　　；この状態はキャッシュメモリ装置が有効
で書き戻し義務を持ち、排他的でない状態にあることを
示し、次のような意味を持つ。

■このエントリに対応するエントリが他の５ｅａｃｈｅ
に存在する可能性がある。■この５ｃａｃｈｅの上のｆ
’ｃａｅｈｅの当該エントリに対応するデータ部は、当
該エントリのデータ部と内容が一致する。■この５ｃａ
ｃｈｅの上のｆｃａｃｈｅの、対応するエントリには０
ｖｎｅｒｓｈ１ｐを持っているものがなく、その上のｒ
ｃａｃｈｅに対応するエントリがあればその状態はＵＮ
Ｏである。■このエントリのデータ部のデータは有効で
ある。■このエントリは０ｖｎｅｒｓｈ１ｐを持ってお
り、当該エントリがｒｅｐｌａｃｅされる時にはコピー
バックする必要がある。

（４）　Ｕ　Ｎ　Ｏ（ｕｎｏｗｎ）　　；この状態はキ
ャッシュメモリ装置が有効で書き戻し義務を持たず、排
他的でない状態にあり、次のような意味を持つ。

■このエントリの対応するエントリが他の５ｃａｃｈｅ
に存在する可能性がある。■この５ｃａｃｈｅの上のｆ
’ｃａｃｈｅに、当該エントリに対応するエントリがあ
ればその状態は必ずＵＮＯである。■そのエントリのデ
ータ部は、当該エントリのデータ部と内容が一致する。

■このエントリのデータ部の内容は有効である。■この
エントリにはｏｗｎｅｒｓｈｔｐがなく、このエントリ
がｒｅｐ　Ｉ　ａｃｅされる時にはコピーバックする必
要はない。

このような状態情報が、例えば第４図に示すようにキャ
ッシュされたアドレス情報のそれぞれに対応付けられて
管理される。

次に第１のキャッシュメモリ装置（「ｃａｃｈｅ）の機
能について説明する。

第１のキャッシュメモリ装置ｆ’ｃａｃｈｅは、第３図
に示すようにタグメモリ、データメモリとリプレース・
ロジックを具備して構成され、Ｉ’ｃａｃｈｅはプロセ
ッサからのコマンド、およびＣａｃｈｅ−Ｂｕｓからの
コマンドと、その時のキャッシュエントリの状態によっ
て必要な動作を行い、そのエントリの内容を変化させる
。

以下の説明ではコマンドのアドレスオペランドとエント
リのタグ部のアドレス情報が一致して、且つＩＮＶでな
いことをヒツト（ｂｉｔ　＞　、一致しているエントリ
がない、またはアドレスが一致していても状態情報がＩ
ＮＶであることをヒツトミス（ｍｉｓｓ）と呼ぶ。

先ず前記Ｃａｃｈｅ−Ｂｕｓには以下のコマンドが定義
されている。

［１］　ＲＳ　Ｈ：　Ｒｅａｄ−３ｈａｒｅｄ（ａｄｄ
ｒｅｓｓ）　；　ａｄｄｒｅｓｓで示されるキャッシュ
ブロックをｆｅｔｃｈする要求。

［２］　ＲＦ　Ｏ：　Ｒｅａｄ−Ｆｏｒ−Ｏｗｎｅｒｓ
ｈｉｐ（ａｄｄｒｅｓｓ）　　；ａｄｄｒｅｓｓで示さ
れるキャッシュブロックの要求であるか、ａｄｄｒｅｓ
ｓで示される他のエントリを無効化する。シｒｉｔｅ−
ｍｉｓｓが発生してｒｅｔｃｈするときに使用する。

［３コ　ＷＦＩ：　　シｒｉｔｅ−Ｆｏｒ−ｌｎｖａｌ
ｉｄａｔ１ｏｎ（ａｄｄｒｅｓｓ）　　　；他のエント
リを無効化するための要求である。他のｒｃａｃｈｅに
存在するａｄｄｒｅｓｓで示されるエントリを無効化す
る。データの書き込みは行わない（アドレスだけを出力
する）。

［４］ＷＷＩ：　シｒｉｔｅ−Ｗｉｔｈｏｕｔ−１ｎｖ
ａｌ　Ｉｄａｔｉｏｎ（ｄａｔａ。

ａｄｄｒｅｓｓ）　；コピーパックをする為の命令であ
る。

ａｄｄｒｅｓｓで示される５ｃａｃｈｅにｄａｔａを書
き込む。他のキャッシュブロックは無効化しない。

［５］　Ｆ　Ａ　Ｉ　：　Ｆｌｕｓｈ−Ａｎｄ−Ｉｎｖ
ａｌｉｄａｔｅ（ａｄｄｒｅｓｓ）　　；ｒｅａｃｈｅ
に存在する唯一のデータを５ｅａｃｈｅに書き込んで、
ｒｃａｃｈｅに存在したエントリを無効化するコマンド
。

［８］　Ｆ　Ｗ　Ｉ　：　Ｆｌｕｓｈ−Ｗｉｔｈｏｕｔ
−Ｉｎｖａｌｉｄａｔｅ（ａｄｄｒｅｓｓ）；　ｆ’ｃ
ａｃｈｅに存在するデータを５ｃａｅｈｅに書き戻すコ
マンド。ＥＸＣ状態の５ｃａｃｈｅのブロックが他の５
ｃａｃｈｅから要求が有った時、データを返す前に最新
のデータを５ｃａｃｈｅに書き込むために使われる。

ＦＡＩと違うのはｆ’ｃａｃｈｅのエントリを無効化し
ないことである。

尚、これらのバスコマンドの終了はキャッシュバス上に
ある全てのキャッシュからの応答が返ってきたときであ
る。肯定（ａｃｋ）信号がすべて揃ったかどうかを調べ
ることは、ａｃｋ信号をオーブンコレクタでドライブす
る共通な信号線としておけばその実現が容易である。

Ｒｌｒｃａｃｈｅのプロセッサからのコマンドに対する
応答としては次のようなものがある。プロセッサからｒ
ｃａｃｈｅに与えられるコマンドはＲｅａｄ。

ｉ／ｒｉｔｅおよびＲｅａｄ　Ｍｏｄｆｆ’ｙ　Ｖｒｆ
ｔｅの３種であり、これらの各コマンドに応じて次のよ
うな応答がなされる。

［１，Ｒｅａｄする場合］ （ａ）ｈＨしたとき；ｈｌｔしたエントリのデータ部の
内容をプロセッサに返す。このときその状態は変えない
。

（ｂ）　ｍｌ５ｓシたとき；　ｒｅｐｌａｃｅが行われ
た後、Ｒ２Ｏ：］７ンドをＣａｃｈｅ−Ｂｕｓに発行し
、データをｆｅｔｃｈする。その後、プロセッサにデー
タ部の内容を返し、その状態をＵＮＯにする。

［２，Ｗｒｉｔｅする場合〕 （ａ−１）　Ｅ　Ｘ　Ｃに旧ｔしたとき、ｈｌｔＬだエ
ントリに書き込む。状態は変えない。

（ａ−２）　Ｅ　Ｘ　Ｃ以外に旧ｔしたとき；書き込む
アドレスのコピーを他のキャッシュが持たないことを保
証するべく、νＰ＋　コマンドをＣａｃｈｅ−Ｂｕｓ　
ニ発行する。ｗｐ＋コマンドの応答が返ってきたら旧ｔ
したエントリに書き込み、その状態をＥＸＣにする。

（ｂ）　ｍ１ｓｓしたとき；　ｒｅｐｌａｃｅが行われ
た後、ＲＰＯコマンドをＣａｃｈｅ−Ｂｕｓに発行し、
データを１’ｅｔｃｈする。その後、ｆｅｔｃｈ　して
きたエントリにプロセッサから書き込み、その状態をＥ
ＸＣにする。

［３，Ｒｅａｄ　Ｍｏｄｌｆ’ｙ　Ｗｒｉｔｅする場合
コ（ａ−１）　Ｅ　Ｘ　Ｃに旧ｔしたとき、ｈｌｔした
エントリを読んで書き込む。このエントリを読んで書き
込む間にはＣａｃｈｅ−Ｂｕｓからの要求を受付けない
ようにし、その状態は変えない。

（ａ−２）　Ｅ　Ｘ　Ｃ以外にｈｌｔ　したとき；Ｒｅ
ａｄ　ＭｏｄｉｆｙＷｒｉｔｅするアドレスのｑビーを
他のキャッシュが持たないことを保証するべく、ｗｐ＋
　コマンドをＣａｃｈｅ−Ｂｕｓに発行する。ｖＦｌ　
コマンドの応答が返ってきたらｈｔｔ　したエントリを
読んで書き込む。

このエントリを読んで書き込む間にはＣａｃｈｅ−Ｂｕ
ｓからの要求を受は付けないようにし、その状態をＥＸ
Ｃにする。

（ｂ）　ａｌｓｓしたとき；　ｒｅｐｌａｃｅが行われ
た後、ＲＦＯニア７ンドをＣａｃｈｅ−Ｂｕｓに発行し
、データをｆ’ｅｔｃｈする。その後、ｆ’ｅｔｃｈ　
してきたエントリにプロセッサから読んで書き込む。こ
のエントリを読んで書き込む間にはバスからの要求を受
は付けないようにし、状態をＥＸＣにする。

さて「ｃａｃｈｅのｒｅｐＩａｅｅは次のようにして行
われる。このｆ’ｃａｃｈｅからｒｅｐｌａｃｅされる
エントリの状態によって、コピーバック動作が必要かど
うかが決まる。

０１　ｒｅｐｌａｃｅされるエントリがＩＮＶ、または
ＵＮＯのとき；コピーバック動作はしない。

［２］　ｒｅｐｌａｃｅされるエントリがＥＸＣ，また
はＮＯＮのとき；ＷＷＩコマンドをＣａｃｈｅ−ｂｕｓ
に発行してエントリの内容を５ｃａｃｈｃにコピーバッ
クする。

またｆｅａｃｈｅのＣａｃｈｅ−Ｂｕｓバスコマンドに
対する応答としては次のようなものがある。このときｆ
ｃａｃｈｅはＣａｃｈｅ−Ｂｕｓを監視し、Ｃａｃｈｅ
−Ｂｕｓ上のコマンドのアドレスに対応するエントリの
状態によって必要な動作を行う。

Ｃａｃｈｅ−Ｂｕｓの監視は、Ｃａｃｈｅ−Ｂｕｓ上の
コマンドがアドレスを持っているので、このアドレスに
対応するエントリがｆｃａｃｈｅに存在し、且つその状
態がＩＮＶでないことをｂｉｔとして検出する。またア
ドレスに対応するエントリがｆｃａｃｈｅに存在しない
、或いはアドレスに対応するエントリの状態がＩＮＶで
ある場合には、これをｍ１ｓｓとして扱う。

このｍ１ｓｓの場合には、ｆ’ｃａｃｈｅは応答として
Ｃａｃｈｅ−Ｂｕ、ｓにａｃｋ信号を返すのみである。

ｂｉｔの場合はＣａｃｈｅ−Ｂｕｓ上のコマンドに応じ
て次のような動作を行う。

尚、Ｃａｃｈｅ−Ｂｕｓのコマンドでキャッシュに新た
なエントリを確保する必要はないのでｒｅｐｌａｃｅは
必要ない。

［１，Ｒ３ＩＩに対する応答］ （ａ）　ｈｌｔ　ＬだエントリがＥＸＣの場合；　Ｃａ
ｃｈｅ−Ｂｕｓにこのエントリのデータを返し、このエ
ントリの状態はＮＯＮにする。Ｃａｃｈｅ−Ｂｕｓにａ
ｃｋ信号を返す。

（ｂ）　ｈｉｔ　ＬだエントリがＮＯＮの場合；　Ｃａ
ｃｈｅ−Ｂｕｓにこのエントリのデータを返し、このエ
ントリの状態は変えない。Ｃａｃｈｅ−Ｂｕｓ　ｌ：　
ａｃｋ信号を返す。

（ｅ）　ｈｌｔ　したエントリがＵＮＯの場合；　Ｃａ
ｃｈｅ−Ｂｕｓにａｃｋ信号を返す。

［２，ＲＰＯに対する応答］ （ａ）　ｈｉｔ　したエントリがＥＸＣの場合；　Ｃａ
ｃｈｅ−Ｂｕｓにこのエントリのデータを返し、このエ
ントリの状態をＩＮＶにする。Ｃａｃｈｅ−Ｂｕｓにａ
ｃｋ信号を返す。

（ｂ）　ｈｉｔしたエントリがＮＯＮの場合；　Ｃａｃ
ｈｅ−Ｂｕｓにこのエントリのデータを返し、このエン
トリの状態をＩＮＶにする。Ｃａｃｈｅ−Ｂｕｓにａｃ
ｋ信号を返す。

（ｃ）　ｈｉｔ　ＬだエントリがＵＮＯの場合；このエ
ントリの状態をＩＮＶにする。Ｃａｃｈｅ−Ｂｕｓにａ
ｅｋ信号を返す。

［３，Ｗｌコ１に対する応答コ （ａ）　ｈｉｔ　したエントリがＥＸＣの場合；このよ
うなケースは有り得ない。

（ｂ）　ｈｉｔ　Ｌ、たエントリがＮＯＨの場合；この
エントリの状態をＩＮＶに変える。Ｃａｃｈｅ−Ｂｕｓ
にａｃｋ信号を返す。

（ｃ）　ｈｉｔ　ＬだエントリがＵＮＯの場合；このエ
ントリの状態をＩＮＶに変える。Ｃａｃｈｅ−Ｂｕｓに
ａｃｋ信号を返す。

［４，ＶＶＩに対する応答］ （ａ）　ｈｉｔ　Ｌ、たエントリがＥＸＣの場合；この
ようなケースは有り得ない。

（ｂ）　ｈｉｔ　したエントリがＮＯＮの場合；このよ
うなケースは有り得ない。

（ｃ）　ｈｉｔ　したエントリがＵＮＯの場合；　Ｃａ
ｃｈｅ−Ｂｕｓにａｃｋ信号を返す。

［５，ＦＡＩに対する応答］ （ａ）　ｈｌｔ　ＬだエントリがＥＸＣの場合；　Ｃａ
ｃｈｅ−Ｂｕｓにこのエントリのデータを返し、このエ
ントリの状態をＩＮＶにする。Ｃａｃｈｅ−Ｂｕｓにａ
ｃｋ信号を返す。

（ｂ）　ｈｉｔ　したエントリがＮＯＨの場合；Ｃａｃ
ｈｅ−Ｂｕｓにこのエントリのデータを返し、このエン
トリの状態をＩＮＶにする。　Ｃａｃｈｅ−Ｂｕｓにａ
ｃｋ信号を返す。

（ｃ）　ｈｉｔ　したエントリがＵＮＯの場合；このエ
ントリの状態をＩＮＶにするａ　Ｃａｃｈｅ−Ｂｕｓに
ａｃｋ信号を返す。

［８，ＰＷＩに対する応答］ （ａ）　ｈｉｔ　したエントリがＥＸＣの場合；　Ｃａ
ｃｈｅ−Ｂｕｓにこのエントリのデータを返し、このエ
ントリの状態をＵＮＯにする。Ｃａｃｈｅ−Ｂｕｓにａ
ｃｋ信号を返す。

（ｂ）　ｈｉｔ　したエントリがＮＯＮの場合；　Ｃａ
ｃｈｅ−Ｂｕｓにこのエントリのデータを返し、このエ
ントリの状態をＵＮＯにする。Ｃａｃｈｅ−Ｂｕｓにａ
ｃｋ信号を返す。

（ｃ）　ｈｉｔ　Ｌ、たエントリがＵＮＯの場合；　Ｃ
ａｃｈｅ−Ｂｕｓにａｃｋ信号を返す。

尚、システム上、有り得ない状態に遷移した場合はハー
ドウェアの故障とみなせるからシステムに割り込みをか
ける。

次に上述した機能を備えた第１のキャッシュメモリ装置
ｆｃａｃｈｅがどのように動作するかを、第３図に示す
ｆ’ｃａｃｈｅの構成を参照しながら説明する。

プロセッサからのコマンドはプロセッサ・インターフェ
ース（Ｐｒｏｃｅｓｓｏｒ　Ｉｎｔｅｒｆ’ａｃｅ　）
　Ｐｃｔを通じてキャッシュψブロセ・ソサ拳コントロ
ーラ（ｒｃａｃｈｅ　Ｐｒｏｃｅｓｓｏｒ　ｃｏｎｔｒ
ｏｌｌｅｒ　）　Ｐｃ２に伝えられる。このコントロー
ラＰｃ２ではキャッシュ・タグ・メモリ（ｆｃａｃｈｅ
　Ｔａｇ　ａ＋ｅｗｏｒｙ　）　Ｆｃ４を参照して与え
られたアドレスがキャッシュに旧ｔしているかどうかを
判定し、エントリの状態によって必要な動作を行う。

データ部に対するアクセスは、キャッシュ・タグ・メモ
リＦｃ４で与えられるアドレスのキャッシュ・データ句
メモリ（ｆ’ｃａｃｈｅ　Ｄａｔａ　ｍｅｍｏｒｙ）　
Ｐｃ５に行われる。また、ｒｅｐｌａｃｅされるエント
リはリプレース−ｏシック（ｒｅｐｌａｃｅｍｅｎｔ　
Ｌｏｇｉｃ　）　Ｐｃ３で決定され、仮にコピーパック
が必要ならばそのエントリは上記リプレース・ロジック
Ｐｃ３の指示によりキャッシュψデータφメモリＦｅ５
からキャッシュ・バス−インターフェース（ｃａｃｈｅ
ｃｈｅ−ＢｕｓＩｎｔｅｒｆ’ａｃｅ　）　Ｐｅ７を通
じてキャッシュ”バス（ＣａＣｈｅ−Ｂｕｓ　）　ＣＩ
にＷＶＩ　コマンドを用いてコピーバックされる。

キャッシュ・バスＣＩにコマンドを出す場合は、キャッ
シュ・プロセッサ・コントローラＦｃ２からキャッシュ
・バス・インターフェースＰＣ７を通じてコマンドが発
行され、その結果読み出されたデータはキャッシュ・バ
ス・インターフェースＰｃ７経由でキャッシュ・データ
・メモリＦｃ５に書き込まれる。

エントリのタグ部を書き換えるにはキャッシュ・プロセ
ッサ・コントローラＰｃ２からキャッシュ・タグ・メモ
リＦｃ４へ書き込む。

一方、キャッシュ・バス（Ｃａｃｈｅ−Ｂｕｓ　）から
のコマンドは前記キャッシュ・バス・インターフェース
ＰＣ７を通じてキャッシュ・キャッシュバス−コントロ
ーラ（１’ｃａｃｈｅ　ＣａＣｈｅ−Ｂｕｓ　ｃｏｎｔ
ｒｏ＋＋ｅｒ　）Ｐｃ８へ伝えられる。このコントロー
ラＰｃ６ではキャッシュ・タグ・メモリＦｃ４を参照し
て与えられたアドレスがキャッシュに旧ｔしているかど
うかを判定し、エントリの状態によって必要な動作を行
う。

尚、フェッチ（ｒｅｔｃｈ　）やフラッシュ（ｒｌｕｓ
ｈ　）要求に対する応答はキャッシュ・データ・メモリ
Ｐｃ５のデータを読出し、キャッシュ・バス・インター
フェースＰｃ７を通じてキャッシュ・バスＣ１に出され
る。また、エントリのタグ部に書き込むときはキャッシ
ュ・キャッシュバス・コントローラＦｅｅからキャッシ
ュ・タグ・メモリＰｃ４へ書き込まれる。

以上がプロセッサにそれぞれ対応して設けられる第１の
キャッシュメモリ装置の構成とその機能、および主たる
動作の形態である。

次に第２のキャッシュメモリ装置（５ｃａｃｈｅ）につ
いて説明する。

この第２のキャッシュメモリ装置（５ｃａｃｈｅ）はキ
ャッシュバス（Ｃａｃｈｅ−Ｂｕｓ　）からのコマンド
、およびメモリバス（Ｍｅｎ＋ｏｒｙ−Ｂｕｓ）からの
コマンドと、そのときのキャッシュエントリの状態によ
って必要な動作を行い、エントリの内容を変化させる。

以下の説明でもコマンドのアドレスオペランドとエント
リのタグ部のアドレス情報が一致し、且つＩＮＶでない
ことをヒツト（ｈｌｔ）、一致するエントリがないとき
やアドレスが一致していてもその状態がＩＮＶであるこ
とをヒツトミス（ｍ１ｓｓ）として説明する。

先ずメモリバス（ＭｅＬｌｏｒｙ−Ｂｕｓ）には以下の
コマンドが定義されている。

［１］　ＲＦ　Ｏ：　Ｒｅａｄ−Ｆｏｒ−Ｏｗｎｅｒｓ
ｈｉｐ（ａｄｄｒｅｓｓ）　　；ａｄｄｒｅｓｓで示さ
れるキャッシュブロックをｆｅｔｃｈするとともにａｄ
ｄｒｅｓｓで示されるエントリを無効化するコマンド。

［２］　ＲＳ　Ｈ：　Ｒｅａｄ−８ｈａｒｅｄ（ａｄｄ
ｒｅｓｓ）　；　ａｄｄｒｅｓｓで示されるキャッシュ
ブロックをｆｅｔｃｈするコマンド。

［３］　Ｗ　Ｆ　Ｉ　　：　Ｗｒｉｔｅ−Ｆｏｒ−１ｎ
ｖａｌｌｄａＬＩｏｎ（ａｄｄｒｅｓｓ）　　；ａｄｄ
ｒｅｓｓで示される他のエントリを無効化するコマンド
。

［４］　ＷＷ　Ｉ　：　Ｗｒｉｔｅ−Ｗｉｔｈｏｕｔ−
１ｎｖａｌｉｄａｔｌｏｎ（ｄａｔａ。

ａｄｄｒｅｓｓ）　；　ａｄｄｒｅｓｓで示されるキャ
ッシュブロックのｄａｔａをメモリに書き込むコマンド
。５ｃａｃｈｅがうＭｅＩＩＯｒｙへコピーバックをす
るときに使用する。

尚、ＭｅＩＩｏｒｙ−ＢｕｓのコマンドはＭｅｌｌｏｒ
ｙ−Ｂｕｓ上の全てのキャッシュおよびメモリがらａｃ
ｋ信号が返ってくると終了となる。ａｃｋ信号がすべて
揃ったがどうかの監視は、例えばａｃｋ信号をオーブン
コレクタでドライブする共通な信号線として実現される
。

一方、５ｃａｃｈｅのＣａｃｈｅ−Ｂｕｓからのコマン
ドに対する応答としては次のようなものがある。キャッ
シュバスから５ｃａｃｈｅに与えられるコマンドは４種
であり、これらのコマンドに応じて次のような応答がな
される。

ｒＩ、　Ｉ？ＳＲに対する応答〕 （ａ−１）　Ｅ　Ｘ　Ｃに旧ｔしたとき；この５ｃａｃ
ｈｅの上のｆ’ｃａｃｈｅの対応するエントリには必ず
Ｏｗｎｅｒｓｈｉｐを持ったエントリがあるので、応答
する必要がない。つまり、ｆｃａｃｈｅの兄弟間で転送
が行われる。

応答としてはＣａｃｈｅ−Ｂｕｓにａｃｋ信号を返す。

（ａ−２）　Ｎ　ＯＮまたはＵＮＯに旧ｔしたとき；こ
の５ｃａｃｈｅの上のｆ’ｃａｃｈｅにはＯｗｎｅｒｓ
ｈｉｐを持つものがいない筈であるから５ｅａｃｈｅが
応答する必要がある。従って旧ｔしたエントリのデータ
をＣａｅｈｅ−Ｂｕｓに返し、状態は変化させない。Ｃ
ａｃｈｅ−Ｂｕｓにａｃｋ信号を返す。

（ｂ）　ｍ１ｓｓした場合；　ｒｅｐｌａｅｅを行った
後、Ｒ２ＯをＭｅｍｏｒｙ−Ｂｕｓに発行し、データを
読み込む。読み込んだエントリの状態をＵＮＯにする。

読み込んだエントリのデータをＣａｃｈｅ−Ｂｕｓに返
す。Ｃａｃｈｅ−Ｂｕｓ　ＩＩ：　ａｃｋ信号を返す。

［２，ＲＦＯに対する応答］ （ａ−１）　Ｅ　Ｘ　Ｃにｈｉｔ　した場合；上のｆｃ
ａｃｈｅに対応する０νｎｃｒｓｈｉｐを持つエントリ
があり、このエントリがＲＰＯに応答する。また他の５
ｃａｃｈｅと、その上のｆｃａｃｈｅにはこのエントリ
に対応するものがないので、Ｃａｃｈｅ−Ｂｕｓにａｃ
ｋ信号を返す。

（ａ−２）　Ｎ　ＯＮまたはＵＮＯにｈｉ’ＬＬ、た場
合；ｗＦＩ　コマンドをＭｅａ＋ｏｒｙ−Ｂｕｓに発行
して対応する他のエントリを無効化し、エントリのデー
タをＣａｃｈｅ−Ｂｕｓに返す。そしてその状態をＥＸ
Ｃに変え、ｃａｃｈｅ−ｎｕｓにａｃｋ信号を返す。

（ｂ）　ｍ１ｓｓ　した場合；　ｒｅｐｌａｅｅを行っ
た後、Ｉ？ＦＯをＭｅｍｏｒｙ−Ｂｕｓに発行し、デー
タを読み込む。読んできたエントリの状態をＥＸＣにす
る。読み込んだエントリのデータをＣａｃｈｅ−Ｂｕｓ
に返し、更にＣａｃｈｅ−Ｂｕｓにａｃｋ信号を返す。

［３，ＷＰＩに対する応答コ （ａ−１）　Ｅ　Ｘ　Ｃに旧ｔした場合；他の５ｃａｃ
ｈｅと、その上の「ｃａｃｈｅにはこのエントリに対応
するものがないので、対応するエントリを無効化する必
要がない。Ｃａｃｈｅ−Ｂｕｓにａｃｋ信号を返す。

（ａ−２）　Ｎ　ＯＮまたはＵＮＯに旧ｔした場合；ｖ
Ｆｌ　コマンドをＭｅａ＋ｏｒｙ−Ｂｕｓに発行して対
応する他のエントリを無効化し、その状態をＥＸＣに変
える。Ｃａｃｈｅ−Ｂｕｓ　ｌ：ａｅｋ信号を返す。

（ｂ）　ｔａｌｓｓ　した場合；　ｒｃａｃｈｅに存在
してその下の５ｃａｃｈｅに存在しないエントリが有る
ことになり、このようなケースは有り得ない。

［４，ＷＷＩに対する応答〕 （ａ−１）　Ｅ　Ｘ　Ｃにｈｉｔ　した場合；このエン
トリにｖｗ１コマンドのデータを書き込んで、その状態
をＮＯＮに変える。Ｃａｃｈｅ−Ｂｕｓにａｃｋ信号を
返す。

（ａ−２）　Ｅ　Ｘ　Ｃ以外に旧ｔした場合；　ＥＸＣ
以外の状態ではこの５ｃａｃｈｅの上のｒｃａｃｈｅに
Ｏｗｎｅｒｓｈｉｐを持つものがない筈だから、このよ
うなケースは有り得ない。

（１））　＠ｉｓｓ　した場合；　ｆｃａｃｈｅに存在
してその下の５ｃａｃｈｃに存在しないエントリが有る
ことになり、このようなケースは有り得ない。

さて５ｃａｃｈｅにおけるｒｅｐｌａｃｅは次のように
して行われる。

キャッシュのコンシステンシを保つためには、ｆｅａｃ
ｈｅに存在するエントリが全て５ｃａｃｈｅに存在する
という制約がある。この制約を実現する為には１つの５
ｃａｃｈｅにＣａｃｈｅ−Ｂｕｓ経由で接続されるｆ’
ｃａｃｈｅのエントリ数の総和がその５ｃａｃｈｅのエ
ントリ数より少なくなくてはならない。また５ｃａｃｈ
ｅからｒｅｐ　Ｉ　ａｃｅされるエントリはその５ｅａ
ｃｈｅの上のｒｃａｅｈｅに存在しないようなエントリ
を選択する必要がある。このエントリを選択する為に、
５ｃａｃｈｅのタグ部のｒｅｐ　Ｉ　ａｃｅ情報には、
上のとのｆ’ｃａｃｈｅがこのエントリを使用している
かを示す情報が含まれている。

尚、前述した第１のキャッシュメモリ装置の場合と同様
に、この第２のキャッシュメモリ装置Ｊこあっても、５
ｃａｃｈｅからｒｅｐｌａｃｅされるエントリの状態に
よって、コピーバック動作が必要かどうかが決まる。

［１］　ｒｅｐｌａｃｅされるエントリがＩＮＶ、また
はＵＮＯのとき；コピーバック動作はしない。

［２］　ｒｅｐｌａｃｅされるエントリがＥＸＣのとき
；５ｃａｃｈｃでＥＸＣのエントリはその５ｃａｃｈｅ
に接続されるｆｃａｃｈｅ上に対応するエントリが存在
する筈で、このエントリがｒｅｐｌａｃｅに選択される
ことはない。

［３コｒｅｐｌａｃｅされるエントリがＮＯＨのとき；
ｗｗｌ　コマンドをＭｅｍｏｒｙ−Ｂｕｓに発行してエ
ントリの内容をＭｅｍｏｒｙにコピーバックする。

しかしてこのようなＭｅｍｏｒｙ−Ｂｕｓバスからのコ
マンドに対する５ｃａｅｈｅからの応答は次のようにし
て行われる。この応答は、５ｃａｅｈｃにてＭｅＩｇｏ
ｒｙ−Ｂｕｓを監視し、Ｍｃ＋＋＋ｏｒｙ−Ｂｕｓ上の
コマンドのアドレスに対応するエントリの状態によって
必要な動作を行う。

尚、この応答はＮｅｔＩｌａｒｙ−Ｂｕｓ上のコマンド
がアドレスを持っているので、このアドレスに対応する
エントリが５ｃａｅｈｅに存在し、且つ状態がＩＮＶで
ないことを旧ｔとし、上記エントリが存在しない、また
は存在しても状態がＩＮＶであることをｍ１ｓｓとして
扱う。このｍ１ｓｓの場合は５ｃａｃｈｅは　Ｍｅａ＋
ｏｒｙ−Ｂｕｓにａｃｋ信号を返すだけである。

ｈａｔの場合はＭｅＩＩｏｒｙ−Ｂｕｓ上のコマンドに
応じて次のような動作を行う。

尚、Ｍｅｍｏｒｙ−Ｂｕｓのコマンドでキャッシュに新
たなエントリを確保する必要はないのでｒｅｐｌａｃｅ
は必要ない。また５ｃａｃｈｅのエントリにはｒａｐ！
ｃａｃｅ情報にそのエントリがどの上のｒｃａｃｈｅに
使用されているかを示す情報がある。従ってエントリが
どの上のｆｃａｃｈｅｌこも使用されてないときは上の
ｆｃａｃｈｅニＣａｃｈｅ−Ｂｕｓ経由でコマンドを発
行する必要がない。またＭｅｍｏｒｙ−Ｂｕｓのｃａｃ
ｈｅ信号はキャッシュが応答しているときにメモリに応
答させないようにする為の信号であるから、この信号が
アサートされたらメモリはＭＯｌｌＯｒｙ−ＢｕＳにａ
ｃｋ信号だけを返すに止める。

［１，Ｉ？ＳＨに対する応答コ （ａ）旧ｔしたエントリがＥＸＣの場合；　Ｍｅａ＋ｏ
ｒｙ−Ｂｕｓのｃａｃｈｅ信号をアサートし、Ｍｅｍｏ
ｒｙが応答しないようにする。そして、その上のｆ’ｃ
ａｃｈｅの対応するエントリのデータとこのエントリの
データは違うので、先ず、その上のＩ’ｃａｃｈｅのデ
ータを５ｃａｃｈｅにコピーする為にＣａｃｈｅ−Ｂｕ
ｓ　ｌ：　ＰＷＩ　コマンドを発行して、その応答デー
タをこのエントリに書き込む。次にＲＳ　Ｈコマンドに
対する応答としてそのエントリのデータをＭｅａ＋ｏｒ
ｙ−Ｂｕｓに返す。そしてこのエントリの状態をＮＯＮ
にし、Ｍｅｍｏｒｙ−Ｂｕｓにａｅｋ信号を返す。

（ｂ）　ｈｉｔ　ｔ、たエントリがＮＯＮの場合；　Ｍ
ｅｍｏｒｙ−Ｂｕｓのｃａｃｈｅ信号をアサートする。

次にデータを要求している５ｃａｃｈｅにこのエントリ
のデータを与える。この場合、そのエントリの状態を変
えないで、ＭｅＩＩｏｒｙ−Ｂｕｓにａｃｋ信号を返す
。

（ｃ）　ｈｌｉ　Ｌ、たエントリがＵＮＯの場合；Ｍｅ
ＩＩｌＯ「ｙ−Ｂｕｓにａｃｋを返す。

［２，ＲＰＯに対する応答］ （ａ）　ｈｉｔ　Ｌ、たエントリがＥＸＣの場合；　Ｍ
ｅａ＋ｏｒｙ−Ｂｕｓのｃａｃｈｅ信号をアサートし、
Ｍｅｍｏｒｙが応答しないようにする。次にその上のｆ
’ｃａｃｈｅの対応するエントリのデータとこのエント
リのデータは違うので、その上のｆｃａｃｈｅのデータ
を５ｃａｃｈｅにコピーする為にＣａｃｈｅ−Ｂｕｓ　
ｌ：ＦＡＩコマンドを発行し、その応答データをこのエ
ントリに書き込む。ＦＡＩの効果として上のｆｃａｃｈ
ｅは無効化されている。次にＲＰＯコマンドに対する応
答としてそのエントリのデータをＭｅｍｏｒｙ−Ｂｕｓ
に返す。そしてこのエントリの状態をＩＮＶにし、Ｍｅ
ＩＩｏｒｙ−Ｂｕｓにａｃｋ信号を返す。

（ｂ）　ｈｉｔ　したエントリがＮＯＮの場合−仮にこ
の５ｃａｃｈｅの上のｆ’ｃａｅｈｅに対応するエント
リが存在する可能性があるならＣａｃｈｅ−ＢｕｓにＷ
ＦＩコマンドを発行する。ＲＰＯ要求に対する応答とし
てこのエントリのデータをＭｅｍｏｒｙ−Ｂｕｓに返す
。そしてこのエントリの状態はＩＮＶにし、Ｍｅｍｏｒ
ｙ−Ｂｕｓにａｃｋ信号を返す。

（ｃ）　ｈｉｔ　したエントリがＵＮＯの場合；仮にこ
の５ｃａｃｈｅの上のｆ’ｃａｃｈｅに対応するエント
リが存在する可能性があるならＣａｃｈｅ−１１ｕｓに
Ｗｌ’ｌコマンドを発行する。そしてこのエントリの状
態をＩＮＶにし、ＭｅＩＩｏｒｙ−Ｂｕｓｔ、：　ａｅ
ｋ信号を返す。

［３，ＶＦＩに対する応答］ （ａ）　ｈｉｔ　したエントリがＥＸＣの場合；　他の
５ｃａｃｈｅが対応するエントリを持っていたことにな
る。このようなケースは有り得ない。

（ｂ）　ｈｌｔ　したエントリがＮＯＨの場合；もし、
この５ｃａｃｈｅの上のｆｅａｃｈｅに対応するエント
リが存在する可能性があるならばＣａｃｈｅ−Ｂｕｓに
ＶＦＩ　コマンドを発行する。そしてこのエントリの状
態をＩＮＶにし、Ｍｅｍｏｒｙ−Ｂｕｓにａｃｋ信号を
返す。

（ｃ）　ｈｌｔ　ＬだエントリがＵＮＯの場合；もし、
この５ｃａｃｈｅの上のｆ’ｃａｅｈｅに対応するエン
トリが存在する可能性があるならＣａｃｈｅ−Ｂｕｓに
ｗＦ１コマンドを発行する。そしてこのエントリの状態
をＩＮＶにし、Ｍｃｖｏ　ｒｙ−Ｂｕｓにａｃｋ信号を
返す。

［４，ＷＷＩに対する応答］ （ａ）　ｈｉｔ　したエントリがＥＸＣの場合；　他の
５ｃａｃｈｅの対応するエントリが０νｎｅｒｓｈｉｐ
を持っていたことになり、このようなケースは有り得な
い。

（ｂ）　ｈｉｔ　したエントリがＮＯＮの場合；　他の
５ｃａｃｈｅの対応するエントリがＯｗｎｅｒｓｈｌｐ
を持っていたことになる。このようなケースは有り得な
い。

（ｃ）　ｈｉｔ　ＬだエントリがＵＮＯの場合；　Ｍｅ
ＩＩｏｒｙ−Ｂｕｓにａｃｋ信号を返す。

尚、システムとして有り得ない状態が起こったときは、
これをハードウェアの異常と見なせるからシ不テムに割
込みをかける。

次に第５図に示す第２のキャッシュメモリ装置の構成を
参照しながら当該第２のキャッシュメモリ装置（５ｃａ
ｃｈｅ）の動作について説明する。

キャッシュバス（Ｃａｃｈｅ−Ｂｕｓ　）からのコマン
ドはキャッシュバス・インターフェース（Ｃａｅｈｅ−
Ｂｕｓ　Ｉｎｔｅｒｒａｃｃ　）　Ｓｃｌを通じてキャ
ッシュバス・コントローラ（Ｓｃａｃｈｅ　Ｃａｃｈｅ
−Ｂｕｓ　ｃｏｎｔｒｏｌｌｅｒ　）Ｓｃ２に伝えられ
る。キャッシュバス・コントローラＳｃ２ではキャッシ
ュ・タグ・メモリ（ｓｃａｃｈｅＴａｇ　ｍｅｍｏｒｙ
）　Ｓｃ４を参照して与えられたアドレスがキャッシュ
にｈｉｔ　Ｌでいるかどうかを判定し、エントリの状態
によって必要な動作を行う。

データ部に対するアクセスは、キャッシュ・タグ・メモ
リＳｃ４で与えられるアドレスのキャッシュ拳データ中
メモリ（ｓｃａｃｈｅ　Ｄａｔａ　５ｅｓｏｒｙ）　　
Ｓｃ５に対して行われる。また、ｒｅｐｌａｃｅされる
エントリはリプレース・ロジック（ｒｅｐｌａｃｅｍｅ
ｎｔ　Ｌｏｇｉｃ　）Ｓｃ３で決定され、仮にコピーパ
ックの必要が生じた場合にはそのエントリはリプレース
・ロジックＳｃ３の指示によりキャッシュ・データ・メ
モリＳｃ５よりメモリバス−インターフェース（Ｍｅａ
＋ｏｒｙ−Ｂｕｓ　Ｉｎｔｅｒｆａｃｅ）　Ｓｃ７を通
じてメモリバス（Ｍｅｍｏｒｙ−Ｂｕｓ）　ＢｌにνＷ
１　コマンドでコピーバックされる。

Ｃａｃｈｅ−Ｂｕｓのコマンドによりメモリバス（Ｍｅ
ｍｏｒｙ−Ｂｕｓ）　Ｂｌにコマンドを出す場合は、キ
ャッシュバス・コントローラＳｃ２からメモリバス−イ
ンターフェースＳｃ７を通じてコマンドが発行され、そ
の結果読み出されたデータはメモリバス・インターフェ
ースＳｃ７経由でキャッシュ・データ・メモリＳｃ５に
書き込まれる。

またＣａｃｈｅ−Ｂｕｓのコマンドによりエントリのタ
グ部を書き換えるにはキャッシュバス・コントローラＳ
ｃ２からキャッシュ・タグ・メモリＳｃ４へ書き込むこ
とにより行われる。

一方、メモリバス（ＭｅＩｌｏｒｙ−Ｂｕｓ）からのコ
マンドは前記メモリバス・インターフェース（Ｍｅｍｏ
ｒｙ−Ｂｕｓ　Ｉｎｔｅｒｌ’ａｃｅ）　Ｓｃ７を通じ
てキャッシュ・メモリバス拳コントローラ（５ｃａｃｈ
ｅ　Ｍｅｍｏｒｙ−Ｂｕｓｃｏｎｔｒｏｌｌｅｒ）　Ｓ
ｅｅへ伝えられる。このキャッシュナメモリバスーコン
トローラＳｃ６ではキャッシュ・タグ・メモリＳｃ４を
参照して与えられたアドレスがキャッシュに旧ｔしてい
るかどうかを判定し、エントリの状態によって必要な動
作を行う。

尚、その上に接続された第１のキャッシュメモリ装置（
［’ｃａｃｈｅ）をフラッジｚ、　（Ｈｕｓｈ　）する
必要があるときはキャッシュ・メモリバス・コントロー
ラＳｃ６からメモリバスＳｃｌを通じてキャッシュバス
（ｃａｃｈｅ−ｂｕｓ　）　ＣＩにコマンドを発行し、
その応答でキャッシュ・データ・メモリＳｃ５を書き換
えることにより行われる。

またフェッチ（ｆｅｔｃｈ　）に対する応答はキャッシ
ュ・データ・メモリＳｃ５からデータを読み出し、メモ
リバス・インターフェースＳｃ７を通じてメモリバスＢ
１に出される。またエントリのタグ部はＳｅｅからＳｅ
４へ書き込まれる。

ＷＰＩをＣａｃｈｅ−Ｂｕｓに発行する必要がある時は
キャッシュ・メモリバス・コントローラＳｃ６がキャッ
シュバス・インターフェースＳｃｌを経由して前記キャ
ッシュバス（ｃａｃｈｅ−ｂｕｓ　）　ＣＩに発行する
。

以上が第２のキャッシュメモリ装置における動作の態様
である。

次に上述した階層キャッシュメモリ装置に接続されるメ
モリ装置について説明する。このメモリは前記メモリバ
ス（Ｍｅｍｏｒｙ−Ｂｕｓ）のコマンドに応答する。上
述したキャッシュメモリ装置の場合と違って、このメモ
リではａｍｉｓｓすることがない。またメモリバス（Ｍ
ｅｍｏｒｙ−Ｂｕｓ）のＣａｃｈｅ信号がアサートされ
ているときは、そのコマンドに対して５ｃａｃｈｅが応
答するからメモリは応答してはならないと云う制約があ
る。

このメモリはメモリバス（Ｍｅｍｏｒｙ−Ｂｕｓ）上の
次の４つのコマンドに応答する。

［１，Ｒ３１１に対する応答］ ｃａｃｈｅ信号がアサートされていなければ、データを
Ｍｅｍｏｒｙ−Ｂｕｓに返す。そしてＭｅｏ＋ｏｒｙ−
Ｂｕｓにａｅｋ信号を返す。

［２，ＲＰＯに対する応答］ ｃａｃｈｅ信号がアサートされていなければデータをＭ
ｅＩｌｏｒｙ−Ｂｕｓに返す。そしてＭｅｍｏｒｙ−Ｂ
ｕｓにａｃｋ信号を返す。

［３，ｉ／Ｆｌに対する応答］ Ｍｅｍｏｒｙ−Ｂｕｓにａｃｋ信号を返す。

［４，シシ１に対する応答］ データをメモリに書き込む。Ｍｅｏ＋ｏｒｙ−Ｂｕｓに
ａｃｋ信号を返す。

第６図はこの種のメモリの構成を示すものである。この
メモリは、前述したメモリバス（Ｍｅｍｏｒｙ−Ｂｕｓ
）上のコマンドをメモリバス・インターフェース（Ｍｅ
ｍｏｒｙ−Ｂｕｓ　Ｉｎｔｅｒｆ’ａｃｅ）　Ｍｉｌを
介して監視している。このメモリバス・インターフェー
スＭｌｌはコマンドのアドレス、およびｃａｃｈｅ信号
が現れるかどうかによってデータ蓄積メモリ（ｄａｔａ
ｓｔｏｒａｇｅ　）　Ｍ１２からｄａｔａを読み出すか
どうかを決定する。このデータ蓄積メモリ（ｄａｔａ　
ｓｔｏｒａｇｅ）Ｍ１２から読出されたｄａｔａは前記
メモリバス・インターフェースＭｌｌを通じてメモリバ
ス（ＭｅＩｌｏｒｙ−Ｂｕｓ）　８１に出力される。ま
たメモリバス・インターフェースＭｌｌはａｃｋ信号を
上記メモリバス（Ｍ−ｅａ＋ｏｒｙ−Ｂｕｓ）　８１に
返す働きをする。尚、メモリコントローラ（Ｃｏｎｔｒ
ｏｌｌｅｒ）　Ｍ１３はメモリバス・インターフェース
旧１．およびデータ蓄積メモリ旧２をそれぞれ制御する
装置である。

本発明に係る階層キャッシュメモリ装置は上述した如く
構成される第１および第２のキャッシュメモリ装置を第
１図に示すように構築し、各部の状態に応じてそれぞれ
の動作を制御することで、前記プロセッサに対するキャ
ッシュ動作を呈する。

次に上述した如くシステム構成された階層キャッシュメ
モリ装置における具体的な動作について第７図を参照し
て説明する。

第７図（ａ）はプロセッサからの第１の読み込み動作例
［１０３６例１］を模式的に示すものであり、この動作
は次のようにして実行される。

■　プロセッサｐＨから第１のキャッシュメモリ装置（
ｆ’ｃａｃｈｅ）　Ｆｉｌ　ヘ読出しく　ｒｅａｄ）の
要求を出し、 ■　このｒｅａｄの要求に対してｆ’ｃａｃｈｅ　ｐＨ
でｍ１ｓｓすると、 ■　ｆ’ｃａｈｃｅ　ｐＨがキャッシュバス（Ｃａｅｈ
ｅ−Ｂｕｓ）ＣＩにＲ８）Ｉコマンドを出す。

■　このＲ８Ｈコマンドに対して第２のキャッシュメモ
リ装置（ｓｃａｃｈｅ）　Ｓｔでもｍ１ｓｓすると、■
　５ｃａｃｈｅ　ＳｌがメモリバスＢｌにＲ８Ｈコマン
ドを出す。

■　このＲ８Ｈコマンドに対してメモリ（Ｍｅａ＋ｏｒ
）’）旧がｄａｔａを読出し、前記Ｒ９Ｈコマンドに応
答する。

■　すると５ｃａｃｈｅ　８１がそのｄａｔａを読み込
み、状態をＵＮＯに変化させる。

■　そして５ｃａｃｈｅ　Ｓｌは上記■のＲ８Ｉ＋に対
する応答としてｄａｔａをキャッシュバスＣ１に返す。

■　このキャッシュバスＣＩのｄａｔａを前記ｆ’ｃａ
ｈｃｅｐＨが読み込み、状態をＵＮＯに変化させる。

［相］　そして「ｃａｈｃｅ　Ｆｉｌからプロセッサｐ
Ｈに対して上述した如く獲得したｄａｔａを返す。

第７図（ｂ）はプロセッサからの第２の読み込み動作例
［ｒｅａｄ例２］を模式的に示すものであり、この動作
は次のようにして実行される。

■　ｐＨがｆｃａｃｈｅ　Ｆｉｌにｒｅａｄの要求を出
す。

■　この要求に対してｒｃａｃｈｅ　ＦＩＬでｍ１ｓｓ
すると、■　ｆ’ｃａｃｈｅ　ｐＨがＲ３Ｈコマンドを
Ｃａｃｈｅ−Ｂｕｓ　Ｃ１に出す。

■　これに対してＩ’ｃａｃｈｅ　Ｆ１４が■の応答と
してｄａｔａをＣａｃｈｅ−Ｂｕｓ　Ｃ１に返す。この
時、状態をＥＸＣからＮＯＮに変化させる。

■　ｒｃａｃｈｅ　Ｆｉｌがａａｔａを読み込み、ソノ
状態をＵＮＯに変化させる。

■　そしてｒｃａｃｈｅ　ｐＨがｄａｔａをｐＨに返す
。

第３の読み込み動作例［ｒｅａｄ例３］は第７図（Ｃ）
に示すようにして行われる。

■　ｐＨがｒｅａｄの要求をｒｃａｃｈｅ　ＦＩＬに出
し、■　これに対してＩ’ｃａｅｈｅ　ｐＨがｍ１ｓｓ
すると、■　Ｉ’ｃａｃｈｅ　ＦｌｌはＣａｃｈｅ−Ｂ
ｕｓ　Ｃ１にＲ８Ｈコマンドを出す。

■　更に５ｅａｃｈｅ　Ｓｌがａｍｉｓｓすると、■　
５ｃａｃｈｅ　ＳｌがＭｅａｅｏｒｙ−Ｂｕｓ　Ｂｌに
Ｉ？ＳＩ＋コマンドを出す。

■　この時、５ｃａｃｈｅ　Ｓ３がＥＸＣにｈｉｔする
と、Ｍｅａ＋ｅｏｒｙ−Ｂｕｓ　Ｂｌにｃａｃｈｅ信号
を出し、Ｍｅｍｏｒｙが応答しないようにする。同時に
ＰＷＩ　コマンドをＣａｃｈｅ−Ｂｕｓ　Ｃ３に出す。

■　するとｆｃａｃｈｅ　Ｆ３１が■の応答としてｄａ
ｔａをＣａｃｈｅ−Ｂｕｓ　Ｃ３に返す。そしてその状
態をＥＸＣから１１ＮＯに変化させる。

■　また５ＣａＣｈｅ　Ｓ３はＣａｃｈｅ−Ｂｕｓ　Ｃ
３のｄａｔａを読み込み、状態をＥＸＣからＮＯＮに変
化させる。

■　その後、５ｃａｃｈｅ　８３が■の応答としてｄａ
ｔａをＭｅｍｏｒｙ−Ｂｕｓ　Ｂｌに返す。

［相］　次に５ｃａｃｈｅ　Ｓ３がＭｅａ＋ｏｒｙ−Ｂ
ｕｓ　Ｂｌのｄａｔａを読み込み、状態をＵＮＯに変化
させる。■　５ｅａｃｈｅＳ３が■の応答としてｄａｔ
ａをＣａｃｈｅ−Ｂｕｓ　Ｃ１に返す。

＠　するとｆ’ｅａｃｈｅ　ＦｉｌがｄａｔａをＣａｃ
ｈｅ−Ｂｕｓ　Ｃ１から読み込み、その状態をＵＮＯに
変化させる。

◎　そしてｆｃａｃｈｃ　ｐＨがｄａｔａをＰｉｔに返
す。

また第７図（ｄ）はプロセッサからの第４の読み込み動
作例［ｒｅａｄ例４］を模式的に示すものであり、この
動作は次のようにして実行される。

■　ｐＨがｒｅａｄ要求をｆｃａｃｈｅ　ｐＨに出し、
■　Ｉ’ｃａｃｈｅ　　Ｆｉｌがｍ１ｓｓすると、■　
ｒｃａｅｈｅ　ＦｉｌはＣａｃｈｅ−Ｂｕｓ　Ｃ１にＲ
８Ｈコマンドを出す。

■　このＲ８Ｈコマンドに対して５ｅａｃｈｅ　Ｓｌの
ＵＮＯが旧ｔすると、■の応答としてｄａｔａをＣａｃ
ｈｅ−ＢｕｓＣｌに返す。

■　これによってｆｃａｃｈｅ　ＦｉｌがＣａｃｈｅ−
Ｂｕｓ　Ｃ１からｄａｔａを読み込んで状態をＵＮＯに
変化させる。

■　そしてｆｃａｃｈｅ　ＦｉｌがｐＨにａａｔａを返
す。

更に第５の読出し動作例［１８３６例５］は第７図（ｅ
）に示すようにして実行される。

■　ｐｔｔがｒｅａｄ要求をｆ’ｃａｃｈｅ　ｐＨに出
し、■　これに対してｒｅａｃｈｃｐＨにｍ１ｓｓする
と、■　ｆ’ｃａｃｈｅ　ｐＨはＣａｃｅｈ−Ｂｕｓ　
Ｃ１にＲ３Ｈ：１７ンドを出す。

■　また５ｃａｅｈｅ　８１でもにｍ１ｓｓすると、■
　５ｃａｃｈｅ　ＳｔがＭｅｍｏｒｙ−Ｂｕｓ　Ｂｌに
Ｒ８Ｈコマンドを出す。

■　このＲ９Ｈコマンドに５ｃａｃｈｅ　Ｓ３のＮＯＮ
が旧ｔすると、■の応答としてｄａｔａをＭｅｍｏｒｙ
−Ｂｕｓ　Ｂｌに返す。この際、ＭｅＩｌｏｒｙ−Ｂｕ
ｓ　Ｂｌのｃａｃｈｅ信号をアサートしＭｅｍｏｒｙ旧
が応答しないようにする。

■　すると５ｃａｃｈｅ　Ｓｌ　はｄａｔａをＭｅｍｏ
ｒｙ−Ｂｕｓ　Ｂｌから読み込み、状態をＵＮＯに変化
させる。

■　これによって５ｅａｅｈｅ　Ｓｌは■の応答として
ｄａｔａをＣ’ａｃｈｃ−Ｂｕｓ　Ｃ１に返す。

■　この結果、ｆｃａｃｈｅ　ｐＨはｄａｔａをＣａｃ
ｈｅ−Ｂｕｓ　Ｃ１から読み込み、その状態をＵＮＯに
変化させる。

■　そしてｒｅａｅｈｅ　ＦＩＬはｄａｔａをＰＩＬに
返す。

第７図（「）は正規の読出し動作例［ｒｅａｄ例６コを
示している。

■　ｐＨがｒｅａｄ要求をｒｃａｃｈｅ　Ｆｌｌに出す
。

■　これに対してｒｃａｃｈｅ　ＦｉｌのＥＸＣ、ＮＯ
Ｎ　、　［ＪＮＯのどれかにｂｉｔすると、 ■　ｆ’ｃａｅｈｅ　Ｆｌｌは、これに対して直接的に
ｄａｔａをｐＨに返すことになる。

以上が本装置におけるプロセッサからの読出し要求に対
する動作例である。

次にプロセッサからの書き込み要求時の動作例について
説明する。

第７図（ｇ）は第１の書き込み例［ｖｒｌ　ｔｅ例１コ
を模式的に示す図である。この処理動作は、■　ｗｒｉ
ｔｅ要求をｐＨがｆｃａｃｈｅ　Ｆｌｌに出すことによ
って行われる。

■　この要求に対して「ｃａｃｈｅ　ＦｌｌのＥＸＣ’
が旧ｔすると、 ■　ｆ’ｃａｃｈｅ　ｐＨが書き込み動作を行い、ｐＨ
に対してａｃｋ信号を返してその動作を終了する。

第７図（ｈ）に示す第２の書き込み例［ｗｒｉｔｅ例２
］は次のようにして行われる。

■　ｗｒｉｔｅ要求をｐｔｉがｆｃａｃｈｅ　Ｆｉｌに
出す。

■　これに対してｆ’ｅａｃｈｅ　ｐＨのＵＮＯが旧ｔ
すると、■　ｆ’ｃａｃｈｅ　ｐＨがＣａｃｅｈ−Ｂｕ
ｓ　Ｃ１にＶＦＩニア７ンドを出す。

■　このコマンドにｆ’ｃａｅｈｅ　ＰＬ４がｈｉｔす
ると、その状態ＮＯＮをＩＮＶに変化させる。そして■
の応答としてｃａｃｈｅ−ｂｕｓ　ｃｔにａｃｋ信号を
返す。この場合、５ｃａｃｈｃ　８１の状態ははＢＸＣ
だったのでａｃｋ信号のみを返す。

■　するとｒｃａｃｈｅ　ｐＨが上記ａｅｋ信号を受取
り、その状態ＬＩＮＯをＥＸＣに変化させる。■　この
結果、［’ｃａｃｈｅ　ｐＨが書き込み動作を行いａｃ
ｋ信号をｐＨに返す。

第３の書き込み例［ｖｒｌｔｅ例３］は、第７図（ｉ）
に示すようにして実行される。

■　ｗｒｉｔｅ要求をｐＨがｆ’ｃａｃｈｅ　Ｆｌｌに
出す。

■　この要求がｒｃａｃｈｅ　ｐＨのＵＮＯに旧ｔする
と、ｒｅａｃｈｅ　ＦｉｌはＣａｃｈｅ−Ｂｕｓ　Ｃ１
にνＦ１　コマンドを出す。

■　このコマンドが５ｃａｃｈｅ　ＳｌのＵＮＯにｈｉ
ｔすると、５ｃａｃｈｃ　ＳｌはＭｅｍｏｒｙ−Ｂｕｓ
　ＢｌにＷＦＩ　コマンドを出す。

■　しかしてＷＰＩ　コマンドに対して５ｃａｃｈｅ　
Ｓ３のＮＯＮが旧ｔすると、５ｃａｃｈｅ　８３はその
Ｃａｃｈｅ−ＢｕｓＣ３に対してＷＰＩ　コマンドを出
す。

■　そしてこのコマンドがｒｃａｃｈｅ　Ｐ３４のＵＮ
Ｏにｈｉｔすると、その状態をＩＮＶに変化させ、前記
■のコマンドに応答としてＣａｃｈｅ−Ｂｕｓ　Ｃ３に
ａｃｋ信号を返す。

■　この結果、５ｅａｃｈｅ　Ｓ３が状態をＮＯＮから
ＩＮＶに変化させ、■のコマンドに応答としてＭｅｍｏ
ｒｙ−Ｂｕｓ　Ｂｌ　ｌ：：　ａｃｋ信号を返す。

■　そして前記５ｃａｃｈｅ　８１がその状態をＩＪＮ
ＯがらＥＸＣに変化させ、■のコマンドに応答としてＣ
ａｃｈｅ−Ｂｕｓ　Ｃ１にａｃｋ信号を返す。

■　この結果、ｆｃａｃｈｅ　Ｆｉｌがその状ｆｉＵＮ
Ｏ−をＥＸＣに変化させ、 ■　ｆｃａｃｈｅ　Ｆｌｌが書き込み動作を行う。そし
てｐＨにａｃｋ信号を返す。

第７図（ｊ）は更に別の書き込み動作例［ｗｒｉｔｅ例
４］を示している。この動作は、 ■　ｗｒｉｔｅ要求をｐｔｔがｒｃａｃｈｅ　Ｆｉｌに
出し、■　ｒｃａｃｈｅ　ｐＨがｍ１ｓｓした場合であ
る。

■　この場合には、ｆ’ｃａｃｈｅ　ｐＨはＣａｃｈｅ
−Ｂｕｓ　Ｃ１にＲＰＯコマンドを出す。

■　このＲＰＯニアマントに対してＩ’ｃａｃｈｅ　Ｐ
Ｉ３のＥＸＣが旧ｔすると、ｒｃａｃｈｅ　ＰＩ３は■
のコマンドへの応答としてＣａｃｈｅ−Ｂｕｓ　Ｃ１に
ａａｔａを返す。そしてその状態をＩＮＶに変化させ、
また５ｃａｃｈｅ　８１の状態がＥＸＣなのでａｃｋ信
号のみを返す。

■　するとｆｃａｃｈｅ　Ｆｉｌがａａｔａを読み込み
、その状態をＩＮＶからＥＸＣに変化させる。

■　この結果、ｆｃａｃｈｅ　ｐＨが読み込んだｄａｔ
ａに書き込み動作し、ａｃｋ信号をＰｉｔに返す。

第５の書き込み動作例［ｖｒ１ｔｅ例５］は、第７図（
ｋ）に示すようにして実行される。■　ｗｒｉｔｅ要求
をｐＨがｒｅａｅｈｅ　ｐＨに出し、■　ｆ’ｃａｃｈ
ｅ　Ｆｉｌがｎ＋ｌｓｓすると、■　ｆｃａｃｈｃ　Ｆ
ｉｌはＣａｃｈｅ−Ｂｕｓ　Ｃ１にＲＰＯコマンドを出
す。

■　これに対して５ｃａｃｈｅ　Ｓｌがｌｌ１ｓｓする
と、■　５ｃａｃｈｅ　８１はＭｅａ＋ｏｒｙ−Ｂｕｓ
　ＢｌにＲＰＯコマンドを出す。

■　これによってＩｌｅｍｏｒｙ　Ｍｌが■の応答とし
てｄａｔａをＭｅｍｏｒｙ−Ｂｕｓ　Ｂｌに返す。

■　すると５ｃａｃｈｅ　ＳｔがＭｅａ＋ｏｒｙ−Ｂｕ
ｓからｄａｔａを読み込み、その状態をＩＮＶからＥＸ
Ｃに変化させる。

■　そして５ｃａｃｈｅ　Ｓｌは■の応答としてｄａｔ
ａをＣａｃｈｅ−Ｂｕｓ　Ｃ１に返す。

■　この結果、ｆ’ｃａｃｈｅ　ＦｉｌがＣａｃｈｅ−
Ｂｕｓ　Ｃ１からｄａｔａを読み込み、その状態をＩＮ
ＶからＥＸＣに変化させる。

［相］　そしてｆｃａｃｈｅ　Ｆｉｌは読み込んだｄａ
ｔａに書き込み、ａｃｋ信号をｐＨに返す。

第７図（１）は第６の書き込み動作例［ｖｒｌｔｅ例６
］を模式的に示している。この例では、■　ｖｒ１ｔｅ
要求をｐＨがｆｃａｃｈｅ　Ｆｌｌに出し、■　ｒｃａ
ｃｈｅ　Ｆｉｌがｍ１ｓｓＬ、■　ｆ’ｃａｃｈｅ　ｐ
ＨがＣａｃｈｅ−Ｉ３ｕｓ　Ｃ１にＲＦ０１マントを出
し、 ■　更にこのＲＦＯコマンドに対して５ｅａｃｈｅ　８
１がｒＡｉｓｓＬ、 ■　５ｃａｃｈｅ　８１がＭｅｍｏｒｙ−Ｂｕｓ　Ｂｌ
にＲＰＯコマンドを出すときの動作を示している。

■　しかしてＲｐｏコマンドが５ｃａｃｈｅ　Ｓ３のＥ
ＸＣにｈｉｔすると、５ｃａｅｈｅ　Ｓ３はＭｅｍｒｏ
ｙ−Ｂｕｓ　Ｂｌのｃａｃｈｅ信号をアサートし、Ｍｅ
ｍｏｒｙ　Ｍｌが応答しないようにする。同時に５ｃａ
ｃｈｅ　８３はＦＡＩ　コマンドをＣａｃｈｅ−Ｂｕｓ
　Ｃ３に出す。

■　このＦ＾１コマンドにｆ’ｃａｃｈｅ　Ｆ３４のＥ
ＸＣが旧ｔすると、前記■の応答としてＣａｃｈｅ−Ｂ
ｕｓ　Ｃ３１，：　ｄａｔａを返す。この際、その状態
をＩＮＶにする。

■　すると５ｃａｃｈｅ　３３がＣａｃｈｅ−Ｂｕｓの
ｄａｔａを読み込み、■の応答として肋−ｏｒｙ−Ｂｕ
ｓにｄａｔａを返し、その状態をＥＸＣからＩＮＶに変
化させる。

■　そして５ｃａｈｅｅ　ＳｌがＭｅｍｏｒｙ−Ｂｕｓ
のｄａｔａを読み込み、■の応答としてＣａｃｈｅ−Ｂ
ｕｓにａａｔぽを返し、同時にその状態をＩＮＶからＥ
ＸＣに変化させる。

［相］　この結果、ｒｃａｃｈｅ　ＦｉｌがＣａｃｈｅ
−Ｂｕｓのｄａｔａを読み込み、その状態をＩＮＶから
ＥＸＣに変化させ、■　「ｃａｅｈｅ　Ｆｉｌは読み込
んだｄａｔａに書き込み動作を行い、ｐＨにａｃｋ信号
を返す。

以上が上述した如く構成された階層キャッシュメモリ装
置における、プロセッサの読出し、書き込みに対する動
作例である。

次に、上述した実施例の変形例として命令用のキャッシ
ュメモリを別に持った第２の実施例について説明する。

この第２の実施例装置は第８図に示すように、第１およ
び第２のキャッシュメモリ装置ｆｃａｅｈｅ。

５ｃａｃｈｅのそれぞれに、データ用のキャッシュメモ
リ装置とは別に命令用のキャッシュメモリ装置を設けた
ことを特徴としている。

即ち、プロセッサｐＨ，〜Ｐｉｎ、・Ｐｉｌ、　〜ＰＩ
Ｊのそれぞれに、データ用のキャッシュメモリ装置ＤＦ
ＩＩ。

〜ＤＰ１ｎ・・・１）Ｐｉｌ、〜ＤＰｉｌと、これと対
をなす命令用のキャッシュメモリ装置ＩＰＩＩ、〜ＩＰ
Ｉｎ・・・ＩＰｌｌ、〜１Ｆｉｊとを第１のキャッシュ
メモリ装置ｆ’ｃａｃｈｅとして接続し、これらを前述
した実施例と同様にキャッシュバス（Ｃａｃｈｅ−Ｂｕ
ｓ　）　Ｃ１，〜Ｃ２にそれぞれ接続する。

そして２段目のキャッシュメモリとしても、データ用の
キャッシュメモリ装置ＯＳｔ、〜ＤＳＩと、これと対を
なす命令用のキャッシュメモリ装置＋ｓｉ。

〜ＩｓＩ　とを準備し、これらを前記キャッシュバス（
Ｃａｃｈｅ−Ｂｕｓ　）　Ｃ１，〜Ｃ２にそれぞれ接続
する。そしてこれらの第２のキャッシュメモリ装置５ｃ
ａｃｈｅをメモリバス（Ｍｅｍｏｒｙ−Ｂｕｓ）　　Ｂ
ｌにて共通接続し、このメモリバス（Ｍｅｍｏｒｙ−Ｂ
ｕｓ）　　Ｂｌにメインメモリ（Ｍｅａ＋ｏｒｙ）　Ｍ
ｌを接続して階層構造をなすキャッシュメモリ装置が構
築される。

尚、ここでは命令用の１段目のキャッシュを１−ｆｃａ
ｃｈｅ、命令用の２段目のキャッシュを１−ｓｃａｃｈ
ｅと称して説明を進める。また上記命令用のキャッシュ
はプロセッサから書き込むことはできないものである。

また命令用のキャッシュはシステムのコマンドにより無
効化することができる。

またプロセッサは、命令を読み込むときには１−１’ｃ
ａｃｈｅから行い、プロセッサはデータに対するアクセ
スはｒｃａｃｈｅに対して行うものとし、更にこれらの
命令用のキャッシュはデータ用のキャッシュとも同じバ
スを使用するものとする。

またここでは命令用のキャッシュメモリには書き込みが
頻繁に起こらないことから、コンシステンシを保つため
のハードウェアを少なくする上で、命令用のキャッシュ
にコピーが存在するアドレスに書き込んだときに、命令
用のキャッシュのコピーについては無効化されない、つ
まり命令用のキャッシュについてはスヌーブ動作を行わ
ないものとしている。

しかし新しいプログラムをロードしたときなどは命令キ
ャッシュを無効化しなければならない。

これはロードされたプログラムを実行しようとしている
プロセッサの下の命令用のキャッシュに、システムから
無効化のコマンドを送ることで達成される。例えばプロ
セッサｐＨが新たにロードされたプログラムを実行しよ
うとしているときには、このプロセッサｐＨに対応する
命令用キャッシュＩＰＩ１．　ＩＳＩに対して無効化の
コマンドが送られる。

このような実施例装置によれば、以下に説明するように
実行するプロセッサの１−１’ｃａｃｈｅ及びその＋−
５ｃａｃｈｅの下の＋−５ｃａｃｈｅを無効化するだけ
でプロセッサから書き込まれた命令の列を実行すること
が可能となる。

次に１段目の命令用キャッシュメモリ装置（１−ｆｃａ
ｃｈｅ）の機能について説明する。

この命令用キャッシュメモリ装置（１−ｆ’ｃａｃｈｅ
）のエントリは、そのエントリがどのアドレスのもので
あるかを示すアドレス情報、そのエントリが有効かどう
かを示す状態情報、およびデータ部からなる。これらの
状態情報とアドレス情報とによりタグ部が構成される。

しかして１段目の命令用キャッシュメモリ装置（１−ｒ
ｃａｃｈｅ）が取り得る状態は次の２つである。

［１１Ｉ　　（ｌｎＶａｌｉｄ　）　　：このエントリ
のデータ部は無効である。

［２］　Ｖ　（Ｖａｌｉｄ　）　　；このエントリのデ
ータ部は有効である。

１−ｆｃａｅｈｅにヒツトｃｈｔｔ　）するのはエント
リのタグ部のアドレスが、要求しているアドレスと等し
く、且つその状態がＶのときであり、それ以外はミスヒ
ツト（ｍ１ｓｓ）となる。

また命令用キャッシュメモリ装置（１−ｆｃａｃｈｅ）
のリプレース（ｒｅｐｌａｃｅ　）については、１−ｒ
ｃａｃｈｅはプロセッサによって書き込まれることがな
いので、リプレースつまりコピーバックは行わない。

更にキャッシュバス（Ｃａｃｈｅ−Ｂｕｓ　）に対して
は、１−ｆｃａｃｈｅが追加されることによって次のバ
スコマンドが１つ追加されるされることになる。

Ｉ　Ｆ　Ｃ：　１ｎｓｔｒｕｃｔ１ｏｎ−Ｆｅｔｃｈ（
ａｄｄｒｅｓｓ）；ａｄｄｒｅｓｓで示されるキャッシ
ュブロックをＩ−ｆ’ｃａｃｈｅに読み込む為の要求。

さて１−ｆｃａｃｈｅはプロセッサからの要求に対して
次のように応答する。

（ａ−１）プロセッサが命令をｆ’ｅｔｃｈ　Ｌ、ｉ−
１’ｃａｃｈｅに旧ｔした場合；　１−ｆｃａｃｈｅの
データをプロセッサに返す。

（ａ−２）プロセッサが命令をｆ’ｅｔｃｈ　Ｌ、ｉ−
１’ｃａｃｈｅがｍ１ｓｓした場合；　ｔ−ｒｃａｃｈ
ｅはＣａｃｈｅ−ＢｕｓにＩＰｃ　ニアマントを発行し
、ｄａｔａを読み込む。そしてプロセッサがこのａａｔ
ａをｆ’ｅｔｃｈする。

（ｂ）プロセッサが命令のｆｅｔｃｈ以外を実行する場
合；　１−ｆｃａｃｈｅは応答しない。

一方、ｆ’ｃａｃｈｅはＣａｃｈｅ−ＢｕｓのＩＦＣコ
マンドに対して次のように応答する。

（ａ−１）　Ｅ　Ｘ　Ｃｌ、：ｈｌｔ　した時；　ｄａ
ｔａをＣａｃｈｅ−Ｂｕｓに読出し、ｃａｃｈｅ信号を
アサートする。

尚、ｃａｃｈｅ信号は１−ｓｃａｃｈｅが応答しないよ
うにするための信号である。そして状態を変化させるこ
となく　、ａｃｋ信号を返す。

（ａ−２）　Ｎ　ＯＮに旧ｔした時；　ｄａｔａをＣａ
ｃｈｅ−Ｂｕｓに読出し、ｃａｃｈｅ信号をアサートす
る。そしてその状態を変化させることなく　、ａｃｋ信
号を返す。

（ａ−３）　Ｕ　Ｎ　Ｏに旧ｔした時；　ｔ−５ｃａｃ
ｈｅが応答するので、この場合には応答しない。そして
ａｃｋ信号だけを返す。

（ｂ）　ｌ１ｉｓｓした時；　ａｃｋ信号を返し、リプ
レース（ｒｅｐｌａｃｅ　）も行わない。

尚、命令キャッシュを加えたこの実施例ではＣａｃｈｅ
−Ｂｕｓのｃａｃｈｅ信号線が使用されるｏ　ｆｃａｃ
ｈｅはバスコマンドに対する応答としてａａｔａを（：
Ｂｈｅ−Ｂｕｓに出すときはｃａｃｈｅ信号をアサート
して　１−ｓｃａｃｈｅが応答しないように配慮する必
要がある。

次に第９図を参照して上述したｔ−ｒｃａｃｈｅがどの
ように動作するのかを説明する。

プロセッサｐＨからの命令のｆｅｔｃｈは１−ｆｃａｃ
ｈｅ（ＩＦＩＩ）にて扱われ、プロセッサＰＩＬからの
データへのアクセスはｆ’ｃａｃｈｅ　（ＤＰＩＩ）に
て扱われる。

命令のｆｅｔｃｈ要求は、まずプロセッサ・インターフ
ェース（Ｐｒｏｃｅｓｓｏｒ　Ｉｎｔｅｒｒａｃｅ　）
　ＩＰＩＩＩに伝えられる。プロセッサ・インターフェ
ースＩＰＩＩＩはその命令が旧ｔしているかどうかを命
令キャッシュ・タグメモリ（１−ｆ’ｃａｃｈｅ　ｔａ
ｇ　ｍｅｍｏｒｙ）ＩＰ、１１２を参照して判定する。

そして命令が旧ｔしている場合には命令キャッシュ・デ
ータメモリ（１−ｆｃａｃｈｅ　ｄａｔａ　ｓｅｇ＋ｏ
ｒｙ）　ＩＦＩＩ３から前記プロセッサ・インターフェ
ースＩＰＩＩＩを通してプロセッサＰｌ＋にデータが与
えられる。

また命令がｍ１ｓｓしたときはキャッシュバス・インタ
ーフェース（Ｃａｃｈｅ−Ｂｕｓ　Ｉｎｔｅｒｆ’ａｃ
ｅ　）　ＩＦＩＩ４を通じてＩＦＣコマンドがキャッシ
ュバス（Ｃａｃｈｅ−Ｂｕｓ、）　ＣＬに与えられ、そ
の結果として与えられたデータは命令キャッシュ・デー
タメモリ１Ｆ１１３に格納される。同時に前記命令キャ
ッシュ・タグメモリ１Ｆ１１２のエントリが書き換えら
れる。

尚、命令キャッシュ・コントローラ（１−ｆｃａｃｈｅ
ｃｏｎｔｒｏｌｌｅｒ）　ＩＦＩＩ５はこれらを制御す
る装置である。

しかしてシステム中のプロセッサ、或いは他の周辺装置
から新たにロードされた命令列を実行する為には、１（
ｃａｃｈｅの命令列のアドレスに対応するエントリを無
効化する必要がある。この無効化は前記命令キャッシュ
・タグメモリＩＰ１１２の対応するエントリの状態情報
を無効化することによって達成される。この場合、キャ
ッシュバスＣａｃｈｅ−Ｂｕｓ上のコマンドに対しては
ａｃｋ信号だけが返される。

一方、２段目（第２）の命令用キャッシュメモリド５ｃ
ａｃｈｅは次のようなものである。

この命令用キャッシュメモリ＋−５ｃａｃｈｅのエント
リは、そのエントリがどのアドレスのものであるかを示
すアドレス情報、そのエントリが有効かどうかを示す状
態情報、およびデータ部とからなる。

これらのアドレス情報と状態情報をまとめてタグ部と呼
ぶ。

しかして命令用キャッシュメモリ１−ｓｃａｃｈｅは、
前述した１段目の第１の命令用キャッシュメモリ１（ｃ
ａｃｈｅと同様に次の２つの状態をとる。

［１］　１　（Ｉｎｖａｌｉｄ　）　　；このエントリ
のデータ部は無効である。

［２］　Ｖ　（Ｖａｌｉｄ　）　　；このエントリのデ
ータ部ハ有効である。

１−８ｅａｅｈｅにヒツト（ｈｌｔ　）するのはエント
リのタグ部のアドレスが、要求しているアドレスと等し
く、且つその状態がＶのときであり、それ以外はミスヒ
ツト（ｓｌｓｓ）となる◎ また命令用キャッシュメモリ装置（ｉ−ｓｃａｃｈｅ）
のリプレース（ｒｅｐｌａｃｅ　）については、１−ｓ
ｃａｃｈｅは書き込まれることがないので、リプレース
つまりコピーバックは行わない。

更にメモリバス（ｍｅｍｏｒｙ−Ｂｕｓ）に対しては、
１−ｓｃａｃｈｅが追加されることによって次のバスコ
マンドが１つ追加されるされることになる。

Ｉ　Ｆ　Ｃ：　Ｉｎ５ｔｒｕｃｔｉｏｎ−Ｆｅｔｃｈ（
ａｄｄｒｅｓｓ）；ａｄｄｒｅｓｓで示されるキャッシ
ュブロックを１−ｓｃａｃｈｅに読み込む為の要求。

さてｔ−５ｃａｃｈｅはキャッシュバス（Ｃａｃｈｅ−
Ｂｕｓ）からの要求に対して次のように応答する。

（ａ−１）　Ｉｒｅコマンドがｌ−５ｃａｃｈｅに旧ｔ
し、且っｃａｃｈｅ信号がアサートされていない場合；
エントリのデータをＣａｃｈｅ−Ｂｕｓに返し、その状
態は変えない。そしてａｃｋ信号を返す。

（ａ−２）　Ｉ　ＰＣコマンドが１−ｓｅａｃｈｅに５
ｉｓｓＬ、このときｃａｃｈｅ信号がアサートされてい
ない場合；Ｍｅｍｏｒｙ−ＢｕｓにＩＦＣコマンドを発
行し、ａａｔａを読み込む。そしてその状態をＶにし、
Ｃａｃｈｅ−Ｂｕｓにａａｔａ、およびａｃｋ信号を返
す。

（ａ−３）　ＩＰＣコマンドが１−ｓｃａｃｈｅにｍ１
ｓｓＬ、このときｃａｃｈｅ信号がアサートされている
場合；この状態はＩＰＣに対してその上のｆ’ｃａｃｈ
ｅが応答したことを示しているので、ａｃｋ信号だけを
返す。

（ｂ）　＋ｐｃコマンド以外の場合；　１−ｓｃａｃｈ
ｅからは応答しない。モしてａｃｋ信号だけを返す。

これに対して５ｃａｃｈｅはＣａｃｈｅ−Ｂｕｓ上のＪ
ＰＣ：Ｉマントに対して応答することがない。またｌ−
５ｃａｃｈｅはＭｅｍｏｒｙ−Ｂｕｓ上のコマンドに対
しては、これに応答することなく　、ａｃｋ信号のみを
返す。

一方、５ｃａｃｈｅのＭｅｍｏｒｙ−Ｂｕｓ上のＩＦＧ
コマンドに対しては次のような応答が行われる。

（ａ−１）　Ｅ　Ｘ　Ｃに旧ｔしたとき；先ずｃａｃｈ
ｅ信号をアサートしてＭｅｍｏｒｙが応答しないように
する。

その上のｆ’ｃａｅｈｅと内容が違うからＣａｃｈｅ−
ＢｕｓにＦｗ１コマンドを送ってこのエントリのデータ
をｒｃａｃｈｅと一致させる。その後、Ｍｅｍｏｒｙ−
Ｂｕｓにデータを返し、ＩＰｃに応答する。そしてその
状態をＮＯＮに変化させ、ａｃｋ信号を返す。

（ａ−２）　Ｎ　ＯＮに旧ｔしたとき；先ずｃａｃｈｅ
信号をアサートしてＭｅｍｏｒｙが応答しないようにす
る。

その後、Ｍｅｍｏｒｙ−Ｂｕｓにデータを返し、ＩＰｃ
に応答する。この場合には状態を変化させないでａｃｋ
信号を返す。

（ａ−３）　Ｕ　Ｎ　Ｏにｈｉｔ　したとき；応答しな
いでａｃｋ信号のみを返す。

（ｂ）　ｍ１ｓｓしたとき；応答しないでａｃｋ信号の
みを返す。

次に第１０図を参照して上述した１−ｓｃａｃｈｅの構
成とその動作について説明する。

この２段目のキャッシュメモリ装置にあっては、Ｃａｃ
ｈｅ−Ｂｕｓ　Ｃ１上のコマンドがＩＰＧのときは　１
−ｓｃａｃｈｅ　ＩｓＩが対応し、それ以外のコマンド
では５ｃａｃｈｅ　Ｓｔが対応する。但し、Ｃａｃｈｅ
−Ｂｕｓ　Ｃ１上のコマンドに対してはＪＳＩ、８１の
どちらもａｅｋ信号は返す。

しかしてＩＦＣコマンドに対してはキャッシュバス・イ
ンターフェース（ｃａｃｈｅ−Ｂｕｓ　Ｉｎｔｅｒｆａ
ｃｅ　）１！３１１が命令キャッシュ・タグメモリ（１
１−５ｃａｃｈｅｔａ　ｌ１ｅｏｌｏｒｙ）　ｌ５１２
を参照して、その命令が旧ｔしているかどうかを判定す
る。

命令が旧ｔしており、ＣａＣｈｅ信号がアサートされて
いないときは命令キャッシュ・データメモリ（１−ｓｃ
ａｅｈｅ　ｄａｔａ　Ｉｌｅｍｏｒｙ）　ｌ５１３から
データを読出し、キャッシュバス・インターフェースｌ
５ＩＩがキャッシュバス（Ｃａｃｈｅ−Ｂｕｓ　）　Ｃ
Ｉにデータを返す。

これに対して上記命令がｍ１ｓｓ　Ｌ、またこの時にｃ
ａｃｈｅ信号がアサートされていないときには、メモリ
バス・インターフェース（Ｍｅｍｏｒｙ−ＢｕｓＩｎｔ
ｅｒｆａｃｅ　）　１８１４を通じてメモリバス（Ｍｅ
ｍｏｒｙ−Ｂｕｓ）　ＢｌにＩＰＣコマンドを送る。こ
のコマンドに対する応答は上記メモリバス・インターフ
ェース（Ｍｅｓｒｏｙ−Ｂｕｓ　Ｉｎｔｅｒｆ’ａｃｅ
）　ｌ５１４を通じて命令キャッシュ争データメモリ（
１−ｓｃａｃｈｅ　ｄａｔａ　ｍｅＩｌｏｒｙ）ｌ３１
３に書き込まれる。このときに命令キャッシュφタグメ
モリ　（１−ｓｃａｃｈｅ　ｔａｇ　ｍｅｍｏｒｙ　）
　１ｓ１２のエントリの内容が書き換えられる。

また命令が５ｉｓｓした時にｃａｃｈｅ信号がアサート
されている場合には、キャッシュバス・インターフェー
ス＋８１１か′らａｃｋ信号のみを返す。またメモリバ
ス（Ｍｅｍｏｒｙ−Ｂｕｓ）　Ｂｌ上のコマンドに対し
ては応答しないでａｃｋのみを返す。

尚、命令キャッシュ・コントローラ（１＝ｓｃａｃｈｅ
ｃｏｎｔｒｏｌｌｅｒ）　ｌ５１５はこれらを制御する
装置である。

またシステム中のプロセッサ、或いは他の周辺装置から
新たにロードされた命令列を実行する為の、ｔ−５ｅａ
ｃｈｅの命令列のアドレスに対応するエントリの無効化
は、命令キャッシュ・タグメモリｌ５１２の対応するエ
ントリの状態情報を無効化することによって達成される
。

尚、Ｍｅｍｏｒｙにおける上述したｌＦｃコマンドに対
する応答は、仮にｃａｃｈｅ信号がアサートされていな
かったらデータを返すことで上記ｌＦｃコマンドに応答
する。この際、同時にａｃｋ信号を返す。またｃａｃｈ
ｅ信号がアサートされていない場合には、ａｃｋ信号の
みを返す。その他の応答については、前述した実施例と
同様に、他のＭｅｍｏｒｙ−Ｂｕｓコマンドと同じよう
にｌＦｃコマンドを扱う。

次にこのように構成された実施例装置における具体的な
動作例について第１１図を参照して説明する。

第１１図（ａ）はプロセッサからのフェッチ動作例［ｆ
’ｅｔｃｈ例１コを模式的に示すもので、次のようにし
て実行される。

■　プロセッサｐＨがｆｅｔｃｈ要求を出し、■　この
ｆ’ｅｔｃｈ要求に対して１−４ｃａｃｈｅ　ＩＰＩＩ
がｈｉｔすると、 ■　１−ｆｃａｃｈｅ　ＩＰＩＩがプロセッサｐＨにｄ
ａｔａを返すことにより、その処理動作が実行される。

また第１１図（ｂ）に示すフェッチ動作例［ｆｅｔｃｈ
例２］では、 ■　プロセッサｐＨがｆ’ｅｔｃｈ要求を出し、■　こ
れに対して１−ｆ’ｅａｃｈｅ　ＩＰＩＩが一１ｓｓす
ると、■　ＩＦＩＩがＣａｃｈｅ−Ｂｕｓ　Ｃ１に＋ｐ
ｃコマンドを出す。

■　このｌＦｃコマンドがＦｉｌのＮＯＮにｈｉｔする
と、■　ｐＨが■の応答としてｄａｔａをＣａｅ、ｈｅ
−Ｂｕｓ　Ｃ１に返す。そしてｃａｃｈｅ信号をアサー
トする。

■　これによってＩＦＩＩがｄａｔａを読み込み、その
エントリに書き込む。

■　そしてＩＦＩＩからｄａｔａをｐＨに返すことによ
り、そのフェッチ動作が行われる。

更に第１１図（ｃ）に示す３番目のフェッチ動作例［ｒ
ｅＬｃｈ例３］では、 ■　プロセッサｐＨがｆ’ｅｔｃｈ要求を出し、■、　
ｉｆ’ｃａｃｈｅ　ＩＰＩＩがａｍｉｓｓすると、■　
Ｉｔ’ｌｌはＣａｃｈｅ−Ｂｕｓ　Ｃ１にｌＦｃコマン
ドを出す。

■　このｌＦｃコマンドに対して更に１−ｓｃａｃｈｅ
　ＩＳＩがｍ１ｓｓすると、 ■　ＩＳＩがｌＦｃコマンドをＭｅｍｏｒｙ−Ｂｕｓ　
Ｂｌに出す。

■　この結果、Ｍｅｍｏｒｙ　Ｍｌが■の応答としてａ
ａｔａをＭｅＩｌｏｒｙ−Ｂｕｓ　Ｂｌに返す。

■　するとＩＳＬがＭｅｍｏｒｙ−Ｂｕｓ　Ｂｌからｄ
ａｔａを読み込み、エントリに書き込む。

■　そして＋８１は■の応答としてＣａｃｈｅ−Ｂｕｓ
　Ｃ１にｄａｔａを返す。

■　ＩＰｌｌではこのｄａｔａをＣａｃｈｅ−Ｂｕｓ　
Ｃ１から読み込み、エントリに書き込む。

［相］　そしてＩＰＩＩからａａｔａをｐＨに返すこと
により、そのフェッチ動作が完了する。

また第４番目のフェッチ動作例［ｆｅｔｃｈ例４］は、
第１１図（ｄ）に示すようにして実行される。

■　プロセッサｐＨがｒｅｔｃｈ要求を出し、■　これ
に対してｉ−ｆ’ｃａｃｈｅ　ＩＰＩＩにｍ１ｓｓする
と、■　ＩＦＩＩはＣａｃｈｅ−Ｂｕｓ　Ｃ１に＋ｐｃ
コマンドを出す。

■　このｌＦｃコマンドに対してＦ１ａのＥＸＣが旧ｔ
すると、 ■　ＰＩ３が■の応答としてｄａｔａをＣａｅｈｅ−Ｂ
ｕｓ　Ｃ１に返し、同時にｃａｃｈｅ信号をアサートす
る。

■　この結果、ＩＦＩＩがｄａｔａをｃａｃｈｅ−ｂｕ
ｓから読み込み、そのエントリに書き込む。

■　そしてＩＰＩＩがｄａｔａをｐＨに返すことにより
、フェッチ動作が終了する。

第１１図（ｅ）は５番目のフェッチ動作例［ｆ’ｅｔｃ
ｈ例５コを示すもので、この場合には次のように動作す
る。

■　プロセッサｐＨがｆｅｔｃｈ要求を出し、■　１（
ｃａｃｈｅ　！ｐＨが１ｓｓすると、■　ＩＰＩＩはＣ
ａｃｈｅ−Ｂｕｓ　Ｃ１にｌＦｃコマンドを出す。

■　このＩＰＣニア７ンドに対してｌ−５ｃａｃｈｅ　
１８１が■ｌｓｓすると、 ■　ＩｓＩカ月ｐｃコマンドをＭｅｍｏｒｙ−Ｂｕｓ　
Ｂｌに出す。

■　このＩＰｃ：Ｉマントに対して５ｃａｃｈｅ　Ｓ２
のＮＯＮが旧ｔすると、 ■　このＳ２は■の応答としてｄａｔａをＭｅｍｏｒｙ
−ＢｕｓＢｌに返し、ｃａｃｈｅ信号をアサートする。

■　この結果、ＩＳＩはｄａｔａをＭｅｍｏｒｙ−Ｂｕ
ｓ　Ｂｌから読み込み、そのエントリに書き込み、■　
＋８１は■の応答としてｄａｔａをＣａｃｈｅ−Ｂｕｓ
　Ｃ１に返す。

［株］　すると）ＦｌｌはｄａｔａをＣａｃｈｅ−Ｂｕ
ｓ　　Ｃ１から読み込み、エントリの書き込み、 ■　ＩＰＩＩはｄａｔａをｐＨに返してフェッチ動作を
終了する。

第１１図（ｅ）は今１つのフェッチ動作例［ｆｅｔｃｈ
例６］を示すものである。このフェッチ動作は、■　プ
ロセッサｐＨがｆｅｔｃｈ要求を出し、■　これに対し
て１（ｃａｃｈｅ　ＩＰＩＩにｍ１ｓｓすると、■　Ｉ
ＰＩＩがＣａｃｈｅ−Ｂｕｓ　Ｃ１にＩＰＣ：ｌ？ンド
を出す。

■　このＩＦＣコマンドに対して１−ｓｃａｃｈｅ　１
８１が更に■１ｓｓ　Ｌ、 ■　ＩＳＩはｒｐｃコマンドをＭｅｍｏｒｙ−Ｂｕｈ　
Ｂｌに出す。

■　このＩＰｃコマンドに対して５ｃａｃｈｅ　Ｓ２の
ＥＸＣがｈｉｔすると、 ■　５ｃａｃｈｅ　８２はＣａｃｈｅ−Ｂｕｓ　Ｃ２に
Ｆν１コマンドを出し、Ｍｅｍｏｒｙ−Ｂｕｓ　Ｂｌの
ｃａｃｈｅ信号をアサートする。

■　このＦＷＩ　コマンドに対してｆｃａｃｈｅ　Ｒ２
１のＥＸＣが旧ｔすると、■の応答としてａａｔａをＣ
ａｃｈｅ−ＢｕｓＣ２に返す。そしてＣａｃｈｅ−Ｂｕ
ｓ　Ｃ２のＣａｃｈｅ信号をアサートし、その状態をＵ
ＮＯに変化させる。

■　この結果、５ｃａｃｈｅ　Ｓ２がＣａｃｈｅ−Ｂｕ
ｓ　Ｃ２のａａｔａを読み込み、その状態をＮＯＮに変
化させる。

［相］　すると５ｃａｃｈｅ　Ｓ２は、■の応答として
ｄａｔａをＭｅｍｏｒｙ−Ｂｕｓ　Ｂｌに返す。

■　この結果、！−５ｃａｅｈｅ　ＩＳＩはＭｅＩＩｏ
ｒｙ−Ｂｕｓ　Ｂｌからｄａｔａを読み込み、それをエ
ントリに書き込む。

０　そして１−ｓｃａｃｈｅ　１８１は■の応答として
ｄａｔａをＣａＣｂｅ−Ｂｕｓ　Ｃ１に返す。

０　この結果、１４ＣａＣｈｅ　ＦｉｌはＣａｃｈｅ−
Ｂｕｓ　Ｃ１のｄａｔａヲ読み込んでそのエントリに書
き込み、■　ＩＰＩＩはｄａｔａをｐＨに返してフェッ
チ動作を終了する。

以上がメモリ用のキャッシュを独立に設けたこの実施例
装置におけるフェッチ動作の形態である。

次に上述した如くシステム構成された階層キャッシュメ
モリ装置における具体的な動作について第７図を参照し
て説明する。

第７図（ａ）はプロセッサからの第１の読み込み動作例
［ｒｅａｄ例１］を模式的に示すものであり、この動作
は次のようにして実行される。

■　プロセッサｐＨから第１のキャッシュメモリ装置（
ｆｃａｃｈｅ）　Ｆｉｌ　ヘ読出しく　ｒｅａｄ）の要
求を出し、 ■　このｒｅａｄの要求に対してｆｃａｃｈｅ　ｐＨで
一１ｓｓすると、 ■　ｒｃａｈｃｅ　Ｆｉｌがキャッシュバス（Ｃａｃｈ
ｅ−Ｂｕｓ　）Ｃ１にＲ９Ｈコマンドを出す。

■　このＲＳＩ（コマンドに対して第２のキャッシュメ
モリ装置（ｓｃａｃｈｅ）　Ｓｌでもｍ１ｓｓすると、
■　５ｃａｃｈｅ　ＳｔがメモリバスＢ１にＲ８Ｉ！コ
マンドを出す。

■　このＲ９１１コマンドに対してメモリ（Ｍｅｍｏｒ
ｙ）Ｍｌがｄａｔａを読出し、前記Ｒ９Ｈコマンドに応
答する。

■　すると５ｃａｃｈｅ　Ｓｌがそのｄａｔａを読み込
み、状態をＵＮＯに変化させる。

■　そして５ｃａｃｈｅ　Ｓｌは上記■のＲＳＩに対す
る応答としてｄａｔａをキャッシュバスＣ１に返す。

■　このキャッシュバスＣ１のａａｔａを前記ｒｃａｈ
ｃｅＦｌｌが読み込み、状態をＵＮＯに変化させる。

［株］　そしてｆｃａｈｃｃ　ｐＨからプロセッサｐＨ
に対して上述した如く獲得したｄａｔａを返す。

第７図（ｂ）はプロセッサからの第２の読み込み動作例
［ｒｅａｄ例２］を模式的に示すものであり、この動作
は次のようにして実行される。

■　ｐＨがｆｃａｃｈｅ　Ｆｉｌにｒｅａｄの要求を出
す。

■　この要求に対してｒｃａｃｈｅ　Ｐｉｔで履１ｓｓ
すると、■　ｒｃａｃｈｅ　ＦｌｌがＲ８ＩＩコマンド
をＣａｃｈｅ−Ｂｕｓ　Ｃ１に出す。

■　これに対してｒｅａｃｈｓ　Ｒ１４が■の応答とし
てｄａｔａをＣａｃｈｅ−Ｂｕｓ　Ｃ１に返す。この時
、状態をＥＸＣからＮＯＮに変化させる。

■　ｒｃａｅｈｅ　ｐＨがｃｉａｔａを読み込み、その
状態をＵＮＯに変化させる。

■　モしてｆ’ｃａｃｈｅ　ＦｉｌがｄａｔａをｐＨに
返す。

第３の読み込み動作例［ｒｅａｄ例３］は第７図（ｃ）
に示すようにして行われる。

■　ｐＨがｒｅａｄの要求をｒｃａｃｈｅ　Ｆｉｌに出
し、■　これに対してｒｃａｃｈｅ　Ｆｉｌがｍ１ｓｓ
すると、■　ｆｃａｃｈｅ　ＦｉｌはＣａｃｈｅ−Ｂｕ
ｓ　Ｃ１にＲ８Ｉコマンドを出す。

■　更に５ｃａｃｈｅ　ｓｔが１Ｉｉｓｓすると、■　
５ｃａｃｈｅ　ＳｌがＭｅｍｅｏｒｙ−Ｂｕｓ　Ｂｌに
Ｒ８Ｈコマンドを出す。

■　この時、５ｃａｃｈｅ　Ｓ３がＥＸＣにｂｉｔする
と、Ｍｅｍｅｏｒｙ−Ｂｕｓ　Ｂｌにｃａｃｈｅ信号を
出し、Ｍｅａ＋ｏｒｙが応答しないようにする。同時に
ＦＷ！　コマンドをＣａｃｈｅ−Ｂｕｓ　Ｃ３に出す。

■　するとｆｃａｃｈｅ　Ｆｉｌが■の応答としてａａ
ｔａをＣａｃｈｅ−Ｂｕｓ　Ｃ３に返す。そしてその状
態をＥＸＣからＵＮＯに変化させる。

■　また５ｃａｃｈｅ　Ｓ３はＣａｃｈｅ−Ｂｕｓ　Ｃ
３のｄａｔａを読み込み、状態をＥｘＣからＮＯＨに変
化させる。

■　その後、５ｃａｃｈｅ　８３が■の応答としてｔｉ
ａｔａをＭｃｓｏｒｙ−Ｂｕｓ　Ｂｌに返す。

［相］　次に５ｃａｃｈｅ　Ｓ３がＭｅｍｏｒｙ−Ｂｕ
ｓ　Ｂｌのｄａｔａを読み込み、状態をＵＮＯに変化さ
せる。

（ｉＦ）　　５ｃａｃｈｅ　Ｓ３が■の応答としてｄａ
ｔａをＣａｃｈｅ−Ｂｕｓ　Ｃ１に返す。

０　するとｆｃａｃｈｅ　ＦｉｌがｄａｔａをＣａｃｈ
ｅ−Ｂｕｓ　Ｃ１から読み込み、その状態をＵＮＯに変
化させる。

０　そしてｆｃａｃｈｅ　ｐＨがｄａｔａをｐＨに返す
。

また第７図（ｄ）はプロセッサからの第４の読み込み動
作例［ｒｅａｄ例４］を模式的に示すものであり、この
動作は次のようにして実行される。

■　ｐＨがｒｅａｄ要求をｆｅａｃｈｅ　Ｆｉｌに出し
、■　ｆｃａｃｈｅ　　Ｆｉｌがｍ１ｓｓすると、■　
ｆｃａｃｈｅ　ＦｉｌはＣａｃｈｅ−Ｂｕｓ　Ｃ１にＲ
８Ｈコマンドを出す。

■　このＲ８Ｈコマンドに対して５ｃａｃｈｅ　８１の
ＵＮＯが旧ｔすると、■の応答としてｄａｔａをＣａｃ
ｈｅ−ＢｕｓＣｌに返す。

■　これによってｆｃａｃｈｅ　ＦｉｌがＣａｃｈｅ−
Ｂｕｓ　Ｃ１からｄａｔａを読み込んで状態をＵＮＯに
変化させる。

■　そしてｒｃａｃｈｅ　ＦｉｌがｐＨにａａｔａを返
す。

更に第５の読出し動作例［ｒｅａｄ例５］は第７図（ｅ
）に示すようにして実行される。

■　ｐＨがｒｅａｄ要求をｆｅａｃｈｅ　Ｆｌｌに出し
、■　これ１こ対してｆ’ｃａｃｈｅ　Ｆｉｌｌこ一１
ｓｓすると、■　ｒｃａｃｈｅ　ｐＨはＣａｃｅｈ−Ｂ
ｕｓ　Ｃ１にＲ８Ｈ：ｆｆ７ンドを出す。

■　また５ｃａｃｈｅ　Ｓｌでもにｍ１ｓｓすると、■
　５ｅａｃｈｅ　ＳｌがＭｅｍｏｒｙ−Ｂｕｓ　Ｂｌ　
ｌこＲ８Ｈコマンドを出す。

■　このＲ３１１コマンドに５ｃａｃｈｅ　８３のＮＯ
Ｎが旧ｔす、ると、■の応答としてｄａｔａをＭｅｇ＋
ｏｒｙ−Ｂｕｓ旧に返す。この際、Ｍｅｍｏｒｙ−Ｂｕ
ｓ　８１のｃａｃｈｅ信号をアサートしＭｅｍｏｒｙ旧
が応答しないようにする。

■　すると５ｃａｃｈｅ　ＳｌはｄａｔａをＭｅｍｏｒ
ｙ−Ｂｕｓ　Ｂｌから読み込み、状態をＵＮＯに変化さ
せる。

■　これによって５ｃａｃｈｅ　８１は■の応答として
ｄａｔａをＣａｃｈｅ−Ｂｕｓ　Ｃ１に返す。

■　この結果、ｒｃａｃｈｅ　ＦｉｌはｄａｔａをＣａ
ｃｈｅ−Ｂｕｓ　Ｃ１から読み込み、その状態をＵＮＯ
に変化させる。

［株］　そしてｒｃａｃｈｅ　ＦｉｌはｄａｔａをｐＨ
に返す。

第７図（「）は正規の読出し動作例［ｒｅａｄ例６］を
示している。

■　ｐＨがｒｅａｄ要求をｆ’ｃａｃｈｅ　ｐＨに出す
。

■　これに対してｒｃａｃｈｅ　ＦｉｌのＥＸＣ、ＮＯ
Ｎ　、　ＵＮＯのどれかに旧ｔすると、 ■　ｒｃａｃｈｅ　Ｆｉｌは、これに対して直接的にｄ
ａｔａをｐｔｔに返すことになる。

以上が本装置におけるプロセッサからの読出し要求に対
する動作例である。

次にプロセッサからの書き込み要求時の動作例について
説明する。

第７図（ｇ）は第１の書き込み例［ｖｒｌｔｅ例１］を
模式的に示す図である。この処理動作は、■　ｖｒｔｔ
ｅ要求をｐｔｔがｆｃａｃｈｅ　Ｆｉｌに出すことによ
って行わ、れる。

■　この要求に対してｆｃａｃｈｅ　ＦｉｌのＥＸＣが
旧ｔすると、 ■　Ｉ’ｃａｃｈｅ　Ｆｉｌが書き込み動作を行い、ｐ
Ｈに対してａｃｋ信号を返してその動作を終了する。

第７図（ｈ）に示す第２の書き込み例［ｖｒＨｅ例２コ
は次のようにして行われる。

■　ｖｒｔｔｅ要求をｐＨがｆｃａｃｈｅ　ｐＨに出す
。

■　これに対してｆ’ｃａｃｈｅ　ＦｉｌのＵＮＯがｈ
ｌｔすると、■　ｆｃａｃｈｅ　ＦｉｔがＣａｃｅｈ−
Ｂｕｓ　Ｃ１にＶＦＩ　コマンドを出す。

■　このコマンドにｆｃａｃｈｅ　ＰＩ４が旧ｔすると
、その状態ＮＯＮをＩＮＶに変化させる。そして■の応
答としてＣａｃｈｅ−ｂｕｓ　Ｃ１１，：ａｃｋ信号を
返す。この場合、５ｃａｃｈｅ　８１の状態ははＥＸＣ
だったのでａｃｋ信号のみを返す。

■　するとｒｃａｃｈｅ　ｐＨが上記ａｃｋ信号を受取
り、その状態ｔｌＮＯをＩＥＸｃに変化させる。■　こ
の結果、ｒｃａｃｈｅ　Ｆｌｌが書き込み動作を行いａ
ｃｋ信号をｐＨに返す。

第３の書き込み例［νｒ１ｔ１３例３］は、第３］（＋
）に示すようにして実行される。

■　Ｖｒ１ｔ８要求をｐＨがｆｅａｃｈｅ　ＦＩＬに出
す。

■　この要求がｒｃａｃｈｅ　ＰｉＩのｔｌＮＯに旧ｔ
すると、１’ｃａｃｈｅ　ＦｉｌはＣａｃｈｅ−Ｂｕｓ
　Ｃ１にＷＦＩ　コマンドを出す。

■　このコマンドが５ｃａｃｈｅ　ＳｌのＵＮＯに旧ｔ
すると、５ｃａｃｈｅ　８１はＭｅｍｏｒｙ−Ｂｕｓ　
ＢｌにＷＦＩ　コマンドを出す。

■　しかしてＷＦＩ　コマンドに対して５ｃａｃｈｅ　
Ｓ３のＮＯＮがｈｔｔすると、５ｃａｃｈｅ　Ｓ３はそ
のＣａｃｈｅ−ＢｕｓＣ３に対してＷＦＩ　コマンドを
出す。

■　そしてこのコマンドがｆｃａｃｈｅ　Ｐ３４のＵＮ
Ｏにｈｔｔすると、その状態をＩＮＶに変化させ、前記
■のコマンドに応答としてＣａｃｈｅ−Ｂｕｓ　Ｃ３に
ａｃｋ信号を返す。

■　この結果、５ｃａｃｈｅ　９３が状態をＮＯＮから
ＩＮＶに変化させ、■のコマンドに応答としてＭｅｍｏ
ｒｙ−Ｂｕｓ　Ｂｌにａｃｋ信号を返す。

■　そして前記５ｃａｃｈｅ　８１がその状態をＵＮＯ
からＥＸＣに変化させ、■のコマンドに応答としてＣａ
ｃｈｅ−Ｂｕｓ　Ｃ１にａｃｋ信号を返す。

■　この結果、ｒｃａｃｈｅ　Ｆｉｌがその状ａ　ＵＮ
ＯをＥＸＣに変化させ、 ■　ｒｃａｃｈｅ　Ｆｌｌが書き込み動作を行う。そし
てｐＨにａｃｋ信号を返す。

第７図（ｊ）は更に別の書き込み動作例Ｃｗｒｌｔｅ例
４］を示している。この動作は、 ■　ｖｒｌ、ｔｅ要求をｐＨがｒｃａｃｈｅ　ＦＩＬに
出し、■　ｆｃａｃｈｅ　Ｆｉｌがｍ１ｓｓした場合で
ある。

■　この場合には、ｆ’ｃａｃｈｅ　ＰＬＩはＣａｃｈ
ｅ−Ｂｕｓ　Ｃ１にＲＦＯコマンドを出す。

■　このＲＰＯコマンドに対してｆｃａｃｈｅ　ＰＩ３
のＥＸＣがｈｔｔすると、ｒｃａｃｈｅ　ＰＩ４は■の
コマンドへの応答としてＣａｃｈｅ−Ｂｕｓ　Ｃ１にｄ
ａｔａを返す。そしてその状態をＩＮＶに変化させ、ま
た５ｃａｃｈｅ　Ｓｔの状態がＥＩＣなのでａｃｋ信号
のみを返す。

■　すると「ｃａｃｈｅ　Ｆｌｌがｄａｔａを読み込み
、その状態をＩＮＶからＥＸＣに変化させる。

■　この結果、ｆｃａｃｈｅ　ｐＨが読み込んだｄａｔ
ａに書き込み動作し、ａｃｋ信号をｐＨに返す。

第５の書き込み動作例［ｖｒｉｔｅ例５］は、第７図（
ｋ）に示すようにして実行される。

■　ｖｒｔｔｅ要求をｐＨがｒｅａｃｈｓ　Ｆｉｌに出
し、■　（’ｃａｃｈｅ　Ｆｉｌがａｍｉｓｓすると、
■　Ｉ’ｃａｅｈｅ　ｐＨはＣａｃｈｅ−Ｂｕｓ　Ｃ１
にＲＰＯコマンドを出す。

■　これに対して５ｃａｃｈｅ　８１が１ｓｓすると、
■　５ｃａｃｈｅ　ＳｌはＭｅｍｏｒｙ−Ｂｕｓ　Ｂｌ
にＲＦＯコマンドを出す。

■　これによってｍｅｍｏｒｙ　Ｍｌが■の応答として
ｄａｔａをＭｅｍｏｒｙ−Ｂｕｓ　Ｂｌに返す。

■　すると５ｅａｃｈｅ　ＳｔがＭｅｍｏｒｙ−Ｂｕｓ
からｄａｔａを読み込み、その状態をＩＮＶからＥＸＣ
に変化させる。

■　そして５ｃａｃｈｅ　Ｓｌは■の応答としてａａｔ
ａをＣａｃｈｅ−Ｂｕｓ　Ｃ１に返す。

■　この結果、ｆｅａｃｈｅ　ＦｉｌがＣａｃｈｅ−Ｂ
ｕｓ　Ｃ１からｄａｔａを読み込み、その状態をＩＮＶ
からＥＸＣに変化させる。

［相］　そしてｆｃａｃｈｅ　Ｆｉｌは読み込んだｄａ
ｔａに書き込み、ａｃｋ信号をｐＨに返す。

第７図（１）は第６の書き込み動作例［ｗｒｌｔ’ｅ例
６］を模式的に示している。この例では、■　ｗｒｉｔ
ｅ要求をｐＨがｆｃａｃｈｅ　Ｆｌｌに出し、■　ｆｅ
ａｃｈｅ　Ｆｉｌが１ｓｓＬ、■　Ｉ’ｃａｃｈｅ　Ｆ
ｌｌがＣａｃｈｅ−Ｂｕｓ　Ｃ１にＲＰＯコマンドを出
し、 ■　更にこのＲＰＯコマンドに対して５ｃａｃｈｅ　Ｓ
ｌがｍ１ｓｓＬ、、 ■　５ｅａｃｈｅ　ＳｌがＭｅＩＩｏｒｙ−Ｂｕｓ　Ｂ
ｌにＲＰＯニア７ンドを出すときの動作を示している。

■　しかしてＲＰＯコマンドが５ｃａｃｈｅ　Ｓ３のＥ
ＸＣにｂｉｔすると、５ｃａｃｈｅ　Ｓ３はＭｅｓｒｏ
ｙ−Ｂｕｓ　８１のｃａｃｈｅ信号をアサートし、Ｍｅ
ｍｏｒｙ　Ｍｌが応答しないようにする。同時に５ｃａ
ｃｈｅ　Ｓ３はＦＡＩ　コマンドをＣａｃｈｅ−Ｂｕｓ
　Ｃ３に出す。

■　このＦＡＩニア７ンドにｆｃａｃｈｅ　Ｐ３４のＥ
ＸＣがｈｉｔすると、前記■の応答としてＣａｃｈｅ−
Ｂｕｓ　Ｃ３にｄａｔａを返す。この際、その状態をＩ
ＮＶにする。

■　すると５ｃａｃｈｅ　Ｓ３がＣａｃｈｅ−Ｂｕｓの
ｄａｔａを読み込み、■の応答としてＭｅｍｏｒｙ−Ｂ
ｕｓにｄａｔａを返し、その状態をＥＸＣからＩＮＶに
変化させる。

■　そして５ｃａｈｃｅ　ＳｌがＭｅｍｏｒｙ−Ｂｕｓ
のｄａｔａを読み込み、■の応答としてＣａｃｈｅ−Ｂ
ｕｓにｄａｔａを返し、同時にその状態をＩＮＶからＥ
ＸＣに変化させる。

［相］　この結果、ｆ’ｃ、ａｃｈｅ　ｐＨがＣａｃｈ
ｅ−Ｂｕｓのｄａｔａを読み込み、その状態をＩＮＶか
らＥＸＣに変化させ、０ｆｃａｃｈｅ　ｐＨは読み込ん
だｄａｔａに書き込み動作を行い、ｐＨにａｃｋ信号を
返す。

以上が上述した如く構成された階層キャッシュメモリ装
置における、プロセッサの読出し、書き込みに対する動
作例である。

次に、上述した実施例の変形例として命令用のキャッシ
ュメモリを別に持った第２の実施例について説明する。

この第２の実施例装置は第８図に示すように、第１およ
び第２のキャッシュメモリ装置１’ｃａｃｈｅ。

５ｃａｃｈｅのそれぞれに、データ用のキャッシュメモ
リ装置とは別に命令用のキャッシュメモリ装置を設けた
ことを特徴としている。

即ち、プロセッサｐＨ，〜Ｐｌｎ、−ｐＨ，〜Ｐｉ１の
それぞれに、データ用のキャッシュメモリ装置ＤＰＩＩ
。

〜ＤＰｌｎ・・・ＤＦｉｌ、〜ＤＰｉＪと、これと対を
なす命令用のキャッシュメモリ装置ＩＦＩ１．〜１Ｆｉ
ｎ・・・ＩＰＩＩ、〜１Ｆ１１とを第１のキャッシュメ
モリ装置ｆ’ｃａｃｈｅとして接続し、これらを前述し
た実施例と同様にキャッシュバス（Ｃａｃｈｅ−Ｂｕｓ
　、）　Ｃ１，〜Ｃ２にそれぞれ接続する。

そして２段目のキャッシュメモリとしても、データ用の
キャッシュメモリ装置ＤＳＬ、〜ＤＳ１と、これと対を
なす命令用のキャッシュメモリ装置＋８１゜〜ＩＳＩ　
とを！ｆｆ１ｉし、これらを前記キャッシュバス（Ｃａ
ｃｈｅ−Ｂｕｓ　）　Ｃ１，〜Ｃ２にそれぞれ接続する
。そしてこれらの第２のキャッシュメモリ装置５ｃａｃ
ｈｅをメモリバス（Ｍｅｍｏｒｙ−Ｂｕｓ）　　Ｂｌに
て共通接続し、このメモリバス（Ｍｅｍｏｒｙ−Ｂｕｓ
）　　Ｂｌにメインメモリ（Ｍｅｍｏｒｙ）　Ｍｌを接
続して階層構造をなすキャッシュメモリ装置が構築され
る。

尚、ここでは命令用の１段目のキャッシュを１−「ｃａ
ｃｈｅ、命令用の２段目のキャッシュを１−ｓｃａｃｈ
ｅと称して説明を進める。また上記命令用のキャッシュ
はプロセッサから書き込むことはできないものである。

また命令用のキャッシュはシステムのコマンドにより無
効化することができる。

またプロセッサは、命令を読み込むときには１−ｆｅａ
ｃｈｃから行い、プロセッサはデータに対するアクセス
はｒｃａｃｈｅに対して行うものとし、更にこれらの命
令用のキャッシュはデータ用のキャッシュとも同じバス
を使用するものとする。

またここでは命令用のキャッシュメモリには書き込みが
頻繁に起こらないことから、コンシステンシを保つため
のハードウェアを少なくする上で、命令用のキャッシュ
にコピーが存在するアドレスに書き込んだときに、命令
用のキャッシュのコピーについては無効化されない、つ
まり命令用のキャッシュについてはスヌーブ動作を行わ
ないものとしている。

しかし新しいプログラムをロードしたときなどは命令キ
ャッシュを無効化しなければならない。

これはロードされたプログラムを実行しようとしている
プロセッサの下の命令用のキャッシュに、システムから
無効化のコマンドを送ることで達成される。例えばプロ
セッサｐＨが新たにロードされたプログラムを実行しよ
うとしているときには、このプロセッサｐＨに対応する
命令用キャッシュＩＰＩＩ、　ＩｓＩに対して無効化の
コマンドが送られる。

このような実施例装置によれば、以下に説明するように
実行するプロセッサの１−ｒｃａｃｈｅ及びその１−ｒ
ＣａＣｈｅの下の１−ｓｃａｃｈｅを無効化するだけで
プロセッサから書き込まれた命令の列を実行することが
可能となる。

次に１段目の命令用キャッシュメモリ装置（１−ｒｃａ
ｃｈｅ）の機能について説明する。

この命令用キャッシュメモリ装置＜　１−ｒｃａｃｈｅ
）のエントリは、そのエントリがどのアドレスのもので
あるかを示すアドレス情報、そのエントリが有効かどう
かを示す状態情報、およびデータ部からなる。これらの
状態情報とアドレス情報とによりタグ部が構成される。

しかして１段目の命令用キャッシュメモリ装置（１−１
’ｃａｃｈｅ）が取り得る状態は次の２つである。

［１１１（ＩｎｖａＮｄ　）　　；このエントリのデー
タ部は無効である。

［２］　Ｖ　（Ｖａｌｌｄ　）　　；　コ（Ｄｓ＞　）
　！Ｊ（７）ｙ’−９部ハ有効である。

１−１’ｃａｃｈｅにヒツト（ｂｉｔ　）するのはエン
トリのタグ部のアドレスが、要求しているアドレスと等
しく、且つその状態がＶのときであり、それ以外はミス
ヒツト（ｍ１ｓｓ）となる。

また命令用キャッシュメモリ装置（１−ｆ’ｃａｃｈｅ
）のリプレース（ｒｅｐｌａｃｅ　）については、［−
１’ｃａｃｈｅはプロセッサによって書き込まれること
がないので、リプレースつまりコピーパックは行わない
。

更にキャッシュバス（Ｃａｃｈｅ−Ｂｕｓ　）に対して
は、１−ｒｃａｃｈｅが追加されることによって次のバ
スコマンドが１つ追加されるされることになる。

Ｉ　Ｆ　Ｃ：　Ｉｎ５ｔｒｕｃｔｉｏｎ−Ｆｅｔｃｈ（
ａｄｄｒｅｓｓ）；ａｄｄｒｅｓｓで示されるキャッシ
ュブロックを１−ｆｃａｃｈｅに読み込む為の要求。

さて１（ｃａｃｈｅはプロセッサからの要求に対して次
のように応答する。

（ａ−１）プロセッサが命令をｆｅｔｃｈ　Ｌ、ｉ−１
’ｃａｃｈｅにｈｉｔ　した場合；　Ｉ（ｃａｃｈｅの
データをプロセッサに返す。

（ａ−２）プロセッサが命令をｆｅｔｃｈ　Ｌ、、、Ｉ
−ｆｃａｃｈｅがｌ１ｉｓｓした場合；　１−ｒｃａｃ
ｈｅはＣａｃｈｅ−ＢｕｓにＩＦｃコマンドを発行し、
ｄａｔａを読み込む。そしてプロセッサがこのｄａｔａ
をｆｅｔｃｈする。

（ｂ）プロセッサが命令のｆｅｔｃｈ以外を実行する場
合；　Ｉ−ｆｃａｃｈｅは応答しない。

一方、「ｃａｃｈｅはＣａｃｈｅ−ＢｕｓのＩＦＣコマ
ンドに対して次のように応答する。

（ａ−１）　Ｅ　Ｘ　Ｃにｈｉｔ　した時；　ｄａｔａ
をＣａｃｈｅ−Ｂｕｓに読出し、ｃａｃｈｅ信号をアサ
ートする。

尚、ｃａｃｈｅ信号は１−ｓｃａｃｈｅが応答しないよ
うにするための信号である。そして状態を変化させるこ
となく　、ａｃｋ信号を返す。

（ａ−２）　Ｎ　ＯＮに旧ｔした時；　ｄａｔａをＣａ
ｃｈｅ−Ｂｕｓに読出し、ｃａｃｈｅ信号をアサートす
る。そしてその状態を変化させることなく　、ａｃｋ信
号を返す。

（ａ−３）　Ｕ　Ｎ　Ｏに旧ｔした時；　ｌ−５ｃａｃ
ｈｅが応答するので、この場合には応答しない。そして
ａｃｋ信号だけを返す。

（ｂ）　ｍ１ｓｓした時；　　ａｃｋ信号を返し、リプ
レース（ｒｅｐｌａｃｅ　）も行わない。

尚、命令キャッシュを加えたこの実施例ではＣａｃｈｅ
−Ｂｕｓのｃａｃｈｅ信号線が使用されるｏ　ｒｃａｃ
ｈｅはバスコマンドに対する応答としてｄａｔａをＣａ
ｃｈｅ−Ｂｕｓに出すときはｃａｃｈｅ信号をアサート
して　１−ｓｃａｃｈｅが応答しないように配慮する必
要がある。

次に第９図を参照して上述したｉ−ｆ’ｃａｃｈｅがど
のように動作するのかを説明する。

プロセッサｐＨからの命令のｒｅｔｅｈはＩ−ｒｃａｃ
ｈｅ（ＩＰＩＩ）にて扱われ、プロセッサｐＨからのデ
ータへのアクセスはｒｃａｃｈｅ　（ＤＦＩＩ）にて扱
われる。

命令のｆｅｔｃｈ要求は、まずプロセッサ・インターフ
ェース（Ｐｒｏｃｅｓｓｏｒ　Ｉｎｔｅｒｆａｃｅ　）
　ＩＦＩＩＩに伝えられる。プロセッサーインターフェ
ースｒＦ１１１はその命令がｈＩｔ　Ｌ、ているかどう
かを命令キャッジ＋Ｌ”タグメモリ（１−ｆ’ｃａｃｈ
ｅ　ｔａｇ　＊ｅｓ＋ｏｒｙ）ＩＰＩＩ２を参照して判
定する。そして命令が旧ｔしている場合には、命令キャ
ッシュ・データメモリ（ｉ（ｃａｃｈｅ　ｄａｔａ　ｍ
ｅＩＩｏｒｙ）　ＩＰＩＩ３から前記プロセッサ・イン
ターフェースＩＦＩＩＩを通してブロセッサ　ｐＨにデ
ータが与えられる。

また命令がｍ１ｓｓしたときはキャッシュバス・インタ
ーフェース（Ｃａｃｈｅ−Ｂｕｓ　Ｉｎｔｅｒｆ’ａｃ
ｅ　）　ＩｐＨ４を通じてＩＦＣコマンドがキャッシュ
バス（Ｃａｃｈｅ−Ｂｕｓ　）　Ｃ１に与えられ、その
結果として与えられたデータは命令キャッシュ・データ
メモリｌｐＨ３に格納される。同時に前記命令キャッシ
ュ・タグメモリＩＰ１１２のエントリが書き換えられる
。

尚、命令キャッシュ・コントローラ（１−ｆ’ｃａｃｈ
ｅｃｏｎｔｒｏｌｌｅｒ　）　ＩＦ１１５はこれらを制
御する装置である。

しかしてシステム中のプロセッサ、或いは他の周辺装置
から新たにロードされた命令列を実行する為には、１−
ｆｅａｃｈｅの命令列のアドレスに対応するエントリを
無効化する必要がある。この無効化は前記命令キャッシ
ュ・タグメモリＩＦ１１２の対応するエントリの状態情
報を無効化することによって達成される。この場合、キ
ャッシュバスＣａｃｈｅ−Ｂｕｓ上のコマンドに対して
はａｃｋ信号だけが返される。

一方、２段目（第２）の命令用キャッシュメモリ１−ｓ
ｃａｃｈｃは次のようなものである。

この命令用キャッシュメモリ１−ｓｃａｃｈｅのエント
リは、そのエントリがどのアドレスのものであるかを示
すアドレス情報、そのエントリが有効かどうかを示す状
態情報、およびデータ部とからなる。

これらのアドレス情報と状態情報をまとめてタグ部と呼
ぶ。

しかして命令用キャッシュメモリｌ−５ｃａｃｈｅは、
前述した１段目の命令用キャッシュメモリ　１−ｒｃａ
ｃｈｅと同様に次の２つの状態をとる。

［１１１（Ｉｎｖａｌｉｄ　）　　；このエントリのデ
ータ部は無効である。

［２］　Ｖ　（Ｖａｌｉｄ　）　　；このエントリのデ
ータ部は有効である。

＋−５ｃａｃｈｅにヒツト（ｂｉｔ　）するのはエント
リのタグ部のアドレスが、要求しているアドレスと等し
く、且つその状態がＶのときであり、それ以外はミスヒ
ツト（５ｌｓｓ）となる。

また命令用キャッシュメモリ装置（１−ｓｃａｃｈｅ）
のリプレース（ｒｅｐｌａｃｅ　）については、１−ｓ
ｃａｃｈｅは書き込まれることがないので、リプレース
つまりコピーパックは行わない。

更にメモリバス（ＩＩｅｍｏｒｙ−Ｂｕｓ）に対しては
、■−５ｃａｃｈｅが追加されることによって次のバス
コマンドが１つ追加されるされることになる。

Ｉ　Ｆ　Ｃ：　Ｉｎ５ｔｒｕｃｔｉｏｎ−Ｆｅｔｃｈ（
ａｄｄｒｅｓｓ）：ａｄｄｒｅｓｓで示されるキャッシ
ュブロックを１−ｓｃａｃｈｅに読み込む為の要求。

さて１−５ｅａｅｈｅはキャッシュバス（Ｃａｃｈｅ−
Ｂｕｓ）からの要求に対して次のように応答する。

（ａ−１）　ＩＰｃコマンドがｌ−５ｃａｃｈｅｌ：　
ｈｉｔ　Ｌ、且つｃａｃｈｅ信号がアサートされていな
い場合；エントリのデータをＣａｃｈｅ−Ｂｕｓに返し
、その状態は変えない。そしてａｃｋ信号を返す。

（ａ−２）　ｌＩ’ｃコマンドが１−ｓｃａｃｈｅに５
ｉｓｓＬ、、このときｃａｃｈｅ信号がアサートされて
いない場合；Ｍｅｍｏｒｙ−ＢｕｓにＩＩ’Ｃコマンド
を発行し、ｄａｔａを読み込む。そしてその状態をＶに
し、Ｃａｃｈｅ−Ｂｕｓにｄａｔａ、およびａｃｋ信号
を返す。

（ａ−３）Ｉｒｅコマンドが１−ｓｃａｅｈｅにｍ１ｓ
ｓＬ、このときｃａｃｈｅ信号がアサートされている場
合；この状態はＩＦＣに対してその上のｒＣａｃｈｅが
応答したことを示しているので、ａｃｋ信号だけを返す
。

（ｂ）　ＩＦＣコマンド以外の場合；　ｔ−５ｃａｃｈ
ｅからは応答しない。そしてａｃｋ信号だけを返す。

これに対して５ｅａｃｈｅはＣａｃｈｅ−Ｂｕｓ上のＩ
ＦＣコ？ンドに対して応答することがない。また１−ｓ
ｃａｃｈｅはＭｅｌＯｒＶ−ＢｔｌＳ上のコマンドに対
しては、これに応答することなく　、ａｃｋ信号のみを
返す。

一方、５ｃａｃｈｅのＭｅｍｏｒｙ−Ｂｕｓ上のｒｐｃ
コマンドに対しては次のような応答が行われる。

（ａ−１）　Ｅ　Ｘ　Ｃにｈｌｔ　したとき；先ずｃａ
ｃｈｅ信号をアサートしてＭｅｉ＋ｏｒｙが応答しない
ようにする。

その上のｆｃａｃｈｅと内容が違うからＣａｃｈｅ−Ｂ
ｕｓにＦｗｌ　コマンドを送ってこのエントリのデータ
をｒｃａｃｈｅと一致させる。その後、Ｍｅｍｏｒｙ−
Ｂｕｓにデータを返し、ＩＦＣに応答する。そしてその
状態を、Ｎ　ＯＮに変化させ、ａｃｋ信号を返す。

（ａ−２）　Ｎ　ＯＮに旧ｔしたとき；先ずｃａｃｈｅ
信号をアサートしてＭｅｍｏｒｙが応答しないようにす
る。

その後、Ｍｅｍｏｒｙ−Ｂｕｓにデータを返し、ＩＦｃ
に応答する。この場合には状態を変化させないでａｃｋ
信号を返す。

（ａ−３）　Ｕ　Ｎ　Ｏに旧ｔしたとき；応答しないで
ａｃｋ信号のみを返す。

（ｂ）　ｍ１ｓｓしたとき；応答しないでａｃｋ信号の
みを返す。

次に第１０図を参照して上述した１−ｓｃａｃｈｅの構
成とその動作について説明する。

この２段目のキャッシュメモリ装置にあっては、Ｃａｃ
ｈｅ−Ｂｕｓ　Ｃ１上のコマンドがＩＦｃのときは　１
−ｓｃａｃｈｅ　ＩｓＩが対応し、それ以外のコマンド
では５ｃａｃｈｅ　Ｓｔが対応する。但し、Ｃａｃｈｅ
−Ｂｕｓ　Ｃ１上のコマンドに対してはＩＳｌ、Ｓｌの
どちらもａｃｋ信号は返す。

しかしてＩＦＣコマンドに対してはキャッシュバス帝イ
ンターフェース（ｃａｃｈｅ−Ｂｕｓ　Ｉｎｔｅｒｆａ
ｃｅ　）ＩＳＩＩが命令キャッシュ・タグメモリ（ｉｌ
−５ｃａｃｈｅｔａ　ｍｅｇｏｒｙ）　ｌ５１２を参照
して、その命令が１ｔしているかどうかを判定する。

命令が旧ｔしており、ｃａｃｈｅ信号がアサートされて
いないときは命令キャッシュ・データメモリ（１−ｓｃ
ａｃｈｅ　ｄａｔａ　ａ＋ｅｍｏｒｙ）　１ｓ１３から
データを読出し、キャッシュバス・インターフェース＋
８１１がキャッシュバス（Ｃａｃｈｅ−Ｂｕｓ　）　Ｃ
１にデータを返す。

これに対して上記命令がａ＋ｌ５ｓＬ、またこの時にｃ
ａｃｈｅ信号がアサートされていないときには、メモリ
バス拳インターフェース（Ｍｅｍｏｒｙ−ＢｕｓＩｎｔ
ｅｒｆａｃｅ　）　１ｓ１４を通じてメモリバス（Ｍｅ
ｍｏｒｙ−Ｂｕｓ）　ＢｌにＩＦＣコマンドを送る。こ
のコマンドに対する応答は上記メモリバス・インターフ
ェース（Ｍｅｓｒｏｙ−Ｂｕｓ　Ｉｎｔｅｒｒａｃｅ）
　１ｓ１４を通じて命令キャッシュ・データメモリ（１
−ｓｃａｃｈ’ｅ　ａａｔａ　ｍｅＩｌｏｒｙ）ＩｓＩ
３に書き込まれる。このときに命令キヤ・ソシュ・タグ
メモリ　（１−ｓｃａｃｈｅ　ｔａｇ　Ｉｌｅｍｏｒｙ
　）　１８１２のエントリの内容が書き換えられる。

また命令がｍ１ｓｓＬ、た時にｃａｃｈｅ信号がアサー
トされている場合には、キャッシュバス中インターフェ
ースｌ５ＩＩからａｃｋ信号のみを返す。またメモリバ
ス（Ｍｅｍｏｒｙ−Ｂｕｓ）　Ｂｌ上のコマンドに対し
ては応答しないでａｃｋのみを返す。

尚、命令キャッシュ・コントローラ（１−ｓｃａｃｈｅ
ｃｏｎｔｒｏｌｌｅｒ）　ｌ５１５はこれらを制゛御す
る装置である。

またシステム中のプロセッサ、或いは他の周辺装置から
新たにロードされた命令列を実行する為の、１−ｓｅａ
ｃｈｅの命令列のアドレスに対応するエントリの無効化
は、命令キャッシュ・タグメモリ＋３１２の対応するエ
ントリの状態情報を無効化することによって達成される
。

尚、Ｍｅｍｏｒｙにおける上述したＩＰｃコマンドに対
する応答は、仮にｃａｃｈｅ信号がアサートされていな
かったらデータを返すことで上記ＩＦＣコマンドに応答
する。、この際、同時にａｃｋ信号を返す。またｃａｃ
ｈｅ信号がアサートされていない場合には、ａｃｋ信号
のみを返す。その他の応答については、前述した実施例
と同様に、他のＭｅｌｌＯｒｙ−Ｂｕｓコマンドと同じ
ようにｌＦＣコマンドを扱う。

次にこのように構成された実施例装置における具体的な
動作例について第１１図を参照して説明する。

第１１図（ａ）はプロセッサからのフェッチ動作例［ｆ
ｅｔｃｈ例１］を模式的に示すもので、次のようにして
実行される。

■　プロセッサｐｔｔがｆｅｔｃｈ要求を出し、■　こ
のｆｅｔｃｈ要求に対して１−ｒｃａｃｈｅ　ＩＰＩＩ
がｈｔｔすると、 ■　１−ｒｃａｃｈｅ　ＩＰＩＩがプロセッサｐＨにｄ
ａｔａを返すことにより、その処理動作が実行される。

また第１１図（ｂ）に示すフェッチ動作例［１’ｅｔｃ
ｈ例２］では、 ■　プロセッサｐＨがＩ’ｅｔｃｈ要求を出し、■　こ
れに対してｉ−１’ｃａｃｈｅ　ＩＰＩＩがｍ１ｓｓす
ると、■　ＩＰＩＩがＣａｃｈｅ−Ｂｕｓ　Ｃ１にＩＰ
Ｃコマンドを出す。

■　このＩＦＣコマンドがＦｉｌのＮＯＮに旧ｔすると
、■　Ｉ’ｌｌが■の応答としてａａｔａをＣａｃｈｅ
−Ｂｕｓ　Ｃ１に返す。そしてｃａｃｈｅ信号をアサー
トする。

■　これによってＩＦＩＩがｄａｔａを読み込み、その
エントリに書き込む。

■　そしてＩＦＩＩからａａｔａをｐＨに返すことによ
り、そのフェッチ動作が行われる。

更に第１１図（Ｃ）に示す３番目のフェッチ動作例［ｆ
ｅｔｃｈ例３コでは、 ■　プロセッサｐＨがｆｅｔｃｈ要求を出し、■　１−
ｒｃａｃｈｃ　ＩＰＩＩが１ｓｓすると、■　ＩＰＩＩ
はＣａｃｈｅ−Ｂｕｓ　Ｃ１にＩＦＣコマンドを出す。

■　このＩＰｃコマンドに対して更に１−ｓｃａｅｈｅ
　ＩｓＩがｍ１ｓｓすると、 ■　＋８１がＩＰＣコマンドをＭｅｍｏｒｙ−Ｂｕｓ　
Ｂｌに出す。

■　この結果、Ｍｅｍｏｒｙ旧が■の応答としてａａｔ
ａをＭｅｍｏｒｙ−Ｂｕｓ旧に返す。

■　するとＩＳＩがＭｅｍｏｒｙ−Ｂｕｓ　Ｂｌからｄ
ａｔａを読み込み、エントリに書き込む。

■　そしてＩＳＩは■の応答としてＣａｃｈｅ−Ｂｕｓ
　Ｃ１にｄａｔａを返す。

■　ＩＦＩＩではこのｄａｔａをＣａｃｈｅ−Ｂｕｓ　
Ｃ１から読み込み、エントリに書き込む。

［相］　そしてＩＦＩＩからｄａｔａをｐＨに返すこと
により、そのフェッチ動作が完了する。

また第４番目のフェッチ動作例［ｆ’ｅｔｃｈ例４］は
、第４］図（ｄ）に示すようにして臭性される。

■　プロセッサｐＨがｆ’ｅｔｅｈ要求を出し、■　こ
れに対してｌ−１’ｃａｃｈｅ　ＩＦＩＩにａｍｉｓｓ
すφ、と、■　ＩＦｌｌはＣａｃｈｅ−Ｂｕｓ　Ｃ１に
ＩＦＣコマンドを出す。

■　このＩＰＣコマンドに対してＦ１ａのＥＸＣが旧ｔ
すると、 ■　Ｆ１ａが■の応答としてｄａｔａをＣａｃ−ｈｅ−
Ｂｕｓ　Ｃ１に返し、同時にｃａｃｈｅ信号をアサート
する。

■　この結果、ｌＰＬＬがｄａｔａをｃａｃｈｅ−ｂｕ
ｓから読み込み、そのエントリに書き込む。

■　そしてＩＦＩＩがｄａｔａをｐＨに返すことにより
、フェッチ動作が終了する。

第１１図（ｅ）は、５番目のフェッチ動作例［ｆ’ｅＬ
ｃｈ例５］を示すもので、この場合には次のように動作
する。

■　プロセッサｐＨが［’ｅｔｃｈ要求を出し、■　１
−ｒｃａｃｈｅ　ＩＦＩＩが１ｓｓすると、■　ＩＦＩ
ＩはＣａｃｈｅ−Ｂｕｓ　Ｃ１にＩＦｃコマンドを出す
。

■　このＩＦｃ：１７ンドに対してｌ−５ｃａｃｈｅ　
ＩＳＩがｍ１ｓｓすると、 ■　ＩｓＩがＩＦＣコマンドをＭｅＩｌｏｒｙ−Ｂｕｓ
　Ｂｌに出す。

■　このＩＦｃコマンドに対して５ｃａｃｈｅ　Ｓ２の
ＮＯＮが旧ｔすると、 ■　このＳ２は■の応答としてｄａｔａをＭｅｍｏｒｙ
−ＢｕｓＢｌに返し、ｃａｃｈｅ信号をアサートする。

■　この結果、ＩＳＩはａａｔａをＭｅｍｏｒｙ−Ｂｕ
ｓ　ＢＬから読み込み、そのエントリに書き込み、■　
ＩＳＩは■の応答としてｄａｔａをＣａｃｈｅ−Ｂｕｓ
　Ｃ１に返す。

［相］　するとＩＰＩＩはａａｔａをＣａｃｈｅ−Ｂｕ
ｓ　　Ｃ１から読み込み、エントリの書き込み、 ■　ＩＦＩＩはｄａｔａをｐＨに返してフェッチ動作を
終了する。

第１１図（ｃ）は、今１つのフェッチ動作例［ｒｅｔｃ
ｈ例６］を示すものである。このフェッチ動作は、 ■　プロセッサｐＨがｒｅａｃｈ要求を出し、■　これ
に対して［−１’ｃａｃｈｅ　ＩＦＬＩに５ｉｓｓする
と、■　ＩＦｌｌがＣａｃｈｅ−１３ｕｓ　Ｃ１にＩＰ
Ｃ：］？ンドを出す。

■　このＩＰＣコマンドに対して＋−５ｃａｃｈｅ　Ｉ
ｓＩが更にｍ１ｓｓＬ、 ■　ＩＳＩはＩＦＣコマンドをＭｅｍｏｒｙ−Ｂｕｓ　
Ｂｌに出す。

■　このＩＦＣコマンドに対して５ｃａｃｈｅ　Ｓ２の
ＥＸＣがｈｉｔすると、 ■　５ｃａｃｈｅ　Ｓ２はＣａｃｈｅ−Ｂｕｓ　Ｃ２に
ＰＶｌ：Ｉマントを出し、Ｍｅｍｏｒｙ−Ｂｕｓ旧のｃ
ａｃｈｅ信号をアサートする。

■　このｐ％ｌ　コ７ンドに対しテｆｃａｃｈｅ　Ｐ２
１（７）　ＥＸＣが旧ｔすると、■の応答としてｄａｔ
ａをＣａｃｈｅ−ＢｕｓＣ２に返す。そしてＣａｃｈｅ
−Ｂｕｓ　Ｃ２のＣａｃｈｅ信号をアサートし、その状
態をυＮＯに変化させる。

■　この結果、５ｃａｃｈｅ　Ｓ２がＣａｃｈｅ−Ｂｕ
ｓ　Ｃ２のｄａｔａを読み込み、その状態をＮＯＮに変
化させる。

［相］　すると５ｃａｃｈｃ　Ｓ２は、■の応答として
ｄａｔａをＭｅｍｏｒｙ−Ｂｕｓ旧に返す。

■　この結果、１−ｓｃａｃｈｅ　１８１はＭｅｍｏｒ
ｙ−Ｂｕｓ　Ｂｌからｄａｔａを読み込み、それをエン
トリに書き込む。

０　そして１−ｓｃａｃｈｅ　ＩＳＩは■の応答として
ｄａｔａをＣａｃｈｅ−Ｂｕｓ　Ｃ１に返す。

◎　この結果、！−１’ｃａｃｈｅ　ｐＨはＣａｃｈｅ
−Ｂｕｓ　Ｃ１のｄａｔａを読み込んでそのエントリに
書き込み、Ｑ　　ＩＰＩＩはｄａｔａをＰｉｔに返して
フェッチ動作を終了する。

以上がメモリ用のキャッシュを独立に設けたこの実施例
装置におけるフェッチ動作の形態である。

ところで上述した各実施例では１段目の第１のキャッシ
ュメモリ装置、および２段目の第２のキャッシュメモリ
装置が共に４つの状態をとり、これらの状態に応じてキ
ャッシュ動作を行うものとして説明した。然し乍ら、第
２のキャッシュメモリ装置に着目すると、所有権がない
場合、他の第２のキャッシュメモリ装置とエントリを共
有している場合と、排他的に持つ場合とがあることが分
かる。しかも所有権を持ち、且つ排他的にエントリを持
つ場合であっても、それが一致している場合と不一致で
ある場合とがある。

そこで本発明の第３の実施例では第２のキャッシュメモ
リ装置に、例えば第１２図に示すような６つの状態を設
定し、これらの状態に応じて更に効率的にキャッシュ動
作を行わせるように工夫している。

尚、第１のキャッシュメモリ装置が取り得る状態は前述
した実施例と同様に４つの状態であることから、以下の
説明では第２のキャッシュメモリ装置の特徴的な部分を
主体として説明する。

この第３の実施例装置に係るシステムは基本的には前述
した第３図に示すシステムと同様に構築され、また第１
のキャッシュメモリ装置が持つ機能も同様である。

しかしてこの実施例では第２のキャッシュメモリ装置（
５ｃａｃｈｅ）は次の６つの状態をとるようになってい
る。

（１）　Ｅ　Ｃ（Ｅｘｃｌｕｓｉｖｅ　Ｃ１ｅａｎ）　
；この状態はキャッシュメモリが有効で書き戻し義務を
持たず、且つ排他的な状態であることを示し、次のよう
な意味を持つ。

■他の５ｃａｃｈｃにはこのエントリに対応するアドレ
スのエントリが存在しない。■この５ｃａｃｈｅの上の
ｒｃａｃｈｃの、対応するエントリのデータ部のデータ
と、このエントリのデータ部のデータは一致している。

■このエントリはＯｗｎｅｒｓｈｉｐを持っていないの
でｒｅｐｌａｃｅされる時にはコピーバックする必要が
ない。■この５ｅａｃｈｃの上のｆｃａｃｈｃにはＯｗ
ｎｅｒｓｈｉｐを持つものがなく、ＮＯＮやＥＸＣは存
在しない。

（２）　ＥＭＤ　（Ｅｘｃｌｕｓｉｖｅ　Ｍｏｄｉｆｉ
ｅｄ　Ｄｌｆｆｅｒｅｎｔｒｒｏｔｓ　ｆ’ｃａｃｈｅ
　；この状態はキャッシュメモリが有効で書き戻し義務
を持ち、且つ排他的な状態にあり、Ｉ’Ｃａｃｈｅとの
間で内容が一致しない状態であることを示し、次のよう
な意味を持つ。

■他の５ｃａｃｈｅにはこのエントリに対応するアドレ
スのエントリが存在しない。■この５ｃａｃｈｅの上の
ｒｃａｃｈｅの、対応するエントリのデータ部のデータ
と、このエントリのデータ部のデータは一致していない
。■この５ｃａｃｈｅの上のｆ’ｃａｃｈｅの対応する
エントリは必ず存在し、しかも０ｖｎｅｒｓｈＩｐを持
つものがある。即ち、ＮＯＮまたはＥＸＣが必ず存在す
る。

（３）　ＥＭＳ　（Ｅｘｃｌｕｓｉｖｅ　Ｍｏｄｌｒｉ
ｅｄ　５ａ１１ｅ　ａｓｆｃａｃｈｅ）　　；この状態
はキャッシュメモリが有効で書き戻し義務を持ち、且つ
排他的な状態で、ｒｃａｃｈｅとの間での内容が一致し
ている状態を示しており、次のような意味を持つ。

■他の５ｃａｃｈｅにはこのエントリに対応するアドレ
スのエントリが存在しない。■この５ｃａｃｈｅの上の
ｒｃａｃｈｅの、対応するエントリのデータ部のデータ
と、このエントリのデータ部のデータは一致している。

■この５ｃａｃｈｅの上のｆ’ｃａｃｈｅの対応するエ
ントリは、存在すればＱｗｎｅｒｓｈｌｐを持っていな
い。

即ち、ＥＸＣもＮＯＮも存在しない。

（４）　Ｓ　Ｍ　（Ｓｈａｒｅｄ　Ｍｏｄｉｒｌｅｄ）
　　；この状態はキャッシュメモリが有効で書き戻し義
務を持ち、排他的でない状態を示しており、次のような
意味を持つ。

■このエントリに対応するエントリが他の５ｃａｃｈｃ
に存在する可能性がある。■この５ｃａｃｈｃの上のｆ
ｃａｃｈｃの、このエントリに対応するデータ部は、こ
のエントリのデータ部と内容が一致する。

■この５ｃａｃｈｃの上のｒｃａｃｈｅの、対応するエ
ントリには０ｖｎｅｒｓｈｉｐを持っているものがない
。即ち、上の［’ｃａｃｈｅの、対応するエントリがあ
ればその状態はＵＮＯである。このエントリのデータ部
のデ−タは有効である。■このエントリはＯｗｎｅｒｓ
ｈｉｐを持っていて、このエントリがｒｅｐｌａｃｅさ
れる時にはコピーバックする必要がある。

（５）　Ｓ　Ｃ（Ｓｈａｒｅｄ　Ｃ１ｅａｎ）　；この
状態はキャッシュメモリが有効で書き戻し義務を持たず
、排他的でない状態であることを示しており、次のよう
な意味を持つ。

■このエントリの対応するエントリが他の５ｃａｃｈｅ
に存在する可能性がある。■この５ｃａｃｈｃの上のｒ
ｃａｃｈｅの、このエントリに対応するエントリはあれ
ばその状態は必ずＵＮＯである。■そのエントリのデー
タ部は、このエントリのデータ部と内容が一致する。こ
のエントリのデータ部のデータは有効である。■このエ
ントリは０ｖｎｅｒｓｈｌｐを持ってない。従って、こ
のエントリが「ｅｐｌａｃｅされる時にコピーバックす
る必要はない。

（Ｂ）　　Ｉ　ＮＶ（ｌＮＶａｌｉｄ）　　：キャッシ
ュメモリが無効な状態であることを示し、次のような意
味を持つ。

■このエントリは使用されていない。■データ部、アド
レス情報ともに意味のない情報である。

以上が、第２のキャッシュメモリ装置のアドレス情報に
それぞれ対応して設定される状態と、その状態が持つ意
味である。

さてこのような構成を持つ第２のキャッシュメモリ装置
５ｃａｃｈｅは、先の実施例と基本的には同様に動作し
、Ｃ１ｃ１１ｅ−Ｂｕｓからのコマンド、およびＭｅｍ
ｏｒｙ−Ｂｕｓからのコマンドとそのときのキャッシュ
エントリの状態によって必要な動作を行い、エントリの
内容を変化させる。

先ず第１のキャッシュメモリ装置から与えられるコマン
ドに対する応答について説明する。

キャッシュバス（Ｃａｃｈｅ−Ｂｕｓ　）上のコマンド
は、全部で６種類である。その内、第１のキャッシュメ
モリ装置から２のキャッシュメモリ装置に対して出力さ
れるコマンドはＲ９Ｈ，ＲＦＯ，ＷＷＩ、νＦ１の４種
であり、また第２のキャッシュメモリ装置から第１のキ
ャッシュメモリ装置に対して出力されるＶＥＩ、ＦＷＩ
、ＰＡＩ　（７）　３種である。

［１，Ｒ３ＩＩに対する応答］ （ａ−１）ＥＭＤにｈｉｔ　Ｌ、、た場合；この５ｃａ
ｃｈｅの上の「ｃａｃｈｃの対応するエントリには必ず
０νｎｅｒｓｈｌｐを持ったエントリがあるので、応答
する必要がない。つまり、ｆｃａｃｈｅの兄弟間で転送
が行われる。

応答としてはＣａｃｈｅ−Ｂｕｓにａｃｋ信号を返す。

（ａ−２）ＥＭＳ、ＥＣ，ＳＭ、ＳＣに旧ｔした場合；
この５ｃａｃｈｅの上のｆｃａｃｈｅにはＯｗｎｅｒｓ
ｈｉｐを持つものがいない筈だから、この場合には当該
５ｅａｃｈｅが応答する必要がある。そこで旧ｔしたエ
ントリのデータをＣａｃｈｅ−Ｂｕｓに返し、状態は変
化させない。そしてＣａｃｈｅ−Ｂｕｓにａｃｋ信号を
返す。

（ｂ）　＊Ｉｓｓした場合；　ｒｅｐｌａｃｅを行った
後、先ずＲ８ＩＩをＭｅｍｏｒｙ−Ｉ３ｕｓに発行し、
データを読み込む。

読み込んだエントリの状態はそのエントリが共有されて
いるかどうかで違ってくる。仮にそのエントリが共有さ
れていなかったら状態をＥＣとする。

また共有されていたらその状態をＳＣにする。そして読
み込んだエントリのデータをＣａｃｈｅ−Ｂｕｓに返し
、またＣａｃｈｅ−Ｂｕｓにａｃｋ信号を返す。

この共有状態の検出が共有識別手段である。尚、共有さ
れているかの検出は、例えばＭｅｍｏｒｙ−Ｂｕｓ上に
共有状態を示す信号線を張り、各キャッシュがＭｅｍｏ
ｒｙ−Ｂｕｓのコマンドに旧ｔした場合はこの信号線を
アサートすることによって他のキャッシュにこのエント
リは共有されていることを知らせる。

実施例ではこの信号線をｓｈ倍信号呼ぶ。

［２，ＲＰＯに対する応答］ （ａ−１）　Ｅ　Ｍ　ＤにｈｊＬ　した場合；その上の
ｆｃａｃｈｅに、対応するＯｗｎｅｒｓｈｉｐを持つエ
ントリがあり、このＯｗｎｅｒｓｈｉｐを持つエントリ
がデータを返すから、当該５ｃａｃｈｅはデータを返す
必要がない。他の５ｃａｃｈｅと、その上のｒｃａｃｈ
ｅにはこのエントリに対応するものがないのでＭｅｍｏ
ｒｙ−１３ｕｓ上にコマンドを出すこともない。従って
Ｃａｃｈｅ−Ｂｕｓにａｃｋ信号を返すだけとする。

（ａ−２）　Ｅ　Ｍ　Ｓに旧ｔした場合；その上のｆｅ
ａｅｈｅには、対応するＯｗｎｅｒｓｈｉｐをもつエン
トリがないので、当該５ｃａｃｈｅから応答する必要が
ある。そこでデータをＣａｃｈｅ−Ｂｕｓに返す。しか
し他の５ｃａｃｈｅが対応するエントリを持つことはな
いからＭｅｍｏｒｙ−Ｂｕｓにパスコマンｒを出す必要
はない。そしてＣａｃｈｅ−Ｂｕｓにはａｃｋ信号を返
し、その状態をＥＭＤに変える。

（ａ−３）ＳＭまたはＳＣに旧ｔした場合；ＶＰＩ：＋
マントをＭｅｍｏｒｙ−Ｂｕｓに発行して対応する。そ
して他のエントリを無効化し、エントリのデータをＣａ
ｃｈｅ−Ｂｕｓに返す。データを返す必要があるのはこ
の上のｆ’ｃａｃｈｅにはＯｗｎｅｒｓｈｉｐを持つも
のがいないからである。この場合には状態をＥＭＤに変
え、Ｃａｃｈｅ−Ｂｕｓにはａｅｋ信号を返す。

（ａ−４）　Ｅ　Ｃに旧むした場合；その上のＩ’ｃａ
ｃｈｅに対応するＯｗｎｅｒｓｈｉｐを持つエントリは
ない。つまり当該５ｃａｅｈｅからｄａｔａをＣａｃｈ
ｅ−Ｂｕｓに返してやる必要がある。また他の５ｃａｃ
ｈｅと、その上のｒｃａｃｈｅにはこのエントリに対応
するものがないのでＭｅｍｏｒｙ−Ｂｕｓ上にコマンド
を出すことはなく、Ｃａｃｈｅ−Ｂｕｓに対してはａｃ
ｋ信号を返すだけとする。

この場合には、その状態をＥＭＤに変える。

（ｂ）　ｍ１ｓｓした場合；　ｒｅｐｌａｃｅを行った
後、先ずＲＦＯコマンドをＭｅｍｏｒｙ−Ｂｕｓに発行
し、データを読み込む。そして読んできたエントリの状
態をＥＭＤにし、読み込んだエントリのデータをＣａｃ
ｈｅ−Ｂｕｓに返す。この時、Ｃａｃｈｅ−Ｂｕｓには
ａｃｋ信号を返す。

［３，１ｆＰＪに対する応答］ （ａ−１）ＥＭＤにｈｉｔ　した場合；他の５ｅａｃｈ
ｅと、その上のｆ’ｃａｃｈｅにはこのエントリに対応
するものがないので、ＭｅＩｌｏｒｙ−Ｂｕｓに無効化
の要求を出す必要はない。この場合にはＣａｃｈｅ−Ｂ
ｕｓにａｅｋ信号を返すだけとする。

（ａ−２）　Ｅ　Ｍ　Ｓにｈｉｔ　した場合；他の５ｅ
ａｃｈｅと、その上のｒｃａｃｈｅにはこのエントリに
対応するものがないので、この場合にもＭｅｍｏｒｙ−
Ｉ３ｕｓに無効化の要求を出す必要がない。従ってＣａ
ｃｈｅ−Ｂｕｓにａｃｋ信号を返すだけとする。またこ
の上のｆｃａｃｈｅと内容が一致していないことを示す
為に、当該エントリの状態をＥＭＤに変化させる。

（ａ−３）ＳＭまたはＳＣに旧ｔした場合；νＦ！コマ
ンドをＭｅｍｏｒｙ−Ｂｕｓに発行して対応する他のエ
ントリを無効化し、その状態をＥＭＤに変える。そして
Ｃａｃｈｅ−Ｂｕｓにａｃｋ信号を返す。

（ａ−４）　Ｅ　Ｃに旧ｔした場合；他の５ｃａｃｈｅ
と、その上のｆｃａｃｈｅにはこのエントリに対応する
ものがないので、対応するエントリを無効化する必要が
ない。この場合には、その状態をＥＭＤに変え、Ｃａｃ
ｈｅ−Ｂｕｓにはａｃｋ信号を返す。

（ｂ）　ｍ１ｓｓＬ、た場合；この場合は、ｆ’ｅａｃ
ｈｅに存在してその下の５ｃａｃｈｅに存在しないエン
トリが有ることになり、このようなケースは有り得ない
。

［４，ＶＷＩに対する応答］ （ａ−１）ＥＭＤに旧ｔした場合；データをこのエント
リに書き込む。そしてこの上のｒｅａｃｈｅと内容が一
致したから状態をＥＭＳに変え、Ｃａｃｈｅ−Ｂｕｓに
ａｃｋ信号を返す。

（ａ−２）　Ｅ　Ｍ　Ｄ以外にｈｉｔ　した場合、ＥＭ
Ｄ以外の状態では、この５ｃａｃｈｅの上の「ｃａｃｈ
ｅに０νｎｅｒｓｈｌｐを持つものがない筈であるから
、このようなケースは有り得ない。

（ｂ）　ｌｌ５Ｓ　した場合：この場合は、ｒｅａｃｈ
ｅに存在してその下の５ｃａｅｈｅに存在しないエント
リが有ることになるから、このようなケースは有り得な
い。

ところでこの第２のキャッシュメモリにおけるリプレー
スは前述した実施例と基本的には同様に実行制御される
が、その状態に応じて若干違っている。

［１１ｒｅｐｌａｃｅされるエントリがＩＮＶ、または
ＥＣまたはＳＣのとき；コピーバック動作はしない。

［２］　ｒｅｐｌａｃｅされるエントリがＥＭＤのとき
；５ｃａｃｈｅでＥＭＤのエントリはその５ｃａｃｈｅ
に接続されるｆ’ｃａｅｈｃ上に対応するエントリが存
在する筈なので、このエントリがｒｅｐ　Ｉ　ａｃｅに
選択されることはない。

［３］　ｒｃｐＩａｃａされるエントリがＳＭ、ＥＭＳ
のとき；νｗ１コマンドをＭｅａ＋ｏｒｙ−Ｂｕｓに発
行してエントリの内容をＭｅｍｏｒｙにコピーバックす
る。

次にこの第２のキャッシュメモリ装置（５ｃａｃｈｅ）
におけるＭｅａ＋ｏｒｙ−Ｂｕｓバスコマンドに対する
応答について説明する。

この応答制御も、基本的には前述した実施例と同様にＭ
ｅＩＩｌｏｒｙ−Ｂｕｓを監視し、ＭｅＩｌｏｒｙ−Ｂ
ｕｓ上のコマンドのアドレスに対応するエントリの状態
に応じて次のように実行される。

［１，Ｒ２Ｏに対する応答］ （ａ）　ｈｉｔ　したエントリがＥＭＤの場合；先ずＭ
ｅｍｏｒｙ−Ｂｕｓのｃａｃｈｅ信号をアサートし、Ｍ
ｅｍｏｒｙが応答しないようにし、ｓｈ倍信号アサート
する。そしてその上のｆｃａｃｈｅの対応するエントリ
のデータと当該エントリのデータとが違うので、先ずそ
の上のｆ’ｃａｃｈｅのデータを５ｃａｃｈｅにコピー
する為に、Ｃａｃｈｅ−ＢｕｓにＰＷＩ　コマンドを発
行し、その応答データをこのエントリに書き込む。次に
Ｒ８Ｈコマンドに対する応答としてそのエントリのデー
タをＭｅｍｏｒｙ−Ｂｕｓに返す。このエントリの状態
をＳＭとし、Ｍｅｍｏｒｙ−Ｂｕｓにａｃｋ信号を返す
。

（ｂ）　ｈＨしたエントリがＥＭＳの場合；　先ずＭｅ
ｍｏｒｙ−Ｂｕｓのｃａｃｈｅ信号をアサートし、また
ｓｈ倍信号アサートする。次にデータを要求している５
ｃａｃｈｅにこのエントリのデータを与える為のＭｅｍ
ｏｒｙ−Ｂｕｓにエントリデータを返す。そして、その
エントリの状態をＳＭに変えて、Ｍｅｍｏｒｙ−Ｂｕｓ
にａｃｋ信号を返す。

（ｅ）　ｈｉｔ　したエントリがＳＭの場合−先ずＭｅ
ｍｏｒｙ−Ｂｕｓのｃａｃｈｅ信号をアサートし、また
ｓｈ倍信号アサートする。そしてデータを要求している
５ｃａｃｈｃにこのエントリのデータを与える為のＭｅ
Ｉｌｏｒｙ−Ｂｕｓにエントリデータを返す。この場合
、エントリの状態は変えない。そしてＭｅ塵ｏｒｙ−Ｂ
ｕｓにはａｃｋ信号を返す。

（ｄ）　ｈｉｔ　ＬだエントリがＥＣの場合；　先ずＭ
ｅｍｏｒｙ−Ｂｕｓのｃａｃｈｅ信号をアサートし、ま
たｓｈ倍信号アサートする。そしてデータを要求してい
る５ｃａｃｈｅにこのエントリのデータを与える為のＭ
ｅｍｏｒｙ−Ｂｕｓにエントリデータを返す。このエン
トリの状態をＳＣに変え、Ｍｅ■ｏｒｙ’Ｂｕｓに対し
てはａｃｋ信号を返す。

（ｅ）　ｈｌｔ　Ｌ、たエントリがＳＣの場合；ｓｈ倍
信号アサートし、Ｍｅｍｏｒｙ−Ｂｕｓにａｃｋ信号を
返す。

［２，ＲＰＯに対する応答］ （ａ）　ｈｉｔ　ＬだエントリがＥＭＤの場合；　先ず
Ｍｅｍｏｒｙ−Ｂｕｓのｃａｃｈｅ信号をアサートし、
Ｍｅｍｏｒｙが応答しないようにする。その上でｓｈ倍
信号アサートする。そしてその上のｆｅａｃｈｅの対応
するエントリのデータと当該エントリのデータは違うの
で、先ずその上のｒｃａｃｈｅのデータを５ｅａｃｈｅ
にコピーする為にＣａｃｈｅ−ＢｕｓにＦ＾１コマンド
を発行し、その応答データをこのエントリに書き込む。

このＦＡＩの効果として、上のｆｃａｃｈｅは無効化さ
れる。次にＲＦＯコマンドに対する応答としてそのエン
トリのデータをＭｅｍｏｒｙ−Ｂｕｓに返す。そしてエ
ントリの状態をＩＮＶにし、Ｍｅｍｏｒｙ−Ｂｕｓにａ
ｃｋ信号を返す。

（ｂ）　ｈｉｔ　したエントリがＥＭＳの場合；　Ｍｅ
ｍｏｒｙ−Ｂｕｓのｃａｃｈｅ信号をアサートし、Ｍｅ
ｍｏｒｙが応答しないようにし、その上でｓｈ倍信号ア
サートする。

仮にこの５ｃａｃｈｅの上のｆ’ｃａｅｈｅに対応する
エントリが存在する可能性があるならば、ｃａｃｈｅ−
Ｂｕｓにｗｐ１コマンドを発行する。モしてＲＰＯ要求
に対する応答としてこのエントリのデータをＭｅＩｉｏ
ｒｙ−Ｂｕｓに返す。このときエントリの状態をＩＮＶ
にし、Ｍｅｍｏｒｙ−Ｂｕｓにａｃｋ信号を返す。

（ｃ）　ｈｉｔ　したエントリがＳＭの場合；ＭｅＩＩ
Ｏ「ｙ−Ｂｕｓのｃａｃｈｅ信号をアサートし、Ｍｅｍ
ｏｒｙが応答しないようにする。そして前記ｓｈ倍信号
アサートする。この際、この５ｃａｃｈｅの上のｆ’ｃ
ａｃｈｅに対応するエントリが存在する可能性があるな
らば、Ｃａｃｈｅ−ＢｕｓにｗＦ１コマンドを発行する
。そしてＲＦＯ要求に対する応答としてこのエントリの
データをＭｅｙｈ。

ｒｙ−Ｂｕｓに返す。この時にエントリの状態をＩＮＶ
にし、Ｍｅｍｏｒｙ−Ｂｕｓにａｅｋ信号を返す。

（ｄ）　ｈｉｔ　したエントリがＳＣの場合；ｓｈ倍信
号アサートする。この際、この５ｃａｃｈｅの上のｆ’
ｃａｃｈｅに対応するエントリが存在する可能性がある
ならば、Ｃａｃｈｅ−ＢｕｓにＶＦＩ　コマンドを発行
し、エントリの状態をＩＮＶにする。この場合、データ
はＭｅｍｏｒｙまたは他の５ｃａｃｈｅから与えられる
。このような状態でＭｅｍｏｒｙ−Ｂｕｓにａｃｋ信号
を返す。

（ｃ）　ｈｌｔ　Ｌ、たエントリがＥＣの場合；　先ず
ＭｅｔＡｏｒｙ−Ｂｕｓのｃａｃｈｅ信号をアサートし
、Ｍｅｍｏｒｙが応答しないようにし、ｓｈ倍信号アサ
ートする。この際、この５ｃａｃｈｅの上のＩ’ｃａｃ
ｈｅに対応するエントリが存在する可能性があるならば
、Ｃａｃｈｅ−ＢｕｓにｗＦｌ　コマンドを発行する。

そしてＲＰＯ要求に対する応答としてこのエントリのデ
ータをＭｅｍｏｒｙ−Ｂｕｓに返す。そしてこのエント
リの状態をＩＮＶにし、Ｍｅｍｏｒｙ−Ｂｕｓにａｃｋ
信号を返す。

［３，ＷＰＩに対する応答］ （ａ）　ｈｉｔ　したエントリがＥＭＤまたはＥＭＳま
たはＥＣの場合；他の５ｃａｃｈｅが対応するエントリ
を持っていたことになるので、このようなケースは生じ
ない。

（ｂ）　ｈｉｔ　ｔ、たエントリがＳＭまたはＳＣの場
合；この５ｃａｃｈｅの上のｒｃａｃｈｅに、対応する
エントリが存在する可能性があるならば、Ｃａｃｈｅ−
Ｂｕｓに対してｖＦＩ　コマンドを発行する。そしてエ
ントリの状態をＩＮＶにし、Ｍｅ＋ｇｏｒｙ−Ｂｕｓに
ａｅｋ信号を返す。

［４，νＷ＋に対する応答］ （ａ）　ｈｉｔ　したエントリがＥＭＤまたはＥＭＳま
たはＥＣの場合；他の５ｃａｃｈｅの対応するエントリ
が存在することになるので、このようなケースは有り得
ない。

（ｂ）　ｈｉｔ　ＬだエントリがＳＭの場合；　他の５
ｃａｃｈｅの対応するエントリがＯｗｎｅｒｓｈｉｐを
持っていたことになるので、このようなケースは生じな
い。

（Ｃ）旧ｔしたエントリがＳＣの場合；　　Ｍｅｔｓｏ
ｒｙ−Ｂｕｓ　１．：ａｃｋ信号を返す。

以上が６つの状態を取るようにした第２のキャッシュメ
モリ装置の機能と、そのコマンドに対する応答等の動作
態様である。

次にこの本発明の第３の実施例装置における実行動作例
につき説明する。

第１３図（ａ）は第１の読出し例ｒ　ｒｅａｄ例１コを
模式的に示すもので、次のように実行される。

■　プロセッサｐＨからｒｃａｃｈｅ　Ｆｌｌへｒｅａ
ｄの要求を出し、 ■　ｒｃａｃｈｅ　Ｆｌｌがｍ１ｓｓすると、■　ｒｃ
ａｈｃｅ　ｐＨはＲ９）ｌコマンドをＣａｃｈｅ−Ｂｕ
ｓ　Ｃ１に出す。

■　二のＩ？ＳＩ＋コマンドに対して５ｃａｃｈｅ　８
１が＋ｅｌｓｓすると、 ■　５ｃａｃｈｅ　３１はｔｉｅｔｘｏｒｙ−Ｂｕｓ　
ＢｌにＲ３Ｈコマンドを出す。

■　この結果、Ｍｅｍｏｒｙ　Ｍｌがａａｔａを読出し
、Ｒ８Ｈコマンドに応答する。

■　すると５ｃａｃｈｅ　Ｓｔがそのｄａｔａを読み込
む。この時、Ｓｈ倍信号アサートされていないのでその
状態をＥＣに変化させる。

■　しかる後、５ｃａｃｈｅ　Ｓｌは■のＲ８Ｈコマン
ドに対する応答としてａａｔａをＣａｃｈｅ−Ｂｕｓ　
Ｃ１に返す。

■　この結果、ｒｃａｈｃｅ　ｐｔｔがａａｔａを読み
込み、その状態をＵＮＯに変化させ、 ＠ｌ　　ｆｃａｈｃｅ　ＦｉｌはプロセッサｐＨにｄａ
ｔａを返す。

また第１３図（ｂ）は第２の読出し例［ｒｃａｄ例２］
を模式的に示すもので、次のように実行される。

■　プロセッサｐＨがｒｅａｄ要求をｆｃａｃｈｅ　ｐ
Ｈに出し、 ■　ｆｃａｃｈｃ　ＦｉｌのＵＮＯにｈｉｔすると、■
　ｆｃａｃｈｅ　Ｆｉｌはそこに持ツーｄａｔａをブロ
モ・ンサｐＨに返して、その読出し動作を終了する。

第３の読出し例Ｃｒｅａｄ例３］は、第１３図（ｃ）に
示すようにして実行される。

■　プロセッサｐＨがｆｃａｃｈｅ　ｐＨにｒｅａｄの
要求を出し、 ■　ｒｃａｃｈｅ　Ｆｉｌがこれをｍ１ｓｓすると、■
　ｆｃａｃｈｅ　ＦｌｌはＲ３Ｈ：ＩＴンドをＣａｃｈ
ｅ−Ｂｕｓ　Ｃ１に出す。

■　このＲ８）ｌコマンドに対してｆ’ｃａｃｈｅ　Ｆ
１４が旧ｔすると、■の応答としてｄａｔａをＣａｃｈ
ｅ−Ｂｕｓ　Ｃ１に返す。そしてその状態をＥＸＣから
ＮＯＨに変化させる。

■　するとｆｃａｃｈｅ　Ｆｌｌはｄａｔａを読み込み
、その状態をＵＮＯに変化させる。

■　この結果、ｒｃａａｈｅ　Ｆｉｌはｄａｔａをプロ
セッサｐＨに返してその動作を終了する。

第１３図（ｄ）は第４の読出し例［ｒｅａｄ例４コを模
式的に示すもので、次のように実行される。

■　プロセッサｐＨがｒｅａｄ要求をｆｅａｃｈｅ　Ｆ
ｉｌに出し、 ■　これに対してｆｃａｃｈｅ　ｐＨがｍ１ｓｓすると
、■　ｆｃａｃｈｃ　ＦｉｌはＣａｃｈｅ−Ｂｕｓ　Ｃ
Ｉ　Ｉ：　Ｒ３Ｈコマンドを出す。

■　このＲ３Ｈコマンドに対して５ｃａｃｈｅ　Ｓｌの
ＳＣがｈａｔすると、■の応答としてｄａｔａをＣａｃ
ｈｅ−Ｂｕｓ　Ｃ１に返す。

■　この結果、（’ｃａｃｈｅ　ＦｉｌはＣａｃｈｅ−
Ｂｕｓ　Ｃ１からｄａｔａを読み込んみ、その状態をＵ
ＮＯに変化させる。

■　そしてｆ’ｅａｃｈｅ　ＦｉｌはプロセッサｐＨに
ａａｔａを返して、その動作を終了する。

第１３図（ｅ）は第５の読出し例［ｒｅａｄ例５］を示
している。この読出し動作は、 ■　プロセッサｐＨがｒｅａｄ要求をｆｃａｃｈｅ　Ｆ
ｉｌに出し、 ■　これに対して「ｃａｃｈｅ　Ｐｉｔにｍ１ｓｓする
と、■　ｆｃａｅｈｅ　ｐＨはＣａｃｅｈ−Ｂｕｓ　Ｃ
１にＲ８Ｈコマンドを出す。

■　このＲ３Ｈコマンドに対して５ｃａｃｈｅ　Ｓｔが
ｍ１ｓｓすると、 ■　５ｃａｃｈｅ　ＳｌはＭｅｍｏｒｙ−Ｂｕｓ　Ｂｌ
にＲ３Ｈコマンドを出す。

■　このＲ９ＩＩ：ＩＴマント５ｃａｃｈｅ　８３のＥ
Ｃにｂｉｔすると、５ｃａｃｈｅ　Ｓ３は■の応答とし
てｄａｔａをＭｅｍｏｒｙ−Ｂｕｓ　Ｂｌに返す。そし
てＭｅｍｏｒｙ−Ｂｕｓ　Ｂｌのｃａｃｈｅ信号をアサ
ートしＭｅｍｏｒｙ旧が応答しないようにする。同時に
ｓｈ倍信号アサートする。

■　すると５ｃａｃｈｅ　３１はｄａｔａをＭｅｍｏｒ
ｙ−Ｂｕｓ　Ｂｌから読み込み、ｓｈがアサートされて
いることから、その状態をＳＣに変化させる。

■　そして５ｃａｅｈｃ　８１は、■の応答としてｄａ
ｔａをＣａｃｈｅ−Ｂｕｓ　Ｃ１に返す。

■　この結果、ｆｃａｃｈｃ　ＦｉｌはｄａｔａをＣａ
ｃｈｅ−Ｂｕｓ　Ｃ１から読み込み、その状態をＬＩＮ
Ｏに変化させる。

［相］　そしてｆｅａｃｈｅ　Ｆｉｌはａａｔａをプロ
セッサｐＨに返し、その動作を終了する。

また第６の読出し例［ｒｅａｄ例６］は第１３図＜ｎに
示すようにして実行される。

■　プロセッサｐＨがｒｅａｄ要求をｒｃａｃｈｅ　Ｆ
ｌｌに出し、 ■　これに対してｆ’ｃａｃｈｅ　Ｆｉｌがｇｉｌｓｓ
すると、■　ｒｃａｃｈｅ　ＦｉｌはＣａｃｅｈ−Ｂｕ
ｓ　Ｃ１にＲ８１１コマンドを出す。

■　このＲ８１１コマンドに対して５ｃａｃｈｅ　Ｓｌ
がｍ１ｓｓすると、 ■　５ｃａｃｈｅ　ＳｌはＭｅｍｏｒｙ−Ｂｕｓ　Ｂｌ
にＲ３Ｉ＋コマンドを出す。

■　このＲ２Ｏ：＋マントに５ｃａｃｈｅ　Ｓ３のＳＣ
がｈｉｔすると、５ｃａｃｈｅ　Ｓ３はｓｈ倍信号アサ
ートする。そしてｄａｔａはＭｅＩｌｏｒｙからＭｅｍ
ｏｒｙ−Ｂｕｓ　Ｂｌ　に与えられる。

■　この結果、５ｃａｃｈｅ　ＳｌはｄａｔａをＭｅｍ
ｏｒｙ−ＢｕｓＢｌから読み込み、ｓｈ倍信号アサート
されていることから、その状態をＳＣに変化させる。

■　そして５ｃａｃｈｅ　Ｓｔは、■の応答としてｄａ
ｔａをＣａｃｈｅ−Ｂｕｓ　Ｃ１に返す。

■　するとｒｃａｃｈｅ　ｐＨはｄａｔａをＣａｃｈｅ
−Ｂｕｓ　Ｃ１から読み込み、その状態をＵＮＯに変化
させる。

［相］　そしてｒｃａｃｈｅ　Ｆｉｔはｄａｔａをプロ
セッサｐＨに返し、その動作を終了する。

第１３図（ｇ）は第７の読出し例［ｒｅａｄ例７］を示
している。この読出し動作は、 ■　プロセッサｐＨがｒｅａｄの要求をｆ’ｃａｃｈｅ
　Ｆｉｌに出し、 ■　これにｆｃａｃｈｅ　Ｆｉｌがｍ１ｓｓしたとき、
■　ｒｃａｃｈｃ　ＦｉｌはＣａｃｈｅ−Ｂｕｓ　Ｃ１
にＩ？Ｓ）ｌコマンドを出す。

■　このＲ３Ｈコマンドに対して５ｃａｃｈｅ　Ｓｌが
ｍ１ｓｓすると、 ■　５ｅａｅｈｅ　ＳｔはＭｅｎ＋ｅｏｒｙ−Ｂｕｓ　
Ｂ１にＲ３）ｌコマンドを出す。

■　しかしてこのＩ？ＳＨコマンドに対して５ｃａｃｈ
ｅＳ３のＥＮＤが旧ｔすると、５ｃａｃｈｅ　８３は、
Ｍｅｍｅｏｒｙ−Ｂｕｓ　８１にｃａｃｈｅ信号を出し
、Ｍｅｍｏｒｙが応答しないようにする。そしてＦｗｌ
　コマンドをＣａｃｈｅ−Ｂｕｓ　Ｃ３に出す。またｓ
ｈ倍信号アサートする。

■　このＰｖｌ　コマンドに対してｆｃａｃｈｅ　Ｐ３
４がｂｉｔすると、■の応答としてｄａｔａをＣａｃｈ
ｅ−Ｂｕｓ　Ｃ３に返す。そしてその状態をＥＸＣから
ＵＮＯに変化させる。

■　この結果、５ｃａｃｈｅ　８３がＣａｃｈｅ−Ｂｕ
ｓ　Ｃ１のｄａｔａを読み込み、その状態をＥＮＤから
ＳＨに変化させる。

■　そして５ｃａｃｈｅ　Ｓ３は■の応答としてｄａｔ
ａをＭｅｍｏｒｙ−Ｂｕｓ　Ｂｌに返す。

［株］　次に５ｃａｃｈｅ　Ｓ３はＭｅｍｏｒｙ−Ｂｕ
ｓ　ＢＬのｃｔａｔａを読み込み、ｓｈ倍信号アサート
されているから状態をＳＣに変化させる。

■　そして５ｃａｃｈｅ　Ｓ３は■の応答としてｄａｔ
ａをＣａｃｈｅ−Ｂｕｓ　Ｃ１に返す。

０　するとｆｃａｃｈｅ　ＦｉｌはａａｔａをＣａｃｈ
ｅ−Ｂｕｓ　Ｃ１から読み込み、その状態をＵＮＯに変
化させ、＠　　ｆｃａｃｈｅ　Ｆｉｌはａａｔａをプロ
セッサｐＨに返す。

このように第２のキャッシュメモリ装置（５ｃａｃｈｅ
）に６つの状態が設けられている場合、前述した４つの
状態を設けた実施例とは若干界なる動きでその読出し動
作が効率的に実行される。

次にこの実施例装置における書き込み動作例について説
明する。

第１３図（ｈ）は第１の書き込み例［ｖｒ１ｔｅ例１］
を模式的に示す図で、次のように実行される。

■　ｗｒｉｔｅ要求をプロセッサｐＨがｆ’ｃａｃｈｅ
　Ｆｉｌに出し、 ■　ｆｃａｃｈｅ　ＦｉｌのＥＸＣに旧ｔすると、■　
ｆｃａｃｈｅ　Ｆｉｌは書き込み動作を行い、ａｃｋ信
号をプロセッサｐｔｔに返して、その書き込み動作を終
了する。

第１３図（１）に示す第２の書き込み例［ｗｒｉｔｅ例
２］では、 ■　プロセッサｐｔｔがｖｒｔｔｅ要求をｆ’ｃａｃｈ
ｅ　’　Ｐｉ　１に出し、 ■　ｆｅａｃｈｅ　Ｆｉｌがｌｌ１ｌＳＳすると、■　
ｆｃａｃｈｅ　Ｆｉｌはｃａｃｈｅ−Ｂｕｓ　Ｃ１にＲ
ＰＯコマンドを出す。

■　このＲＦＯコマンドがｆｃａｃｈｅ　Ｆ１４のＵＮ
Ｏ１，：ｈｆｔすると、その状態をＩＮＶに変化させる
。またこの時、５ｃａｃｈｅ　Ｓｌの状態はＥＣなので
、その状態をＥＮＤに変化される。

■　しかして５ｃａｃｈｅ　８１が■の応答としてｄａ
ｔａをＣａｃｈｅ−Ｂｕｓ　Ｃ１に返すと、 ■　Ｉ’ｃａｃｈｅ　Ｆｉｌはこのｄａｔａを読み込み
、その状態をＩＮＶからＥＸＣに変化させる。

■　そしてｒｃａｅｈｅ　Ｆｉｌは読み込んだｄａｔａ
に書き込み動作を実行し、ａｃｋ信号をプロセッサをＰ
ＩＬに返して、その動作を終了する。

また第３の書き込み動作例［ｗｒｉｔｅ例３］は、第１
３図Ｕ）に示すようにして行われる。

■　ｗｒｉｔｅ要求をプロセッサｐＨがｆｃａｃｈｅ　
Ｆｌｌに出し、 ■　「ｃａｃｈｅ　Ｆｉｌがｍ１ｓｓすると、■　ｒｃ
ａｃｈｅ　ＦｉｌはＣａｃｈｅ−Ｂｕｓ　ｃｔにＲＦＯ
］７ンドを出す。

■　このｇｐｏコマンドに対して５ｃａｃｈｅ　Ｓｌが
ｍ１ｓｓすると、 ■　５ｃａｅｈｅ　８１はＭｅｓｏｒｙ−Ｂｕｓ　Ｂｌ
にＲＰＯコマンドを出す。

■　このＲＰＯコマンドに対してＭｅｍｏｒｙ　Ｍｌが
■の応答としてｄａｔａをＭｅｍｏｒｙ−Ｂｕｓ　Ｂｌ
に返す。

■　すると５ｃａｃｈｅ　８１はＭｅｍｏｒｙ−Ｂｕｓ
からａａｔａを読み込み、その状態をＩＮＶからＥＮＤ
に変化させる。

■　そして５ｃａｃｈｅ　Ｓｌは■の応答としてｄａｔ
ａをＣａｃｈｅ−Ｂｕｓ　Ｃ１に返す。

■　この結果、ｒｃａｃｈｅ　ＦｌｌはＣａｃｈｅ−Ｂ
ｕｓ　Ｃ１からｄａｔａを読み込み、その状態をＩＮｖ
からＥＸＣに変化させ、 ｅＪ）　　ｒｃａｃｈｅ　Ｆｉｌは読み込んだａａｔａ
を書き込んで、プロセッサｐＨにａｃｋ信号を返す。こ
れによってぞの動作が終了する。

第４の書き込み動作例［ｖｒｉｔｅ例４コは、第１３図
（ｋ）に示すようにして実行される。

■　ｖｒｌｔｅ要求をプロセッサｐＨがｆｃａｃｈｅ　
Ｆｉｌに出し、 ■　ｒｃａｃｈｃ　Ｆｉｌがｍ１ｓｓすると、■　ｆ’
ｅａｃｈｅ　ＦｉｌはＣａｃｈｅ−Ｂｕｓ　Ｃ１にＲＰ
Ｏコマンドを出す。

■　このＲＦＯコマンドに５ｅａｃｈｅ　ｓｔのＳＣが
旧ｔすると、 ■　５ｃａｃｈｅ　３１はＭｅｔｘｏｒｙ−Ｂｕｓ　Ｂ
ｌにＷＦＩ　コマンドを出す。

■　このＷＰＩ　コマンドが５ｃａｃｈｅ　Ｓ３のＳＭ
に旧ｔすると、 ■　５ｃａｃｈｅ　Ｓ３はＣａｃｈｅ−Ｂｕｓ　Ｃ３に
ＶＦＩ　コマンドを出す。

■　ｗｐ＋　コマンドに対してＩ’ｃａｃｈｅ　Ｆ３１
のＵＮＯがｈａｔすると、その状態をＩＮＶにし、■　
ｒｃａｃｈｅ　Ｆ３１は■の応答としてＣａｃｈｅ−Ｂ
ｕｓ　Ｃ３１；：ａｃｋ信号を返す。

［相］　この結果、５ｃａｃｈｅ　８３がその状態をＳ
ＭからＩＮＶに変え、 ■　５ｃａｃｈｅ　８３は■の応答としてＭｅｍｏｒｙ
−Ｂｕｓ　Ｂｌにａｃｋ信号を返す。

＠　すると５ｃａｃｈｅ　Ｓｌがその状態をＥＮＤに変
化させ、 ＠　　５ｃａｃｈｅ　Ｓｌ　は■の応答としてｄａｔａ
をＣａｃｈｅ−Ｂｕｓ　Ｃ１に返す。

■　この結果、ｆ’ｃａｃｈｅ　ＦｉｌがＣａｃｈｅ−
Ｂｕｓのｄａｔａを読み込み、その状態をＩＮＶからＥ
ＸＣに変化させ、＠　　ｒｃａｃｈｅ　Ｆｉｌは読み込
んだｄａｔａに対して書き込み動作を行う。そしてプロ
セッサｐＨにａｃｋ信号を返してその処理動作を終了す
る。

第１３図（１）は５番目の書き込み動作例［ｗｒｉｔｅ
例、５］を示している。この書き込み動作は、■　ｗｒ
ｉｔｅ要求をプロセッサＰｉｔがｒｃａｃｈｅ　Ｆｉｌ
に出し、 ■　ｆ’ｃａｃｈｃ　Ｆｉｌがｌｌ５ＳＬ、■　これに
伴ってｆ’ｃａｃｈｅ　ＦｉｌがＣａｃｈｅ−Ｂｕｓ　
Ｃ１にＲＰＯコマンドを出す。

■　このＲＦＯコマンドに対して更に５ｃａｃｈｅ　Ｓ
ｔがａｌｓｓＬ、 ■　５ｃａｃｈｅ　ＳｔがＭｅｍｏｒｙ−Ｂｕｓ　Ｂｌ
にＲＰＯコマンドを出し、 ■　５ｃａｃｈｅ　Ｓ３のＥＣに旧ｔした場合を示して
いる。

この場合には、５ｃａｃｈｅ　Ｓ３はＭｅｍｏｒｙが応
答しないようにＭｅｍｏｒｙ−Ｂｕｓ　Ｂｌのｃａｃｈ
ｅ信号をアサートし、またｓｈ倍信号アサートする。そ
してＣａｃｈｅ−Ｂｕｓ　Ｃ３にＷＦＩ　コマンドを出
す。

■　このＶＦＩニアマントに対してＩ’ｃａｃｈｅ　Ｐ
３４のＩＪＮＯが旧ｔすると、ｆｃａｃｈｅ　Ｐ３４は
■の応答としてＣａｃｈｅ−Ｂｕｓ　Ｃ３にａｃｋを返
す。そしてその状態をＩＮＶに変化させる。

■　この結果、５ｃａｃｈｅ　Ｓ３が■の応答としてｄ
ａｔａをＭｅｍｏｒｙ−Ｂｕｓ　Ｂｌに返し、その状態
はＩＮＶに変化させる。

■　すると５ｃａｃｈｅ　ＳｌがＭａｔｘｏｒｙ−Ｂｕ
ｓ　Ｂｌからｄａｔａを読み込み、その状態をＥＭＤに
変化させる。

［相］　そして５ｃａｃｈｅ　８１は■の応答としてｄ
ａｔａをＣａｃｈｅ−Ｂｕｓ　Ｃ１に返し、 ■　これによってｆｃａｃｈｅ　ＦｉｌはＣａｃｈｅ−
Ｂｕｓ　Ｃ１のｄａｔａを読み込み、その状態をＩＮＶ
からＥＸＣに変化させる。

＠　この結果、ｆ’ｃａｃｈｅ　ｐＨは読み込んだｄａ
ｔａに書き込み動作を行い、プロセッサｐＨにａｃｋ信
号を返す。

更に６番目の書き込み動作例［ｗｒｉｔｅ例６］は、第
１３図（ｍ）に示すようにして実行される。

■　ｗｒｉｔｅ要求をプロセッサｐＨがｒｃａｃｈｅ　
ｐＨに出し、 ■　ｆ’ｅａｃｈｅ　Ｆｉｔが一１ｓｓすると、■　ｆ
ｃａｃｈｅ　ＦｉｌはＣａｃｈｅ−Ｂｕｓ　Ｃ１にＲＰ
Ｏコマンドを出す。

■　このＲＦＯコマンドに対して５ｃａｃｈｅ　Ｓｔが
ｍ１ｓｓすると、 ■　５ｃａｃｈｅ　ＳｌはＭｅｍｏｒｙ−Ｂｕｓ　Ｂｌ
にＪ？ＦＯコマンドを出す。

■　このＲＦＯコｖンドに対して５ｃａｃｈｅ　Ｓ３の
ＥＮＤが旧【すると、５ｃａｃｈｅ　Ｓ３はＭｅＩＩｒ
ｏｙ−Ｂｕｓ　Ｂｌのｃａｃｈｅ信号をアサートし、Ｍ
ｅｍｏｒｙ旧が応答しないようにする。またｓｈ倍信号
アサートする。そしてＦ＾１コマンドをＣａｃｈｅ−Ｂ
ｕｓ　Ｃ３に出す。

■　このＰＡＩニア７ンドがｆｃａｃｈｅ　Ｆ３４のＥ
ＸＣに旧ｔすると、ｒｃａｃｈｅ　Ｐ３４は■の応答と
してＣａｃｈｅ−ＢｕｓＣ３にｄａｔａを返し、その状
態をＩＮＶにする。

■　すると５ｃａｃｈｅ　Ｓ３はＣａｃｈｅ−Ｂｕｓの
ｄａｔａを読み込み、■の応答としてＭｅｎ＋ｏｒｙ−
Ｂｕｓにｄａｔａを返す。

そしてその状態をＥＮＤからＩＮＶに変化させる。

■　この結果、５ｃａｈｅｅ　ＳｌがＭｅｍｏｒｙ−Ｂ
ｕｓのｄａｔａを読み込み、■の応答としてＣａｃｈｅ
−Ｂｕｓにａａｔａを返す。そしてその状態をＩＮＶか
らＥＮＤに変化させる。

［相］　するとｒｃａｃｈｅ　ｐＨはＣａｃｈｅ−Ｂｕ
ｓのａａｔａを読み込み、その状態をＩＮＶからＥＸＣ
に変化させ、■　ｆｃａｃｈｅ　Ｆｉｌは読み込んだｄ
ａｔａに書き込み動作を行う。そしてプロセッサｐＨに
ａｃｋ信号を返してその処理動作を終了する。

第１３図（ｎ）は、７番目の書き込み動作例［ｖｒｌｉ
ｃ例７］を示すものである。この書き込み動作は、 ■　ｗｒｉｔｅ要求をプロセッサＰｉｔがＩ’ｃａｃｈ
ｅ　Ｆｉｌに出し、 ■　ｆｃａｃｈｅ　ＦｉｌのｔｌＮｏにｈｉｔ　した場
合を示している。

■　しかしてこの場合には、ｆ’ｃａｃｈｅ　ｐＨはｃ
ａｃｅｈ−Ｂｕｓ　Ｃ１にＶＦＩ　コマンドを出す。

■　このｖｐ＋　コマンドがｆｃａｃｈｅ　Ｆ１４にｈ
ｌｔすると、その状態ＮＯＮをＩＮＶに変化させ、ｆｃ
ａｃｈｅ　Ｆ１４は■の応答としてＣａｃｈｅ−ｂｕｓ
　Ｃ１にａｃｋ信号を返す。この時、５ｃａｃｈｅ　８
１の状態はＥＮＤであるのでａｃｋ信号のみを返す。

■　するとｒｃａｃｈｅ　Ｆｉｌはａｃｋ信号を受取り
、その状態ＵＮＯをＥＸＣに変化させる。

■　そしてｒｃａｃｈｅ　Ｆｉｌは書き込み動作を行い
、ａｃｋ信号をプロセッサｐＨに返して、その動作を終
了する。

第１３図（ｏ）は最後の書き込み動作例Ｃｖｒｉｔｅ例
８］を示すもので、次のように実行される。

■　Ｗｒｉｔｅ要求をプロセッサｐＨがｆｃａｃｈｅ　
Ｐｉｔに出し、 ■　ｆｃａｃｈｅ　ＦｉｌのＵＮＯにｈｉｔする。この
結果、ｆｃａｃｈｅ　ｐＨはＣａｃｈｅ−Ｂｕｓ　Ｃ１
にＷＰＩコマンドを出す。

■　このＷＰＩ　コマンドが５ｃａｃｈｅ　ＳｔのＳＣ
にｂｉｔすると、５ｃａｃｈｅ　ＳｌはＭｅｍｏｒｙ−
Ｂｕｓ　ＢｌにＷＰＩ　コマンドを出す。

■　しかしてこのｗｐ＋　コマンドが５ｃａｃｈｅ　Ｓ
３のＳＭに旧ｔすると、５ｃａｃｈｃ　Ｓ３はＷＰＩ　
コマンドをＣａｃｈｅ−Ｂｕｓ　Ｃ３に出す。

■　このＷＰＩニア７ンドがｒｃａｃｈｅ　Ｆ３４のＵ
ＮＯに旧ｔすると、ｒｃａｃｈｅ　Ｐ３４はその状態を
ＩＮＶに変化させる。そして■のコマンドに対する応答
としてＣａｃｈｅ−［３ｕｓ　Ｃ３にａｃｋ信号を返す
。

■　するとこのａｃｋ信号を受けて５ｃａｃｈｅ　Ｓ３
はその状態をＳＭからＩＮＶに変化させ、■の応答とし
てＭｅｍｏｒｙ−１３ｕｓ　Ｂｌにａｃｋ信号を返す。

■　このａｅｋ信号によって５ｅａｃｈｅ　Ｓｌがその
状態をＳＣからＥＭＤに変化させ、■の応答としてＣａ
ｃｈｅ−Ｂｕｓ　Ｃ１にａｃｋ信号を返す。

■　この結果、ｆ’ｃａｃｈｅ　Ｐｉｔはその状態ＵＮ
ＯをＥＸＣに変化させ、 ■　ｒｅａｃｈｃＦｉｌは書き込み動作を行い、プロセ
ッサｐＨｌ：ａｃｋ信号を返して、その動作を終了する
。

このように書き込み動作の場合でも、第２のキャッシュ
メモリ装置が６つの状態を取ることから、先の実施例と
は若干具なった動きにより、効率的なキャッシュ動作を
実行するものとなっている。

ところでこのように第２のキャッシュメモリ装置に６つ
の状態を設定してキャッシュ動作を制御するようにした
場合も、前述した実施例と同様に命令用のキャッシュを
独立に設けることが可能である。この場合、上述した実
施例装置がどのように変わるかについて説明する。

この場合、Ｍｅｍｏｒｙ−Ｂｕｓ上のＩＰＣコマンドに
対する第２のキャッシュメモリ（５ｃａｃｈｅ）の応答
が次のように変わる。

（ａ−１）　Ｅ　Ｍ　Ｄに旧むしたとき；先ずｃａｃｈ
ｅ信号をアサートしてＭｅＩＩｌｏｒｙが応答しないよ
うにする。

そしてその上のｆｃａｃｈｅと内容が違うからＣａｃｈ
ｅ−Ｂｕｓに１１１コマンドを送り、このエントリのデ
ータをｆｃａｅｈｃと一致させる。その後、Ｍｅｍｏｒ
ｙ−Ｂｕｓにデータを返し、ＩＦＣコマンドに応答する
。そしてその状態をＥＭＳに変化させ、ａｃｋ信号を返
す。

（ａ−２）　ＳＭまたはＥＭＳまたはＥＣにｈｌｔ　し
たとき；この場合には、先ずｃａｃｈｅ信号をアサート
してＭｅｍｏｒｙが応答しないようにする。その後、Ｍ
ｅＩｌｏｒｙ−Ｂｕｓにデータを返し、ＩＦＣコマンド
に応答する。この時には状態を変化させずに、ａｃｋ信
号を返す。

（ａ−３）　Ｓ　Ｃに旧ｔしたとき；この場合には応答
せず、ａｃｋ信号のみを返す。

（ｂ）　１ｓｓＬ、たとき；この場合にも命令に応答せ
ず、ａｃｋ信号のみを返す。

このような命令用のキャッシュメモリを別個に設けた場
合、プロセッサからの命令に対してデータがどのように
ロードされるかについて、第１４図を参照し、具体例を
挙げて説明する。

第１４図（ａ）は第１のフェッチ動作例［ｒｅｔｃｈ例
１］を示すもので、次のように実行される。

■　プロセッサｐＨがｆｅｔｃｈ要求を出し、■　１−
ｒｃａｃｈｃ　ＩＰＩＩがｔｎｉｓｓすると、■　ＩＦ
ＩＩがＣａｃｈｅ−Ｂｕｓ　Ｃ１にＩＰｃコマンドを出
す。

■　このＩＰＣコマンドに同じキャッシュにおけるｆｃ
ａｃｈｅ　ＤＦＩＩのＥＸＣがｈｌｔすると、ｒｃａｅ
ｈｅ　ＰＩＬはｃａｃｈｅ信号をアサートする。

■　するとＩ’ｃａｃｈｅ　Ｆｌｌが■の応答としてｄ
ａｔａをＣａｃｈｅ−Ｂｕｓ　Ｃ１に返す。

■　この応答によってｉ−ｆ’ｃａｃｈｅ　ＩＦＩＩが
ｄａｔａを読み込み、エントリに書き込む。そしてその
状態をＶにする。

■　そしてＩ−ｆ’ｃａｃｈｅ　ＩＦＩＩはｄａｔａを
プロセッサｐＨに返し、その動作を終了する。

第１４図（ｂ）は第２のフェッチ動作例Ｅ　ｆ’ｅｔｃ
ｈ例２］を示すものである。このフェッチ動作は次のよ
うに実行される。

■　プロセッサｐＨがｆｅｔｃｈ要求を出し、■　１−
ｆｃａｃｈｅ　ＩＰＩＩにｈｉｔする。

■　この場合には、１−ｆｃａｃｈｅ　ＩＰＩＩが直接
的にｄａｔａをプロセッサｐｔｔに返し、その動作を終
了する。

これに対してｔ−ｒｃａｃｈｅがｍ１ｓｓした場合には
、第１４図（ｃ）に第３のフェッチ動作例［ｆｅｔｃｈ
例３〕を示すように、その実行動作が行われる。即ち、
■　プロセッサｐＨがｆ’ｅｔｃｈ要求を出し、■　１
−ｆｃａｃｈｅ　ＩＰＩＩがｍ１ｓｓすると、■　１−
ｒｃａｃｈｅ　ＩＦＩＩはＣａｃｈｅ−Ｂｕｓ　Ｃ１に
ＩＦＣコマンドを出す。

■　このＩＰＣコマンドに対して１−ｓｃａｃｈｅ　Ｉ
ＳＩがｍ１ｓｓすると、 ■　１−ｓｃａｃｈｅ　１８１はＩＰｃコマンドをＭｅ
ｍｏｒｙ−ＢｕｓＢｌに出す。

■　しかしてこのＩＦＣコマンドに５ｅａｃｈｅ　８２
のＥＮＤが旧ｔすると、５ｃａｃｈｅ　８２はＭｅｍｏ
ｒｙ−Ｂｕｓ　Ｂｌのｃａｃｈｅ信号をアサートし、 ■　５ｃａｃｈｅ　８２はＣａｃｈｅ−Ｂｕｓ　Ｃ２に
ＦＶＩ　コマンドを出す。

■　このｐＨｌｌ＝：＋マントを受けてｒｅａｃｈｅ　
Ｐ２１のＥＸＣがｈｉｔすると、ｒｃａｃｈｅ　Ｐ２１
は■の応答としてｄａｔａをＣａｃｈｅ−Ｂｕｓ　Ｃ２
に返す。そしてＣａｃｈｅ−Ｂｕｓ　Ｃ２のｃａｃｈｅ
信号をアサートし、その状態をＵＮＯに変化させる。

■　この結果、５ｃａｃｈｅ　８２はＣａｃｈｅ−Ｂｕ
ｓ　Ｃ２のｄａｔａを読み込み、その状態をＥＭＳに変
化させる。

［株］　そして５ｃａｃｈｅ　Ｓ２は■の応答としてｄ
ａｔａをＭｅｍｏｒｙ−Ｂｕｓ　Ｂｌに返す。

■　すると１−ｓｃａｃｈｅ　ＩｓＩはＭｅｍｏｒｙ−
Ｂｕｓ　Ｂｌからｄａｔａを読み込み、エントリに書き
込む。そしてその状態をＶにする。

０　この状態で１−ｓｅａｃｈｅ　ＩＳＬは、■の応答
としてａａｔａをＣａｃｈｅ−Ｂｕｓ　Ｃ１に返し、＠
　　Ｉ−１’ｃａｃｈｅ　ＩＦＩＩはＣａｃｈｅ−Ｂｕ
ｓ　Ｃ１のｄａｔａを読み込み、エントリに書き込む。

そしてその状態をＶにし、 ■　Ｉ−１’ｃａｃｈｅ　ＩＦＩＩはｄａｔａをプロセ
ッサｐＨに返す。これにより、その動作を終了する。

また第４のフェッチ動作例［ｒｅｔｃｈ例４］は、同様
にｍ１ｓｓが生じた場合であり、第１４図（ｄ）に示す
ように動作する。この場合には、 ■　プロセッサＰｌｉがｆ’ｅｔｃｈ要求を出し、■　
Ｉ−ｆｃａｃｈｅ　ＩＦＩＩ　がｍ１ｓｓＬ、■　１−
１’ｃａｃｈｅ　ＩＰＩＩがＣａｃｈｅ−Ｂｕｓ　Ｃ１
にＩＰｃコマンドを出す。

■　しかしてこのＩＦＣコマンドに対して別のキャッシ
ュメモリｆｃａｃｈｅ　ＰＩ３のＥＸＣがｈｉｔすると
、ｆｃａｃｈｅ　ＰＩ３はｃａｃｈｅ信号をアサートす
る。

■　そして「ｃａｃｈｅ　ＰＩ３は■の応答としてａａ
ｔａをＣａｃｈｅ−Ｂｕｓ　Ｃ１に返す。

■　この結果、１−ｆｃａｃｈｅ　ＩＰＩＩはｄａｔａ
をＣａｃｈｅ−ｂｕｓから読み込み、エントリに書き込
む。そしてその状態をＶにする。

■　モしてｌ−ｆ’ｃａｃｈｅ　ＩＦＩＩはｄａｔａを
プロセッサｐＨに返し、そのフェッチ動作を終了する。

このようなフェッチ動作により前述した各実施例と同様
に効率的なキャッシュ処理が行われる。

尚、本発明は上述した実施例に限定されるものではない
。例えばキャッシュバスに接続する第１のキャッシュメ
モリ装置の数や、キャッシュバスの数は仕様に応じて定
めれば良いものである。つまりミニ・クラスタ装置の数
は格別限定されないし、各ミニ・クラスタ装置に属する
キャッシュメモリ装置の数も限定されない。更には命令
用キャッシュを別個に設けたキャッシュと、別個に設け
ていないキャッシュとを混在させて階層キャッシュメそ
り装置を構築することも可能である。この場合には、命
令用キャッシュが別に設けられているか否かの情報を用
い、その処理制御を適宜切り替えるようにすれば良い。

その他、本発明はその要旨を逸脱しない範囲で種々変形
して実施することができる。

［発明の効果］ 以上説明したように本発明によれば、キャッシュメモリ
を階層化し、プロセッサに対応して設けられた第１のキ
ャッシュメモリと、所定数毎にまとめられたミニ・クラ
スタ装置に対応して設けられた第２のキャッシュメモリ
との間で、これらのキャッシュメモリの状態に応じた処
理手続きを進めるので、データの高速アクセス有効率的
に行うことが可能となる。しかも階層化されたキャッシ
ュメモリ間でのコンシステンシ有効果的に保証して多重
プロセッサシステムに組み込むことが可能なので、従来
のキャッシュメモリ装置に比較して、その取扱いの簡易
化を図り、また処理速度の高速化を図ることができる等
の実用上多大なる効果かが奏せられる。

【図面の簡単な説明】

図は本発明に係る階層キャッシュメモリ装置とその制御
方式についての実施例を示すもので、第１図は第１の実
施例システムの全体的な概略構成図、第２図はキャッシ
ュメモリ装置に設定される４つの状態を模式的に示す図
、第３図は第１のキャッシュメモリ装置の構成例を示す
図、第４図はキャッシュされたアドレス情報に対する状
態情報の付属形態を示す図、第５図は第２のキャッシュ
メモリの構成例を示す図、第６図はメモリの構成例を示
す図、第７図は第１の実施例システムにおける動作例を
模式的に示す図である。 第８図は第２の実施例システムの全体的な概略構成図、
第９図はこの実施例における第１のキャッシュメモリ装
置の構成例を示す図、第１０図はこの実施例における第
２のキャッシュメモリの構成例を示す図、第１１図はこ
の第２の第１の実施例システムにおける動作例を模式的
に示す図である。 第１２図は本発明の別の実施例においてキャッシュメモ
リ装置に設定される６つの状態を模式的に示す図、第１
３図は第３の実施例における動作例を模式的に示す図、
そして第１４図は第４の実施例における動作例を模式的
に示す図である。 ｐＨ，ＰＩ３．〜Ｐｌｎ、Ｐ２１．Ｐ２２．〜Ｐ２ｍ、
Ｐｉ１．Ｐｉ２．〜ＰｉＪ・・・プロセッサ、Ｆｌｌ、
ＰＩ２．〜Ｐｌｎ、Ｆ２１．Ｐ２２．〜Ｐ２ｍ。 Ｆｉｌ、ＰＩ２．〜Ｆｌｊ・・・第１のキャッシュメモ
リ装置（１’ｃａｃｈｅ）　、Ｓｌ、Ｓ２．〜Ｓｉ・＝
第２のキ＋　”／シュメモリ装置（ｓｃａｃｈｅ）　、
Ｃ１，Ｃ２，〜ＣＩ−・・キャッシュバス（Ｃａｃｈｅ
−Ｂｕｓ　；第１の接続装置）　、Ｂｌ・・・メモリバ
ス（Ｍｅｍｏｒｙ−Ｂｕｓ　；第２の接続装置）　、Ｍ
ｌ、Ｍ２−・・メインメモリ　（Ｍｅｍｏｒｙ）　、Ｉ
ＰＩＩ、　〜１Ｐｌｎ、１Ｆｉ１．〜ＩＰｉＪ・・・第
１の命令用データキャッシュメモリ（ｉ−ｆｃａｃｈｅ
）　、ＩＳｌ、ｌＳ２−・・第２の命令用データキャッ
シュメモリ（１−ｓｃａｃｈｅ）。 第３図 出願人代理人　弁理士　鈴江武彦 第４図 第５図 第６ 図 第７図（ａ） 第７ 図（ｂ） 第７ 図（Ｃ） 第７ 図（ｄ） 第７図（９） 第７図（ｈ） 第７図（ｅ）。 第７図（ｆ） 第７図（ｉｉ 第７図（ｊ） 第７図（ｋ） 第７ 図（１） 第９図 第１０図 第１１図（ａ） 第１１ 図（ｂ） 第１１図（Ｃ） 第１１ 図（ｄ） 第１２図 第１１図（ｅ） 第１１図（ｆ） 第１３図（ａ） 第１３図（ｂ） 第１３図（ｃ） 第１３図（ｄ） 第１３図（９） 第」３図（ｈ） 第１３図（ｅ） 第１３図（ｆ） 第１３図（ｉ） 第１３図（ｊ） 第１３図（ｋ） 第１３図（Ｌ） 第１３図（０） 第１３図（ｍ） 第１３図（ｎ　’） 第１４図（ａ） 第１４図（ｂ）

Claims (28)

【特許請求の範囲】
1. （１）複数のプロセッサおよびメモリ装置を含む多重プ
   ロセッサ・コンピュータ・システムに組み込まれる階層
   キャッシュメモリ装置であって、複数のプロセッサのそ
   れぞれに対応して設けられる複数の第１のキャッシュメ
   モリ装置と、これらの第１のキャッシュメモリ装置を複
   数個づつ相互に接続して複数のミニ・クラスタ装置をそ
   れぞれ構成する複数の第１の接続装置と、これらの各ミ
   ニ・クラスタ装置のそれぞれに対応して上記各第１の接
   続装置に接続して設けられ、上記各ミニ・クラスタ装置
   における前記複数の第１のキャッシュメモリ装置が持つ
   アドレス情報の全てのアドレス情報をそれぞれ持つ複数
   の第２のキャッシュメモリ装置と、これらの第２のキャ
   ッシュメモリ装置を相互に接続してクラスタ装置を構成
   する第２の接続装置とを備え、 この第２の接続装置に前記複数の第２のキャッシュメモ
   リ装置が持つアドレス情報の全てのアドレスを持つメモ
   リ装置を接続したことを特徴とする階層キャッシュメモ
   リ装置。
2. （２）第１および第２のキャッシュメモリ装置は、複数
   のアドレス情報毎に該情報の状態を識別する為の状態識
   別手段をそれぞれ備えていることを特徴とする請求項（
   １）に記載の階層キャッシュメモリ装置。
3. （３）状態識別手段は、その状態識別手段が対応するア
   ドレス情報が有効であるか無効であるかを示すものであ
   って、プロセッサにより情報が書き込まれるアドレスに
   等しいアドレス情報が当該プロセッサに対応する第１の
   キャッシュメモリ装置に存在し、且つそのアドレス情報
   に対応する状態識別手段の状態が有効である場合、 当該第１のキャッシュメモリ装置が接続されている第１
   の接続装置上に無効化要求を出力して、当該第１の接続
   装置に接続されている別の第１のキャッシュメモリ装置
   に存在するアドレス情報の中の、前記第１の接続装置上
   の無効化要求のアドレスに等しいアドレス情報に対応す
   る状態識別手段をそれぞれ無効状態にする手段と、 前記第１の接続装置上の無効化要求を第２のキャッシュ
   メモリ装置を介して第２の接続装置に伝達し、この無効
   化要求を伝達した第２のキャッシュメモリ装置とは別の
   第２のキャッシュメモリ装置に存在するアドレス情報の
   中の、上記第２の接続装置上に伝達された無効化要求の
   アドレスに等しいアドレス情報に対応する状態識別手段
   をそれぞれ無効状態にする手段と、 この状態識別手段が無効化された第２のキャッシュメモ
   リ装置に接続されている第１の接続装置上に前記無効化
   要求を伝達し、この無効化要求が伝達された第１の接続
   装置に接続されている第１のキャッシュメモリ装置に存
   在するアドレス情報の中の、前記第１の接続装置上の無
   効化要求のアドレスに等しいアドレス情報に対応する状
   態識別手段をそれぞれ無効状態にする手段とを備えたこ
   とを特徴とする請求項（２）に記載の階層キャッシュメ
   モリ装置。
4. （４）第１のキャッシュメモリ装置に設けられる第１の
   状態識別手段は、当該第１の状態識別手段に対応したア
   ドレス情報が有効である時、このアドレス情報に関連す
   るデータを第２のキャッシュメモリ装置に対して書き戻
   す義務を有するか否かを識別する為の機能をそれぞれ備
   え、第２のキャッシュメモリ装置に設けられる第２の状
   態識別手段は、当該第２の状態識別手段に対応したアド
   レス情報が有効である時、このアドレス情報に関連する
   データをメモリ装置に対して書き戻す義務を有するか否
   かを識別する為の機能を備えており、プロセッサにより
   情報の書き込みが行われる第１のキャッシュメモリ装置
   の、上記書き込みが行われたアドレス情報に対応する第
   １の状態識別手段を書き戻し義務有りの状態に設定する
   手段と、この書き戻し義務有りの状態に設定された第１
   のキャッシュメモリ装置に接続されている第２のキャッ
   シュメモリ装置の、前記プロセッサによって書き込まれ
   たアドレスに等しいアドレス情報に対応する第２の状態
   識別手段を書き戻し義務有りの状態に設定する手段とを
   備えたことを特徴とする請求項（３）に記載の階層キャ
   ッシュメモリ装置の制御方式。
5. （５）第１の状態識別手段は、当該第１の状態識別手段
   が有効で、且つ書き戻し義務を有する時、全ての第１の
   キャッシュメモリ装置と全ての第２のキャッシュメモリ
   装置の中で、当該第１のキャッシュメモリ装置とその第
   １のキャッシュメモリ装置に第１の接続装置を介して接
   続される第２のキャッシュメモリ装置のみがプロセッサ
   により書き込まれるデータについてのアドレス情報を排
   他的に持つか否かを識別する機能を備え、 第２の状態識別手段は、当該第２の状態識別手段が対応
   しているアドレス情報が有効で、且つ書き戻し義務を有
   する時、全ての第２のキャッシュメモリ装置の中で、当
   該第２のキャッシュメモリ装置のみが前記プロセッサに
   より書き込まれるデータについてのアドレス情報を排他
   的に持つか否かを識別する機能を備えており、 プロセッサによって情報が書き込まれた第１のキャッシ
   ュメモリ装置のアドレス情報に対応する第１の状態識別
   手段を排他状態に設定する手段と、この排他状態が設定
   された第１のキャッシュメモリ装置に第１の接続装置を
   介して接続されている第２のキャッシュメモリ装置にお
   ける、前記プロセッサによって書き込まれたアドレスに
   等しいアドレス情報に対応する第２の状態識別手段を排
   他状態に設定する手段とを備えたことを特徴とする請求
   項（４）に記載の階層キャッシュメモリ装置。
6. （６）プロセッサが読出したアドレスに等しいアドレス
   情報が上記プロセッサに対応する第１のキャッシュメモ
   リ装置に存在し、且つそのアドレス情報に対応する第１
   の状態識別手段が有効状態である時、当該第１のキャッ
   シュメモリ装置における上記第１の状態識別手段の状態
   を維持し、且つこの第１のキャッシュメモリ装置に接続
   されている第１の接続装置に対する信号を伝達を行うこ
   となく、前記アドレス情報に対応するデータ情報を前記
   プロセッサに返すことを特徴とする請求項（３）に記載
   の階層キャッシュメモリ装置。
7. （７）プロセッサが読出したアドレスに等しいアドレス
   情報が上記プロセッサに対応する第１のキャッシュメモ
   リ装置に存在しない時、または上記読出しアドレスに等
   しいアドレス情報に対応する第１の状態識別手段が無効
   状態である時、前記第１のキャッシュメモリ装置から第
   １の接続装置上に共有読出し要求を出す手段と、 この第１の接続装置上の共有読出し要求に対して、当該
   第１の接続装置に接続された別の第１のキャッシュメモ
   リ装置であって、上記共有読出しアドレスに等しいアド
   レス情報を持ち、そのアドレス情報に対応する第１の状
   態識別装置の状態が有効で、且つ書き戻し義務を有して
   いる第１のキャッシュメモリ装置から前記共有読出し要
   求を出した第１のキャッシュメモリ装置に対して該アド
   レス情報に対応するデータ情報を供給する手段と、この
   手段により第１のキャッシュメモリ装置間でデータ情報
   が供給されたことを識別する第１のキャッシュ間転送識
   別手段と、 この第１のキャッシュ間転送識別手段にて前記第１のキ
   ャッシュメモリ装置間でのデータ情報の供給が行われな
   いことが識別された時、前記共有読出し要求を出した第
   １のキャッシュメモリ装置に第１の接続装置を介して接
   続されている第２のキャッシュメモリ装置から前記読出
   し要求に対して応答する手段と、 この共有読出し要求に応答した第２のキャッシュメモリ
   装置に前記読出しアドレスに等しいアドレス情報が存在
   し、そのアドレス情報に対応する第２の状態識別装置が
   有効状態である時、この第２のキャッシュメモリ装置か
   ら前記共有読出し要求を出した第１のキャッシュメモリ
   装置に対して該アドレス情報に対応するデータ情報を供
   給する手段と、 前記共有読出し要求に応答する前記第２のキャッシュメ
   モリ装置に前記読出しアドレスに等しいアドレス情報が
   存在しない時、または前記読出しアドレスに等しいアド
   レス情報に対応する第２の状態識別手段が無効状態であ
   る時、当該第２のキャッシュメモリ装置から第２の接続
   装置上に共有読出し要求を出す手段と、 この第２の接続装置上の共有読出し要求に対し、前記第
   ２の接続装置に接続された別の第２のキャッシュメモリ
   装置であって、上記共有読出し要求されたアドレスに等
   しいアドレス情報を有し、そのアドレス情報に対応する
   第２の状態識別手段の状態が有効であり、且つ書き戻し
   義務を有する第２のキャッシュメモリ装置から前記共有
   読出し要求を出した第２のキャッシュメモリ装置に対し
   て該アドレス情報に対応するデータ情報を供給する手段
   と、 この手段により第２のキャッシュメモリ装置間でデータ
   情報が供給されたことを識別する第２のキャッシュ間転
   送識別手段と、 この第２のキャッシュ間転送識別手段にて、前記第２の
   キャッシュメモリ装置間でのデータ情報の供給が行われ
   ないことが識別された時、前記共有読出し要求に対して
   メモリ装置から応答する手段とを備えたことを特徴とす
   る請求項（４）に記載の階層キャッシュメモリ装置。
8. （８）第１の接続装置上の共有読出し要求に対してデー
   タ情報を供給した第１のキャッシュメモリ装置の、上記
   共有読出し要求アドレスに等しいアドレス情報に対応す
   る第１の状態識別装置の状態が有効で書き戻し義務を持
   ち、且つ排他状態である時、上記データ情報の供給に伴
   って上記第１の状態識別装置の排他状態を解除する手段
   を備えたことを特徴とする請求項（５）または（７）に
   記載の階層キャッシュメモリ装置。
9. （９）第２の接続装置上の共有読出し要求に対してデー
   タ情報を供給した第２のキャッシュメモリ装置の、上記
   読出し要求アドレスに等しいアドレス情報に対応する第
   ２の状態識別装置の状態が有効で書き戻し義務を持ち、
   且つ排他状態である時、上記データ情報の供給に伴って
   上記第２の状態識別装置の排他状態を解除する手段と、 共有読出し要求に対するデータ情報の供給を受けた第２
   のキャッシュメモリ装置から、この第２のキャッシュメ
   モリ装置が第１の接続装置を介して接続されている第１
   のキャッシュメモリ装置に対してデータ情報の吐出し要
   求を出す手段と、この吐出し要求のアドレスに等しいア
   ドレス情報を有し、該アドレス情報に対応する第１の状
   態識別装置の状態が有効でありかつ書き戻し義務を有す
   る第１のキャッシュメモリ装置に対して上記アドレス情
   報に対応するデータ情報を供給する手段と、 この吐き出し要求に応答してデータ情報を供給した前記
   第１のキャッシュメモリ装置の前記アドレス情報に対応
   する第１の状態識別手段における書き戻し義務有りの状
   態を解除する手段とを備えたことを特徴とする請求項（
   ８）に記載の階層キャッシュメモリ装置。
10. （１０）第１のキャッシュメモリ装置は、アドレス情報
    を記憶する領域を確保する為に他のアドレス情報を追い
    出す際、この追い出されるアドレス情報に対応する第１
    の状態識別手段が書き戻し義務状態である時、このアド
    レス情報に対応するデータ情報を第２のキャッシュメモ
    リ装置に書き戻す手段を備え、 第２のキャッシュメモリ装置は、アドレス情報を記憶す
    る領域を確保する為の他のアドレス情報を追い出す際、
    この追い出されるアドレス情報に対応する第２の状態識
    別手段が書き戻し義務状態である時、このアドレス情報
    に対応するデータ情報をメモリ装置に書き戻す手段を備
    えることを特徴とする請求項（４）に記載の階層キャッ
    シュメモリ装置。
11. （１１）プロセッサによって書き込まれるアドレスに等
    しいアドレス情報が上記プロセッサに対応する第１のキ
    ャッシュメモリ装置に存在しない時、または上記アドレ
    スに等しいアドレス情報に対応する第１の状態識別手段
    が無効状態である時、当該第１のキャッシュメモリ装置
    に接続されている第１の接続装置上に独占読出し要求を
    出す手段と、この第１の接続装置上の独占読出し要求に
    対して、当該第１の接続装置に接続された別の第１のキ
    ャッシュメモリ装置であって、上記独占読出し要求のア
    ドレスに等しいアドレス情報を持ち、そのアドレス情報
    に対応する第１の状態識別装置の状態が有効で、且つ書
    き戻し義務を有する第１のキャッシュメモリ装置から前
    記独占読出し要求を出した第１のキャッシュメモリ装置
    に対して該アドレス情報に対応するデータ情報を供給す
    る手段と、 この手段により第１のキャッシュメモリ装置間でデータ
    情報が供給されたことを識別する第１のキャッシュ間転
    送識別手段と、 前記第１の接続装置上の独占読出し要求に対し、当該第
    １の接続装置に接続された別の第１のキャッシュメモリ
    装置の中の、前記要求されたアドレスに等しいアドレス
    情報に対応する第１の状態識別手段の状態が有効である
    第１のキャッシュメモリ装置における該アドレス情報に
    対応する状態識別手段を無効状態に設定する手段と、 前記第１のキャッシュ間転送識別手段にて前記第１のキ
    ャッシュメモリ装置間でのデータ情報の供給が行われな
    いことが識別された時、前記独占読出し要求を出した第
    １のキャッシュメモリ装置に第１の接続装置を介して接
    続されている第２のキャッシュメモリ装置から前記独占
    読出し要求に応答する手段と、 この独占読出し要求に応答した第２のキャッシュメモリ
    装置に前記読出しアドレスに等しいアドレス情報が存在
    し、当該アドレス情報に対応する第２の状態識別手段が
    有効状態である時、この第２のキャッシュメモリ装置か
    ら前記独占読出し要求を出した第１のキャッシュメモリ
    装置に対して該アドレス情報に対応するデータ情報を供
    給する手段と、この手段によってデータ情報を供給する
    第２のキャッシュメモリ装置から第２の接続装置上に向
    こうか要求を出す手段と、 前記独占読出し要求に応答した前記第２のキャッシュメ
    モリ装置に読出されたアドレスに等しいアドレス情報が
    存在しない時、または前記読出しアドレスに等しいアド
    レス情報に対応する第２の状態識別装置が無効状態であ
    る時、当該第２のキャッシュメモリ装置から第２の接続
    装置上に独占読出し要求を出す手段と、 この第２の接続装置上の独占読出し要求に対し、当該第
    ２の接続装置に接続された別の第２のキャッシュメモリ
    装置であって、上記独占読出し要求されたアドレスに等
    しいアドレス情報を有し、該アドレス情報に対応する第
    ２の状態識別手段の状態が有効で、且つ書き戻し義務を
    有する第２のキャッシュメモリ装置から前記独占読出し
    要求を出した第２のキャッシュメモリ装置に対して該ア
    ドレス情報に対応するデータ情報を供給する手段と、こ
    の第２の接続装置上の独占読出し要求に対して前記第２
    のキャッシュメモリ装置間でデータ情報が供給されたこ
    とを識別する第２のキャッシュ間転送識別手段と、 前記独占読出し要求に対してこの第２の接続装置に接続
    された別の第２のキャッシュメモリ装置の中の、前記独
    占読出し要求されたアドレスに等しいアドレス情報に対
    応する第２の状態識別手段の状態が有効である第２のキ
    ャッシュメモリ装置における該アドレス情報に対応する
    第２の状態識別手段を無効状態に設定する手段と、この
    手段によって無効化された第２のキャッシュメモリ装置
    から該第２のキャッシュメモリ装置に接続されている第
    １の接続装置のそれぞれの上に無効化要求を出す手段と
    、 前記第２のキャッシュ間転送識別手段にて前記独占読出
    し要求に対する第２のキャッシュメモリ装置間でのデー
    タ情報の供給が行われないことが識別された時、前記独
    占読出し要求に対してメモリ装置から応答する手段を備
    えたことを特徴とする請求項（４）に記載の階層キャッ
    シュメモリ装置。
12. （１２）第２の接続装置上の独占読出し要求のアドレス
    に等しいアドレス情報を有し、該アドレス情報に対応す
    る第２の状態識別手段の状態が有効で書き戻し義務を有
    し、且つ排他状態である別の第２のキャッシュメモリ装
    置が前記独占読出し要求に対して応答するとき、 データ情報を供給する第２のキャッシュメモリ装置から
    当該第２のキャッシュメモリ装置に第１の接続装置を介
    して接続されている第１のキャッシュメモリ装置に対し
    て無効化吐出し要求を出す手段と、 この無効化吐出し要求のアドレスに等しいアドレス情報
    を有する第１のキャッシュメモリ装置であって、上記ア
    ドレス情報に対応する第１の状態識別手段の状態が有効
    で、且つ書き戻し義務を有する第１のキャッシュメモリ
    装置から上記無効化吐出し要求されたデータ情報を供給
    する手段と、この無効化吐き出し要求のアドレスに等し
    いアドレス情報を有する前記第１のキャッシュメモリ装
    置のアドレス情報に対応する第１の状態識別手段を無効
    状態に設定する手段とを備えたことを特徴とする請求項
    （５）または（１１）に記載の階層キャッシュメモリ装
    置。
13. （１３）プロセッサによってリード・モディファイ・ラ
    イトされるアドレスに等しいアドレス情報が上記プロセ
    ッサに対応する第１のキャッシュメモリ装置に存在し、
    該アドレス情報に対応する第１の状態識別手段が有効状
    態である時、該第１のキャッシュメモリ装置は、第１の
    接続装置上に無効化要求を出した後に前記プロセッサか
    ら要求されたアドレスのデータ情報を前記プロセッサに
    供給し、このデータ情報がプロセッサにて変更された後
    に前記第１のキャッシュメモリ装置に書込む制御手段と
    、 プロセッサによってリード・モディファイ・ライトされ
    るアドレスに等しいアドレス情報が第１のキャッシュメ
    モリ装置に存在しない時、または当該アドレスに等しい
    アドレス情報に対応する第１の状態識別手段が無効状態
    である時、該第１のキャッシュメモリ装置から第１の接
    続装置上に独占読出し要求を出すことで別の第１のキャ
    ッシュメモリ装置または第２のキャッシュメモリ装置か
    ら前記プロセッサが要求しているアドレスのデータ情報
    を得、このデータ情報を前記プロセッサに供給して該プ
    ロセッサにて変更された後、当該第１のキャッシュメモ
    リ装置に書き込む制御手段とを備えたことを特徴とする
    請求項（１２）に記載の階層キャッシュメモリ装置の制
    御方式。
14. （１４）第１のキャッシュメモリ装置は、第１のデータ
    ・キャッシュメモリ装置と第１の命令キャッシュメモリ
    装置とを独立に備え、第２のキャッシュメモリ装置は、
    第２のデータ・キャッシュメモリ装置と第２の命令キャ
    ッシュメモリ装置とを独立に備えることを特徴とする請
    求項（１）に記載の階層キャッシュメモリ装置。
15. （１５）請求項（１４）に記載の階層キャッシュメモリ
    装置において、 第１および第２のデータ・キャッシュメモリ装置は各ア
    ドレス情報毎に該情報が有効であるか無効であるか、書
    き戻し義務を有するか否か、および排他的にアドレス情
    報を持つか否かを識別するデータキャッシュ状態識別手
    段をそれぞれ備えると共に、第１および第２の命令キャ
    ッシュメモリ装置は各アドレス情報毎に該情報が有効で
    あるか無効であるかを識別する命令キャッシュ状態識別
    手段をそれぞれ備え、 プロセッサによって命令が読出されるアドレスに等しい
    アドレス情報が前記第１のキャッシュメモリ装置におけ
    る第１の命令キャッシュメモリ装置に存在し、該アドレ
    ス情報に対応する命令キャッシュ状態識別手段が有効状
    態である時、前記プロセッサの命令読出し要求に対して
    前記第１の命令キャッシュメモリ装置から命令情報を供
    給する手段と、 前記プロセッサによって命令が読出されるアドレスに等
    しいアドレス情報が前記第１の命令キャッシュメモリ装
    置に存在しない時、または第１の命令キャッシュメモリ
    装置の上記アドレスに等しいアドレス情報に対応する命
    令キャッシュ状態識別手段が無効状態である場合、前記
    プロセッサの命令読出し要求に対して前記第１の命令キ
    ャッシュメモリ装置から第１の接続装置上に命令読出し
    要求を出す手段と、 この第１の接続装置上の命令読出し要求に対し、当該第
    １の接続装置に接続された別の第１のキャッシュメモリ
    装置またはその第１のキャッシュメモリ装置内の第１の
    データ・キャッシュメモリ装置であって、要求されたア
    ドレスに等しいアドレス情報を持ち、そのアドレス情報
    に対応するデータキャッシュ状態識別手段の状態が有効
    で、且つ書き戻し義務を有する第１のデータ・キャッシ
    ュメモリ装置から前記アドレス情報に対応する命令情報
    を供給する手段と、 この手段により命令情報を供給した第１のキャッシュメ
    モリ装置またはこの第１のキャッシュメモリ装置に含ま
    れる第１のデータ・キャッシュメモリ装置から前記プロ
    セッサが読出しを行った第１の命令キャッシュメモリ装
    置に対してデータが供給されたことを識別する第１のキ
    ャッシュ間転送識別手段と、 この第１のキャッシュ間転送識別手段にて前記第１のキ
    ャッシュメモリ装置間での命令情報の供給が行われてい
    ないことが識別されたとき、前記プロセッサによって読
    出された第１のキャッシュメモリ装置に第１の接続装置
    を介して接続されている、第２のキャッシュメモリ装置
    内の第２の命令キャッシュメモリ装置から前記命令読出
    し要求に応答する手段と、 この命令読出し要求に応答した第２の命令キャッシュメ
    モリ装置に前記読出し要求されたアドレスに等しいアド
    レス情報が存在し、該アドレス情報に対応する命令キャ
    ッシュ状態識別手段が有効状態である時、当該第２の命
    令キャッシュメモリ装置から前記アドレス情報に対応す
    る命令情報を供給する手段と、 前記命令読出し要求に応答した第２のキャッシュメモリ
    装置に前記読出し要求されたアドレスに等しいアドレス
    情報が存在しない時、または上記アドレスに等しいアド
    レス情報に対応する第２の命令キャッシュメモリ装置に
    おける命令キャッシュ状態識別手段が無効状態である時
    、当該第２の命令キャッシュメモリ装置から第２の接続
    装置上に命令読出し要求を出す手段と、 この第２の接続装置上の命令読出し要求に対して、別の
    第２のキャッシュメモリ装置またはその第２のキャッシ
    ュメモリ装置内の第２のデータキャッシュメモリ装置で
    あって、前記読出し要求されたアドレスに等しいアドレ
    ス情報を持ち、該アドレス情報に対応するデータキャッ
    シュ状態識別手段の状態が有効で、且つ書き戻し義務を
    有する第２のデータ・キャッシュメモリ装置から前記命
    令読出し要求を出した第２の命令キャッシュメモリ装置
    に対して前記アドレス情報に対応する命令情報を供給す
    る手段と、 この手段により命令情報を供給した第２のキャッシュメ
    モリ装置またはこの第２のキャッシュメモリ装置に含ま
    れる第２のデータ、キャッシュメモリ装置からデータが
    供給されたことを識別する第２のキャッシュ間転送識別
    手段と、 この第２のキャッシュ間転送識別手段にて前記第２のキ
    ャッシュメモリ装置間または第２のデータ・キャッシュ
    メモリ装置間での命令情報の供給が行われないことが識
    別された時、前記命令読出し要求に対してメモリ装置か
    ら応答する手段とを備えたことを特徴とする請求項（１
    ４）に記載の階層キャッシュメモリ装置。
16. （１６）プロセッサによって書き込まれる第１のキャッ
    シュメモリ装置が含まれるミニ・クラスタ装置とは別の
    ミニ・クラスタ装置に接続される第２のキャッシュメモ
    リ装置であって、 当該第２のキャッシュメモリ装置に前記プロセッサによ
    って書き込まれるアドレスと等しいアドレス情報が存在
    しない時、または上記アドレスに等しいアドレス情報に
    対応する第２の状態識別手段が無効状態である時、 前記書き込みによって第２の接続装置上に出される無効
    化要求を、当該第２のキャッシュメモリ装置が接続され
    ている第１の接続装置上に伝達しないことを特徴とする
    請求項（３）に記載の階層キャッシュメモリ装置の制御
    方式。
17. （１７）プロセッサにより書き込まれるアドレスに等し
    いアドレス情報が上記プロセッサに対応する第１のキャ
    ッシュメモリ装置に存在し、該アドレス情報に対応する
    状態識別手段が有効状態で書き戻し義務を有し、且つ排
    他状態である時、該アドレス情報に対応するデータ情報
    に前記プロセッサが要求したデータを書き込み、前記状
    態識別状態の状態をそのまま維持し、且つ第１の接続装
    置に対して信号を伝達しないことでコンシステンシを保
    つことを特徴とする請求項（５）に記載の階層キャッシ
    ュメモリ装置の制御方式。
18. （１８）第１のキャッシュメモリ装置は、アドレス情報
    を記憶する領域を確保する為に追い出したアドレス情報
    に対応する状態識別手段が書き戻し義務有りの状態で有
    り、上記アドレス情報に対応するデータ情報を第２のキ
    ャッシュメモリ装置に書き戻す時、該第２のキャッシュ
    メモリ装置の前記アドレス情報に対応する状態識別手段
    の排他状態を解除する手段を備え、 第２のキャッシュメモリ装置は、前記第１の接続装置上
    の共有読出し要求のアドレスに等しいアドレス情報に対
    応する状態識別手段が有効状態で書き戻し義務を有し、
    且つ排他状態である時、前記共有読出し要求に対して応
    答しない手段を備え、第１のキャッシュ間転送識別手段
    を用いることなく共有読出し要求に対する応答を制御し
    てそのコンシステンシを保つことを特徴とする請求項（
    ５）または（７）に記載の階層キャッシュメモリ装置の
    制御方式。
19. （１９）第１のキャッシュメモリ装置は、アドレス情報
    を記憶する領域を確保する為に追い出したアドレス情報
    に対応する状態識別手段が書き戻し義務有りの状態で有
    り、上記アドレス情報に対応するデータ情報を第２のキ
    ャッシュメモリ装置に書き戻す時、該第２のキャッシュ
    メモリ装置の該アドレス情報に対応する第２の状態識別
    手段の排他状態を解除する手段を備え、 第２のキャッシュメモリ装置は、前記第１の接続装置上
    の独占読出し要求のアドレスに等しいアドレス情報に対
    応する状態識別手段が有効状態で書き戻し義務を有し、
    且つ排他状態である時、前記独占読出し要求に対して応
    答しない手段を備え、第１のキャッシュ間転送識別手段
    を用いることなく独占読出し要求に対する応答を制御し
    てそのコンシステンシを保つことを特徴とする請求項（
    ５）または（１１）に記載の階層キャッシュメモリ装置
    の制御方式。
20. （２０）プロセッサによってリード・モディファイ・ラ
    イトされるアドレスに等しいアドレス情報が上記プロセ
    ッサに対応する第１のキャッシュメモリ装置に存在し、
    該アドレス情報に対応する第１の状態識別手段が有効状
    態で書き戻し義務を持ち、且つ排他状態である時、該ア
    ドレス情報に対応するデータ情報を前記プロセッサに供
    給し、このデータ情報がプロセッサによって変更された
    後に該第１のキャッシュメモリ装置に書き込み、前記第
    １の状態識別手段の状態をそのまま維持して前記第１の
    接続装置に対しては信号を伝達しないことでそのコンシ
    ステンシを保つことを特徴とする請求項（１３）に記載
    の階層キャッシュメモリ装置の制御方式。
21. （２１）第２のキャッシュメモリ装置は、第２の状態識
    別手段にて示されるアドレス情報が有効で書き戻し義務
    を持ち、且つ排他状態である時、当該アドレス情報に関
    連するデータ情報が該第２のキャッシュメモリ装置が第
    １の接続装置を介して接続されている第１のキャッシュ
    メモリ装置の対応するデータ情報と不一致であるか否か
    を識別する手段を備え、 前記プロセッサによって書き込まれた第１のキャッシュ
    メモリ装置に第１の接続装置を介して接続されて第２の
    キャッシュメモリ装置に存在するアドレス情報の、前記
    プロセッサによって書き込まれたアドレスに等しいアド
    レス情報に対応する第２の状態識別手段を書き戻し義務
    があり、且つ排他的で不一致である状態にすることを特
    徴とする請求項（５）に記載の階層キャッシュメモリ装
    置。
22. （２２）第２の接続装置上の共有読出し要求に対し、こ
    の第２の接続装置に接続された別の第２のキャッシュメ
    モリ装置の中の、上記共有読出し要求されたアドレスに
    等しいアドレス情報に対応する第２の状態識別手段が有
    効状態である第２のキャッシュメモリ装置が存在するこ
    とを識別する第２のキャッシュメモリ共有識別手段と、 この第２のキャッシュメモリ共有識別手段により別の第
    ２のキャッシュメモリ装置が有効なアドレス情報を持つ
    ことを識別した時、前記共有読出し要求を行った第２の
    キャッシュメモリ装置の当該アドレス情報に対応する第
    ２の状態識別手段の状態を有効で書き戻し義務がなく、
    且つ排他的でない状態に設定する手段と、 前記第２のキャッシュメモリ共有識別手段が別の第２の
    キャッシュメモリ装置に有効なアドレス情報がないこと
    を識別した時、前記共有読出し要求を行った第２のキャ
    ッシュメモリ装置の当該アドレス情報に対応する第２の
    状態識別手段の状態を有効で書き戻し義務がなく、且つ
    排他的である状態に設定する手段とを備えたことを特徴
    とする請求項（２１）に記載の階層キャッシュメモリ装
    置。
23. （２３）第２の接続装置上の共有読出し要求に対し、要
    求されたアドレスに等しいアドレス情報に対応する第２
    の状態識別手段の状態が有効で、書き戻し義務があり、
    且つ排他的で不一致である第２のキャッシュメモリ装置
    が第１のキャッシュメモリ装置に対して吐出し要求を行
    ったとき、 この吐出し要求のアドレスに等しいアドレス情報を有し
    、該アドレス情報に対応する第１の状態識別手段の状態
    が有効であり、且つ書き戻し義務を有する第１のキャッ
    シュメモリ装置から上記吐出し要求されたアドレス情報
    に対応するデータ情報を供給する手段と、 この吐出し要求に応答してデータ情報を供給した第１の
    キャッシュメモリ装置の当該アドレス情報に対応する第
    １の状態識別手段における書き戻し義務有りの状態を解
    除する手段と、 上記データ情報の吐出し動作が完了した後、吐出し要求
    を行った第２のキャッシュメモリ装置の該当アドレス情
    報に対応する第２の状態識別手段の不一致状態を解除す
    る手段を備えたことを特徴とする請求項（７）または（
    ２２）に記載の階層キャッシュメモリ装置。
24. （２４）第２の接続装置上の独占読み出し要求に対して
    第２のキャッシュメモリ装置が応答し、当該第２のキャ
    ッシュメモリ装置の上記アドレス情報に対応する第２の
    状態識別手段が無効状態に設定され、且つ前記第２の状
    態識別手段が不一致状態である場合には、前記第２のキ
    ャッシュメモリ装置が第１の接続装置を介して接続され
    ている第１のキャッシュメモリ装置に対して無効化吐き
    出し要求を行う手段を備えたことを特徴とする請求項（
    １１）または（２１）に記載の記載の階層キャッシュメ
    モリ装置。
25. （２５）第１のキャッシュメモリ装置は、アドレス情報
    を記憶する領域を確保する為に追い出したアドレス情報
    に対応する状態識別手段が書き戻し義務有りの状態であ
    り、上記アドレス情報に対応するデータ情報を第２のキ
    ャッシュメモリ装置に書き戻す時、該第２のキャッシュ
    メモリ装置の該アドレス情報に対応する第２の状態識別
    手段の不一致状態を解除する手段を備え、 第２のキャッシュメモリ装置は、前記第１の接続装置上
    の共有読出し要求のアドレスに等しいアドレス情報に対
    応する第２の状態識別装置が有効状態で書き戻し義務を
    有し、且つ排他的で不一致状態である場合に、前記共有
    読み出し要求に対して応答しない手段を備え、 第１のキャッシュ間転送識別手段を用いることなく共有
    読出し要求に対する応答を制御してそのコンシステンシ
    を保つことを特徴とする請求項（７）または（２２）に
    記載の階層キャッシュメモリ装置の制御方式。
26. （２６）第１のキャッシュメモリ装置は、アドレス情報
    を記憶する領域を確保する為に追い出したアドレス情報
    に対応する状態識別手段が有効で書き戻し義務有りの状
    態であり、上記アドレス情報に対応するデータ情報を第
    ２のキャッシュメモリ装置に書き戻す時、該第２のキャ
    ッシュメモリ装置の該アドレス情報に対応する第２の状
    態識別装置の不一致状態を解除する手段を備え、 第２のキャッシュメモリ装置は、前記第１の接続装置上
    の独占読出し要求のアドレスに等しいアドレス情報に対
    応する第２の状態識別手段が有効状態で書き戻し義務を
    有し、且つ排他的で不一致状態である場合、前記独占読
    み出し要求に対して応答しない手段を備え、 第１のキャッシュ間転送識別手段を用いることなく独占
    読出し要求に対する応答を制御してそのコンシステンシ
    を保つことを特徴とする請求項（１１）または（２１）
    に記載の階層キャッシュメモリ装置の制御方式。
27. （２７）プロセッサによって書き込まれる第１のキャッ
    シュメモリ装置に第１の接続装置を介して接続されてい
    る第２のキャッシュメモリ装置における上記書き込みア
    ドレスに等しいアドレス情報に対応する第２の状態識別
    手段の状態が排他的である時、 前記第１の接続装置上の無効化要求を第２の接続装置に
    伝達しないことでそのコンシステンシを保つことを特徴
    とする請求項（１１）または（２１）に記載の階層キャ
    ッシュメモリ装置の制御方式。
28. （２８）プロセッサによって書き込まれる第１のキャッ
    シュメモリ装置に第１の接続装置を介して接続されてい
    る第２のキャッシュメモリ装置における上記書き込みア
    ドレスに等しいアドレス情報に対応する第２の状態識別
    手段の状態が排他的である時、 前記第１の接続装置上の独占読出し要求によって無効化
    要求を第２の接続装置に出さないことでそのコンシステ
    ンシを保つことを特徴とする請求項（１１）または（２
    １）に記載の階層キャッシュメモリ装置の制御方式。