JPH08137824A - セルフテスト機能内蔵シングルチップマイコン - Google Patents

Abstract

(57)【要約】 【目的】 シングルチップマイコンにおいて、接続され
た外部電子装置等に影響を与えることなく実装状態でセ
ルフテストを行い、実装された状態での破壊や故障を速
やかに検出する。 【構成】 内蔵回路のテストを行うセルフテスト機能を
内蔵したシングルチップマイコンにおいて、セルフテス
トを行うモードであるテストモード時にテストモード信
号を出力するテストモード信号出力手段と、外部出力端
子から信号を出力する外部出力手段に設けられ、上記テ
ストモード信号出力手段からのテストモード信号が入力
されている間、外部出力端子の出力信号状態を保持する
外部出力保持手段とを備え、外部出力端子の出力信号状
態を保持した状態で内蔵回路のテストを行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シングルチップマイコ
ンにおける内蔵回路が正常である否かのテストを、シン
グルチップマイコン自体が行うセルフテスト機能を内蔵
したシングルチップマイコンに関するものである。

【０００２】

【従来の技術】従来、セルフテスト機能を内蔵したシン
グルチップマイコンにおいて、正常であるか否かのテス
トは、セルフテスト機能を内蔵しているにもかかわら
ず、実装前のシングルチップマイコン単体をテスタによ
ってテストするのみであり、実装後のシングルチップマ
イコンにおける破壊や故障については、シングルチップ
マイコンを実装した実装ボードにおけるシステムの異常
動作を検出して、初めて認識されていた。また、図１９
は従来のシングルチップマイコンにおける外部出力回路
の構成を示したものであり、図１９に示すように、機能
モジュール１１０から出力された出力信号が、インバー
タ回路１１１を介して、ｐチャンネルＭＯＳ-ＦＥＴ２
４及びｎチャンネルＭＯＳ-ＦＥＴ２５からなる外部出
力バッファに直接入力され外部出力端子から信号が出力
される構成となっていた。

【０００３】

【発明が解決しようとする課題】しかしながら、上記の
ようなシングルチップマイコンにおいては、ボード上に
実装された動作中のシングルチップマイコンにおける空
時間、すなわちボードに実装された状態における動作中
のシングルチップマイコンが外部とインターフェイスす
る必要がない時間を利用してシングルチップマイコンの
外部出力信号をテストしようとすると、該外部出力端子
に接続された外部電子装置等に対して信号変化を与えて
しまうことから、シングルチップマイコンの空時間にお
いてもセルフテストを行うことができず、実装されたシ
ングルチップマイコンで、時間的要素を加えた各種信号
の相互の関係を調べるといったようなより精密なテスト
を行うことができず、実装後のシングルチップマイコン
の破壊や故障の検出が困難であると共に、ひいてはシン
グルチップマイコンにおける破壊や故障した個所、及び
それらの原因を特定することが難しく、時間がかかると
いう問題があった。

【０００４】本発明は、上記のような課題を解決するた
めになされたものであり、接続された外部電子装置等に
影響を与えることなく実装状態でセルフテストを行うこ
とができ、実装された状態での破壊や故障を速やかに検
出することができるシングルチップマイコンを得るもの
である。

【０００５】

【課題を解決するための手段】本発明は、テストモード
信号を出力するテストモード信号出力手段と、テストモ
ード時に外部出力端子の出力信号状態を保持する外部出
力保持手段とを備えた、内蔵回路のテストを行うセルフ
テスト機能を内蔵したシングルチップマイコンを提供す
るものである。

【０００６】本願の特許請求の範囲の請求項２に記載の
発明は、テストモード信号を出力するテストモード信号
出力手段と、テストモード時に外部端子における信号の
入出力を遮断する外部端子遮断手段とを備えた、内蔵回
路のテストを行うセルフテスト機能を内蔵したシングル
チップマイコンを提供するものである。

【０００７】本願の特許請求の範囲の請求項３に記載の
発明において、上記請求項１のシングルチップマイコン
に、更に、テストモード時に外部端子における信号の入
出力を遮断する外部端子遮断手段を備えたことを特徴と
する。

【０００８】本願の特許請求の範囲の請求項４に記載の
発明において、上記請求項２及び請求項３のシングルチ
ップマイコンチップに、更に、複数の機能モジュールを
それぞれ形成する各内蔵回路を、上記テストモード信号
出力手段からのテストモード信号により、異なった内蔵
回路の入力端子と出力端子を互いに接続する接続手段を
備えたことを特徴とする。

【０００９】本願の特許請求の範囲の請求項５に記載の
発明において、上記請求項１から請求項４のテストモー
ド信号出力手段はレジスタを有し、テストモード開始時
に受ける開始信号により該レジスタを第１状態に設定し
テストモード信号を出力すると共に、テストモード終了
時に受ける解除信号により上記レジスタを第２状態に設
定し、テストモード信号を解除することを特徴とする。

【００１０】本願の特許請求の範囲の請求項６に記載の
発明において、上記請求項５のテストモード信号出力手
段は、上記テストモードの開始及び終了信号をＣＰＵよ
り入力されることを特徴とする。

【００１１】本願の特許請求の範囲の請求項７に記載の
発明において、上記請求項５のテストモード信号出力手
段は、上記テストモードの開始及び終了信号を外部端子
より入力されることを特徴とする。

【００１２】本願の特許請求の範囲の請求項８に記載の
発明において、上記請求項１から請求項４のテストモー
ド信号出力手段は、通常の動作モード時における外部と
インターフェイスする必要がない空時間に、テストモー
ド信号を出力することを特徴とする。

【００１３】本願の特許請求の範囲の請求項９に記載の
発明において、上記請求項１から請求項４のシングルチ
ップマイコンに、更に、テストモードにおけるプログラ
ムを記憶した記憶手段と、該記憶手段に記憶されたプロ
グラムに従って信号を生成する信号生成手段とを備えた
ことを特徴とする。

【００１４】本願の特許請求の範囲の請求項１０に記載
の発明において、上記請求項１から請求項４のシングル
チップマイコンに、更に、テストモードにおけるプログ
ラムを記憶した記憶手段と、該記憶手段に記憶されたプ
ログラムに従ってテスト対象である内蔵回路のテストを
行うテスト手段とを備えたことを特徴とする。

【００１５】本願の特許請求の範囲の請求項１１に記載
の発明において、上記請求項９の信号生成手段は、テス
ト対象である入力系モジュールを形成する内蔵回路への
テスト用入力信号を生成することを特徴とする。

【００１６】本願の特許請求の範囲の請求項１２に記載
の発明において、上記請求項１０のテスト手段は、テス
ト対象である出力系モジュールを形成する内蔵回路から
の出力信号を、上記記憶手段に記憶された設定値との比
較を行うことにより正常か否かの判定を行うことを特徴
とする。

【００１７】本願の特許請求の範囲の請求項１３に記載
の発明において、上記請求項１から請求項４のシングル
チップマイコンのＣＰＵは、テストモード時において、
テスト対象である内蔵回路からの出力信号をデータバス
を介してＣＰＵに入力させると共に、該入力信号から上
記テスト対象内蔵回路に対して正常か否かの判定を行う
ことを特徴とする。

【００１８】本願の特許請求の範囲の請求項１４に記載
の発明において、上記請求項４の接続手段は、上記テス
トモード信号出力手段からのテストモード信号により、
内部出力タイマの出力と内部入力タイマの入力を接続す
ると共に、両タイマ間で入出力される信号を検出してテ
ストを行うことを特徴とする。

【００１９】本願の特許請求の範囲の請求項１５に記載
の発明において、上記請求項４の接続手段は、上記テス
トモード信号出力手段からのテストモード信号により、
シリアルＩ／Ｏの出力と他のシリアルＩ／Ｏの入力を接
続すると共に、各シリアルＩ／Ｏ間で入出力される信号
を検出してテストを行うことを特徴とする。

【００２０】

【作用】特許請求の範囲の請求項１に記載のシングルチ
ップマイコンは、上記外部出力保持手段がテストモード
時にテストモード信号出力手段から入力されたテストモ
ード信号により外部出力端子の出力信号状態を保持す
る。

【００２１】特許請求の範囲の請求項２に記載のシング
ルチップマイコンは、上記外部端子遮断手段がテストモ
ード時にテストモード信号出力手段から入力されたテス
トモード信号により外部端子における信号の入出力を遮
断する。

【００２２】特許請求の範囲の請求項３に記載のシング
ルチップマイコンにおいては、請求項１に記載のシング
ルチップマイコンに、更に、上記外部端子遮断手段がテ
ストモード時にテストモード信号出力手段から入力され
たテストモード信号により外部端子における信号の入出
力を遮断するようにしたものである。

【００２３】特許請求の範囲の請求項４に記載のシング
ルチップマイコンにおいては、請求項２及び請求項３に
記載のシングルチップマイコンに、更に、テストモード
時に、外部端子からの信号の入出力が遮断された、上記
各機能モジュールを形成する内蔵回路の入力端子と他の
機能モジュールを形成する内蔵回路の出力端子を互いに
接続して、該各内蔵回路のテストを行うようにしたもの
である。

【００２４】特許請求の範囲の請求項５に記載のシング
ルチップマイコンにおいては、請求項１から請求項４に
記載のテストモード信号出力手段は、テストモード開始
時に受ける開始信号により上記レジスタを第１状態に設
定し、テストモード信号を出力すると共に、テストモー
ド終了時に受ける解除信号により上記レジスタを第２状
態に設定し、テストモード信号を解除する。

【００２５】特許請求の範囲の請求項６に記載のシング
ルチップマイコンにおいては、請求項５に記載のテスト
モード信号出力手段は、上記テストモードの開始及び終
了信号をＣＰＵより入力される。

【００２６】特許請求の範囲の請求項７に記載のシング
ルチップマイコンにおいては、請求項５に記載のテスト
モード信号出力手段は、上記テストモードの開始及び終
了信号を外部端子より入力される。

【００２７】特許請求の範囲の請求項８に記載のシング
ルチップマイコンにおいては、請求項１から請求項４に
記載のテストモード信号出力手段は、通常の動作モード
時における外部とインターフェイスする必要がない空時
間に、テストモード信号を出力する。

【００２８】特許請求の範囲の請求項９に記載のシング
ルチップマイコンにおいては、請求項１から請求項４に
記載のシングルチップマイコンに、更に、上記記憶手段
に記憶されたテストモードにおけるプログラムに従って
上記信号生成手段により生成されたテスト用の信号を各
機能モジュールを形成するそれぞれの内蔵回路に入力
し、それに伴って該各内蔵回路から出力される信号を調
べることによって各々の内蔵回路のテストを行うように
したものである。

【００２９】特許請求の範囲の請求項１０に記載のシン
グルチップマイコンにおいては、請求項１から請求項４
に記載のシングルチップマイコンに、更に、上記記憶手
段に記憶されたテストモードにおけるプログラムに従っ
て、上記テスト手段によりテスト対象内蔵回路からの出
力信号を調べてテストを行うようにしたものである。

【００３０】特許請求の範囲の請求項１１に記載のシン
グルチップマイコンにおいては、請求項９に記載の信号
生成手段は、テスト対象である入力系モジュールを形成
する内蔵回路へのテスト用入力信号を生成する。

【００３１】特許請求の範囲の請求項１２に記載のシン
グルチップマイコンにおいては、請求項１０に記載のテ
スト手段は、テスト対象である出力系モジュールを形成
する内蔵回路からの出力信号を、上記記憶手段に記憶さ
れた設定値との比較を行うことにより正常か否かの判定
を行う。

【００３２】特許請求の範囲の請求項１３に記載のシン
グルチップマイコンは、請求項１から請求項４に記載の
シングルチップマイコンのＣＰＵは、テストモード時に
おいて、テスト対象である内蔵回路からの出力信号をデ
ータバスを介してＣＰＵに入力させると共に、該入力信
号から上記テスト対象内蔵回路に対して正常か否かの判
定を行う。

【００３３】特許請求の範囲の請求項１４に記載のシン
グルチップマイコンにおいては、請求項４に記載の接続
手段は、上記テストモード信号出力手段からのテストモ
ード信号により、内部出力タイマの出力と内部入力タイ
マの入力を接続すると共に、両タイマ間で入出力される
信号を検出してテストを行う。

【００３４】特許請求の範囲の請求項１５に記載のシン
グルチップマイコンにおいては、請求項４に記載の接続
手段は、上記テストモード信号出力手段からのテストモ
ード信号により、シリアルＩ／Ｏの出力と他のシリアル
Ｉ／Ｏの入力を接続すると共に、各シリアルＩ／Ｏ間で
入出力される信号を検出してテストを行う。

【００３５】

【実施例】次に、図面に示す実施例に基づき、本発明に
ついて詳細に説明する。 実施例１．図１は、本発明のシングルチップマイコンの
第１実施例を示した概略ブロック図であり、最初に図１
を用いて本発明の第１実施例のシングルチップマイコン
の概略を説明する。

【００３６】図１において、シングルチップマイコン１
は、通常モード、及びセルフテストを行うテストモード
における動作制御を行うＣＰＵ２と、通常モード及びテ
ストモードにおけるプログラムを記憶するＲＯＭ３と、
通常モードにおけるメモリとして使用すると共に、通常
モードからテストモードに切り換わった時に、上記ＣＰ
Ｕ２とテスト対象モジュールのレジスタの値を記憶させ
て退避させ、更にテストモードから通常モードに切り換
わった時に、上記ＣＰＵ２とテスト対象モジュールのレ
ジスタの値を復帰させるためのメモリとして使用される
ＲＡＭ４を備える。

【００３７】上記シングルチップマイコン１は、更に、
出力タイマなどの出力系モジュール５と、データバス６
と、出力ポート７と、通常モード又はテストモードを設
定するレジスタであり、テストモード信号出力手段をな
すテストモードエントリーレジスタ８と、該テストモー
ドエントリーレジスタ８の設定状態からテストモード時
には、出力ポート７を介して外部へ出力される出力信号
の状態を保持する外部出力保持手段をなす外部出力ホー
ルド回路９と、該外部出力ホールド回路９からの出力信
号を外部出力端子１１から外部へ出力する外部出力バッ
ファ１０とを備える。なお、上記外部出力ホールド回路
９と外部出力バッファ１０で上記外部出力手段をなし、
上記出力ポート７、外部出力ホールド回路９及び外部出
力バッファ１０は、上記外部出力端子１１の数だけ独立
して存在するものである。

【００３８】また、上記シングルチップマイコン１は、
更に、上記テストモードエントリーレジスタ８の設定状
態からテストモード時には、上記出力系モジュール５か
らの出力信号の状態を保持する外部出力ホールド回路１
２と、該外部出力ホールド回路１２からの出力信号を外
部出力端子１４から外部へ出力する外部出力バッファ１
３と、入力タイマなどの入力系モジュール１５と、上記
テストモードエントリーレジスタ８の設定状態からテス
トモード時には、外部入力端子１８から外部入力バッフ
ァ１７を介して、上記入力系モジュール１５に外部入力
信号が入力されないように該外部入力信号を遮断する、
上記外部端子遮断手段をなす外部入力遮断回路１６とを
備える。

【００３９】上記ＣＰＵ２、ＲＯＭ３、ＲＡＭ４、出力
系モジュール５、出力ポート７、テストモードエントリ
ーレジスタ８及び入力系モジュール１５は、データバス
６を介して互いに接続されており、出力ポート７は外部
出力ホールド回路９に接続され、該外部出力ホールド回
路９は更に外部出力バッファ１０を介して外部出力端子
１１に接続されており、上記出力系モジュール５は外部
出力ホールド回路１２に接続され、該外部出力ホールド
回路１２は更に外部出力バッファ１３を介して外部出力
端子１４に接続され、上記テストモードエントリーレジ
スタ８は外部出力ホールド回路９、１２及び外部入力遮
断回路１６に接続されている。上記入力系モジュール１
５は外部入力遮断回路１６に接続され、該外部入力遮断
回路１６は更に外部入力バッファ１７を介して外部入力
端子１８に接続されている。

【００４０】上記のような構成において、上記ＣＰＵ２
は、通常モード時においては、テストモードエントリー
レジスタ８をリセットし、それに伴って、外部出力ホー
ルド回路９及び１２の出力信号ホールド機能、更に外部
入力遮断回路１６の入力信号遮断機能は作動せず、出力
系モジュール５及び出力ポート７からの出力信号がそれ
ぞれ対応する外部出力ホールド回路９更に外部出力バッ
ファ１０を介して各外部出力端子１１及び１４から出力
されると共に、外部入力端子１８からの外部入力信号が
外部入力バッファ１７更に外部入力遮断回路１６を介し
て入力系モジュール１５に入力される。

【００４１】上記ＣＰＵ２は、あらかじめＲＯＭ３に記
憶された所定のプログラムに従ってテストモードエント
リーレジスタ８をセット、例えば通常の動作モードにお
いて外部とインターフェイスする必要がない空時間にテ
ストモードエントリーレジスタ８をセットしてテストモ
ードエントリーを行うと共に、ＲＯＭ３に記憶されたテ
ストモードにおけるプログラムを実行して動作制御を行
うことにより、通常モードからテストモードに切り換わ
る。

【００４２】通常モードからテストモードへ切り換わる
際に、ＣＰＵ２は、ＣＰＵ２及びセルフテストを行う対
象モジュールにおける各レジスタ値をＲＡＭ４に記憶さ
せて退避させると共に、テストモードエントリーレジス
タ８がセットされたことにより、外部出力ホールド回路
９及び１２は、出力ポート７及び出力系モジュール５か
らの出力信号の状態を保持し、該保持された出力信号が
外部出力バッファ１０、１３を介して外部出力端子１
１、１４の各々から出力される。更に、外部入力遮断回
路１６は、外部入力バッファ１７を介して外部入力端子
１８から入力された入力信号を遮断して、入力系モジュ
ール１５に入力されないようにする。

【００４３】セルフテストが終了してテストモードエン
トリーレジスタ８がリセットされ、テストモードから通
常モードに切り換わる際に、ＣＰＵ２は、ＲＡＭ４に退
避させたＣＰＵ２及びセルフテストを行った対象モジュ
ールにおける各レジスタ値を所定のレジスタに復帰させ
ると共に、外部出力ホールド回路９及び１２は、出力ポ
ート７及び出力系モジュール５からの出力信号の保持状
態を解除して、出力ポート７及び出力系モジュール５か
らの出力信号をそのまま外部出力バッファ１０、１３を
介して外部出力端子１１、１４の各々から出力する。更
に、外部入力遮断回路１６は、外部入力バッファ１７を
介して外部入力端子１８から入力された外部入力信号の
遮断状態を解除して、入力系モジュール１５に外部入力
信号が入力されるようにする。

【００４４】次に、図１で示したシングルチップマイコ
ン１におけるテストモード時における動作例を図２のフ
ローチャートを用いて説明する。図２において、上記Ｃ
ＰＵ２は、最初にステップＳ１でテストモードエントリ
ーレジスタ８をセットし、ステップＳ２でＲＯＭ３に記
憶されたテスト用プログラムの先頭番地へジャンプして
実行し、ステップＳ３以降テスト用プログラムの実行を
行う。

【００４５】ＣＰＵ２は、ステップＳ３においてＣＰＵ
２及びテスト対象モジュールの各レジスタ値をＲＡＭ４
に記憶させて退避させ、ステップＳ４で各テスト対象モ
ジュールごとに設けられたインデックスをカウントしす
べてのテスト対象モジュールにおいてテストが終了した
かどうかを判断するために使用されるインデックスカウ
ンタｉを１に設定する。

【００４６】次に、ＣＰＵ２は、ステップＳ５でインデ
ックスカウンタｉのカウンタ値に対応したテスト対象モ
ジュールｉ、ここではテスト対象モジュール１の動作チ
ェックを行い、異常がなければ（ＹＥＳ）、ステップＳ
６において、上記インデックスカウンタｉをインクリメ
ントする。また、ステップＳ５で異常が発見された場合
（ＮＯ）、すなわち動作チェックに対してエラーが発生
した場合、ステップＳ７に進み、ステップＳ７で該エラ
ーに対する処理を行うエラー処理ルーチンを実行して所
定の処理を行った後、ステップＳ６に進む。なお、エラ
ー処理ルーチンは公知であるのでここではその説明を省
略する。

【００４７】更に、ＣＰＵ２は、ステップＳ８において
インデックスカウンタｉのカウンタ値がすべてのテスト
対象モジュールのテストが終了したことを示す所定値Ａ
であるか否かを調べ、所定値Ａになっていれば（ＹＥ
Ｓ）、ステップＳ９において、ＣＰＵ２及びテスト対象
モジュールの各レジスタ値をＲＡＭ４から読み出し、所
定のレジスタに記憶して復帰させ、ステップＳ１０でテ
ストモードエントリーレジスタ８をリセットして本フロ
ーは終了する。また、ステップＳ８で所定値Ａでなけれ
ば（ＮＯ）、すなわち所定値Ａ未満であれば、ステップ
Ｓ５に戻る。

【００４８】次に、以下、上記図１で示した各ブロック
における具体的な回路構成の説明を行う。図３は、上記
図１における外部出力ホールド回路９，１２、外部出力
バッファ１０，１３の回路例を示した図であり、ここで
は外部出力ホールド回路９及び外部出力バッファ１０を
例にして説明する。

【００４９】図３において、外部出力ホールド回路９
は、トランスファゲート２０の入力にインバータ回路２
１の出力が接続されて直列回路を形成し、インバータ回
路２２の出力がインバータ回路２１の入力に、インバー
タ回路２２の入力がトランスファゲート２０の出力に接
続されるように該直列回路に並列に接続され、更に上記
トランスファゲート２０とインバータ回路２２との接続
部にトランスファゲート２３の出力が接続されてなる。

【００５０】また、トランスファゲート２０の一方の制
御信号入力である２０ａとトランスファゲート２３の一
方の制御信号入力である２３ｂには、テストモードエン
トリーレジスタ８からの信号のレベルを反転させた信号
が入力され、トランスファゲート２０の他方の制御信号
入力である２０ｂとトランスファゲート２３の他方の制
御信号入力である２３ａには、テストモードエントリー
レジスタ８からの信号が入力される。

【００５１】ここで、トランスファゲート２３の入力は
外部出力ホールド回路９の入力をなし、出力ポート７に
接続されている。また、インバータ回路２１の入力とイ
ンバータ回路２２の出力との接続部は、外部出力ホール
ド回路９の出力をなし、外部出力バッファ１０の入力に
接続されている。

【００５２】外部出力バッファ１０は、ｐチャンネルＭ
ＯＳ-ＦＥＴ２４とｎチャンネルＭＯＳ-ＦＥＴ２５から
なり、ｐチャンネルＭＯＳ-ＦＥＴ２４のゲートとｎチ
ャンネルＭＯＳ-ＦＥＴ２５のゲートが接続され、ｐチ
ャンネルＭＯＳ-ＦＥＴ２４のソースとｎチャンネルＭ
ＯＳ-ＦＥＴ２５のドレインが接続されている。更に、
ｐチャンネルＭＯＳ-ＦＥＴ２４のドレインは直流電源
の＋側端子である＋ＤＣに接続され、ｎチャンネルＭＯ
Ｓ-ＦＥＴ２５のソースは接地されている。

【００５３】ここで、ｐチャンネルＭＯＳ-ＦＥＴ２４
のゲートとｎチャンネルＭＯＳ-ＦＥＴ２５のゲートと
の接続部は、外部出力バッファ１０の入力をなし、ｐチ
ャンネルＭＯＳ-ＦＥＴ２４のソースとｎチャンネルＭ
ＯＳ-ＦＥＴ２５のドレインとの接続部は、外部出力バ
ッファ１０の出力をなし、外部出力端子１１に接続され
ている。

【００５４】上記のような構成において、通常モード時
においてはテストモードエントリーレジスタ８はリセッ
トされるため、トランスファゲート２３の制御信号入力
２３ａとトランスファゲート２０の制御信号入力２０ｂ
に「Ｌ」の信号が入力され、制御信号入力２３ｂと制御
信号入力２０ａに「Ｈ」の信号が入力され、それに伴っ
て、トランスファゲート２０がオフし、トランスファゲ
ート２３がオンする。このことから、出力ポート７から
の信号は、トランスファゲート２３を通り、インバータ
回路２２を通って外部出力バッファ１０に入力され、外
部出力バッファ１０から外部出力端子１１に出力され
る。

【００５５】これに対して、テストモード時においては
テストモードエントリーレジスタ８はセットされるた
め、トランスファゲート２３の制御信号入力２３ａとト
ランスファゲート２０の制御信号入力２０ｂに「Ｈ」の
信号が入力されると共に、制御信号入力２３ｂと制御信
号入力２０ａに「Ｌ」の信号が入力され、それに伴っ
て、トランスファゲート２３がオフして出力ポート７か
らの信号を遮断し、トランスファゲート２０がオンする
ことにより、トランスファゲート２０、インバータ回路
２１及びインバータ回路２２によるラッチ回路が形成さ
れる。その結果、トランスファゲート２３がオフする直
前の出力ポート７からの信号の状態が保持され、それに
伴い、外部出力バッファ１０の出力からはテストモード
になる直前の信号状態が保持され、外部出力端子１１か
ら出力される。

【００５６】次に、図４は、上記図１におけるテストモ
ードエントリーレジスタ８の回路例を示した図である。
図４において、インバータ回路３０とインバータ回路３
１がループ状に並列に接続されてラッチ回路を形成し、
該インバータ回路３０の出力と該インバータ回路３１の
入力との接続部にインバータ回路３２の入力が接続され
て、テストモードエントリーレジスタ８を形成してい
る。該インバータ回路３２の出力は、テストモードエン
トリーレジスタ８がテストモード時にセットされて、通
常モード又はテストモードであることを示す信号である
ＴＥＳＴＭＯＤＥ信号が出力されるＴＥＳＴＭＯＤＥ端
子を形成している。

【００５７】上記インバータ回路３０の入力と上記イン
バータ回路３１の出力との接続部はトランスファゲート
３３の出力に接続されており、該トランスファゲート３
３の入力はデータバス６に接続されている。更に、トラ
ンスファゲート３３の一方の制御信号入力３３ａはイン
バータ回路３４の入力に、トランスファゲート３３の他
方の制御信号入力３３ｂはインバータ回路３４の出力に
接続され、該インバータ回路３４の入力には更に３入力
のＮＡＮＤ回路３５の出力が接続されている。

【００５８】上記ＮＡＮＤ回路３５の３つの入力にはイ
ネーブル信号、ライト信号、デコード信号が対応して入
力されており、該イネーブル信号、ライト信号及びデコ
ード信号がそれぞれ「Ｈ」になるとＮＡＮＤ回路３５の
出力が「Ｌ」になり、トランスファゲート３３の一方の
制御信号入力３３ａは「Ｌ」に、他方の制御信号入力３
３ｂはインバータ回路３４により「Ｈ」となり、トラン
スファゲート３３はオープンしてデータバス６からの信
号がインバータ回路３０及びインバータ回路３２を介し
てＴＥＳＴＭＯＤＥ端子から、テストモードエントリー
レジスタ８の設定信号として図３におけるトランスファ
ゲート２０及び２３のそれぞれの制御信号入力に出力さ
れる。

【００５９】なお、トランスファゲート３３がクローズ
しても、インバータ回路３０及びインバータ回路３１の
ラッチ回路によりテストモードエントリーレジスタ８に
入力された信号状態は保持され、それによりテストモー
ドエントリーレジスタ８の出力信号状態も保持される。
また、テストモード時においては、データバス６から
「Ｈ」の信号がテストモードエントリーレジスタ８に書
き込まれてテストモードエントリーレジスタ８がセット
され、通常モード時には「Ｌ」の信号がデータバス６か
らテストモードエントリーレジスタ８に書き込まれてテ
ストモードエントリーレジスタ８がリセットされる。

【００６０】また、インバータ回路３０の入力とインバ
ータ回路３１の出力との接続部には更にｎチャンネルＭ
ＯＳ-ＦＥＴ３６のドレインが接続され、該ｎチャンネ
ルＭＯＳ-ＦＥＴ３６のソースは接地され、ｎチャンネ
ルＭＯＳ-ＦＥＴ３６のゲートを、リセット信号として
「Ｈ」にすることによっても、テストモードエントリー
レジスタ８をリセットすることができる。

【００６１】次に、本第１実施例のシングルチップマイ
コン１において、出力系モジュールとして出力タイマを
例にして、テストモードにおける動作例を説明する。図
５は、シングルチップマイコン１における出力タイマの
テストを行う例を示した概略ブロック図である。

【００６２】図５において、出力タイマ４０，４１，４
２は、データバス６を介してＣＰＵ２に接続されると共
に、更に外部出力ホールド回路１２、外部出力バッファ
１３を介して外部出力端子１４にそれぞれ接続されてい
る。また、各出力タイマ４０，４１，４２と外部出力ホ
ールド回路１２とのそれぞれの接続部は出力タイマのテ
ストを行い、上記テスト手段をなすテスト制御回路４３
に接続されている。該テスト制御回路４３はテスト用の
パターンデータを記憶したテスト用ＲＯＭ４４に接続さ
れ、該テスト用ＲＯＭ４４はデータバス６を介してＣＰ
Ｕ２に接続されている。

【００６３】このように、テスト制御回路４３とテスト
用ＲＯＭ４４で出力タイマテスト回路４５を形成する。
なお、上記テスト用ＲＯＭ４４は、上記ＲＯＭ３とは別
に設けられる。

【００６４】テストモード時に、テストモードエントリ
ーレジスタ８がセットされると、外部出力ホールド回路
１２は各出力タイマ４０〜４２の出力信号を保持し、外
部出力バッファ１３を介して外部出力端子１４に出力す
る。ここで、ＣＰＵ２はテスト用ＲＯＭ４４に記憶され
たテスト用のパターンデータに従って各出力タイマ４０
〜４２にテスト用信号を出力し、これに伴って、各出力
タイマ４０〜４２より出力された信号はテスト制御回路
４３にそれぞれ入力され、該入力信号はテスト制御回路
４３によりテスト用ＲＯＭ４４の出力データと比較され
て正常であるか否かの判定が行われる。

【００６５】次に、図５のテスト制御回路４３の具体的
な構成例を示した図６のブロック図を用いて、テスト制
御回路４３の動作例を説明する。図６において、テスト
制御回路４３は、出力タイマ４０〜４２からの出力信号
をサンプリングするサンプリング回路５０と、テスト用
ＲＯＭ４４からの出力データをサンプリングして出力す
るＲＯＭ出力変換回路５１と、上記サンプリング回路５
０とＲＯＭ出力変換回路５１でサンプリングされたそれ
ぞれの信号の比較を行う比較回路５２と、該比較回路５
２の比較結果に基づいて異常が検出された場合、ＣＰＵ
２に対して割込み信号を出力するＮＧ割込信号発生回路
５３とから構成されている。

【００６６】上記テスト制御回路４３は、更に、テスト
用ＲＯＭアドレスのアップカウントを行うテスト用アド
レスカウンタ５４と、トランスファゲート５５と、異常
が検出されたときのテスト用ＲＯＭアドレスカウンタ値
を記憶するＮＧアドレス記憶回路５６とから構成されて
いる。

【００６７】ここで、上記比較回路５２は、３つのエク
スクルーシブノア回路５２ａ，５２ｂ，５２ｃとＮＡＮ
Ｄ回路５２ｄからなり、エクスクルーシブノア回路５２
ａ〜５２ｃの一方の入力は上記サンプリング回路５０に
それぞれ接続され、出力タイマ４０からの信号がエクス
クルーシブノア回路５２ａに、出力タイマ４１からの信
号がエクスクルーシブノア回路５２ｂに、出力タイマ４
２からの信号がエクスクルーシブノア回路５２ｃに、そ
れぞれサンプリング回路５０を介して入力される。

【００６８】また、上記エクスクルーシブノア回路５２
ａ〜５２ｃの他方の入力は上記ＲＯＭ出力変換回路５１
にそれぞれ接続され、出力タイマ４０に対応したテスト
用ＲＯＭ４４からの出力データがエクスクルーシブノア
回路５２ａに、出力タイマ４１に対応したテスト用ＲＯ
Ｍ４４からの出力データがエクスクルーシブノア回路５
２ｂに、出力タイマ４２に対応したテスト用ＲＯＭ４４
からの信号がエクスクルーシブノア回路５２ｃに、それ
ぞれＲＯＭ出力変換回路５１を介して入力される。

【００６９】上記エクスクルーシブノア回路５２ａの出
力は、３入力ＮＡＮＤ回路５２ｄの１つの入力に、エク
スクルーシブノア回路５２ｂの出力は、３入力ＮＡＮＤ
回路５２ｄのもう１つの入力に、エクスクルーシブノア
回路５２ｃの出力は、３入力ＮＡＮＤ回路５２ｄの残り
の入力にそれぞれ接続され、３入力ＮＡＮＤ回路５２ｄ
の出力は上記ＮＧ割込発生回路５３に接続されている。
該ＮＧ割込発生回路５３の出力は、トランスファゲート
５５の制御信号入力と、ＣＰＵ２に割り込みをかけるた
めの割込制御回路（図示せず）とに接続されている。

【００７０】また、上記テスト用ＲＯＭアドレスカウン
タ５４はトランスファゲート５５を介してＮＧアドレス
記憶回路５６に接続されており、該ＮＧアドレス記憶回
路５６はトランスファゲート５７を介してデータバス６
に接続され、テスト用ＲＯＭアドレスカウンタ５４はテ
スト用ＲＯＭ４４に接続されている。なお、上記サンプ
リング回路５０、ＲＯＭ出力変換回路５１、ＮＧ割込発
生回路５３及びテスト用ＲＯＭアドレスカウンタ５４に
は、基準クロックがそれぞれ入力され、該基準クロック
により同期をとっており、上記トランスファゲート５７
の制御信号入力には３入力ＡＮＤ回路５８の出力が接続
されており、該ＡＮＤ回路５８の入力にはイネーブル信
号、リード信号及びアドレスデコード信号が入力され
る。

【００７１】上記のような構成において、上記テスト用
ＲＯＭ４４には、テストモードにおける出力タイマ４０
〜４２の出力信号の期待値（設定値）が記憶されてお
り、テストモード時に、ＣＰＵ２は、テスト用ＲＯＭ４
４に記憶されたテスト用プログラムに従って各出力タイ
マ４０〜４２に所定の信号を出力し、それによって各出
力タイマ４０〜４２から出力された出力信号をサンプリ
ング回路５０でサンプリングして、対応するエクスクル
ーシブノア回路５２ａ〜５２ｃの一方の入力に入力され
る。

【００７２】更に、エクスクルーシブノア回路５２ａの
他方の入力には、出力タイマ４０からの出力信号の期待
値であるＲＯＭ出力データ１をテスト用ＲＯＭ４４から
ＲＯＭ出力変換回路５１によりサンプリングされて入力
され、該入力信号が上記サンプリング回路５０から入力
された入力信号とレベルが同じであれば、エクスクルー
シブノア回路５２ａの出力は「Ｈ」となり、レベルが異
なっていればエクスクルーシブノア回路５２ａの出力は
「Ｌ」となる。

【００７３】エクスクルーシブノア回路５２ｂにおいて
も同様にして、エクスクルーシブノア回路５２ｂの他方
の入力には、出力タイマ４１からの出力信号の期待値で
あるＲＯＭ出力データ２をテスト用ＲＯＭ４４からＲＯ
Ｍ出力変換回路５１によりサンプリングされて入力さ
れ、該入力信号が上記サンプリング回路５０から入力さ
れた入力信号とレベルが同じであれば、エクスクルーシ
ブノア回路５２ｂの出力は「Ｈ」となり、レベルが異な
っていればエクスクルーシブノア回路５２ｂの出力は
「Ｌ」となる。

【００７４】エクスクルーシブノア回路５２ｃにおいて
も同様にして、エクスクルーシブノア回路５２ｃの他方
の入力には、出力タイマ４２からの出力信号の期待値で
あるＲＯＭ出力データ３をテスト用ＲＯＭ４４からＲＯ
Ｍ出力変換回路５１によりサンプリングされて入力さ
れ、該入力信号が上記サンプリング回路５０から入力さ
れた入力信号とレベルが同じであれば、エクスクルーシ
ブノア回路５２ｃの出力は「Ｈ」となり、レベルが異な
っていればエクスクルーシブノア回路５２ｃの出力は
「Ｌ」となる。

【００７５】ここで、上記３入力ＮＡＮＤ回路５２ｄの
３つの入力がすべて「Ｈ」といったように同じレベルに
なると、すなわち出力タイマ４０〜４２のすべてに異常
がなかった場合、３入力ＮＡＮＤ回路５２ｄの出力は
「Ｌ」となり、一方、上記３入力ＮＡＮＤ回路５２ｄの
３つの入力のうち一つでも「Ｌ」の場合、すなわち出力
タイマ４０〜４２のいずれかに異常が発生している場
合、３入力ＮＡＮＤ回路５２ｄの出力は「Ｈ」となり、
ＮＧ割込発生回路５３はトランスファゲート５５をオー
プンさせるようにトランスファゲート５５の制御信号入
力に対して制御信号を出力する。

【００７６】上記トランスファゲート５５がオープンす
ると、不一致があったテスト用アドレスカウンタ値が、
ＮＧアドレス記憶回路５６に転送されて記憶される。該
ＮＧアドレス記憶回路５６に記憶されたカウンタ値は、
ＡＮＤ回路５８に入力されている各信号からＮＧアドレ
ス記憶回路５６をリードアクセスした場合にトランスフ
ァゲート５７がオープンして、データバス６に出力され
る。

【００７７】また、基準クロックをテスト用ＲＯＭアド
レスカウンタ５４だけでなく、サンプリング回路５０、
ＲＯＭ出力変換回路５１及びＮＧ割込発生回路５３に対
しても入力し、サンプリング回路５０とＲＯＭ出力変換
回路５１は、上記基準クロックにより同じタイミングで
変化し、上記比較回路５２における両出力の比較が正確
に行われるようにする。更に、温度や電源電圧の違いに
より、サンプリング回路５０とＲＯＭ出力変換回路５１
の両出力の微妙な変化タイミングのずれが発生し、微小
パルスがＮＧ割込発生回路５３に入力されることも考え
られることから、ＮＧ割込発生回路５３に対しても基準
クロックを入力し、有効なタイミングにおける上記比較
回路５２の出力においてのみ、ＮＧ割込発生回路５３は
作動するようにしている。

【００７８】次に、本第１実施例のシングルチップマイ
コン１において、入力系モジュールとして入力タイマを
例にして、テストモードにおける動作例を説明する。図
７は、シングルチップマイコン１における入力タイマの
テストを行う一例を示した概略ブロック図である。

【００７９】図７において、入力タイマ６０，６１，６
２は、データバス６を介してＣＰＵ２に接続されると共
に、更に外部入力遮断回路１６、外部入力バッファ１７
を介して外部入力端子１８にそれぞれ接続されている。
また、各入力タイマ６０，６１，６２と外部入力遮断回
路１６とのそれぞれの接続部は、入力タイマにテスト用
入力信号を出力し、上記信号生成手段をなす入力信号ジ
ェネレーター６３に接続されている。該入力信号ジェネ
レーター６３はテスト用のパターンデータを記憶したテ
スト用ＲＯＭ４４に接続され、該テスト用ＲＯＭ４４は
データバス６を介してＣＰＵ２に接続されている。この
ように、入力信号ジェネレーター６３とテスト用ＲＯＭ
４４で入力タイマテスト回路６４を形成する。

【００８０】テストモード時に、テストモードエントリ
ーレジスタ８がセットされると、外部入力遮断回路１６
は外部入力端子１８からの各入力タイマ６０〜６２への
入力信号を遮断する。ここで、入力信号ジェネレーター
６３はテスト用ＲＯＭ４４に記憶されたテスト用のパタ
ーンデータに従って入力タイマ６０〜６２にテスト用信
号を出力し、これに伴って、ＣＰＵ２により各入力タイ
マ６０〜６２の計測カウンタをリードすることにより、
ＣＰＵ２は、該入力信号とあらかじめテスト用ＲＯＭに
記憶された期待値とを比較して入力タイマ６０〜６２が
正常であるか否かの判定が行われる。

【００８１】次に、図７の入力信号ジェネレーター６３
の具体的な構成例を示した図８のブロック図を用いて、
入力信号ジェネレーター６３の動作例を説明する。図８
において、入力信号ジェネレーター６３は、テスト用Ｒ
ＯＭ４４からの出力データをサンプリングして出力する
ＲＯＭ出力変換回路６６と、該ＲＯＭ出力変換回路６６
から出力された信号を、対応する入力タイマへ入力する
ことを制御するスリーステートバッファ６７ａ，６７
ｂ，６７ｃと、テスト用ＲＯＭアドレスのアップカウン
トを行うテスト用アドレスカウンタ６８とから構成され
ている。

【００８２】上記スリーステートバッファ６７ａ〜６７
ｃの入力は、上記ＲＯＭ出力変換回路６６にそれぞれ接
続され、入力タイマ６０に対応したテスト用ＲＯＭ４４
からの出力データがスリーステートバッファ６７ａに、
入力タイマ６１に対応したテスト用ＲＯＭ４４からの出
力データがスリーステートバッファ６７ｂに、入力タイ
マ６２に対応したテスト用ＲＯＭ４４からの信号がスリ
ーステートバッファ６７ｃに、それぞれＲＯＭ出力変換
回路６６を介して入力される。

【００８３】更に、上記スリーステートバッファ６７ａ
の出力は入力タイマ６０に接続され、上記スリーステー
トバッファ６７ｂの出力は入力タイマ６１に接続され、
上記スリーステートバッファ６７ｃの出力は入力タイマ
６２に接続され、スリーステートバッファ６７ａ〜６７
ｃのそれぞれの制御信号入力は接続されて、テストモー
ドエントリーレジスタ８に接続されている。また、基準
クロックがＲＯＭ出力変換回路６６とテスト用ＲＯＭア
ドレスカウンタ６８とに入力されている。

【００８４】上記のような構成において、テスト用ＲＯ
Ｍ出力データとＲＯＭ出力変換回路６６の出力における
タイミングチャートの例を示した図９のタイミングチャ
ート図で示すように、上記テスト用ＲＯＭアドレスカウ
ンタ６８は、該基準クロックをソースとしてテスト用Ｒ
ＯＭアドレスのアップカウントを行い、上記テスト用Ｒ
ＯＭは、テスト用ＲＯＭアドレスに従い、ＲＯＭ出力デ
ータを出力し、ＲＯＭ出力変換回路６６へ出力する。該
ＲＯＭ出力変換回路６６は、ＲＯＭ出力データの確定タ
イミングでＲＯＭ出力データのサンプリングを行い、上
記基準クロックの立下がりと同期して変化する信号波形
を出力する。

【００８５】テストモード時に、上記テストモードエン
トリーレジスタ８がセットされ、上記スリーステートバ
ッファ６７ａ〜６７ｃの制御信号入力が「Ｈ」になった
ときに、該スリーステートバッファ６７ａ〜６７ｂはオ
ンしてアクティブとなり、ＲＯＭ出力変換回路６６から
入力された信号をそれぞれ対応する入力タイマ６０〜６
２に入力する。

【００８６】次に、上記図５で示した出力タイマを例に
した概略ブロック図を、図１０で示す概略ブロック図に
置き換えてもよく、本発明の第１実施例を示した上記図
１から図８の内、図５及び図６を図１０に置き換えて本
発明の第１実施例の変形例とし、本発明の第１実施例の
変形例を図１０のブロック図を用いて説明する。なお、
図１０において、上記図１から図８で示したものと同じ
ものは同じ符号で示しており、ここではその説明を省略
する。

【００８７】図１０において、出力タイマ４０，４１，
４２は、データバス６を介してＣＰＵ２に接続されると
共に、更に外部出力ホールド回路１２、外部出力バッフ
ァ１３を介して外部出力端子１４にそれぞれ接続されて
いる。また、各出力タイマ４０，４１，４２と外部出力
ホールド回路１２とのそれぞれの接続部は各出力タイマ
の出力をデータバスに出力するタイマ入力データバス出
力回路７０に接続されている。

【００８８】上記タイマ入力データバス出力回路７０
は、各出力タイマの出力総数と同じ数のスリーステート
バッファから構成されており、図１０においては、出力
タイマ４０の出力はスリーステートバッファ７１ａの入
力に、出力タイマ４１の出力はスリーステートバッファ
７１ｂの入力に、出力タイマ４２の出力はスリーステー
トバッファ７１ｃの入力にそれぞれ接続されている。

【００８９】また、スリーステートバッファ７１ａの出
力はデータバス６ａに、スリーステートバッファ７１ｂ
の出力はデータバス６ｂに、スリーステートバッファ７
１ｃの出力はデータバス６ｃに接続されており、スリー
ステートバッファ７１ａ〜７１ｃの制御信号入力は３入
力ＡＮＤ回路５８の出力に接続されており、該３入力Ａ
ＮＤ回路５８の入力にはイネーブル信号、リード信号及
びアドレスデコード信号が入力される。

【００９０】上記のような構成において、テストモード
時に、ＣＰＵ２は、ＲＯＭ３に記憶されたテスト用プロ
グラムに従って各出力タイマ４０〜４２に所定の信号を
出力すると共に、イネーブル信号、リード信号及びアド
レスデコード信号を「Ｈ」にして各スリーステートバッ
ファ７１ａ〜７１ｃをそれぞれオンさせ、それによって
出力タイマ４０から出力された出力信号をスリーステー
トバッファ７１ａを介してデータバス６ａへ出力し、デ
ータバス６ａからＣＰＵ２へ出力する。

【００９１】同様に、出力タイマ４１から出力された出
力信号をスリーステートバッファ７１ｂを介してデータ
バス６ｂへ出力し、データバス６ｂからＣＰＵ２へ出力
し、出力タイマ４２から出力された出力信号をスリース
テートバッファ７１ｃを介してデータバス６ｃへ出力
し、データバス６ｃからＣＰＵ２へ出力する。

【００９２】ＣＰＵ２は、上記のようにして入力された
各出力タイマ４０〜４２の出力データをあらかじめＲＯ
Ｍ３に記憶されたテストモードにおける出力タイマ４０
〜４２の出力信号の期待値と比較して、各出力タイマ４
０〜４２に異常がないか否かの判断を行う。

【００９３】実施例２．次に、図１１は、本発明のシン
グルチップマイコンの第２実施例を示した概略ブロック
図であり、最初に図１１を用いて本発明の第２実施例の
シングルチップマイコンの概略を説明する。なお、第１
実施例を示した図１と同じものは同じ符号を付けてお
り、ここではその説明を省略すると共に、図１との相違
点のみ説明する。

【００９４】図１１における図１との相違点は、図１の
出力ポート７を入出力ポート７１に、図１の外部出力ホ
ールド回路９を外部入出力遮断回路７２に、図１の外部
出力バッファ１０を外部入出力バッファ７３に、図１の
外部出力端子１１を外部入出力端子７４に、図１の外部
出力ホールド回路１２及び外部入力遮断回路１６を外部
入出力遮断回路７５に、図１の外部出力バッファ１３を
外部出力バッファ７６に、図１の外部入力バッファ１７
を外部入力バッファ７７に置き換え、これらに伴ってシ
ングルチップマイコン１を１ａにしたことにある。な
お、上記外部入出力遮断回路７２及び７５は、上記外部
端子遮断手段をなすものである。

【００９５】図１１において、上記ＣＰＵ２は、通常モ
ード時においては、テストモードエントリーレジスタ８
をリセットし、それに伴って、外部入出力遮断回路７２
及び７５の入出力信号遮断機能は作動せず、入出力ポー
ト７１の入出力信号がそれぞれ対応する外部入出力遮断
回路７２更に外部入出力バッファ７３を介して各入出力
端子７４から入出力されると共に、出力系モジュール５
の出力信号が外部入出力遮断回路７５更に外部出力バッ
ファ７６を介して外部出力端子１４から出力され、外部
入力端子１８からの外部入力信号が外部入力バッファ７
７更に外部入出力遮断回路７５を介して入力系モジュー
ル１５に入力される。

【００９６】通常モードからテストモードへ切り換わる
際に、テストモードエントリーレジスタ８がセットさ
れ、それに伴って、外部入出力遮断回路７２及び７５
は、入出力ポート７１、出力系モジュール５及び入力系
モジュール１５からの入出力信号を遮断し、外部入出力
端子７４、外部出力端子１４及び外部入力端子１８から
各バッファを介して信号が入出力されないようにする。

【００９７】セルフテストが終了してテストモードエン
トリーレジスタ８がリセットされ、テストモードから通
常モードに切り換わる際に、外部入出力遮断回路７２及
び７５は、外部入出力端子７４、外部出力端子１４及び
外部入力端子１８から各バッファを介して信号が入出力
されないようにした遮断状態を解除して、入出力ポート
７１の入出力信号を外部入出力端子７４から外部入出力
バッファ７３を介して入出力される。更に、出力系モジ
ュール５からの出力信号をそのまま外部出力バッファ７
６を介して外部出力端子１４の各々から出力されると共
に、外部入力バッファ７７を介して外部入力端子１８か
ら入力された外部入力信号が入力系モジュール１５に入
力されるようにする。

【００９８】次に、図１１で示したシングルチップマイ
コン１ａのテストモード時における動作例を示したフロ
ーチャートは、上記第１実施例における図２のフローチ
ャートと同じであるのでここではその説明を省略し、上
記図１１で示した各ブロックにおける具体的な回路構成
の説明を行う。

【００９９】図１２は、上記図１１における外部入出力
遮断回路７５、外部出力バッファ７６及び外部入力バッ
ファ７７の回路例を示した図である。図１２において、
出力タイマ８０及び入力タイマ８１は、データバス６を
介してＣＰＵ２に接続されると共に、更に図１１におけ
る外部入出力遮断回路７５、外部出力バッファ７６及び
外部入力バッファ７７を兼ね備えたタイマテスト回路８
２に接続され、該タイマテスト回路８２は外部出力端子
１４及び外部入力端子１８に接続されている。また、上
記タイマテスト回路８２には、テストモードエントリー
レジスタ８がテストモード時にセットされて、通常モー
ド又はテストモードであることを示す信号であるＴＥＳ
ＴＭＯＤＥ信号が入力されるＴＥＳＴＭＯＤＥ端子を備
えている。

【０１００】ここで、上記タイマテスト回路８２は、３
つのスリーステートバッファ８３ａ，８３ｂ，８３ｃと
インバータ回路８４からなり、スリーステートバッファ
８３ａの入力は出力タイマ８０の出力に接続され、スリ
ーステートバッファ８３ａの出力は外部出力端子１４に
接続されている。また、スリーステートバッファ８３ｂ
の入力は外部入力端子１８に接続されており、スリース
テートバッファ８３ｂの出力は入力タイマ８１の入力に
接続されている。スリーステートバッファ８３ｃの入力
は、上記出力タイマ８０の出力と上記スリーステートバ
ッファ８３ａの入力との接続部に接続され、スリーステ
ートバッファ８３ｃの出力は、上記入力タイマ８１の入
力と上記スリーステートバッファ８３ｂの出力との接続
部に接続されている。

【０１０１】更に、上記スリーステートバッファ８３ａ
及び８３ｂの制御信号入力はそれぞれインバータ回路８
４の出力に接続され、該インバータ回路８４の入力は上
記ＴＥＳＴＭＯＤＥ端子に接続されている。更にまた、
上記スリーステートバッファ８３ｃの制御信号入力はイ
ンバータ回路８４の入力に接続されている。

【０１０２】上記のような構成において、通常モード時
にはテストモードエントリーレジスタ８はリセットさ
れ、上記ＴＥＳＴＭＯＤＥ端子には「Ｌ」の信号が入力
されており、そのため、スリーステートバッファ８３ｃ
の制御信号入力は「Ｌ」となってスリーステートバッフ
ァ８３ｃはオフし、スリーステートバッファ８３ａ及び
８３ｂの制御信号入力は、インバータ回路８４により
「Ｈ」となってスリーステートバッファ８３ａ及び８３
ｂはオンする。このことから、出力タイマ８０の出力信
号はスリーステートバッファ８３ａを介して外部出力端
子１４から出力され、外部入力端子１８からの入力信号
はスリーステートバッファ８３ｂを介して入力タイマ８
１に入力される。

【０１０３】次に、テストモード時に、テストモードエ
ントリーレジスタ８がセットされると、上記ＴＥＳＴＭ
ＯＤＥ端子には「Ｈ」の信号が入力され、スリーステー
トバッファ８３ｃの制御信号入力は「Ｈ」となってスリ
ーステートバッファ８３ｃはオンし、スリーステートバ
ッファ８３ａ及び８３ｂの制御信号入力は、インバータ
回路８４により「Ｌ」となってスリーステートバッファ
８３ａ及び８３ｂはオフする。

【０１０４】このことから、出力タイマ８０と外部出力
端子１４はスリーステートバッファ８３ａによって遮断
され、更に、入力タイマ８１と外部入力端子１８はスリ
ーステートバッファ８３ｂによって遮断される。また、
スリーステートバッファ８３ｃがオンすることにより、
出力タイマ８０の出力はスリーステートバッファ８３ｃ
を介して入力タイマ８１の入力に接続される。

【０１０５】ここで、ＣＰＵ２は、ＲＯＭ３に記憶され
たテスト用プログラムに従って出力タイマ８０にテスト
用信号を出力し、出力タイマ８０から出力された出力信
号が入力タイマ８１に入力され、入力タイマ８１からデ
ータバス６を介して入力された信号を、あらかじめＲＯ
Ｍ３に記憶された期待値と比較して出力タイマ８０、入
力タイマ８１及びそれらに関係する接続回路の異常を検
出する。

【０１０６】次に、図１２に示した回路におけるテスト
モード時の動作例を図１３のフローチャートを用いて説
明する。図１３において、ＣＰＵ２は、最初にステップ
Ｓ２０で、入力タイマ８１の各レジスタに異常がないか
ライトリードチェックを行い、ステップＳ２１において
同様に出力タイマ８０の各レジスタに異常がないかライ
トリードチェックを行う。

【０１０７】次に、ＣＰＵ２は、ステップＳ２２で入力
タイマ８１における、例えばタイマカウントを入力信号
の立ち上がりで行うか、立ち下がりで行うか、又は立ち
上がり及び立ち下がりの両エッジで行うかの選択や、分
周比の設定といったようなモードの設定を行い、ステッ
プＳ２３で出力タイマ８０のカウント値、すなわち分周
比の設定を行い、ステップＳ２４で入力タイマ８１を起
動させ、ステップＳ２５で出力タイマ８０を起動させ
て、ステップＳ２６で出力タイマ８０を所定の時間作動
させ、ステップＳ２７で入力タイマ８１が計測を行った
計測値をリードして異常がないかチェックを行って本フ
ローは終了する。

【０１０８】図１４は、上記図１１における入出力ポー
ト７１、外部入出力遮断回路７２、及び外部入出力バッ
ファ７３の回路例を示した図である。図１４において、
図１１における入出力ポート７１に相当するシリアルＩ
／Ｏ９０及びシリアルＩ／Ｏ９１における、ＣＰＵ２へ
入力及び出力を行う内部入力及び内部出力はそれぞれデ
ータバス６を介してＣＰＵ２に接続されている。

【０１０９】更に、シリアルＩ／Ｏ９０の、外部出力端
子へ出力を行う外部出力は、図１１における外部入出力
遮断回路７２及び外部入出力バッファ７３を兼ね備えた
シリアルＩ／Ｏテスト回路９２に接続され、該シリアル
Ｉ／Ｏテスト回路９２は外部出力端子７４ａ，７４ｃ及
び外部入力端子７４ｂ，７４ｄに接続されている。ま
た、上記シリアルＩ／Ｏテスト回路９２には、テストモ
ードエントリーレジスタ８がテストモード時にセットさ
れて、通常モード又はテストモードであることを示す信
号であるＴＥＳＴＭＯＤＥ信号が入力されるＴＥＳＴＭ
ＯＤＥ端子を備えている。

【０１１０】ここで、上記シリアルＩ／Ｏテスト回路９
２は、６つのスリーステートバッファ９３ａ，９３ｂ，
９３ｃ，９３ｄ，９３ｅ，９３ｆとインバータ回路９４
からなり、スリーステートバッファ９３ａの入力はシリ
アルＩ／Ｏ９０の外部出力に接続され、スリーステート
バッファ９３ａの出力は外部出力端子７４ａに接続され
ている。また、スリーステートバッファ９３ｂの入力は
外部入力端子７４ｂに接続されており、スリーステート
バッファ９３ｂの出力はシリアルＩ／Ｏ９０の外部入力
に接続されている。

【０１１１】同様に、スリーステートバッファ９３ｃの
入力はシリアルＩ／Ｏ９１の外部出力に接続され、スリ
ーステートバッファ９３ｃの出力は外部出力端子７４ｃ
に接続されており、また、スリーステートバッファ９３
ｄの入力は外部入力端子７４ｄに接続されており、スリ
ーステートバッファ９３ｄの出力はシリアルＩ／Ｏ９１
の外部入力に接続されている。

【０１１２】更に、スリーステートバッファ９３ｅの入
力は、上記シリアルＩ／Ｏ９０の外部出力と上記スリー
ステートバッファ９３ａの入力との接続部に接続され、
スリーステートバッファ９３ｅの出力は、上記シリアル
Ｉ／Ｏ９１の外部入力と上記スリーステートバッファ９
３ｄの出力との接続部に接続されている。また、スリー
ステートバッファ９３ｆの出力は、上記シリアルＩ／Ｏ
９０の外部入力と上記スリーステートバッファ９３ｂの
出力との接続部に接続され、スリーステートバッファ９
３ｆの入力は、上記シリアルＩ／Ｏ９１の外部出力と上
記スリーステートバッファ９３ｃの入力との接続部に接
続されている。

【０１１３】更に、上記スリーステートバッファ９３ａ
から９３ｄの制御信号入力はそれぞれインバータ回路９
４の出力に接続され、該インバータ回路９４の入力は上
記ＴＥＳＴＭＯＤＥ端子に接続されている。また、上記
スリーステートバッファ９３ｅ及び９３ｆの制御信号入
力はインバータ回路９４の入力に接続されている。

【０１１４】上記のような構成において、通常モード時
にはテストモードエントリーレジスタ８はリセットされ
ており、上記ＴＥＳＴＭＯＤＥ端子には「Ｌ」の信号が
入力されており、そのため、スリーステートバッファ９
３ｅ及び９３ｆの制御信号入力は「Ｌ」となってスリー
ステートバッファ９３ｅ及び９３ｆはオフし、スリース
テートバッファ９３ａから９３ｄの制御信号入力は、イ
ンバータ回路９４により「Ｈ」となってスリーステート
バッファ９３ａから９３ｄはオンする。

【０１１５】このことから、シリアルＩ／Ｏ９０の外部
出力信号はスリーステートバッファ９３ａを介して外部
出力端子７３ａから出力され、外部入力端子７４ｂから
の外部入力信号はスリーステートバッファ９３ｂを介し
てシリアルＩ／Ｏ９０の外部入力に入力される。更に、
シリアルＩ／Ｏ９１の外部出力信号はスリーステートバ
ッファ９３ｃを介して外部出力端子７３ｃから出力さ
れ、外部入力端子７４ｄからの外部入力信号はスリース
テートバッファ９３ｄを介してシリアルＩ／Ｏ９１の外
部入力に入力される。

【０１１６】次に、テストモード時に、テストモードエ
ントリーレジスタ８がセットされると、上記ＴＥＳＴＭ
ＯＤＥ端子には「Ｈ」の信号が入力され、スリーステー
トバッファ９３ｅ及び９３ｆの制御信号入力は「Ｈ」と
なってスリーステートバッファ９３ｅ及び９３ｆはオン
し、スリーステートバッファ９３ａから９３ｄの制御信
号入力は、インバータ回路９４により「Ｌ」となってス
リーステートバッファ９３ａから９３ｄはオフする。

【０１１７】このことから、シリアルＩ／Ｏ９０の外部
出力と外部出力端子７４ａはスリーステートバッファ９
３ａによって遮断され、更に、シリアルＩ／Ｏ９０の外
部入力と外部入力端子７４ｂはスリーステートバッファ
９３ｂによって遮断される。同様に、シリアルＩ／Ｏ９
１の外部出力と外部出力端子７４ｃはスリーステートバ
ッファ９３ｃによって遮断され、更に、シリアルＩ／Ｏ
９１の外部入力と外部入力端子７４ｄはスリーステート
バッファ９３ｄによって遮断される。

【０１１８】また、スリーステートバッファ９３ｅ及び
９３ｆがオンすることにより、シリアルＩ／Ｏ９０の外
部出力はスリーステートバッファ９３ｅを介してシリア
ルＩ／Ｏ９１の外部入力に接続され、シリアルＩ／Ｏ９
１の外部出力はスリーステートバッファ９３ｆを介して
シリアルＩ／Ｏ９０の外部入力に接続される。

【０１１９】ここで、ＣＰＵ２は、ＲＯＭ３に記憶され
たテスト用プログラムに従ってシリアルＩ／Ｏ９０及び
９１の内部入力にテスト用信号を出力し、シリアルＩ／
Ｏ９０から出力された出力信号がシリアルＩ／Ｏ９１に
入力され、シリアルＩ／Ｏ９１からデータバス６を介し
て入力された信号を、あらかじめＲＯＭ３に記憶された
期待値と比較し、更にシリアルＩ／Ｏ９１から出力され
た出力信号がシリアルＩ／Ｏ９０に入力され、シリアル
Ｉ／Ｏ９０からデータバス６を介して入力された信号
を、あらかじめＲＯＭ３に記憶された期待値と比較して
シリアルＩ／Ｏ９０、９１及びそれらに関係する接続回
路の異常を検出する。

【０１２０】次に、図１４に示した回路におけるテスト
モード時の動作例を図１５のフローチャートを用いて説
明する。図１５において、ＣＰＵ２は、最初にステップ
Ｓ４０で、シリアルＩ／Ｏ９０及び９１の各レジスタに
異常がないかライトリードチェックを行い、ステップＳ
４１において、シリアルＩ／Ｏ９０及び９１の、例えば
ボーレートの設定を行うといったモードの設定を行い、
ステップＳ４２でシリアルＩ／Ｏ９０に対して送信デー
タの設定を行い、ステップＳ４３でシリアルＩ／Ｏ９０
の外部出力からシリアルＩ／Ｏ９１の外部入力へ上記送
信データを転送する。

【０１２１】次に、ＣＰＵ２は、ステップＳ４４でシリ
アルＩ／Ｏ９１において、シリアルＩ／Ｏ９０から受信
した受信データを送信データとして設定し、ステップＳ
４５で該送信データをシリアルＩ／Ｏ９１の外部出力か
らシリアルＩ／Ｏ９０の外部入力に転送し、ステップＳ
４６でシリアルＩ／Ｏ９０で受信した受信データをリー
ドして異常がないかをチェックして本フローは終了す
る。

【０１２２】実施例３．次に、図１６は、本発明のシン
グルチップマイコンの第３実施例を示した概略ブロック
図であり、最初に図１６を用いて本発明の第３実施例の
シングルチップマイコンの概略を説明する。なお、第１
実施例を示した図１及び第２実施例を示した図１１と同
じものは同じ符号を付けており、ここではその説明を省
略すると共に、図１１との相違点のみ説明する。

【０１２３】図１６における図１１との相違点は、図１
１のテストモードエントリーレジスタ８をテストモード
エントリーレジスタ１００に置き換え、該テストモード
エントリーレジスタ１００の設定を行う外部からの設定
信号が入力される外部入力端子１０１を備え、上記テス
トモードエントリーレジスタ１００は更に外部入力端子
１０１に接続され、これらに伴ってシングルチップマイ
コン１ａを１ｂとしたことにある。上記テストモードエ
ントリーレジスタ１００は、外部入力端子１０１から入
力された信号によりセット又はリセットされ、すなわち
外部入力端子１０１から入力された信号により通常モー
ド及びテストモードの切り換えが行われる。

【０１２４】次に、図１６で示したシングルチップマイ
コン１ｂのテストモード時における動作例を示したフロ
ーチャートは、上記第１実施例における図２のフローチ
ャートにおいてテストモードエントリーレジスタ８をテ
ストモードエントリーレジスタ１００に置き換えた以外
は同じであるのでここではその説明を省略する。

【０１２５】図１７は、上記図１６におけるテストモー
ドエントリーレジスタ１００の回路例を示した図であ
る。図１７において、ＮＯＲ回路１０２ａ及び１０２ｂ
でＲＳフリップフロップ回路を形成して、テストモード
エントリーレジスタ１００をなし、ＮＯＲ回路１０２ａ
の一方の入力端子が上記外部入力端子１０１に接続され
る。

【０１２６】インバータ回路１０４とインバータ回路１
０５がループ状に並列に接続されてラッチ回路を形成
し、該インバータ回路１０４の出力と該インバータ回路
１０５の入力との接続部にインバータ回路１０３を介し
て上記ＮＯＲ回路１０２ｂの一方の入力が接続され、更
にＮＯＲ回路１０２ｂの出力は、テストモードエントリ
ーレジスタ８がテストモード時にセットされて、通常モ
ード又はテストモードであることを示す信号であるＴＥ
ＳＴＭＯＤＥ信号が出力されるＴＥＳＴＭＯＤＥ端子に
接続されている。

【０１２７】上記インバータ回路１０４の入力と上記イ
ンバータ回路１０５の出力との接続部はトランスファゲ
ート１０６の出力に、該トランスファゲート１０６の入
力はデータバス６に接続されている。また、トランスフ
ァゲート１０６の一方の制御信号入力１０６ａにはイン
バータ回路１０７の入力が、他方の制御信号入力１０６
ｂにはインバータ回路１０７の出力が接続され、更に上
記制御信号入力１０６ａとインバータ回路１０７の入力
との接続部は、３入力ＮＡＮＤ回路１０８の出力に接続
され、該３入力ＮＡＮＤ回路１０８の３つの入力にはイ
ネーブル信号、ライト信号、デコード信号が対応して入
力される。

【０１２８】また、ＮＯＲ回路１０２ｂの出力には更に
ｎチャンネルＭＯＳ-ＦＥＴ１０９ａのドレインが接続
され、該ｎチャンネルＭＯＳ-ＦＥＴ１０９ａのソース
は接地され、ｎチャンネルＭＯＳ-ＦＥＴ１０９ａのゲ
ートには、ｎチャンネルＭＯＳ-ＦＥＴ１０９ｂのゲー
トが接続され、該ｎチャンネルＭＯＳ-ＦＥＴ１０９ｂ
のドレインは、インバータ回路１０４の入力とインバー
タ回路１０５の出力との接続部に接続され、ｎチャンネ
ルＭＯＳ-ＦＥＴ１０９ｂのソースは接地されている。
上記ｎチャンネルＭＯＳ-ＦＥＴ１０９ａ及び１０９ｂ
の両ゲートには、初期状態に設定するときなどにテスト
モードエントリーレジスタ１００をリセットするための
リセット信号が入力される。

【０１２９】上記のような構成において、図１８のタイ
ミングチャート図で示すように、テストモード時に、外
部入力端子１０１からは「Ｈ」のワンショットパルス信
号がＮＯＲ回路１０２ａの一方の入力に入力される。ま
た、ＮＯＲ回路１０２ｂの一方の入力にはインバータ回
路１０４及び１０５で形成されたラッチ回路によりイン
バータ回路１０３を介して「Ｌ」信号が入力されてお
り、これらのことから、テストモードエントリーレジス
タ１００はセットされて、ＴＥＳＴＭＯＤＥ端子から
「Ｈ」のテストモード信号が出力されて、通常モードか
らテストモードに切り換わる。

【０１３０】次にテストモードが終了すると、上記イネ
ーブル信号、ライト信号及びデコード信号がそれぞれ
「Ｈ」となって、ＮＡＮＤ回路１０８の出力が「Ｌ」に
なり、トランスファゲート１０６の制御信号入力１０６
ａは「Ｌ」に、もう１つの制御信号入力１０６ｂはイン
バータ回路１０７により「Ｈ」となり、トランスファゲ
ート１０６はオープンしてデータバス６から「Ｈ」のワ
ンショットパルス信号からなるテストモード解除信号が
インバータ回路１０４及びインバータ回路１０３を介し
てＮＯＲ回路１０２ｂの一方の入力に入力される。この
とき外部入力端子１０１は「Ｌ」となっており、テスト
モードエントリーレジスタ１００はリセットされて、Ｔ
ＥＳＴＭＯＤＥ端子からは「Ｌ」の信号が出力される。

【０１３１】また、テストモードエントリーレジスタ１
００をリセットする方法として、ｎチャンネルＭＯＳ-
ＦＥＴ１０９ａ及び１０９ｂの両ゲートが接続されたＲ
ＥＳＥＴ端子にリセット信号を入力する方法があり、上
記ｎチャンネルＭＯＳ-ＦＥＴ１０９ａ及び１０９ｂの
両ゲートに「Ｈ」のリセット信号が入力されると、ｎチ
ャンネルＭＯＳ-ＦＥＴ１０９ａ及び１０９ｂはオンし
て、上記ＴＥＳＴＭＯＤＥ端子がｎチャンネルＭＯＳ-
ＦＥＴ１０９ａを介して接地されて「Ｌ」となってテス
トモードエントリーレジスタ１００はリセットされ、更
にｎチャンネルＭＯＳ-ＦＥＴ１０９ｂによってインバ
ータ回路１０４及び１０５からなるラッチ回路を初期状
態、すなわちインバータ１０３の出力が「Ｌ」となるよ
うに設定を行う。

【０１３２】上記第１実施例から第３実施例において、
テストモードにおけるプログラムをＲＯＭに記憶させて
いたが、該プログラムをＲＡＭに記憶させてもよい。更
に、テストモード時にテストモードエントリーレジスタ
をセットしていたが、テストモード時にリセットしても
よく、この場合、通常モード時には、テストモードエン
トリーレジスタはセットされる。このように、本発明の
シングルチップマイコンは上記実施例に限定されるもの
ではなく、様々な変形例が考えられ、本発明の範囲は、
特許請求の範囲によって定められるべきものであること
は言うまでもない。

【０１３３】

【発明の効果】以上の説明から明らかなように、本発明
は、セルフテストを行うためのモードであるテストモー
ド時に、テスト対象モジュールから外部出力端子へ出力
する信号のレベルをテストモードに切り換わった時の状
態に保持して固定するため、外部接続装置へ不要な信号
を出力させることなく、外部接続装置を接続した実装状
態で、テスタを使用することなくテスト対象モジュール
から所望のテスト用の信号を出力させてセルフテストを
行うことができる。

【０１３４】また、本発明は、テストモード時に、テス
ト対象モジュールから外部出力端子へ出力する信号、及
び／又は外部入力端子からテスト対象モジュールに入力
される信号を該テスト対象モジュールから遮断するた
め、外部端子をオープンにしても支障がない場合に、外
部端子から不要な信号を入出力させることなく、外部接
続装置を接続した実装状態で、テスタを使用することな
くテスト対象モジュールに所望のテスト用の信号を入出
力させてセルフテストを行うことができる。

【０１３５】更にまた、本発明は、テストモード時に、
外部出力端子から出力する信号のレベルをテストモード
に切り換わった時の状態に保持して固定すると共に、外
部入力端子からテスト対象モジュールに入力される信号
を該テスト対象モジュールから遮断するため、外部端子
から不要な信号を入出力させることなく、外部接続装置
を接続した実装状態で、テスタを使用することなくテス
ト対象モジュールに所望のテスト用の信号を入出力させ
てセルフテストを行うことができる。

【０１３６】更に、テストモードエントリーレジスタを
設定することにより、テストモード制御信号であるＴＥ
ＳＴＭＯＤＥ信号を生成することができる。

【０１３７】更に、シングルチップマイコンの動作中に
おける空時間にテストモードに切り換えるため、外部接
続装置へ影響させることなく、外部接続装置を接続した
実装状態で、テスタを使用することなくテスト対象モジ
ュールのセルフテストを行うことができる。

【０１３８】更に、テスト用ＲＯＭを備え、該テスト用
ＲＯＭに従ってテスト用入力信号を生成するため、テス
ト対象である入力系モジュールにおけるセルフテストを
行うための入力信号を発生させることができ、入力タイ
マ等のテスト対象の入力系モジュールのカウンタ値等を
リードすることによりセルフテストを行うことができ
る。

【０１３９】更に、テスト用ＲＯＭを備え、該テスト用
ＲＯＭに記憶されたテスト用プログラムに従ってテスト
対象である出力系モジュールからテスト信号を出力さ
せ、該出力信号とテスト用ＲＯＭに記憶された期待値と
の比較を行って異常を検出することから、出力タイマ等
の出力系モジュールの出力信号のパルス数や出力タイミ
ングのテストを行うことができると共に、異常箇所のア
ドレスを記憶させることができ容易にデバッグを行うこ
とができる。

【０１４０】更に、テストモード時に、ＣＰＵは、アク
セスすることによりテスト対象である出力系モジュール
からの出力信号をデータバスを介して読み取ることがで
き、テスタを使用することなく出力タイマ等の出力系モ
ジュールの出力信号のセルフテストを行うことができ
る。

【０１４１】また、テストモード時に、出力系モジュー
ルから外部出力端子へ出力する信号、及び／又は外部入
力端子から入力系モジュールに入力される信号を該テス
ト対象モジュールから遮断すると共に、上記出力系モジ
ュール及び入力系モジュールを接続し、出力系モジュー
ルからの出力信号を入力系モジュールに入力することに
より、テスタを使用することなく、出力タイマ及び入力
タイマの動作テストを一度で行えると共に、複数のシリ
アルＩ／Ｏ動作テストが、相互に送受信行うことで可能
となる。

【０１４２】また、テストモード信号が外部から入力さ
れて、通常モードからテストモードに切り換わることか
ら、外部からテストモードに切り換えることができると
共に、テスト完了時にはシングルチップマイコン内部で
テストモードの解除を行うことができる。

【図面の簡単な説明】

【図１】 本発明のシングルチップマイコンの第１実施
例を示した概略ブロック図である。

【図２】 本発明の第１実施例のシングルチップマイコ
ンにおけるテストモード時における動作例を示したフロ
ーチャートである。

【図３】 図１で示した外部出力ホールド回路及び外部
出力バッファの回路例を示した図である。

【図４】 図１で示したテストモードエントリーレジス
タの回路例を示した図である。

【図５】 本発明の第１実施例におけるシングルチップ
マイコンにおける出力タイマのテストを行う例を示した
概略ブロック図である。

【図６】 図５で示したテスト制御回路の構成例を示し
たブロック図である。

【図７】 本発明の第１実施例におけるシングルチップ
マイコンにおける入力タイマのテストを行う一例を示し
た概略ブロック図である。

【図８】 図７で示した入力信号ジェネレーターの構成
例を示したブロック図である。

【図９】 図８で示したテスト用ＲＯＭの出力データと
ＲＯＭ出力変換回路の出力におけるタイミングチャート
の例を示したタイミングチャート図である。

【図１０】 本発明の第１実施例の変形例におけるシン
グルチップマイコンにおける出力タイマのテストを行う
例を示した概略ブロック図である。

【図１１】 本発明のシングルチップマイコンの第２実
施例を示した概略ブロック図である。

【図１２】 図１１における外部入出力遮断回路、外部
出力バッファ及び外部入力バッファの回路例を示した図
である。

【図１３】 図１２で示した回路におけるテストモード
時における動作例を示したフローチャートである。

【図１４】 図１１における入出力ポート７１、外部入
出力遮断回路７２及び外部入出力バッファ７３の回路例
を示した図である。

【図１５】 図１４で示した回路におけるテストモード
時における動作を示したフローチャートである。

【図１６】 本発明のシングルチップマイコンの第３実
施例を示した概略ブロック図である。

【図１７】 図１６におけるテストモードエントリーレ
ジスタ１００の回路例を示した図である。

【図１８】 図１７で示した回路の各部における信号の
タイミングチャートの例を示したタイミングチャート図
である。

【図１９】 従来のシングルチップマイコンにおける外
部出力回路を示した図である。

【符号の説明】

１，１ａ，１ｂ シングルチップマイコン、２ ＣＰ
Ｕ、３ ＲＯＭ、５ 出力系モジュール、６，６ａ，６
ｂ，６ｃ データバス、７ 出力ポート、８，１００
テストモードエントリーレジスタ、９，１２ 外部出力
ホールド回路、１０，１３，７６ 外部出力バッファ、
１１，１４，７４ａ，７４ｃ 外部出力端子、１５ 入
力系モジュール、１６ 外部入力遮断回路、１７，７７
外部入力バッファ、１８，７４ｂ，７４ｄ，１０１
外部入力端子、４０，４１，４２，８０ 出力タイマ、
４３ テスト制御回路、４４ テスト用ＲＯＭ、４５
出力タイマテスト回路、６０，６１，６２，８１ 入力
タイマ、６３ 入力信号ジェネレーター、６４ 入力タ
イマテスト回路、７０ タイマ出力データバス出力回
路、７１ 入出力ポート、７２ 外部入出力遮断回路、
７３ 外部入出力バッファ、７４ 外部入出力端子、７
５ 外部入出力遮断回路、８２ タイマテスト回路、９
０，９１ シリアルＩ／Ｏ、９２ シリアルＩ／Ｏテス
ト回路

Claims (15)

【特許請求の範囲】
1. 【請求項１】 内蔵回路のテストを行うセルフテスト機
   能を内蔵したシングルチップマイコンにおいて、 セルフテストを行うモードであるテストモード時にテス
   トモード信号を出力するテストモード信号出力手段と、 外部出力端子から信号を出力する外部出力手段に設けら
   れ、上記テストモード信号出力手段からのテストモード
   信号が入力されている間、外部出力端子の出力信号状態
   を保持する外部出力保持手段とを備え、 外部出力端子の出力信号状態を保持した状態で内蔵回路
   のテストを行うことを特徴とするセルフテスト機能内蔵
   シングルチップマイコン。
2. 【請求項２】 内蔵回路のテストを行うセルフテスト機
   能を内蔵したシングルチップマイコンにおいて、 セルフテストを行うモードであるテストモード時にテス
   トモード信号を出力するテストモード信号出力手段と、 上記テストモード信号出力手段からのテストモード信号
   により外部端子における信号の入出力を遮断する外部端
   子遮断手段とを備え、 外部端子からの信号の入出力を遮断した状態で内蔵回路
   のテストを行うことを特徴とするセルフテスト機能内蔵
   シングルチップマイコン。
3. 【請求項３】 請求項１に記載のシングルチップマイコ
   ンにして、更に、上記テストモード信号出力手段からの
   テストモード信号により外部端子における信号の入出力
   を遮断する外部端子遮断手段を備えたことを特徴とする
   セルフテスト機能内蔵シングルチップマイコン。
4. 【請求項４】 請求項２又は請求項３のいずれかに記載
   のシングルチップマイコンにして、更に、複数の機能モ
   ジュールをそれぞれ形成する各内蔵回路を、上記テスト
   モード信号出力手段からのテストモード信号により、異
   なった内蔵回路の入力端子と出力端子を互いに接続する
   接続手段を備え、 外部端子における信号の入出力が遮断された上記各機能
   モジュールを形成する内蔵回路の入力端子と他の機能モ
   ジュールを形成する内蔵回路の出力端子を互いに接続し
   て、該各内蔵回路のテストを行うことを特徴とするセル
   フテスト機能内蔵シングルチップマイコン。
5. 【請求項５】 請求項１から請求項４のいずれかに記載
   のシングルチップマイコンにして、上記テストモード信
   号出力手段はレジスタを有し、テストモード開始時に受
   ける開始信号により該レジスタを第１状態に設定し、テ
   ストモード信号を出力すると共に、テストモード終了時
   に受ける解除信号により上記レジスタを第２状態に設定
   し、テストモード信号を解除することを特徴とするセル
   フテスト機能内蔵シングルチップマイコン。
6. 【請求項６】 請求項５に記載のシングルチップマイコ
   ンにして、上記テストモード信号出力手段は、上記テス
   トモードの開始及び終了信号をＣＰＵより入力されるこ
   とを特徴とするセルフテスト機能内蔵シングルチップマ
   イコン。
7. 【請求項７】 請求項５に記載のシングルチップマイコ
   ンにして、上記テストモード信号出力手段は、上記テス
   トモードの開始及び終了信号を外部端子より入力される
   ことを特徴とするセルフテスト機能内蔵シングルチップ
   マイコン。
8. 【請求項８】 請求項１から請求項４のいずれかに記載
   のシングルチップマイコンにして、上記テストモード信
   号出力手段は、通常の動作モード時における外部とイン
   ターフェイスする必要がない空時間に、テストモード信
   号を出力することを特徴とするセルフテスト機能内蔵シ
   ングルチップマイコン。
9. 【請求項９】 請求項１から請求項４のいずれかに記載
   のシングルチップマイコンにして、更に、テストモード
   におけるプログラムを記憶した記憶手段と、該記憶手段
   に記憶されたプログラムに従って信号を生成する信号生
   成手段とを備えたことを特徴とするセルフテスト機能内
   蔵シングルチップマイコン。
10. 【請求項１０】 請求項１から請求項４のいずれかに記
    載のシングルチップマイコンにして、更に、テストモー
    ドにおけるプログラムを記憶した記憶手段と、該記憶手
    段に記憶されたプログラムに従ってテスト対象である内
    蔵回路のテストを行うテスト手段とを備えたことを特徴
    とするセルフテスト機能内蔵シングルチップマイコン。
11. 【請求項１１】 請求項９に記載のシングルチップマイ
    コンにして、上記信号生成手段は、テスト対象である入
    力系モジュールを形成する内蔵回路へのテスト用入力信
    号を生成することを特徴とするセルフテスト機能内蔵シ
    ングルチップマイコン。
12. 【請求項１２】 請求項１０に記載のシングルチップマ
    イコンにして、上記テスト手段は、テスト対象である出
    力系モジュールを形成する内蔵回路からの出力信号を、
    上記記憶手段に記憶された設定値との比較を行うことに
    より正常か否かの判定を行うことを特徴とするセルフテ
    スト機能内蔵シングルチップマイコン。
13. 【請求項１３】 請求項１から請求項４のいずれかに記
    載のシングルチップマイコンにして、ＣＰＵは、テスト
    モード時において、テスト対象である内蔵回路からの出
    力信号をデータバスを介してＣＰＵに入力させると共
    に、該入力信号から上記テスト対象内蔵回路に対して正
    常か否かの判定を行うことを特徴とするセルフテスト機
    能内蔵シングルチップマイコン。
14. 【請求項１４】 請求項４に記載のシングルチップマイ
    コンにして、上記接続手段は、上記テストモード信号出
    力手段からのテストモード信号により、内部出力タイマ
    の出力と内部入力タイマの入力を接続すると共に、両タ
    イマ間で入出力される信号を検出してテストを行うこと
    を特徴とするセルフテスト機能内蔵シングルチップマイ
    コン。
15. 【請求項１５】 請求項４に記載のシングルチップマイ
    コンにして、上記接続手段は、上記テストモード信号出
    力手段からのテストモード信号により、シリアルＩ／Ｏ
    の出力と他のシリアルＩ／Ｏの入力を接続すると共に、
    各シリアルＩ／Ｏ間で入出力される信号を検出してテス
    トを行うことを特徴とするセルフテスト機能内蔵シング
    ルチップマイコン。