JP2581018B2 - データ処理装置 - Google Patents

データ処理装置

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JP2581018B2
JP2581018B2 JP6243295A JP24329594A JP2581018B2 JP 2581018 B2 JP2581018 B2 JP 2581018B2 JP 6243295 A JP6243295 A JP 6243295A JP 24329594 A JP24329594 A JP 24329594A JP 2581018 B2 JP2581018 B2 JP 2581018B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデータ処理装置に関し、
特にＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を内
蔵しフェッチバスとデータバスとが分離された方式のデ
ータ処理装置に関する。
【０００２】
【従来の技術】命令コードおよび処理データからなるプ
ログラム情報（以下、単にデータという）を記憶するＲ
ＯＭを内蔵したデータ処理装置の場合、製造時に内蔵Ｒ
ＯＭに記憶されているデータが正しいことを検査する必
要がある。また、同時に内蔵ＲＯＭからの読出し経路の
検査も必要となる。特に、フェッチバスとデータバスと
が分離された方式のデータ処理装置の場合、内蔵ＲＯＭ
からデータバスへの出力パスおよび内蔵ＲＯＭからフェ
ッチバスへの出力パスの検査がともに必要となる。
【０００３】図５は、従来のデータ処理装置の一例を示
すブロック図である。この従来のデータ処理装置は、内
蔵ＲＯＭ５０２を有するとともに、内部データバス５０
４と内部フェッチバス５０６とが分離された３バス構成
を有する。すなわち、この従来のデータ処理装置は、プ
ログラムカウンタ５０１と、内蔵ＲＯＭ５０２と、出力
パス５０３と、内部データバス５０４と、外部バス５０
５と、内部フェッチバス５０６と、出力パス５０７と、
命令デコーダ５０８と、ＥＸＵ（ＥＸｅｃｕｔｉｏｎ
Ｕｎｉｔ）５０９と、内部アドレスバス５１０とを含ん
で構成されている。
【０００４】図５の従来のデータ処理装置は、内蔵ＲＯ
Ｍ５０２のユーザ領域に記憶されたプログラムを実行す
る通常動作モードと、内蔵ＲＯＭ５０２にテスト用に用
意されたテスト領域のテスト用プログラムを実行するテ
スト用実行モードと、内蔵ＲＯＭ５０２のデータを順に
外部に出力する内蔵ＲＯＭ読出しモードとを持ち、モー
ド切換え回路（図示せず）によって必要なモードが選択
され動作するようになっている。
【０００５】このような従来のデータ処理装置は、内蔵
ＲＯＭ５０２の検査時には、内蔵ＲＯＭ読出しモードに
セットされ、プログラムカウンタ５０１が順次生成する
アドレスから内蔵ＲＯＭ５０２のデータを読み出し、出
力パス５０３を通して内部データバス５０４に転送し、
さらに外部バス５０５に転送する。外部バス５０５に転
送されたデータは、外部に用意された試験装置によって
正しいデータ（期待値）と比較される。このとき、内蔵
ＲＯＭ５０２から内部データバス５０４への出力パス５
０３は同時に検査されることになるが、内蔵ＲＯＭ５０
２から内部フェッチバス５０６への出力パス５０７は検
査されない。
【０００６】そこで、次に、出力パス５０７を検査する
ために、データ処理装置は、テスト用実行モードにセッ
トされ、あらかじめテスト用に内蔵ＲＯＭ５０２のテス
ト領域に記憶されたテスト用プログラムを通常動作モー
ドのときと同様に実行し、この実行シーケンス中の内部
フェッチバス５０６に接続された外部端子（図示せず）
の状態が外部の試験装置によって期待値と比較される。
これによって、テスト用プログラムの命令コードが正し
く読み出されたかどうかがわかり、間接的に出力パス５
０７の検査が可能となる。
【０００７】また、図６は、従来のデータ処理装置の他
の例として、特開昭６４−１５８３５号公報に記載され
た発明を、内部データバス６０４，内部フェッチバス６
０６および内部アドレスバス６１２の３バス構成を採用
するデータ処理装置について用いた場合を例示したブロ
ック図である。この従来のデータ処理装置は、プログラ
ムカウンタ６０１と、内蔵ＲＯＭ６０２と、出力パス６
０３と、内部データバス６０４と、外部バス６０５と、
内部フェッチバス６０６と、出力パス６０７と、命令デ
コーダ６１１と、内部アドレスバス６１２と、ＥＸＵ６
１３とから、その主要部が構成されている。ＥＸＵ６１
３は、第１ＥＸＵレジスタ６０８と、第２ＥＸＵレジス
タ６０９と、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉ
ｃ Ｕｎｉｔ）６１０とを含んで構成されている。
【０００８】このような従来のデータ処理装置は、内蔵
ＲＯＭ６０２の検査時には、内蔵ＲＯＭ読出しモードに
セットされ、図７のタイミングチャートに示すように、
プログラムカウンタ６０１が順次生成するアドレスから
内蔵ＲＯＭ６０２のデータを読み出し、出力パス６０３
を通して内部データバス６０４に転送する。しかし、内
部バス６０４に転送されたデータは、外部バス６０５に
は出力されずにＥＸＵ６１３内の第１ＥＸＵレジスタ６
０８にラッチされる。次に、外部から外部バス６０５を
通して期待値が読み込まれ、内部データバス６０４を通
して第２ＥＸＵレジスタ６０９にラッチされる。続い
て、ＡＬＵ６１０によって第１ＥＸＵレジスタ６０８の
データと第２ＥＸＵレジスタ６０９のデータとが比較さ
れ、比較結果が内部データバス６０４および外部バス６
０５を通して外部に出力される。外部バス６０５上のデ
ータは、外部の試験装置において比較結果の期待値と比
較される。このとき、図５に示した従来のデータ処理装
置の場合と同様に、内蔵ＲＯＭ６０２から内部データバ
ス６０４への出力パス６０３は同時に検査されることに
なるが、内蔵ＲＯＭ６０２から内部フェッチバス６０６
への出力パス６０７は検査されない。
【０００９】そこで、図５に示した従来のデータ処理装
置の場合と同様に、次に、出力パス６０７を検査するた
めに、データ処理装置は、テスト用実行モードにセット
され、あらかじめテスト用に内蔵ＲＯＭ６０２のテスト
領域に記憶されたテスト用プログラムを通常動作モード
のときと同様に実行し、この実行シーケンス中の内部フ
ェッチバス６０６に接続された外部端子（図示せず）の
状態が外部の試験装置によって期待値と比較される。こ
れによって、テスト用プログラムの命令コードが正しく
読み出されたかどうかがわかり、間接的に出力パス６０
７の検査が可能となる。
【００１０】
【発明が解決しようとする課題】上述した従来のデータ
処理装置では、内蔵ＲＯＭ読出しモードでの内蔵ＲＯＭ
および内蔵ＲＯＭから内部データバスへの出力パスの検
査と、テスト用実行モードでの内蔵ＲＯＭから内部フェ
ッチバスへの出力パスの検査とを別々に行う必要があっ
たので、テストＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉ
ｍｅ）の短縮が困難であるという問題点があった。
【００１１】また、内蔵ＲＯＭから内部フェッチバスへ
の出力パスの検査は内蔵ＲＯＭのテスト領域に記憶され
たテスト用プログラムの命令コードの実行により間接的
に行われるため、内蔵ＲＯＭから内部フェッチバスへの
出力パスを通過させられるデータは内蔵ＲＯＭの限られ
たメモリスペースしかないテスト領域に記憶されたテス
ト用プログラムの命令コードのみとなり、データのビッ
トパタンに制限が多くテスタビリティが低下するという
問題点があった。
【００１２】さらに、内蔵ＲＯＭにテスト領域を用意し
てテスト用プログラムを置く必要があるため、内蔵ＲＯ
Ｍのユーザ領域の減少や面積の増大などが生じ、コスト
パーフォーマンスの向上を妨げるという問題点があっ
た。
【００１３】さらにまた、図６に示した従来のデータ処
理装置では、特開昭６４−１５８３５号公報に記載され
た発明と同様に、内蔵ＲＯＭのデータを外部に出力しな
いので、データのセキュリティ保持の面で優れている
が、内蔵ＲＯＭ読出しモードでの内蔵ＲＯＭの１つのア
ドレスに対応するデータの比較に内蔵ＲＯＭの読出し，
外部期待値の読込み，および演算結果の出力の３ステー
ト（クロック）を要するので、テストＴＡＴの短縮がよ
り困難であるという問題点があった。
【００１４】本発明の第１の目的は、記憶手段のプログ
ラム情報をデータバスおよびフェッチバスに同時に読み
出し、データバスのデータとフェッチバスのデータとを
演算器で比較した結果を外部に出力するようにしたデー
タ処理装置を提供することにある。
【００１５】また、本発明の第２の目的は、記憶手段の
プログラム情報をフェッチバスに読み出すとともに、外
部より任意のデータをデータバスに読み込んで、データ
バスのデータとフェッチバスのデータとを演算器で比較
した結果を外部に出力するようにしたデータ処理装置を
提供することにある。
【００１６】
【課題を解決するための手段】本発明のデータ処理装置
は、命令コードおよび処理データからなるプログラム情
報を記憶する記憶手段を有し、前記記憶手段より前記命
令コードを読み出すフェッチバスと、前記記憶手段より
前記処理データを読み出すデータバスとが分離されたデ
ータ処理装置において、前記記憶手段から前記フェッチ
バスと前記データバスとに同時に同一プログラム情報を
読み出す手段と、前記フェッチバスと前記データバスと
のそれぞれの情報を入力する演算器と、前記演算器によ
って比較した結果を外部へ通知する手段とを有する。
【００１７】また、本発明のデータ処理装置は、命令コ
ードおよび処理データからなるプログラム情報を記憶す
る記憶手段を有し、前記記憶手段より前記命令コードを
読み出すフェッチバスと、前記記憶手段より前記処理デ
ータを読み出すデータバスとが分離されたデータ処理装
置において、前記記憶手段から前記フェッチバスへ前記
プログラム情報を読み出す手段と、外部より前記データ
バスへ任意のデータを入力する手段と、前記フェッチバ
スと前記データバスとのそれぞれの情報を入力する演算
器と、前記演算器によって比較した結果を外部へ通知す
る手段とを有する。
【００１８】
【実施例】次に、本発明について図面を参照しながら詳
細に説明する。
【００１９】図１は、本発明の第１実施例に係るデータ
処理装置の構成を示すブロック図である。本実施例のデ
ータ処理装置は、動作モードを指示するモード切換信号
１０１と、実行する命令コードのアドレスを保持するプ
ログラムカウンタ１０３と、データを記憶するユーザ領
域のみを持つ（すなわち、テスト用プログラムを記憶す
るテスト領域を持たない）内蔵ＲＯＭ１０４と、内蔵Ｒ
ＯＭ１０４から出力パス１０５を通してデータを読み出
す内部データバス１０６と、外部とのデータの入出力を
行う外部バス１０７と、内蔵ＲＯＭ１０４から出力パス
１０９を通してデータを読み出す内部フェッチバス１１
０と、命令コードをデコードする命令デコーダ１１１
と、ＡＬＵ１１５の演算結果の情報を外部に出力するデ
ータ一致信号１１６と、内部で使用するアドレスを転送
する内部アドレスバス１１７と、ＥＸＵ１１８とから、
その主要部が構成されている。
【００２０】命令デコーダ１１１は、命令シーケンスを
制御する命令シーケンサ１０２と、命令コードを整列保
持する命令アライナ１１２と、命令コードからイミディ
エート値およびディスプレースメント値を生成するイミ
ディエート／ディスプレースメント生成機構（ｉｍｍ／
ｄｉｓｐ生成機構）１１３とを含んで構成されている。
【００２１】ＥＸＵ１１８は、内部データバス１０６上
のデータを保持する第１ＥＸＵレジスタ１０８と、命令
デコーダ１１１の出力データを保持する第２ＥＸＵレジ
スタ１１４と、第１ＥＸＵレジスタ１０６のデータおよ
び第２ＥＸＵレジスタ１１４のデータを入力して演算を
行うＡＬＵ１１５とを含んで構成されている。
【００２２】モード切換信号１０１は、ゲートを介して
出力パス１０５および外部バス１０７を開閉できるよう
になっている。また、ゲートを介してＡＬＵ１１５から
内部データバス１０６への出力パスを開閉できるように
なっている。
【００２３】第１実施例のデータ処理装置は、通常実行
モードと内蔵ＲＯＭ読出しモードとの２つのモードのみ
を持ち（すなわち、テスト用実行モードを持たず）、従
来のデータ処理装置と同様に、モード切換え回路（図示
せず）によって切換え可能である。
【００２４】次に、このように構成された第１実施例の
データ処理装置の動作について、図２のタイミングチャ
ートを参照しながら説明する。
【００２５】まず、内蔵ＲＯＭ１０４の検査時には、モ
ード切換え回路（図示せず）によってモード切換信号１
０１がアクティブにされ、内蔵ＲＯＭ読出しモードに設
定される。すると、命令デコーダ１１１内の命令シーケ
ンサ１０２は、命令アライナ１１２およびイミディエー
ト／ディスプレースメント生成機構１１３を、ワード長
のイミディエート／ディスプレースメントを生成する命
令コードの実行時と同様の状態に固定することによっ
て、内部フェッチバス１１０上のデータをそのまま出力
するスルー状態にさせる。また、モード切換信号１０１
がアクティブになることにより、出力パス１０５および
外部バス１０７が出力イネーブルにセットされるととも
に、命令シーケンサ１０２を介して出力パス１０９も出
力イネーブルにセットされる。なお、ＡＬＵ１１５から
内部データバス１０６への出力パスは出力ディスエーブ
ルにセットされる。
【００２６】次に、図２のタイミングチャートの「アド
レス０」→「データ０」→「データ０ｄ」→「データ０
ｅ」および「データ０１」のラインで示されるように、
プログラムカウンタ１０３が順次生成するアドレスから
内蔵ＲＯＭ１０４のデータが読み出され、出力パス１０
５を通して内部データバス１０６に転送され、モード切
換信号１０１によって出力イネーブルにセットされた外
部バス１０７に出力される。また、内部データバス１０
６上のデータは、ＥＸＵ１１８内の第１ＥＸＵレジスタ
１０８にラッチされる。
【００２７】一方、図２のタイミングチャートの「デー
タ０」→「データ０ｉ」→「データ０２」のラインで示
されるように、内蔵ＲＯＭ１０４から読み出されたデー
タは、モード切換信号１０１によって命令シーケンサ１
０２を介して出力イネーブルにセットされた出力パス１
０９を通して内部フェッチバス１１０に転送され、命令
デコーダ１１１内の命令アライナ１１２およびイミディ
エート／ディスプレースメント生成機構１１３をスルー
されて、ＥＸＵ１１８内の第２ＥＸＵレジスタ１１４に
ラッチされる。
【００２８】続いて、ＡＬＵ１１５は、第１ＥＸＵレジ
スタ１０８のデータと第２ＥＸＵレジスタ１１４のデー
タとを比較し、図２のタイミングチャートの「データ０
１」および「データ０２」→「結果０」のラインで示さ
れるように、データ一致信号１１６を、例えば一致時に
ハイレベルにし、不一致時にローレベルにして、データ
の一致／不一致を外部の試験装置に通知する。
【００２９】外部の試験装置は、外部バス１０７に出力
されたデータをその期待値と比較するとともに、データ
一致信号１１６の値をその期待値と比較する。これによ
って、内蔵ＲＯＭ１０４に記憶されているデータとその
期待値との一致を検査できると同時に、内蔵ＲＯＭ１０
４から内部データバス１０６への出力パス１０５と、内
蔵ＲＯＭ１０４から内部フェッチバス１１０への出力パ
ス１０９との検査を行うことができる。すなわち、内蔵
ＲＯＭ読出しモードでの１回の検査で、内蔵ＲＯＭ１０
４，出力パス１０５および出力パス１０９の検査を同時
に行うことができる。
【００３０】第１実施例のデータ処理装置では、内蔵Ｒ
ＯＭ１０４のデータを内部データバス１０６および内部
フェッチバス１１０に同時に読み出して、内部データバ
ス１０６上のデータを外部バス１０７を通して外部に出
力するとともに、内部データバス１０６上のデータと内
部フェッチバス１１０上のデータとをＡＬＵ１１５で比
較してデータの一致／不一致をデータ一致信号１１６と
して外部に出力するようにしたことにより、内蔵ＲＯＭ
１０４および内蔵ＲＯＭ１０４から内部データバス１０
６への出力パス１０５の検査と同時に内蔵ＲＯＭ１０４
から内部フェッチバス１１０への出力パス１０９の検査
を行うことができるので、従来のデータ処理装置では必
要であったテスト用実行モードでのテスト用プログラム
の実行を省略してテスト時間を０にできるとともに、内
蔵ＲＯＭ読出しモードの検査時間も従来のデータ処理装
置の場合の１／３にしてテストＴＡＴを大幅に短縮する
ことができる。
【００３１】また、内蔵ＲＯＭ１０４のすべてのデータ
が内蔵ＲＯＭ１０４から内部フェッチバス１１０への出
力パス１０９を通過するため、実質故障検出率１００％
が達成可能である。
【００３２】さらに、従来からある資源にごくわずかの
回路を付加するだけで内蔵ＲＯＭ１０４，内蔵ＲＯＭ１
０４から内部データバス１０６への出力パス１０５，お
よび内蔵ＲＯＭ１０４から内部フェッチバス１１０への
出力パス１０９の検査を同時に行うことができるので、
データ処理装置のチップサイズが増大することがないた
め、テストＴＡＴの短縮とあいまってコストの低減およ
び試験の効率化への実用的効果はきわめて高い。
【００３３】図３は、本発明の第２実施例に係るデータ
処理装置の構成を示すブロック図である。本実施例のデ
ータ処理装置は、動作モードを指示するモード切換信号
３０１と、実行する命令コードのアドレスを保持するプ
ログラムカウンタ３０３と、データを記憶するユーザ領
域のみを持つ（すなわち、テスト用プログラムを記憶す
るテスト領域を持たない）内蔵ＲＯＭ３０４と、内蔵Ｒ
ＯＭ３０４から出力パス３０５を通してデータを読み出
す内部データバス３０６と、外部とのデータの入出力を
行う外部バス３０７と、内蔵ＲＯＭ３０４から出力パス
３０９を通してデータを読み出す内部フェッチバス３１
０と、命令コードをデコードする命令デコーダ３１１
と、ＡＬＵ３１５の演算結果の情報を外部に出力するデ
ータ一致信号３１６と、内部で使用するアドレスを転送
する内部アドレスバス３１７と、ＥＸＵ３１８と、テス
トシーケンサ３１９とから、その主要部が構成されてい
る。
【００３４】命令デコーダ３１１は、命令シーケンスを
制御する命令シーケンサ３０２と、命令コードを整列保
持する命令アライナ３１２と、命令コードからイミディ
エート値およびディスプレースメント値を生成するイミ
ディエート／ディスプレースメント生成機構（ｉｍｍ／
ｄｉｓｐ生成機構）３１３とを含んで構成されている。
【００３５】ＥＸＵ３１８は、内部データバス３０６上
のデータを保持する第１ＥＸＵレジスタ３０８と、命令
デコーダ３１１の出力データを保持する第２ＥＸＵレジ
スタ３１４と、第１ＥＸＵレジスタ３０６のデータおよ
び第２ＥＸＵレジスタ３１４のデータを入力して演算を
行うＡＬＵ３１５とを含んで構成されている。
【００３６】モード切換信号３０１は、ゲートを介して
出力パス３０５および外部バス３０７を開閉できるよう
になっている。また、ゲートを介してＡＬＵ３１５から
内部データバス３０６への出力パスを開閉できるように
なっている。
【００３７】第２実施例のデータ処理装置も、図１に示
した第１実施例のデータ処理装置と同様に、通常実行モ
ードと内蔵ＲＯＭ読出しモードとの２つのモードのみを
持ち（すなわち、テスト用実行モードは持たず）、モー
ド切換え回路（図示せず）によって切換え可能である。
また、第２実施例のデータ処理装置では、図１に示した
第１実施例のデータ処理装置に対して、外部バス３０７
に内蔵ＲＯＭ３０４から読み出したデータを出力して外
部の試験装置においてその期待値と比較させる代わり
に、期待値を外部バス３０７を通して第１ＥＸＵレジス
タ３０８に読み込み、ＡＬＵ３１５によって第１ＥＸＵ
レジスタ３０８のデータと第２ＥＸＵレジスタ３１４の
データとを比較した結果を一致／不一致情報としてデー
タ一致信号３１６を通して外部に通知するようになって
いる。したがって、外部の試験装置は、データ一致信号
３１６のみをその期待値と比較することによって検査を
行う。
【００３８】次に、このように構成された第２実施例の
データ処理装置の動作について、図４のタイミングチャ
ートを参照しながら説明する。
【００３９】まず、内蔵ＲＯＭ３０４の検査時には、モ
ード切換え回路（図示せず）によってモード切換信号３
０１がアクティブにされ、内蔵ＲＯＭ読出しモードに設
定される。すると、命令デコーダ３１１内の命令シーケ
ンサ３０２は、命令アライナ３１２およびイミディエー
ト／ディスプレースメント生成機構３１３を、ワード長
のイミディエート／ディスプレースメントを生成する命
令コードの実行時と同様の状態に固定することによっ
て、内部フェッチバス３１０上のデータをそのまま出力
するスルー状態にさせる。また、モード切換信号３０１
がアクティブとなることにより、出力パス３０５が出力
イネーブルにセットされ、外部バス３０７は入力イネー
ブルにセットされるとともに、命令シーケンサ３０２を
介して出力パス３０９も出力イネーブルにセットされ
る。さらに、テストシーケンサ３１９が起動され、出力
パス３０５と外部バス３０７とを交互に開閉して、内部
データバス３０６に内蔵ＲＯＭ３０４のデータと外部か
らの期待値とを交互に読み出させるように制御する。な
お、ＡＬＵ３１５から内部データバス３０６への出力パ
スは出力ディスエーブルにセットされる。
【００４０】次に、図４のタイミングチャートの「アド
レス０」→「データ０」→「データ０ｄ」→「データ０
１」のラインで示されるように、プログラムカウンタ３
０３が順次生成するアドレスから内蔵ＲＯＭ３０４のデ
ータが読み出され、出力パス３０５を通して内部データ
バス３０６に転送され、第１ＥＸＵレジスタ３０８にラ
ッチされる。
【００４１】一方、図４のタイミングチャートの「デー
タ０」→「データ０ｉ」→「データ０２」のラインで示
されるように、内蔵ＲＯＭ３０４から読み出されたデー
タは、モード切換信号３０１によって命令シーケンサ３
０２を介して出力イネーブルにセットされた出力パス３
０９を通して内部フェッチバス３１０に転送され、命令
デコーダ３１１内の命令アライナ３１２およびイミディ
エート／ディスプレースメント生成機構３１３をスルー
されて、ＥＸＵ３１８内の第２ＥＸＵレジスタ３１４に
ラッチされる。
【００４２】続いて、ＡＬＵ３１５は、第１ＥＸＵレジ
スタ３０８のデータと第２ＥＸＵレジスタ３１４のデー
タとを比較し、図４のタイミングチャートの「データ０
１」および「データ０２」→「結果０」のラインで示さ
れるように、データ一致信号３１６を、例えば一致時に
ハイレベルにし、不一致時にローレベルにしてデータの
一致／不一致を外部の試験装置に通知する。
【００４３】外部の試験装置は、データ一致信号３１６
の値をその期待値と比較する。これによって、内蔵ＲＯ
Ｍ３０４に記憶されているデータとその期待値との一致
を検査できると同時に、内蔵ＲＯＭ３０４から内部デー
タバス３０６への出力パス３０５と、内蔵ＲＯＭ３０４
から内部フェッチバス３１０への出力パス３０９との検
査を行うことができる。すなわち、内蔵ＲＯＭ読出しモ
ードでの１回の検査で、内蔵ＲＯＭ３０４，出力パス３
０５および出力パス３０９の検査を同時に行うことがで
きる。
【００４４】第２実施例のデータ処理装置では、内蔵Ｒ
ＯＭ３０４のデータを内部データバス３０６および内部
フェッチバス３１０に同時に読み出すとともに、外部バ
ス３０７を通して内蔵ＲＯＭ３０４のデータの期待値を
内部データバス３０６に読み込んで、内部データバス３
０６上のデータと内部フェッチバス３１０上のデータと
をＡＬＵ３１５で比較してデータの一致／不一致をデー
タ一致信号３１６として外部に出力するようにしたこと
により、内蔵ＲＯＭ３０４のデータを外部に直接読み出
すことがなくデータのセキュリティ保持の面で優位であ
るという特開昭６４−１４８３５号公報の発明の特徴を
保ったまま、内蔵ＲＯＭ３０４および内蔵ＲＯＭ３０４
から内部データバス３０６への出力パス３０５の検査と
同時に内蔵ＲＯＭ３０４から内部フェッチバス３１０へ
の出力パス３０９の検査を行うことができるので、従来
のデータ処理装置では必要であったテスト用実行モード
でのテスト用プログラムの実行を省略してテスト時間を
０にできるとともに、内蔵ＲＯＭ３０４の１つのデータ
の比較を２ステートで完了させ、内蔵ＲＯＭ読出しモー
ドの検査時間も従来のデータ処理装置の場合の２／３に
してテストＴＡＴを大幅に短縮することができる。
【００４５】また、第１実施例のデータ処理装置の場合
と同様に、内蔵ＲＯＭ３０４のすべてのデータが内蔵Ｒ
ＯＭ３０４から内部フェッチバス３１０への出力パスを
通過するため、実質故障検出率１００％が達成可能であ
る。
【００４６】さらに、第１実施例のデータ処理装置の場
合と同様に、従来からある資源にごくわずかの回路を付
加するだけで内蔵ＲＯＭ３０４，内蔵ＲＯＭ３０４から
内部データバス３０６への出力パス３０５，および内蔵
ＲＯＭ３０４から内部フェッチバス３１０への出力パス
３０９の検査を同時に行うことができるので、データ処
理装置のチップサイズが増大することがないため、テス
トＴＡＴの短縮とあいまってコストの低減および試験の
効率化への実用的効果はきわめて高い。
【００４７】
【発明の効果】以上説明したように本発明は、命令コー
ドおよび処理データからなるプログラム情報を記憶する
記憶手段を有し、記憶手段より命令コードを読み出すフ
ェッチバスと、記憶手段より処理データを読み出すデー
タバスとが分離されたデータ処理装置において、記憶手
段からフェッチバスとデータバスとに同時に同一プログ
ラム情報を読み出す手段と、フェッチバスとデータバス
とのそれぞれの情報を入力する演算器と、演算器によっ
て比較した結果を外部へ通知する手段とを設けたことに
より、記憶手段，記憶手段よりデータバスへの読出し経
路，および記憶手段よりフェッチバスへの読出し経路の
検査を同時に行うことができ、従来のデータ処理装置で
は必要であったテスト用実行モードでのテスト用プログ
ラムの実行を省略してテスト時間を０にできるととも
に、検査時間も従来のデータ処理装置の場合の１／３に
してテストＴＡＴを大幅に短縮することができるという
効果がある。
【００４８】また、命令コードおよび処理データからな
るプログラム情報を記憶する記憶手段を有し、記憶手段
より命令コードを読み出すフェッチバスと、記憶手段よ
り処理データを読み出すデータバスとが分離されたデー
タ処理装置において、記憶手段からフェッチバスへプロ
グラム情報を読み出す手段と、外部よりデータバスへ任
意のデータを入力する手段と、フェッチバスとデータバ
スとのそれぞれの情報を入力する演算器と、演算器によ
って比較した結果を外部へ通知する手段とを設けたこと
により、記憶手段のデータを外部に直接読み出すことが
なくデータのセキュリティ保持の面で優位であるという
特開昭６４−１４８３５号公報の発明の特徴を保ったま
ま、記憶手段，記憶手段よりデータバスへの読出し経
路，および記憶手段よりフェッチバスへの読出し経路の
検査を同時に行うことができるので、従来のデータ処理
装置では必要であったテスト用実行モードでのテスト用
プログラムの実行を省略してテスト時間を０にできると
ともに、検査時間も従来のデータ処理装置の場合の２／
３にしてテストＴＡＴを大幅に短縮することができると
いう効果がある。
【００４９】さらに、記憶手段のすべてのデータが記憶
手段からフェッチバスへの読出し経路を通過するため、
実質故障検出率１００％が達成可能である。
【００５０】さらにまた、従来からある資源にごくわず
かの回路を付加するだけで記憶手段，記憶手段からデー
タバスへの読出し経路，および記憶手段からフェッチバ
スへの読出し経路の検査を同時に行うことができるの
で、データ処理装置のチップサイズが増大することがな
いため、テストＴＡＴの短縮とあいまってコストの低減
および試験の効率化への実用的効果はきわめて高い。
【図面の簡単な説明】
【図１】本発明の第１実施例に係るデータ処理装置の構
成を示すブロック図である。
【図２】図１に示した第１実施例のデータ処理装置の動
作を示すタイミングチャートである。
【図３】本発明の第２実施例に係るデータ処理装置の構
成を示すブロック図である。
【図４】図３に示した第２実施例のデータ処理装置の動
作を示すタイミングチャートである。
【図５】従来のデータ処理装置の一例を示すブロック図
である。
【図６】従来のデータ処理装置の他の例を示すブロック
図である。
【図７】図６に示した従来のデータ処理装置の動作を示
すタイミングチャートである。
【符号の説明】
１０１，３０１ モード切換信号 １０２，３０２ 命令シーケンサ １０３，３０３ プログラムカウンタ １０４，３０４ 内蔵ＲＯＭ １０５，３０５ 出力パス １０６，３０６ 内部データバス １０７，３０７ 外部バス １０８，３０８ 第１ＥＸＵレジスタ １０９，３０９ 出力パス １１０，３１０ 内部フェッチバス １１１，３１１ 命令デコーダ １１２，３１２ 命令アライナ １１３，３１３ イミディエート／ディスプレースメン
ト生成機構 １１４，３１４ 第２ＥＸＵレジスタ １１５，３１５ ＡＬＵ １１６，３１６ データ一致信号 １１７，３１７ 内部アドレスバス １１８，３１８ ＥＸＵ ３１９ テストシーケンサ

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 命令コードおよび処理データからなるプ
    ログラム情報を記憶する記憶手段を有し、前記記憶手段
    より前記命令コードを読み出すフェッチバスと、前記記
    憶手段より前記処理データを読み出すデータバスとが分
    離されたデータ処理装置において、 前記記憶手段から前記フェッチバスと前記データバスと
    に同時に同一プログラム情報を読み出す手段と、 前記フェッチバスと前記データバスとのそれぞれの情報
    を入力する演算器と、 前記演算器によって比較した結果を外部へ通知する手段
    とを有することを特徴とするデータ処理装置。
  2. 【請求項２】 命令コードおよび処理データからなるプ
    ログラム情報を記憶する記憶手段を有し、前記記憶手段
    より前記命令コードを読み出すフェッチバスと、前記記
    憶手段より前記処理データを読み出すデータバスとが分
    離されたデータ処理装置において、 前記記憶手段から前記フェッチバスへ前記プログラム情
    報を読み出す手段と、 外部より前記データバスへ任意のデータを入力する手段
    と、 前記フェッチバスと前記データバスとのそれぞれの情報
    を入力する演算器と、 前記演算器によって比較した結果を外部へ通知する手段
    とを有することを特徴とするデータ処理装置。
  3. 【請求項３】 前記フェッチバスの情報を命令デコーダ
    を介して前記演算器へ入力する請求項１または２記載の
    データ処理装置。
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