JPH0612292A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH0612292A JPH0612292A JP4169607A JP16960792A JPH0612292A JP H0612292 A JPH0612292 A JP H0612292A JP 4169607 A JP4169607 A JP 4169607A JP 16960792 A JP16960792 A JP 16960792A JP H0612292 A JPH0612292 A JP H0612292A
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- cpu
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Abstract
(57)【要約】
【目的】 マイクロコンピュータにおいて、内蔵するＩ
／Ｏポートの端子状態をＣＰＵの命令実行によらずに常
時監視することで、ＣＰＵに負担をかけることなく、且
つ直ちにＩ／Ｏポートの異常を検出する。 【構成】 Ｉ／Ｏポート１３は、ポート１５のレベルと
このポート１５に出力している信号レベルをラッチする
ポートラッチの保持値とを比較して、その比較結果を割
り込み制御回路１２に出力する。割り込み制御回路１２
は、その比較結果を割り込み信号としてＣＰＵ１１に出
力する。ＣＰＵ１１は、その割り込み信号を入力して所
定の割り込み処理を実行する。
／Ｏポートの端子状態をＣＰＵの命令実行によらずに常
時監視することで、ＣＰＵに負担をかけることなく、且
つ直ちにＩ／Ｏポートの異常を検出する。 【構成】 Ｉ／Ｏポート１３は、ポート１５のレベルと
このポート１５に出力している信号レベルをラッチする
ポートラッチの保持値とを比較して、その比較結果を割
り込み制御回路１２に出力する。割り込み制御回路１２
は、その比較結果を割り込み信号としてＣＰＵ１１に出
力する。ＣＰＵ１１は、その割り込み信号を入力して所
定の割り込み処理を実行する。
Description
【０００１】
【産業上の利用分野】本発明は、Ｉ／Ｏポートの端子状
態を監視する機能を有するマイクロコンピュータに関す
る。
態を監視する機能を有するマイクロコンピュータに関す
る。
【０００２】
【従来の技術】従来のマイクロコンピュータとしては、
図６のブロック図に示すようなものがある。マイクロコ
ンピュータ６０は、中央処理装置（以下、ＣＰＵと記
す）１１と、Ｉ／Ｏポート６３と、このＩ／Ｏポート６
３をアクセスするためのアドレス・データバス１４とで
構成されている。
図６のブロック図に示すようなものがある。マイクロコ
ンピュータ６０は、中央処理装置（以下、ＣＰＵと記
す）１１と、Ｉ／Ｏポート６３と、このＩ／Ｏポート６
３をアクセスするためのアドレス・データバス１４とで
構成されている。
【０００３】ＣＰＵ１１は、内蔵メモリ又は外部のメモ
リ（ＲＯＭ等）から命令を読み込み、その命令を実行す
る。アドレス・データバス１４は、ＣＰＵ１１，Ｉ／Ｏ
ポート６３等の周辺機能及びメモリの間を接続するもの
であり、参照先アドレス及び書き込み／読み込みデータ
（ＲＤ／ＷＲデータ）等がアドレス・データバス１４を
経由してやり取りされる。
リ（ＲＯＭ等）から命令を読み込み、その命令を実行す
る。アドレス・データバス１４は、ＣＰＵ１１，Ｉ／Ｏ
ポート６３等の周辺機能及びメモリの間を接続するもの
であり、参照先アドレス及び書き込み／読み込みデータ
（ＲＤ／ＷＲデータ）等がアドレス・データバス１４を
経由してやり取りされる。
【０００４】図７は、図６に示す従来のマイクロコンピ
ュータにおけるＩ／Ｏポート６３の構造を示すブロック
図である。このＩ／Ｏポート６３は、書き込みクロック
信号φPWにより新規データを格納して保持するポートラ
ッチ２１、このポートラッチ２１の保持値を出力する出
力バッファ２３、ポート１５、このポート１５の値をマ
イクロコンピュータ６０の内部に伝える入力バッファ２
４、ポートラッチ２１の保持値と入力バッファ２４の出
力とのどちらか一方を制御信号に応じて出力するセレク
タ７７、書き込みクロック信号φSWに応じて印加されて
いるデータを格納しセレクタ７７を制御する制御信号を
出力するセレクタ制御レジスタ７８、及びセレクタ７７
の出力をアドレス・データバス１４に出力する読み出し
バッファ２５から構成されている。
ュータにおけるＩ／Ｏポート６３の構造を示すブロック
図である。このＩ／Ｏポート６３は、書き込みクロック
信号φPWにより新規データを格納して保持するポートラ
ッチ２１、このポートラッチ２１の保持値を出力する出
力バッファ２３、ポート１５、このポート１５の値をマ
イクロコンピュータ６０の内部に伝える入力バッファ２
４、ポートラッチ２１の保持値と入力バッファ２４の出
力とのどちらか一方を制御信号に応じて出力するセレク
タ７７、書き込みクロック信号φSWに応じて印加されて
いるデータを格納しセレクタ７７を制御する制御信号を
出力するセレクタ制御レジスタ７８、及びセレクタ７７
の出力をアドレス・データバス１４に出力する読み出し
バッファ２５から構成されている。
【０００５】次に、上述の如く構成された従来のマイク
ロコンピュータ６０における、ポート１５の端子状態を
観測する場合の動作について説明する。なお、Ｉ／Ｏポ
ート６３は、本来は入力又は出力を切り替える入出力ポ
ートであるが、本説明では、Ｉ／Ｏポート６３が出力ポ
ートに固定された状態であるとする。
ロコンピュータ６０における、ポート１５の端子状態を
観測する場合の動作について説明する。なお、Ｉ／Ｏポ
ート６３は、本来は入力又は出力を切り替える入出力ポ
ートであるが、本説明では、Ｉ／Ｏポート６３が出力ポ
ートに固定された状態であるとする。
【０００６】先ず、ＣＰＵ１１は、Ｉ／Ｏポート６３の
アドレスを出力し、所定のデータリードアクセスをする
ことでＩ／Ｏポート６３からデータを読み込む。このと
き、セレクタ７７はポートラッチ２１の出力を選択して
いるとすると、読み出しバッファ２５からはポートラッ
チ２１の保持値がアドレス・データバス１４に出力され
る。ＣＰＵ１１は、そのポートラッチ２１の保持値を読
み込み、第１の所定のメモリ（以下レジスタ１と記す）
に格納する。
アドレスを出力し、所定のデータリードアクセスをする
ことでＩ／Ｏポート６３からデータを読み込む。このと
き、セレクタ７７はポートラッチ２１の出力を選択して
いるとすると、読み出しバッファ２５からはポートラッ
チ２１の保持値がアドレス・データバス１４に出力され
る。ＣＰＵ１１は、そのポートラッチ２１の保持値を読
み込み、第１の所定のメモリ（以下レジスタ１と記す）
に格納する。
【０００７】次に、ＣＰＵ１１は、セレクタ制御レジス
タ７８に所定のデータを書き込んで、セレクタ７７に入
力バッファ２４の出力を選択させる。続いて、ＣＰＵ１
１は、所定のデータリードアクセスをすることでＩ／Ｏ
ポート６３からデータを読み込む。このとき、セレクタ
７７は入力バッファ２４の出力を選択しているので、読
み出しバッファ２５からはポート１５の値がアドレス・
データバス１４に出力される。ＣＰＵ１１は、そのポー
ト１５の値を読み込み、第２の所定のメモリ（以下レジ
スタ２と記す）に格納する。
タ７８に所定のデータを書き込んで、セレクタ７７に入
力バッファ２４の出力を選択させる。続いて、ＣＰＵ１
１は、所定のデータリードアクセスをすることでＩ／Ｏ
ポート６３からデータを読み込む。このとき、セレクタ
７７は入力バッファ２４の出力を選択しているので、読
み出しバッファ２５からはポート１５の値がアドレス・
データバス１４に出力される。ＣＰＵ１１は、そのポー
ト１５の値を読み込み、第２の所定のメモリ（以下レジ
スタ２と記す）に格納する。
【０００８】更に、ＣＰＵ１１は、前記レジスタ１と前
記レジスタ２との内容を比較する。このとき、ＣＰＵ１
１は、レジスタ１とレジスタ２との内容が一致していれ
ば、Ｉ／Ｏポート６３がポートラッチ２１の保持値を正
確にポート１５へ出力していることになるので、ポート
１５が正常な状態であると判定する。しかし、両者の内
容が不一致であれば、ポートラッチ２１の保持値とポー
ト１５の出力レベルが異なっていることになるので、何
らかの原因でポート１５が異常な状態になっていると判
定して、所定の処理ルーチンを実行する等の制御をす
る。
記レジスタ２との内容を比較する。このとき、ＣＰＵ１
１は、レジスタ１とレジスタ２との内容が一致していれ
ば、Ｉ／Ｏポート６３がポートラッチ２１の保持値を正
確にポート１５へ出力していることになるので、ポート
１５が正常な状態であると判定する。しかし、両者の内
容が不一致であれば、ポートラッチ２１の保持値とポー
ト１５の出力レベルが異なっていることになるので、何
らかの原因でポート１５が異常な状態になっていると判
定して、所定の処理ルーチンを実行する等の制御をす
る。
【０００９】なお、上述のセレクタ制御レジスタ７８の
操作、Ｉ／Ｏポート６３からのデータの読み出し、所定
のレジスタへのデータの格納及びレジスタの比較等の動
作は、全て予めプログラムしておいた命令をＣＰＵ１１
が実行することで行われる。
操作、Ｉ／Ｏポート６３からのデータの読み出し、所定
のレジスタへのデータの格納及びレジスタの比較等の動
作は、全て予めプログラムしておいた命令をＣＰＵ１１
が実行することで行われる。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
た従来のマイクロコンピュータでは、ポートの端子状態
を観測するためには、全て予めプログラムしておいた命
令をＣＰＵが実行しなければならないので、所定の時間
又は動作毎に上述したポートの端子状態を観測するため
の処理をする必要があり、その処理にかかる時間によっ
てＣＰＵに過大なオーバヘッドをかけてしまうという問
題点がある。
た従来のマイクロコンピュータでは、ポートの端子状態
を観測するためには、全て予めプログラムしておいた命
令をＣＰＵが実行しなければならないので、所定の時間
又は動作毎に上述したポートの端子状態を観測するため
の処理をする必要があり、その処理にかかる時間によっ
てＣＰＵに過大なオーバヘッドをかけてしまうという問
題点がある。
【００１１】また、上述した従来のマイクロコンピュー
タでは、ポートの端子状態に実際に異常が発生した時点
と、ポートの端子状態を観測するための処理プログラム
を開始するまでの時間及びその処理プログラムの実行の
結果で異常ありとなるまでに要する時間とを考慮する
と、ポートの異常事態の発生からその異常事態を処理す
るルーチンを実行させるまでに時間差が生じ、ポートの
異常事態発生に対する俊敏なる応答性を実現することが
できないという問題点がある。
タでは、ポートの端子状態に実際に異常が発生した時点
と、ポートの端子状態を観測するための処理プログラム
を開始するまでの時間及びその処理プログラムの実行の
結果で異常ありとなるまでに要する時間とを考慮する
と、ポートの異常事態の発生からその異常事態を処理す
るルーチンを実行させるまでに時間差が生じ、ポートの
異常事態発生に対する俊敏なる応答性を実現することが
できないという問題点がある。
【００１２】本発明はかかる問題点に鑑みてなされたも
のであって、マイクロコンピュータにおいて、内蔵する
Ｉ／Ｏポートの端子状態をＣＰＵの命令実行によらずに
常時監視することで、ＣＰＵに負担をかけることなく、
且つ直ちにＩ／Ｏポートの異常を検出することができる
マイクロコンピュータを提供することを目的とする。
のであって、マイクロコンピュータにおいて、内蔵する
Ｉ／Ｏポートの端子状態をＣＰＵの命令実行によらずに
常時監視することで、ＣＰＵに負担をかけることなく、
且つ直ちにＩ／Ｏポートの異常を検出することができる
マイクロコンピュータを提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明に係るマイクロコ
ンピュータは、中央処理装置と、割り込み制御回路と、
Ｉ／Ｏポートとを有するマイクロコンピュータにおい
て、前記Ｉ／Ｏポートは、外部の装置との接続点となる
ポートと、このポートの電位レベルを入力する入力バッ
ファと、前記ポートに出力する信号を保持するポートラ
ッチと、このポートラッチの出力と前記入力バッファの
出力とを比較する比較手段と、この比較手段の結果を前
記割り込み制御回路に出力する比較結果通知手段とを有
し、前記割り込み制御回路は、前記比較結果通知手段の
出力を入力して割り込み信号を前記中央処理装置に出力
する手段を有することを特徴とする。
ンピュータは、中央処理装置と、割り込み制御回路と、
Ｉ／Ｏポートとを有するマイクロコンピュータにおい
て、前記Ｉ／Ｏポートは、外部の装置との接続点となる
ポートと、このポートの電位レベルを入力する入力バッ
ファと、前記ポートに出力する信号を保持するポートラ
ッチと、このポートラッチの出力と前記入力バッファの
出力とを比較する比較手段と、この比較手段の結果を前
記割り込み制御回路に出力する比較結果通知手段とを有
し、前記割り込み制御回路は、前記比較結果通知手段の
出力を入力して割り込み信号を前記中央処理装置に出力
する手段を有することを特徴とする。
【００１４】
【作用】本発明に係るマイクロコンピュータにおいて
は、Ｉ／Ｏポートが、比較手段によってポートラッチの
保持値とポートの電位レベルを入力する入力バッファの
出力とを常時直接比較することでポートが正常な状態で
あるか否かを監視する。ポートが異常状態となったとき
は、直ちに比較結果通知手段によってその異常状態を割
り込み制御回路に通知し、割り込み制御回路は、ＣＰＵ
に割り込み信号を出力して所定の割り込み処理ルーチン
を実行させる。これらにより、本発明に係るマイクロコ
ンピュータは、上述のＩ／Ｏポートのポート状態の監視
にかかる一連の動作をＣＰＵに負担をかけることなく全
てハードウェア的に実現することができ、上記動作を常
時行うことができるので、Ｉ／Ｏポートの異常事態の発
生をその事態の発生後直ちにＣＰＵに知らせることがで
きる。また、本発明に係るマイクロコンピュータは、Ｉ
／Ｏポートの異常事態を一旦検出した場合に、直ちにポ
ートラッチの書き込みを禁止することで、ＣＰＵの命令
によるポートラッチへのデータ書き込み動作とＩ／Ｏポ
ートの異常事態の発生とが競合したときでもその異常事
態の検出結果の消失を防止することができる。
は、Ｉ／Ｏポートが、比較手段によってポートラッチの
保持値とポートの電位レベルを入力する入力バッファの
出力とを常時直接比較することでポートが正常な状態で
あるか否かを監視する。ポートが異常状態となったとき
は、直ちに比較結果通知手段によってその異常状態を割
り込み制御回路に通知し、割り込み制御回路は、ＣＰＵ
に割り込み信号を出力して所定の割り込み処理ルーチン
を実行させる。これらにより、本発明に係るマイクロコ
ンピュータは、上述のＩ／Ｏポートのポート状態の監視
にかかる一連の動作をＣＰＵに負担をかけることなく全
てハードウェア的に実現することができ、上記動作を常
時行うことができるので、Ｉ／Ｏポートの異常事態の発
生をその事態の発生後直ちにＣＰＵに知らせることがで
きる。また、本発明に係るマイクロコンピュータは、Ｉ
／Ｏポートの異常事態を一旦検出した場合に、直ちにポ
ートラッチの書き込みを禁止することで、ＣＰＵの命令
によるポートラッチへのデータ書き込み動作とＩ／Ｏポ
ートの異常事態の発生とが競合したときでもその異常事
態の検出結果の消失を防止することができる。
【００１５】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１６】図１は、本発明の第１の実施例に係るマイ
クロコンピュータを示すブロック図である。なお、図１
において、図６に示す従来のマイクロコンピュータと同
一の構成部には、同一符号を付してその詳しい説明を省
略する。図１に示すように、マイクロコンピュータ１０
は、ＣＰＵ１１と、割り込み制御回路１２と、Ｉ／Ｏポ
ート１３と、アドレス・データバス１４と、ポート１５
とで構成されている。
クロコンピュータを示すブロック図である。なお、図１
において、図６に示す従来のマイクロコンピュータと同
一の構成部には、同一符号を付してその詳しい説明を省
略する。図１に示すように、マイクロコンピュータ１０
は、ＣＰＵ１１と、割り込み制御回路１２と、Ｉ／Ｏポ
ート１３と、アドレス・データバス１４と、ポート１５
とで構成されている。
【００１７】ＣＰＵ１１は、内蔵するメモリ又は外部の
メモリ（ＲＯＭ等）から命令を読み込み、その命令を実
行する。アドレス・データバス１４は、ＣＰＵ１１，Ｉ
／Ｏポート１３等の周辺機能、割り込み制御回路１２及
びメモリの間を接続するものであり、参照先アドレス及
びＲＤ／ＷＲデータ等がアドレス・データバス１４を経
由してやり取りされる。
メモリ（ＲＯＭ等）から命令を読み込み、その命令を実
行する。アドレス・データバス１４は、ＣＰＵ１１，Ｉ
／Ｏポート１３等の周辺機能、割り込み制御回路１２及
びメモリの間を接続するものであり、参照先アドレス及
びＲＤ／ＷＲデータ等がアドレス・データバス１４を経
由してやり取りされる。
【００１８】図２は、図１に示すマイクロコンピュータ
におけるＩ／Ｏポート１３の構造を示すブロック図であ
る。図２に示すＩ／Ｏポート１３は、書き込みクロック
信号φPWにより新規データを格納して保持するポートラ
ッチ２１、このポートラッチ２１の保持値を出力する出
力バッファ２３、ポート１５、このポート１５の値をマ
イクロコンピュータ１０の内部に伝える入力バッファ２
４、ポートラッチ２１の保持値と入力バッファ２４の出
力とを入力とする排他的論理和回路であるＥＯＲ２６、
このＥＯＲ２６の出力をクロックφの立ち上がりに同期
してラッチするラッチ２２、及び入力バッファ２４の出
力をアドレス・データバス１４に出力する読み込みバッ
ファ２５から構成されている。
におけるＩ／Ｏポート１３の構造を示すブロック図であ
る。図２に示すＩ／Ｏポート１３は、書き込みクロック
信号φPWにより新規データを格納して保持するポートラ
ッチ２１、このポートラッチ２１の保持値を出力する出
力バッファ２３、ポート１５、このポート１５の値をマ
イクロコンピュータ１０の内部に伝える入力バッファ２
４、ポートラッチ２１の保持値と入力バッファ２４の出
力とを入力とする排他的論理和回路であるＥＯＲ２６、
このＥＯＲ２６の出力をクロックφの立ち上がりに同期
してラッチするラッチ２２、及び入力バッファ２４の出
力をアドレス・データバス１４に出力する読み込みバッ
ファ２５から構成されている。
【００１９】次に、上述の如く構成された本第１の実施
例に係るマイクロコンピュータの動作について説明す
る。図３は、図１に示すマイクロコンピュータにおける
各部の動作タイミングを示すタイミング図である。
例に係るマイクロコンピュータの動作について説明す
る。図３は、図１に示すマイクロコンピュータにおける
各部の動作タイミングを示すタイミング図である。
【００２０】先ず、ポートラッチ２１にデータ“０”を
書き込んだ場合の動作について説明する。ＣＰＵ１１
は、所定のデータライトアクセスを発生し、書き込みク
ロック信号φPWによってポートラッチ２１にデータ
“０”を書き込む。ポートラッチ２１は、このデータに
応じて、ラッチ出力信号６を出力バッファ２３及びＥＯ
Ｒ２６に出力する。これにより、出力バッファ２３はデ
ータ“０”をポート１５に出力する。このとき、ＥＯＲ
２６は、ポートラッチ２１及び入力バッファ２４の通過
ディレイに相当する期間において“０”を出力するが、
ラッチ２２ではその“０”がラッチされないので、ラッ
チ２２の出力３は“０”となる。これらの期間の各部の
動作は、図３におけるポートラッチ書き込みの期間に
示されており、ＣＰＵ１１の制御に基づく正常なポート
書き込み動作である。なお、図３において、ポート出力
信号７はポート１５の電位レベルを示し、入力バッファ
出力信号８は入力バッファ２４の出力レベルを示し、Ｅ
ＯＲ出力信号９はＥＯＲ２６の出力レベルを示す。
書き込んだ場合の動作について説明する。ＣＰＵ１１
は、所定のデータライトアクセスを発生し、書き込みク
ロック信号φPWによってポートラッチ２１にデータ
“０”を書き込む。ポートラッチ２１は、このデータに
応じて、ラッチ出力信号６を出力バッファ２３及びＥＯ
Ｒ２６に出力する。これにより、出力バッファ２３はデ
ータ“０”をポート１５に出力する。このとき、ＥＯＲ
２６は、ポートラッチ２１及び入力バッファ２４の通過
ディレイに相当する期間において“０”を出力するが、
ラッチ２２ではその“０”がラッチされないので、ラッ
チ２２の出力３は“０”となる。これらの期間の各部の
動作は、図３におけるポートラッチ書き込みの期間に
示されており、ＣＰＵ１１の制御に基づく正常なポート
書き込み動作である。なお、図３において、ポート出力
信号７はポート１５の電位レベルを示し、入力バッファ
出力信号８は入力バッファ２４の出力レベルを示し、Ｅ
ＯＲ出力信号９はＥＯＲ２６の出力レベルを示す。
【００２１】次に、前述の状態において、ポート１５の
レベルが“１”に変位した場合の動作について説明す
る。このとき、ポートラッチ２１の出力は、“０”のま
まである。ポート１５のレベルが“１”であると、入力
バッファ２４は“１”を出力する。入力バッファ２４の
出力を受けてＥＯＲ２６の出力は“１”になり、ラッチ
２２の出力３は“１”になる。ＥＯＲ２６の出力が
“１”であることは、ポートラッチ２１の出力とポート
１５のレベルとが異なっていることを示し、ポート１５
に何らかの異常がきたしたことを意味する。この場合
は、例えばポート１５に接続されている外部デバイスの
故障や、マイクロコンピュータ１０が装着されている基
板パターンの経時変化等によりポート１５が電源端子又
は接地端子に接触してしまった等の可能性が考えられ
る。これらの期間の各部の動作は、図３におけるポート
異常状態の期間に示されている。
レベルが“１”に変位した場合の動作について説明す
る。このとき、ポートラッチ２１の出力は、“０”のま
まである。ポート１５のレベルが“１”であると、入力
バッファ２４は“１”を出力する。入力バッファ２４の
出力を受けてＥＯＲ２６の出力は“１”になり、ラッチ
２２の出力３は“１”になる。ＥＯＲ２６の出力が
“１”であることは、ポートラッチ２１の出力とポート
１５のレベルとが異なっていることを示し、ポート１５
に何らかの異常がきたしたことを意味する。この場合
は、例えばポート１５に接続されている外部デバイスの
故障や、マイクロコンピュータ１０が装着されている基
板パターンの経時変化等によりポート１５が電源端子又
は接地端子に接触してしまった等の可能性が考えられ
る。これらの期間の各部の動作は、図３におけるポート
異常状態の期間に示されている。
【００２２】そして、割り込み制御回路１２は、ラッチ
２２の出力３から“１”を入力すると、マイクロコンピ
ュータ１０の内部又は外部に接続されたその他の周辺装
置から入力した割り込み信号との緊急度を勘案して優先
順位判定をした後に、割り込み処理要求信号２をＣＰＵ
１１に出力する。ＣＰＵ１１は、その割り込み処理要求
信号２を入力してＩ／Ｏポート１３におけるポート１５
に異常が発生したことを認識し、所定の割り込み処理を
起動する。
２２の出力３から“１”を入力すると、マイクロコンピ
ュータ１０の内部又は外部に接続されたその他の周辺装
置から入力した割り込み信号との緊急度を勘案して優先
順位判定をした後に、割り込み処理要求信号２をＣＰＵ
１１に出力する。ＣＰＵ１１は、その割り込み処理要求
信号２を入力してＩ／Ｏポート１３におけるポート１５
に異常が発生したことを認識し、所定の割り込み処理を
起動する。
【００２３】次に、ポートラッチ２１にデータ“１”を
書き込んだ場合の動作について説明する。この場合も前
述のポートラッチ２１にデータ“０”を書き込んだ場合
と同様に、ラッチ２２の出力３は“０”である。これら
の期間の各部の動作は、図３におけるポートラッチ書き
込みの期間に示されており、ＣＰＵ１１の制御に基づ
く正常なポート書き込み動作である。
書き込んだ場合の動作について説明する。この場合も前
述のポートラッチ２１にデータ“０”を書き込んだ場合
と同様に、ラッチ２２の出力３は“０”である。これら
の期間の各部の動作は、図３におけるポートラッチ書き
込みの期間に示されており、ＣＰＵ１１の制御に基づ
く正常なポート書き込み動作である。
【００２４】次に、前述の状態において、ポート１５の
レベルが“０”に変位した場合の動作について説明す
る。このとき、ポートラッチ２１の出力は、“１”のま
まである。この場合も前述のポート１５のレベルが
“０”から“１”に変位した場合と同様に、ラッチ２２
の出力３は“１”となる。これらの期間の各部の動作
は、図３におけるポート異常状態の期間に示されてい
る。
レベルが“０”に変位した場合の動作について説明す
る。このとき、ポートラッチ２１の出力は、“１”のま
まである。この場合も前述のポート１５のレベルが
“０”から“１”に変位した場合と同様に、ラッチ２２
の出力３は“１”となる。これらの期間の各部の動作
は、図３におけるポート異常状態の期間に示されてい
る。
【００２５】そして、割り込み制御回路１２は、ラッチ
２２の出力３から“１”を入力すると、マイクロコンピ
ュータ１０の内部又は外部に接続されたその他の周辺装
置から入力した割り込み信号との緊急度を勘案して優先
順位判定をした後に、割り込み処理要求信号２をＣＰＵ
１１に出力する。ＣＰＵ１１は、その割り込み処理要求
信号２を入力してＩ／Ｏポート１３におけるポート１５
に異常が発生したことを認識し、所定の割り込み処理を
起動する。
２２の出力３から“１”を入力すると、マイクロコンピ
ュータ１０の内部又は外部に接続されたその他の周辺装
置から入力した割り込み信号との緊急度を勘案して優先
順位判定をした後に、割り込み処理要求信号２をＣＰＵ
１１に出力する。ＣＰＵ１１は、その割り込み処理要求
信号２を入力してＩ／Ｏポート１３におけるポート１５
に異常が発生したことを認識し、所定の割り込み処理を
起動する。
【００２６】以上述べたように、本実施例に係るマイク
ロコンピュータは、ＣＰＵ１１の制御によらずにポート
１５のレベルがラッチ２１の出力とは異なるような“０
→１”又は“１→０”の変位が生じた場合には、その変
位が生じたことを検出し、割り込み制御回路１２を通じ
てＣＰＵ１１へ異常事態が発生したことを通知して、Ｃ
ＰＵ１１に所定の割り込み処理を起動させることができ
る。また、本実施例に係るマイクロコンピュータは、Ｃ
ＰＵ１１の制御に基づいてポートラッチ２１へデータ
“１”又は“０”を書き込んだ場合のポート１５のレベ
ル変位は検出せず、ＣＰＵ１１の制御によらないポート
１５のレベル変位のみを検出することができる。
ロコンピュータは、ＣＰＵ１１の制御によらずにポート
１５のレベルがラッチ２１の出力とは異なるような“０
→１”又は“１→０”の変位が生じた場合には、その変
位が生じたことを検出し、割り込み制御回路１２を通じ
てＣＰＵ１１へ異常事態が発生したことを通知して、Ｃ
ＰＵ１１に所定の割り込み処理を起動させることができ
る。また、本実施例に係るマイクロコンピュータは、Ｃ
ＰＵ１１の制御に基づいてポートラッチ２１へデータ
“１”又は“０”を書き込んだ場合のポート１５のレベ
ル変位は検出せず、ＣＰＵ１１の制御によらないポート
１５のレベル変位のみを検出することができる。
【００２７】次に、本発明の第２の実施例について添付
の図面を参照して説明する。図４は、本発明の第２の実
施例に係るマイクロコンピュータを示すブロック図であ
る。図４に示す本第２の実施例に係るマイクロコンピュ
ータにおいて、図１に示す第１の実施例に係るマイクロ
コンピュータと異なる構成部分は、Ｉ／Ｏポート４３の
部分である。なお、図４において、図１に示すマイクロ
コンピュータと同一の構成部分には、同一符号を付して
その詳しい説明を省略する。
の図面を参照して説明する。図４は、本発明の第２の実
施例に係るマイクロコンピュータを示すブロック図であ
る。図４に示す本第２の実施例に係るマイクロコンピュ
ータにおいて、図１に示す第１の実施例に係るマイクロ
コンピュータと異なる構成部分は、Ｉ／Ｏポート４３の
部分である。なお、図４において、図１に示すマイクロ
コンピュータと同一の構成部分には、同一符号を付して
その詳しい説明を省略する。
【００２８】図５は、図４に示すマイクロコンピュータ
におけるＩ／Ｏポート４３の構造を示すブロック図であ
る。図５に示すＩ／Ｏポート４３において、図２に示す
Ｉ／Ｏポート１３と異なる構成部分は、インバータ５７
及び論理積回路であるＡＮＤ５８が追加されている部分
である。
におけるＩ／Ｏポート４３の構造を示すブロック図であ
る。図５に示すＩ／Ｏポート４３において、図２に示す
Ｉ／Ｏポート１３と異なる構成部分は、インバータ５７
及び論理積回路であるＡＮＤ５８が追加されている部分
である。
【００２９】次に、上述の如く構成された本第２の実施
例に係るマイクロコンピュータの動作について説明す
る。本第２の実施例に係るマイクロコンピュータの動作
において、Ｉ／Ｏポート４３以外の動作は、第１の実施
例に係るマイクロコンピュータの動作と同一である。
例に係るマイクロコンピュータの動作について説明す
る。本第２の実施例に係るマイクロコンピュータの動作
において、Ｉ／Ｏポート４３以外の動作は、第１の実施
例に係るマイクロコンピュータの動作と同一である。
【００３０】本実施例では、ラッチ２２の出力３が
“１”であるときにおいて、ポート１５が異常なレベル
になったときは、インバータ５７とＡＮＤ５８とによっ
て、それ以後のポートラッチ２１への書き込みを禁止す
る回路構成になっている。これにより、本実施例は、ポ
ート１５のレベルの異常検出から割り込み制御回路１２
を経て実際にＣＰＵ１１が異常の発生を認識して所定の
割り込み処理を起動するまでの期間に、ＣＰＵ１１の命
令によってポートラッチ２１のデータを書き換えてしま
うことで、ポート１５における異常事態の発生の検出結
果を消滅させてしまうことを防止することができる。
“１”であるときにおいて、ポート１５が異常なレベル
になったときは、インバータ５７とＡＮＤ５８とによっ
て、それ以後のポートラッチ２１への書き込みを禁止す
る回路構成になっている。これにより、本実施例は、ポ
ート１５のレベルの異常検出から割り込み制御回路１２
を経て実際にＣＰＵ１１が異常の発生を認識して所定の
割り込み処理を起動するまでの期間に、ＣＰＵ１１の命
令によってポートラッチ２１のデータを書き換えてしま
うことで、ポート１５における異常事態の発生の検出結
果を消滅させてしまうことを防止することができる。
【００３１】
【発明の効果】以上説明したように本発明に係るマイク
ロコンピュータによれば、内蔵するＩ／Ｏポートの端子
レベルとポートラッチの保持値とを比較して、その比較
結果を割り込み制御回路に割り込み信号として入力し、
そして、割り込み制御回路は、ＣＰＵに対してＩ／Ｏポ
ートの端子状態が異常になったことを知らせる割り込み
要求信号を出力するという一連の動作を全てハードウェ
ア的に実現することができる。これらにより、本発明に
係るマイクロコンピュータは、上記動作を常時行うこと
ができるので、Ｉ／Ｏポートの異常事態の発生をその事
態の発生後直ちにＣＰＵに知らせて、所定の割り込み処
理を実行することができ、また、上記動作を全てハード
ウェア的に実現することができるので、ＣＰＵにかける
オーバヘッドを無くすことができ、更に、Ｉ／Ｏポート
の異常事態を一旦検出した場合に、直ちにポートラッチ
の書き込みを禁止することで、ＣＰＵの命令によるポー
トラッチへのデータ書き込み動作とＩ／Ｏポートの異常
事態の発生とが競合したときでもその異常事態の検出結
果の消失を防止することができる。
ロコンピュータによれば、内蔵するＩ／Ｏポートの端子
レベルとポートラッチの保持値とを比較して、その比較
結果を割り込み制御回路に割り込み信号として入力し、
そして、割り込み制御回路は、ＣＰＵに対してＩ／Ｏポ
ートの端子状態が異常になったことを知らせる割り込み
要求信号を出力するという一連の動作を全てハードウェ
ア的に実現することができる。これらにより、本発明に
係るマイクロコンピュータは、上記動作を常時行うこと
ができるので、Ｉ／Ｏポートの異常事態の発生をその事
態の発生後直ちにＣＰＵに知らせて、所定の割り込み処
理を実行することができ、また、上記動作を全てハード
ウェア的に実現することができるので、ＣＰＵにかける
オーバヘッドを無くすことができ、更に、Ｉ／Ｏポート
の異常事態を一旦検出した場合に、直ちにポートラッチ
の書き込みを禁止することで、ＣＰＵの命令によるポー
トラッチへのデータ書き込み動作とＩ／Ｏポートの異常
事態の発生とが競合したときでもその異常事態の検出結
果の消失を防止することができる。
【図１】本発明の第１の実施例に係るマイクロコンピュ
ータを示すブロック図である。
ータを示すブロック図である。
【図２】図１に示すマイクロコンピュータにおけるＩ／
Ｏポート１３の構造を示すブロック図である。
Ｏポート１３の構造を示すブロック図である。
【図３】図１に示すマイクロコンピュータにおける各部
の動作タイミングを示すタイミング図である。
の動作タイミングを示すタイミング図である。
【図４】本発明の第２の実施例に係るマイクロコンピュ
ータを示すブロック図である。
ータを示すブロック図である。
【図５】図４に示すマイクロコンピュータにおけるＩ／
Ｏポート４３の構造を示すブロック図である。
Ｏポート４３の構造を示すブロック図である。
【図６】従来のマイクロコンピュータの一例を示すブロ
ック図である。
ック図である。
【図７】図６に示す従来のマイクロコンピュータにおけ
るＩ／Ｏポート６３の構造を示すブロック図である。
るＩ／Ｏポート６３の構造を示すブロック図である。
１０；マイクロコンピュータ １１；ＣＰＵ １２；割り込み制御回路 １３；Ｉ／Ｏポート １４；アドレス・データバス １５；ポート
Claims (1)
- 【請求項１】 中央処理装置と、割り込み制御回路と、
Ｉ／Ｏポートとを有するマイクロコンピュータにおい
て、前記Ｉ／Ｏポートは、外部の装置との接続点となる
ポートと、このポートの電位レベルを入力する入力バッ
ファと、前記ポートに出力する信号を保持するポートラ
ッチと、このポートラッチの出力と前記入力バッファの
出力とを比較する比較手段と、この比較手段の結果を前
記割り込み制御回路に出力する比較結果通知手段とを有
し、前記割り込み制御回路は、前記比較結果通知手段の
出力を入力して割り込み信号を前記中央処理装置に出力
する手段を有することを特徴とするマイクロコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4169607A JPH0612292A (ja) | 1992-06-26 | 1992-06-26 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4169607A JPH0612292A (ja) | 1992-06-26 | 1992-06-26 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612292A true JPH0612292A (ja) | 1994-01-21 |
Family
ID=15889638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4169607A Pending JPH0612292A (ja) | 1992-06-26 | 1992-06-26 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612292A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19709729A1 (de) * | 1996-09-03 | 1998-03-05 | Mitsubishi Electric Corp | Mikrocomputer |
| JP2008276360A (ja) * | 2007-04-26 | 2008-11-13 | Fujitsu Ten Ltd | 電子制御装置 |
-
1992
- 1992-06-26 JP JP4169607A patent/JPH0612292A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19709729A1 (de) * | 1996-09-03 | 1998-03-05 | Mitsubishi Electric Corp | Mikrocomputer |
| DE19709729C2 (de) * | 1996-09-03 | 1999-03-04 | Mitsubishi Electric Corp | Mikrocomputer |
| JP2008276360A (ja) * | 2007-04-26 | 2008-11-13 | Fujitsu Ten Ltd | 電子制御装置 |
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