JPS58197553A - プログラム監視装置 - Google Patents
プログラム監視装置Info
- Publication number
- JPS58197553A JPS58197553A JP57081981A JP8198182A JPS58197553A JP S58197553 A JPS58197553 A JP S58197553A JP 57081981 A JP57081981 A JP 57081981A JP 8198182 A JP8198182 A JP 8198182A JP S58197553 A JPS58197553 A JP S58197553A
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- JP
- Japan
- Prior art keywords
- data bus
- cpu
- address
- instruction code
- instruction
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/25—Testing of logic operation, e.g. by logic analysers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、マイクロプロセッサなどのＣＰＵのデータ
バスのコントロールを行うプログラム監視装置１１１Ｖ
ｃ関するものである。
バスのコントロールを行うプログラム監視装置１１１Ｖ
ｃ関するものである。
従来、この柚のプログラム監視装置として第１図に示す
ものがあった。この図において、１はマイクロプロセッ
サ等のＣＰＵで、２はこのＣＰＵ１より出力されるアド
レスバスである。３はスイッチまたはラッチ機能を持つ
レジスタであり、４はこのレジスタ３より出力されるデ
ータバス゛τ・ある。５はアドレス比較を行うコンパレ
ータで、６はこのコンパレータ５の出力ＹＣＰＵＩへ伝
える信号線である。１は前記ＣＰＵＩのプロゲラＪ、も
よびデータが格納されているメモリでＪ、Ｈ，、，８は
前記ＣＰＵＩとメモリ７の間のデータ転送を行うために
使用されるシステムデータバスである。
ものがあった。この図において、１はマイクロプロセッ
サ等のＣＰＵで、２はこのＣＰＵ１より出力されるアド
レスバスである。３はスイッチまたはラッチ機能を持つ
レジスタであり、４はこのレジスタ３より出力されるデ
ータバス゛τ・ある。５はアドレス比較を行うコンパレ
ータで、６はこのコンパレータ５の出力ＹＣＰＵＩへ伝
える信号線である。１は前記ＣＰＵＩのプロゲラＪ、も
よびデータが格納されているメモリでＪ、Ｈ，、，８は
前記ＣＰＵＩとメモリ７の間のデータ転送を行うために
使用されるシステムデータバスである。
次に動作について説明する。ＣＰＵ１は、命令を実行す
るためにメモリ１へ７ドレスバス２ヶ通して実行すべき
アドレスを出方する。通常の動作では、この要求に対し
てメモリＴよＪ）命令コードをシステムデータバス８に
出力し、ｃｐｕｔがその命令をフェッチし実行する。Ｃ
ＰＵＩはこの動作を繰り返す。
るためにメモリ１へ７ドレスバス２ヶ通して実行すべき
アドレスを出方する。通常の動作では、この要求に対し
てメモリＴよＪ）命令コードをシステムデータバス８に
出力し、ｃｐｕｔがその命令をフェッチし実行する。Ｃ
ＰＵＩはこの動作を繰り返す。
ある特定アドレスでプログラムの実行を中止したい場合
は、そのアドレスをレジスタ３に書き込む。データバス
４には中止したいアドレス（以下ブレイクポイントアド
レスとする）が出力される。
は、そのアドレスをレジスタ３に書き込む。データバス
４には中止したいアドレス（以下ブレイクポイントアド
レスとする）が出力される。
コンパレータ５は常時アドレスノくス２とデータノくス
４を比較し一致した時に信号線６に一致したことをＣＰ
ＵＩに知らせる信号を出力する。ＣＰＵ１はこの信号を
受は実行中のプログラムを中止する。
４を比較し一致した時に信号線６に一致したことをＣＰ
ＵＩに知らせる信号を出力する。ＣＰＵ１はこの信号を
受は実行中のプログラムを中止する。
従来のプログラム監視装置は以上のように構成されてい
るので、命令先読み機能を持つＣＰＵ（例えばＭ５Ｌ８
０８６８等）１では、ＣＰＵ１が実行しているプログラ
ムのアドレスと命令フェッチを行っているアドレスが一
致しな℃−ため、指定アドレスでブレイク信号を発生さ
せることができない。またソフトウェア割り込み命令が
あってもＲＯＭペースのプログラムでは指定アドレスの
内容を書き変えることができず、プログラムを任意のア
ドレスで止めること力（できな〜・などの欠点力；あっ
た。
るので、命令先読み機能を持つＣＰＵ（例えばＭ５Ｌ８
０８６８等）１では、ＣＰＵ１が実行しているプログラ
ムのアドレスと命令フェッチを行っているアドレスが一
致しな℃−ため、指定アドレスでブレイク信号を発生さ
せることができない。またソフトウェア割り込み命令が
あってもＲＯＭペースのプログラムでは指定アドレスの
内容を書き変えることができず、プログラムを任意のア
ドレスで止めること力（できな〜・などの欠点力；あっ
た。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、指定アドレスの命令フェッチ時
にデータバスを切り換え、特定命令コード（割り込み命
令など）をデータバスに出力しＣＰＵにその命令コード
を読み込ませＣＰＵがその命令フードを実行することに
より、指定アドレスを実行したことを外部に知らせるこ
とができるプログラム監視装置を提供することを目的と
している。以下この発明を図面について説明する。
ためになされたもので、指定アドレスの命令フェッチ時
にデータバスを切り換え、特定命令コード（割り込み命
令など）をデータバスに出力しＣＰＵにその命令コード
を読み込ませＣＰＵがその命令フードを実行することに
より、指定アドレスを実行したことを外部に知らせるこ
とができるプログラム監視装置を提供することを目的と
している。以下この発明を図面について説明する。
第２図はこの発明の一実施例を示すものである。
第２図において、符号１〜８は第１図に示したものと同
じであり、９は前記コンパレータ５の出力信号線である
。１０は特定命令フードを格納するレジスタであり、１
１は前記レジスタ１０の出力であるデータバスである。
じであり、９は前記コンパレータ５の出力信号線である
。１０は特定命令フードを格納するレジスタであり、１
１は前記レジスタ１０の出力であるデータバスである。
１２は前記コンパレータ５の信号によりデータバス１１
とシステムデータバス８を切り換えるマルチプレクサで
ある。
とシステムデータバス８を切り換えるマルチプレクサで
ある。
次に動作について説明する。通常ＣＰＵ１がプログラム
を実行する場合、マルチプレクサ１２はＣＰＵ１とメモ
リＴをシステムデータバス８で接ｄＬ、メモリ１の内容
がＣＰＵ１にフェッチされる。レジスタ３にブレイクポ
イントを設定するとコンパレータ５はアドレスバス２と
データ／（ス４の内容を比較し続ける。ブレイクポイン
トアドレスの内容をＣＰＵ１がフェッチしようとすると
アドレスバス２とデータバス４の内容カー１にしコンパ
レータ５よりアドレス一致信号が出力信号線Ｓに出力さ
れる。この信号を受はマルチプレクサ１２はシステムデ
ータバス８を切り換えデータノ（ス１１をＣＰＵ１と接
続する。そのためＣＰＵＩはメモリ１の内容ではなくレ
ジスタ１０の内容（命令フード）を内部に取り込む。
を実行する場合、マルチプレクサ１２はＣＰＵ１とメモ
リＴをシステムデータバス８で接ｄＬ、メモリ１の内容
がＣＰＵ１にフェッチされる。レジスタ３にブレイクポ
イントを設定するとコンパレータ５はアドレスバス２と
データ／（ス４の内容を比較し続ける。ブレイクポイン
トアドレスの内容をＣＰＵ１がフェッチしようとすると
アドレスバス２とデータバス４の内容カー１にしコンパ
レータ５よりアドレス一致信号が出力信号線Ｓに出力さ
れる。この信号を受はマルチプレクサ１２はシステムデ
ータバス８を切り換えデータノ（ス１１をＣＰＵ１と接
続する。そのためＣＰＵＩはメモリ１の内容ではなくレ
ジスタ１０の内容（命令フード）を内部に取り込む。
ブレイクポイントアドレスの命令フェッチ時にシステム
データバス８を切り換えバス上にレジスタ１０の内容を
出力するのでブレイクポイントアドレスがＲＯＭ上でも
プログラムの内容を書き換えたことと同様の動作をする
。そのためレジスタ１０にソフトウェア割り込み命令フ
ードなどを書き込むことにより、ＣＰＵ１が実際にブレ
イクポイントアドレスの内容を実行するとソフトウェア
割り込みなどが発生しＣＰＵ１または外部にプログラム
の実行アドレスがブレイクポイントアドレスになったこ
とを知らせることが可能となる。
データバス８を切り換えバス上にレジスタ１０の内容を
出力するのでブレイクポイントアドレスがＲＯＭ上でも
プログラムの内容を書き換えたことと同様の動作をする
。そのためレジスタ１０にソフトウェア割り込み命令フ
ードなどを書き込むことにより、ＣＰＵ１が実際にブレ
イクポイントアドレスの内容を実行するとソフトウェア
割り込みなどが発生しＣＰＵ１または外部にプログラム
の実行アドレスがブレイクポイントアドレスになったこ
とを知らせることが可能となる。
なお、上記実施例ではブレイクポイントアドレスおよび
特定命令コードを記憶するレジスタ３゜１０への設定は
外部より行ったが、第３図に示すようにレジスタ３．マ
ルチプレクサ１２ヘシステムデータバスを接続してもよ
く、上記実施例と同様の効果な奏する。
特定命令コードを記憶するレジスタ３゜１０への設定は
外部より行ったが、第３図に示すようにレジスタ３．マ
ルチプレクサ１２ヘシステムデータバスを接続してもよ
く、上記実施例と同様の効果な奏する。
また、上記実施例はレジスタ３の命令コード１３割り込
み命令であったが、１１０命令、メ七り書き込み命令で
も良く、第４図のように７ドｌ、・スバス２上にアドレ
スデコーダ１３が接続されアドレスが一致した場合、信
号線６へ出力される構造でも良く上記実施例と同様の効
果を奏する。
み命令であったが、１１０命令、メ七り書き込み命令で
も良く、第４図のように７ドｌ、・スバス２上にアドレ
スデコーダ１３が接続されアドレスが一致した場合、信
号線６へ出力される構造でも良く上記実施例と同様の効
果を奏する。
以上のように、この発明によれはブレイクポイントアド
レスのメモリの内容をフェッチするときシステムデータ
バスを切り換え特定命令なＣＰＵに読み込ませるように
構成したので、命令先読み機能を持つＣＰＵにおいても
ＲＯＭ上のプログラム実行でもブレイクポイントの設定
が正確にでき、ＣＰＵ内部の状態を外部より監視する心
安がな（回路が簡単になるように構成でき、そのため装
置が安価にできる利点がある。
レスのメモリの内容をフェッチするときシステムデータ
バスを切り換え特定命令なＣＰＵに読み込ませるように
構成したので、命令先読み機能を持つＣＰＵにおいても
ＲＯＭ上のプログラム実行でもブレイクポイントの設定
が正確にでき、ＣＰＵ内部の状態を外部より監視する心
安がな（回路が簡単になるように構成でき、そのため装
置が安価にできる利点がある。
第１図は従来のプログラム監視装置を示すブロック図、
第２図はこの発明の一実施例を示すブロック図、第３図
はこの発明の他の実施例を示すブロック図、第４図はこ
の発明のさらに他の実施例を示すブロック図である。 図中、１はＣＰＵ、２はアドレスバス、３はレジスタ、
４はデータバス、５はコンパレータ、６は信号線、１は
メモリ、８はシステムデータバス、９は出力信号線、１
０はレジスタ、１１はデ丁タバス、１２はマルチプレク
サである。なお、図中の同一符号は同一または相当部分
を示す。 代理人 葛野信−（外１名） 第１図
第２図はこの発明の一実施例を示すブロック図、第３図
はこの発明の他の実施例を示すブロック図、第４図はこ
の発明のさらに他の実施例を示すブロック図である。 図中、１はＣＰＵ、２はアドレスバス、３はレジスタ、
４はデータバス、５はコンパレータ、６は信号線、１は
メモリ、８はシステムデータバス、９は出力信号線、１
０はレジスタ、１１はデ丁タバス、１２はマルチプレク
サである。なお、図中の同一符号は同一または相当部分
を示す。 代理人 葛野信−（外１名） 第１図
Claims (1)
- ＣＰＵからアドレスバスな介して送られる指定アドレス
によりメモリから発せられる命令コードをシステムデー
タバスを通じてフェッチし、その命令コードｌ前記ＣＰ
Ｕで実行するプログラム監視装置において、特定命令フ
ードン紀憶したメモリを設け、さらに前記ＣＰＵが指定
アドレスの命令をフェッチした時にシステムデータバス
を切り換え前記特定命令コードを切り換えられたシステ
ムデータバスに出力し前記ＣＰＵ［その特定命令コード
を読み込ませて実行させる手段を設けたことをｔ￥ｊｇ
ｌとするプログラム監視装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081981A JPS58197553A (ja) | 1982-05-12 | 1982-05-12 | プログラム監視装置 |
| DE19833316681 DE3316681A1 (de) | 1982-05-12 | 1983-05-06 | Computersystem mit programmueberwachungsvorrichtung |
| US06/904,838 US4742452A (en) | 1982-05-12 | 1986-09-09 | Computer system including address driven program interrupt system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081981A JPS58197553A (ja) | 1982-05-12 | 1982-05-12 | プログラム監視装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58197553A true JPS58197553A (ja) | 1983-11-17 |
Family
ID=13761654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57081981A Pending JPS58197553A (ja) | 1982-05-12 | 1982-05-12 | プログラム監視装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4742452A (ja) |
| JP (1) | JPS58197553A (ja) |
| DE (1) | DE3316681A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63282528A (ja) * | 1987-02-04 | 1988-11-18 | Sharp Corp | 中央処理装置実行命令の検出方式 |
| US5197141A (en) * | 1988-01-30 | 1993-03-23 | Nec Corporation | Software controlled method of issuing hardware control commands to memory controller from prefetch unit by combining request code and address specified in program instructions |
| US5155809A (en) * | 1989-05-17 | 1992-10-13 | International Business Machines Corp. | Uncoupling a central processing unit from its associated hardware for interaction with data handling apparatus alien to the operating system controlling said unit and hardware |
| JPH03231320A (ja) * | 1990-02-06 | 1991-10-15 | Mitsubishi Electric Corp | マイクロコンピュータシステム |
| JP2505950B2 (ja) * | 1991-05-13 | 1996-06-12 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ハ―ドウェア支援ブレ―クポイント・システム |
| US5423008A (en) * | 1992-08-03 | 1995-06-06 | Silicon Graphics, Inc. | Apparatus and method for detecting the activities of a plurality of processors on a shared bus |
| JP2513417B2 (ja) * | 1993-07-05 | 1996-07-03 | 日本電気株式会社 | 情報処理装置 |
| US5692199A (en) * | 1993-10-28 | 1997-11-25 | Elonex I.P. Holdings, Ltd. | Personal digital assistant module having a host interconnect bus without an interrupt line and which handles interrupts as addresses associated with specific interrupts in memory |
| JPH07334450A (ja) * | 1994-06-10 | 1995-12-22 | Mitsubishi Denki Semiconductor Software Kk | インタフェイス装置 |
| JP4837247B2 (ja) * | 2003-09-24 | 2011-12-14 | パナソニック株式会社 | プロセッサ |
| US6961280B1 (en) | 2003-12-08 | 2005-11-01 | Altera Corporation | Techniques for implementing address recycling in memory circuits |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5557960A (en) * | 1978-10-25 | 1980-04-30 | Nissin Electric Co Ltd | Debugging system |
| JPS55121555A (en) * | 1979-03-13 | 1980-09-18 | Sanyo Electric Co Ltd | Program control system |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3551895A (en) * | 1968-01-15 | 1970-12-29 | Ibm | Look-ahead branch detection system |
| US3559183A (en) * | 1968-02-29 | 1971-01-26 | Ibm | Instruction sequence control |
| US3909802A (en) * | 1974-04-08 | 1975-09-30 | Honeywell Inf Systems | Diagnostic maintenance and test apparatus |
| US4099230A (en) * | 1975-08-04 | 1978-07-04 | California Institute Of Technology | High level control processor |
| US4038643A (en) * | 1975-11-04 | 1977-07-26 | Burroughs Corporation | Microprogramming control system |
| US4003033A (en) * | 1975-12-22 | 1977-01-11 | Honeywell Information Systems, Inc. | Architecture for a microprogrammed device controller |
| JPS52120640A (en) * | 1976-04-02 | 1977-10-11 | Toshiba Corp | Micro program control system |
| US4179737A (en) * | 1977-12-23 | 1979-12-18 | Burroughs Corporation | Means and methods for providing greater speed and flexibility of microinstruction sequencing |
| US4245304A (en) * | 1978-12-11 | 1981-01-13 | Honeywell Information Systems Inc. | Cache arrangement utilizing a split cycle mode of operation |
-
1982
- 1982-05-12 JP JP57081981A patent/JPS58197553A/ja active Pending
-
1983
- 1983-05-06 DE DE19833316681 patent/DE3316681A1/de not_active Ceased
-
1986
- 1986-09-09 US US06/904,838 patent/US4742452A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5557960A (en) * | 1978-10-25 | 1980-04-30 | Nissin Electric Co Ltd | Debugging system |
| JPS55121555A (en) * | 1979-03-13 | 1980-09-18 | Sanyo Electric Co Ltd | Program control system |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3316681A1 (de) | 1983-11-17 |
| US4742452A (en) | 1988-05-03 |
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