JP2569693B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、中央処理装置と、プログラムメモリと、割
込み制御回路と、中央処理装置の制御により出力データ
が書込まれる記憶手段と、記憶手段に書込まれた出力デ
ータを入力し、端子に出力する出力手段とを有するマイ
クロコンピュータに関する。
込み制御回路と、中央処理装置の制御により出力データ
が書込まれる記憶手段と、記憶手段に書込まれた出力デ
ータを入力し、端子に出力する出力手段とを有するマイ
クロコンピュータに関する。
第４図はこの種のマイクロコンピュータの従来例を示
す構成図、第５図は第４図のマイクロコンピュータ50が
出力データチェックのためどのように入出力端子531〜5
36を用いているかを示す説明図である。
す構成図、第５図は第４図のマイクロコンピュータ50が
出力データチェックのためどのように入出力端子531〜5
36を用いているかを示す説明図である。
マイクロコンピュータ50は、プログラムメモリ51,CPU
52,入出力装置53,割込み制御回路54を有する。CPU52は
プログラムメモリ51の内容に基づいて各種データを演算
する。そして、CPU52は制御バス，アドレスバスを介し
て入出力装置53を制御し、データバスを介しデータの授
受を行う。割込み制御回路54はCPU52に対する割込み制
御を行う。入出力装置53はCPU52に制御され、外部装置6
0に出力端子531,532,533を介してデータD1,D2,D3を出力
し、出力したデータD1,D2,D3をセルフチェックのために
入力端子534,535,536を介して入力する。入力端子534,5
35,536から入力されたデータD1,D2,D3は出力端子531,53
2,533から出力されたデータD1,D2,D3と比較され、それ
ぞれ同一であれば正常であり、異なっておれば異常が発
生したことが検出されるので、マイクロコンピュータ50
の出力データD1,D2,D3の論理レベルに関する監視が行え
るわけである。
52,入出力装置53,割込み制御回路54を有する。CPU52は
プログラムメモリ51の内容に基づいて各種データを演算
する。そして、CPU52は制御バス，アドレスバスを介し
て入出力装置53を制御し、データバスを介しデータの授
受を行う。割込み制御回路54はCPU52に対する割込み制
御を行う。入出力装置53はCPU52に制御され、外部装置6
0に出力端子531,532,533を介してデータD1,D2,D3を出力
し、出力したデータD1,D2,D3をセルフチェックのために
入力端子534,535,536を介して入力する。入力端子534,5
35,536から入力されたデータD1,D2,D3は出力端子531,53
2,533から出力されたデータD1,D2,D3と比較され、それ
ぞれ同一であれば正常であり、異なっておれば異常が発
生したことが検出されるので、マイクロコンピュータ50
の出力データD1,D2,D3の論理レベルに関する監視が行え
るわけである。
上述した従来のマイクロコンピュータは、入出力装置
53の出力端子531,532,533から出力するデータD1,D2,D3
を監視するため、出力したデータD1,D2,D3を入力端子53
4,535,536に入力しているので、入力端子534,535,536を
他の用途に使用できず、限られた個数の端子を効率よく
利用できないという欠点がある。
53の出力端子531,532,533から出力するデータD1,D2,D3
を監視するため、出力したデータD1,D2,D3を入力端子53
4,535,536に入力しているので、入力端子534,535,536を
他の用途に使用できず、限られた個数の端子を効率よく
利用できないという欠点がある。
本発明のマイクロコンピュータは、 論理演算手段を含む中央処理装置と、プログラムメモリ
と、割込み制御回路と、中央処理装置の制御により外部
に出力すべきデータがデータバスを介して書込まれる出
力ラッチと、出力ラッチに書込まれたデータを、入出力
端子に出力する出力バッファとを有するマイクロコンピ
ュータにおいて、出力データ監視を指示する命令をデコ
ードする手段と、前記出力ラッチから出力バッファへ出
力される第１のデータと、前記出力バッファの出力端か
ら入出力端子へ出力されている第２のデータとを、別々
のタイミングで取り出し前記データバスへ送出する出力
データ監視手段と、前記出力バッファと前記出力データ
監視手段とを制御する情報を、前記命令テコード手段か
ら前記データバスを介して取込み一時記憶する手段と、
前記出力データ監視手段によって、別々のタイミングで
前記データバスを介して送出された前記第１のデータと
前記第２のデータとを前記論理演算手段に記憶し、記憶
された前記第１のデータと前記第２のデータとを比較し
て、不一致が検出されたときのみ前記割込み制御回路に
割込み要求信号を出力するように指示する監視命令実行
手段とを有する。
と、割込み制御回路と、中央処理装置の制御により外部
に出力すべきデータがデータバスを介して書込まれる出
力ラッチと、出力ラッチに書込まれたデータを、入出力
端子に出力する出力バッファとを有するマイクロコンピ
ュータにおいて、出力データ監視を指示する命令をデコ
ードする手段と、前記出力ラッチから出力バッファへ出
力される第１のデータと、前記出力バッファの出力端か
ら入出力端子へ出力されている第２のデータとを、別々
のタイミングで取り出し前記データバスへ送出する出力
データ監視手段と、前記出力バッファと前記出力データ
監視手段とを制御する情報を、前記命令テコード手段か
ら前記データバスを介して取込み一時記憶する手段と、
前記出力データ監視手段によって、別々のタイミングで
前記データバスを介して送出された前記第１のデータと
前記第２のデータとを前記論理演算手段に記憶し、記憶
された前記第１のデータと前記第２のデータとを比較し
て、不一致が検出されたときのみ前記割込み制御回路に
割込み要求信号を出力するように指示する監視命令実行
手段とを有する。
このように、監視命令実行手段が出力データの監視を
指示する命令語を読取ったとき、出力データ読出し手段
に出力すべきデータと端子に実際に出力されているデー
タをそれぞれ読取らせ、読取らせたデータが一致してい
れば正常と判断し一致していなければ正常でないと判断
して割込み制御回路に割込み要求信号を出力させること
により、データを出力させている端子以外の端子を使用
することなく出力データを監視できる。
指示する命令語を読取ったとき、出力データ読出し手段
に出力すべきデータと端子に実際に出力されているデー
タをそれぞれ読取らせ、読取らせたデータが一致してい
れば正常と判断し一致していなければ正常でないと判断
して割込み制御回路に割込み要求信号を出力させること
により、データを出力させている端子以外の端子を使用
することなく出力データを監視できる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のマイクロコンピュータの参考例を示
す構成図、第２図は第１図の参考例の動作を示すタイミ
ングチャートである。
す構成図、第２図は第１図の参考例の動作を示すタイミ
ングチャートである。
本参考例のマイクロコンピュータは、プログラムメモ
リ10と、中央処理装置20（以降CPU20と記す）と、入出
力装置30と、割込み制御回路40とから構成されている。
リ10と、中央処理装置20（以降CPU20と記す）と、入出
力装置30と、割込み制御回路40とから構成されている。
CPU20はアドレスバス211,データバス212,命令レジス
タ22,命令デコーダ24,テンポラリレジスタ231,232,算術
論理演算ユニット25（以降ALU25と記す），結果記憶レ
ジスタ261,フラグレジスタ262,インバータ27,アンド回
路28,タイミング制御回路29を有する。
タ22,命令デコーダ24,テンポラリレジスタ231,232,算術
論理演算ユニット25（以降ALU25と記す），結果記憶レ
ジスタ261,フラグレジスタ262,インバータ27,アンド回
路28,タイミング制御回路29を有する。
命令レジスタ22は、プログラムメモリ10の命令語を読
込み、読込んだ命令語に基づいてアドレスバス211にア
ドレスを命令デコーダ24に命令を出力する。タイミング
制御回路29は２相信号であるクロックφ1,φ２および命
令実行タイミングT1,T2,T3,T4を出力する。命令デコー
ダ24は入力した命令を解読し、命令実行タイミングT1,T
2,T3,T4に同期して、リード，ライトを指示する制御信
号RD,WRとテンポラリレジスタ231,232の内容を比較する
ことを指示する制御信号Ａを出力し、割込み信号REQが
あったときは割込みを受付ける。テンポラリレジスタ23
1,232はそれぞれタイミングT1φ2,T2φ２に同期して、
入出力装置30から送られたデータをデータバス212から
読込む。ALU25は制御信号Ａを入力していないときはテ
ンポラリレジスタ231,232が保持しているデータを入力
し、演算を行い、演算結果を結果記憶レジスタ261に出
力する。また、制御信号Ａを入力しているときはテンポ
ラリレジスタ231,232が保持しているデータを比較し比
較結果を結果記憶レジスタ261に出力し、比較した２つ
のデータが一致している場合は論理１で、一致していな
い場合は論理０でフラグレジスタ262をセットする。結
果記憶レジスタ261はALU25よりタイミングT3φ２に同期
して入力したデータをデータバス212に出力する。フラ
グレジスタ262はALU25よりタイミングT3φ２に同期して
セットされた論理０または論理１をインバータ27を介し
て出力する。アンド回路28は制御信号Ａと、命令実行タ
イミングT4と、インバータ27の出力とのアンドをとる。
割込み制御回路40はアンド回路28より論理１を入力する
と割込み要求信号REQを命令デコーダ24に出力する。
込み、読込んだ命令語に基づいてアドレスバス211にア
ドレスを命令デコーダ24に命令を出力する。タイミング
制御回路29は２相信号であるクロックφ1,φ２および命
令実行タイミングT1,T2,T3,T4を出力する。命令デコー
ダ24は入力した命令を解読し、命令実行タイミングT1,T
2,T3,T4に同期して、リード，ライトを指示する制御信
号RD,WRとテンポラリレジスタ231,232の内容を比較する
ことを指示する制御信号Ａを出力し、割込み信号REQが
あったときは割込みを受付ける。テンポラリレジスタ23
1,232はそれぞれタイミングT1φ2,T2φ２に同期して、
入出力装置30から送られたデータをデータバス212から
読込む。ALU25は制御信号Ａを入力していないときはテ
ンポラリレジスタ231,232が保持しているデータを入力
し、演算を行い、演算結果を結果記憶レジスタ261に出
力する。また、制御信号Ａを入力しているときはテンポ
ラリレジスタ231,232が保持しているデータを比較し比
較結果を結果記憶レジスタ261に出力し、比較した２つ
のデータが一致している場合は論理１で、一致していな
い場合は論理０でフラグレジスタ262をセットする。結
果記憶レジスタ261はALU25よりタイミングT3φ２に同期
して入力したデータをデータバス212に出力する。フラ
グレジスタ262はALU25よりタイミングT3φ２に同期して
セットされた論理０または論理１をインバータ27を介し
て出力する。アンド回路28は制御信号Ａと、命令実行タ
イミングT4と、インバータ27の出力とのアンドをとる。
割込み制御回路40はアンド回路28より論理１を入力する
と割込み要求信号REQを命令デコーダ24に出力する。
入出力装置30は、アドレスデコーダ31,出力ラッチ32,
アンド回路331,332,333,334,バッファ回路341,342,343,
端子36を有する。入出力装置30は実際は複数のビット用
入力装置および出力装置を有しているが、本実施例では
説明を簡単にするため１ビット分の出力装置のみを示し
ている。
アンド回路331,332,333,334,バッファ回路341,342,343,
端子36を有する。入出力装置30は実際は複数のビット用
入力装置および出力装置を有しているが、本実施例では
説明を簡単にするため１ビット分の出力装置のみを示し
ている。
アドレスデコーダ31はアドレスバス211より入力した
アドレスが出力ラッチ32を選択するものであると出力を
論理１とする。アンド回路331は制御信号WRと、クロッ
クφ２と、アドレスデコーダ31の出力とのアンドをと
る。出力ラッチ32はアンド回路331の出力が論理１とな
ると、接続されたデータバス212の１ビットをラッチす
る。バッファ回路341は出力ラッチ32の出力を入力し、
端子36に出力する。アンド回路332は制御信号Ａと命令
実行タイミングT1とのアンドをとる。アンド回路333は
制御信号RDと命令実行タイミングT1とアドレスデコーダ
31の出力とのアンドをとる。オア回路35はアンド回路33
2の出力とアンド回路333の出力とのオアをとる。バッフ
ァ回路342はオア回路35の出力が論理１のとき出力ラッ
チ32の出力をデータバス212に出力する。アンド回路334
は制御信号Ａと命令実行タイミングT2とのアンドをと
る。バッファ回路343はアンド回路334の出力が論理１の
とき端子36の論理レベルを入力しデータバス212に出力
する。
アドレスが出力ラッチ32を選択するものであると出力を
論理１とする。アンド回路331は制御信号WRと、クロッ
クφ２と、アドレスデコーダ31の出力とのアンドをと
る。出力ラッチ32はアンド回路331の出力が論理１とな
ると、接続されたデータバス212の１ビットをラッチす
る。バッファ回路341は出力ラッチ32の出力を入力し、
端子36に出力する。アンド回路332は制御信号Ａと命令
実行タイミングT1とのアンドをとる。アンド回路333は
制御信号RDと命令実行タイミングT1とアドレスデコーダ
31の出力とのアンドをとる。オア回路35はアンド回路33
2の出力とアンド回路333の出力とのオアをとる。バッフ
ァ回路342はオア回路35の出力が論理１のとき出力ラッ
チ32の出力をデータバス212に出力する。アンド回路334
は制御信号Ａと命令実行タイミングT2とのアンドをと
る。バッファ回路343はアンド回路334の出力が論理１の
とき端子36の論理レベルを入力しデータバス212に出力
する。
次に、本参考例の動作について第２図を参照して説明
する。
する。
マイクロコンピュータがプログラムメモリ10に格納さ
れている命令語に従って命令を実行しているとき、命令
語の１つが出力ラッチ32の出力データに対するチェック
命令を指示するものであると、その命令語を入力した命
令レジスタ22はアドレスデコーダ31宛のアドレスを出力
し、チェック命令を命令デコーダ24に出力する。命令デ
コーダは命令実行タイミングT1に制御信号RD,WR,Aをそ
れぞれ論理1,0,1とする。アンド回路331の出力は制御信
号WRにより論理０とされるから出力ラッチ32は直前にラ
ッチした出力を保持している。命令実行タイミングT1に
おいて、アンド回路332,333の出力は論理１であり、ア
ンド回路334の出力は論理０である。オア回路35の出力
も論理１となるのでバッファ回路342はアクティブにな
り、出力ラッチ32の保持している出力をデータバス212
に出力する。データバス212に出力された出力ラッチ32
のデータは、命令実行タイミングT1でクロックφ２が論
理１のときテンポラリレジスタ231に読込まれる。命令
実行タイミングT2においては、アンド回路332,333の出
力は論理０となるので、オア回路35の出力も論理０とな
り、バッファ回路342はインアクティブになる。アンド
回路334の出力は論理１となるのでバッファ回路343はア
クティブとなり、端子36のデータがデータバス212に出
力される。出力された端子36のデータはタイミングT2φ
２に同期してテンポラリレジスタ232に読込まれる。ALU
25は命令実行タイミングT3において、テンポラリレジス
タ231,232のデータを比較し、比較結果が結果記憶レジ
スタ261にタイミングT3φ２に同期して保持され、か
つ、比較したデータが一致していれば論理１が、一致し
ていなければ論理０がタイミングT3φ２に同期してフラ
グレジスタ262に保持される。フラグレジスタ262に論理
０が保持された場合は、命令実行タイミングT4にアンド
回路28から論理１が出力されるので、割込み制御回路40
から割込み要求信号REQが出力され、出力データに異常
が発生したことが検出される。
れている命令語に従って命令を実行しているとき、命令
語の１つが出力ラッチ32の出力データに対するチェック
命令を指示するものであると、その命令語を入力した命
令レジスタ22はアドレスデコーダ31宛のアドレスを出力
し、チェック命令を命令デコーダ24に出力する。命令デ
コーダは命令実行タイミングT1に制御信号RD,WR,Aをそ
れぞれ論理1,0,1とする。アンド回路331の出力は制御信
号WRにより論理０とされるから出力ラッチ32は直前にラ
ッチした出力を保持している。命令実行タイミングT1に
おいて、アンド回路332,333の出力は論理１であり、ア
ンド回路334の出力は論理０である。オア回路35の出力
も論理１となるのでバッファ回路342はアクティブにな
り、出力ラッチ32の保持している出力をデータバス212
に出力する。データバス212に出力された出力ラッチ32
のデータは、命令実行タイミングT1でクロックφ２が論
理１のときテンポラリレジスタ231に読込まれる。命令
実行タイミングT2においては、アンド回路332,333の出
力は論理０となるので、オア回路35の出力も論理０とな
り、バッファ回路342はインアクティブになる。アンド
回路334の出力は論理１となるのでバッファ回路343はア
クティブとなり、端子36のデータがデータバス212に出
力される。出力された端子36のデータはタイミングT2φ
２に同期してテンポラリレジスタ232に読込まれる。ALU
25は命令実行タイミングT3において、テンポラリレジス
タ231,232のデータを比較し、比較結果が結果記憶レジ
スタ261にタイミングT3φ２に同期して保持され、か
つ、比較したデータが一致していれば論理１が、一致し
ていなければ論理０がタイミングT3φ２に同期してフラ
グレジスタ262に保持される。フラグレジスタ262に論理
０が保持された場合は、命令実行タイミングT4にアンド
回路28から論理１が出力されるので、割込み制御回路40
から割込み要求信号REQが出力され、出力データに異常
が発生したことが検出される。
第３図は本発明の第１の実施例を示す構成図である。
本実施例は参考例に比較して入出力装置39のみが異な
るので、説明も主として入出力装置39のうち参考例の入
出力装置30と異なる部分について行う。参考例と同じ符
号を付された回路は参考例のものと同じ動作をするので
説明は省略する。
るので、説明も主として入出力装置39のうち参考例の入
出力装置30と異なる部分について行う。参考例と同じ符
号を付された回路は参考例のものと同じ動作をするので
説明は省略する。
アンド回路330はアドレスデコーダ31がPMラッチ37を
選択する出力と、制御信号WRと、クロックφ２とのアン
ドをとる。PMラッチ37はアンド回路330の出力が論理１
のときデータバス212のデータを入力し、アンド回路330
の出力が論理０のときは入力したデータを保持し、保持
しているデータの論理を反転して出力する。アンド回路
335はアドレスデコーダ31が出力ラッチ32を選択する出
力と、命令実行タイミングT1と、制御信号RDと、PMラッ
チ37の出力とのアンドをとり、オア回路351はアンド回
路332の出力とアンド回路335の出力とのオアをとる。イ
ンバータ38はPMラッチ37の出力の論理を反転する。アン
ド回路336はアドレスデコーダ31が出力ラッチ32を選択
する選択出力と、インバータ38の出力と、制御信号RDと
のアンドをとる。オア回路352はアンド回路334,336のオ
アをとる。バッファ回路340はPMラッチ37の出力が論理
０だとハイインピーダンスとなり、論理１だとバッファ
回路341と同じ働きをする。
選択する出力と、制御信号WRと、クロックφ２とのアン
ドをとる。PMラッチ37はアンド回路330の出力が論理１
のときデータバス212のデータを入力し、アンド回路330
の出力が論理０のときは入力したデータを保持し、保持
しているデータの論理を反転して出力する。アンド回路
335はアドレスデコーダ31が出力ラッチ32を選択する出
力と、命令実行タイミングT1と、制御信号RDと、PMラッ
チ37の出力とのアンドをとり、オア回路351はアンド回
路332の出力とアンド回路335の出力とのオアをとる。イ
ンバータ38はPMラッチ37の出力の論理を反転する。アン
ド回路336はアドレスデコーダ31が出力ラッチ32を選択
する選択出力と、インバータ38の出力と、制御信号RDと
のアンドをとる。オア回路352はアンド回路334,336のオ
アをとる。バッファ回路340はPMラッチ37の出力が論理
０だとハイインピーダンスとなり、論理１だとバッファ
回路341と同じ働きをする。
次に、本実施例の入出力装置39の動作について説明す
る。
る。
アドレスデコーダ31はPMラッチ37を選択するアドレス
を入力すると論理１をアンド回路330に出力する。この
出力を入力したアンド回路330が制御信号WRとクロック
φ２とアンドをとり、論理１を出力すると、PMラッチ37
はデータバス212に出力されるデータを入力する。
を入力すると論理１をアンド回路330に出力する。この
出力を入力したアンド回路330が制御信号WRとクロック
φ２とアンドをとり、論理１を出力すると、PMラッチ37
はデータバス212に出力されるデータを入力する。
（１）PMラッチ37に論理０が設定された場合。
バッファ回路340,アンド回路335がアクティブに、ア
ンド回路336がインアクティブになり、第１の実施例の
入出力装置30と同一の出力ポートとなるので説明は省略
する。
ンド回路336がインアクティブになり、第１の実施例の
入出力装置30と同一の出力ポートとなるので説明は省略
する。
（２）PMラッチ37に論理１が設定された場合。
バッファ回路340はハイインピーダンスとなり、アン
ド回路335はインアクティブ、アンド回路336はアクティ
ブになる。したがって、制御信号RDに制御されて端子36
からバッファ回路343を介してデータを読込む入力ポー
トとなっている。第１の実施例はPMラッチ37へ設定する
論理により、出力ポートとした場合は参考例と同様にす
ることができる上に入力ポートとしても用いることがで
き、個数に制限のある端子36をより柔軟に利用できる。
また、これを実現するために参考例より実質的に増加し
たものはPMラッチ37,アンド回路330,インバータ38,オア
回路352のみである。
ド回路335はインアクティブ、アンド回路336はアクティ
ブになる。したがって、制御信号RDに制御されて端子36
からバッファ回路343を介してデータを読込む入力ポー
トとなっている。第１の実施例はPMラッチ37へ設定する
論理により、出力ポートとした場合は参考例と同様にす
ることができる上に入力ポートとしても用いることがで
き、個数に制限のある端子36をより柔軟に利用できる。
また、これを実現するために参考例より実質的に増加し
たものはPMラッチ37,アンド回路330,インバータ38,オア
回路352のみである。
以上説明したように本発明は、監視命令実行手段が出
力データの監視を指示する命令語を読取ったとき、出力
データ読出し手段に出力すべきデータと実際端子に出力
されているデータをそれぞれ読取らせ、読取らせたデー
タが一致していれば正常と判断し一致していなければ正
常でないと判断して割込み制御回路に割込み要求信号を
出力させることにより、データを出力させている端子以
外の端子を使用することなく出力データを監視できるの
で個数に制限のある端子を効率よく利用できる効果があ
る。また、本発明の動作は、すべてマイクロコンピュー
タ内部のシステムクロックに同期して実行されるので、
比較的ノイズの影響を除去可能でき、かつ出力バッファ
前後のデータ比較において、位相差が発生しないので、
意味の無い不一致検出信号が発生される可能性を少なく
できるという効果がある。加えて、出力データ監視を指
示する命令語の発行によって本機能の動作を制御してい
るので、マイクロコンピュータの通常動作中における本
機能のオン・オフ制御が可能であるので、多重割込みの
発生を防止できるという効果がある。また、たとえば、
マイクロコンピュータの通常動作中において、定期的に
出力データの監視をするようにプログラムすることによ
って、マイクロコンピュータの処理能力を低下させるこ
となく、効率的にデータの信頼性を向上できるという効
果がある。
力データの監視を指示する命令語を読取ったとき、出力
データ読出し手段に出力すべきデータと実際端子に出力
されているデータをそれぞれ読取らせ、読取らせたデー
タが一致していれば正常と判断し一致していなければ正
常でないと判断して割込み制御回路に割込み要求信号を
出力させることにより、データを出力させている端子以
外の端子を使用することなく出力データを監視できるの
で個数に制限のある端子を効率よく利用できる効果があ
る。また、本発明の動作は、すべてマイクロコンピュー
タ内部のシステムクロックに同期して実行されるので、
比較的ノイズの影響を除去可能でき、かつ出力バッファ
前後のデータ比較において、位相差が発生しないので、
意味の無い不一致検出信号が発生される可能性を少なく
できるという効果がある。加えて、出力データ監視を指
示する命令語の発行によって本機能の動作を制御してい
るので、マイクロコンピュータの通常動作中における本
機能のオン・オフ制御が可能であるので、多重割込みの
発生を防止できるという効果がある。また、たとえば、
マイクロコンピュータの通常動作中において、定期的に
出力データの監視をするようにプログラムすることによ
って、マイクロコンピュータの処理能力を低下させるこ
となく、効率的にデータの信頼性を向上できるという効
果がある。
第１図は本発明のマイクロコンピュータの参考例を示す
構成図、第２図は第１図の参考例の動作を示すタイミン
グチャート、第３図は本発明の第１の実施例を示す構成
図、第４図は従来のマイクロコンピュータを示す構成
図、第５図は第４図のマイクロコンピュータが出力デー
タチェックのためどのように入出力端子を用いているか
を示す説明図である。 10……プログラムメモリ、20……CPU、211……アドレス
バス、212……データバス、22……命令レジスタ、231,2
32……テンポラリレジスタ、24……命令デコーダ、25…
…ALU、261……結果記憶レジスタ、262……フラグレジ
スタ、27……インバータ、28……アンド回路、29……タ
イミング制御回路、30,39……入出力装置、31……アド
レスデコーダ、32……出力ラッチ、330,331,〜,336……
アンド回路、340,341,342,343……バッファ回路、35,35
1,352……オア回路、36……端子、37……PMラッチ、38
……インバータ、40……割込み制御回路。
構成図、第２図は第１図の参考例の動作を示すタイミン
グチャート、第３図は本発明の第１の実施例を示す構成
図、第４図は従来のマイクロコンピュータを示す構成
図、第５図は第４図のマイクロコンピュータが出力デー
タチェックのためどのように入出力端子を用いているか
を示す説明図である。 10……プログラムメモリ、20……CPU、211……アドレス
バス、212……データバス、22……命令レジスタ、231,2
32……テンポラリレジスタ、24……命令デコーダ、25…
…ALU、261……結果記憶レジスタ、262……フラグレジ
スタ、27……インバータ、28……アンド回路、29……タ
イミング制御回路、30,39……入出力装置、31……アド
レスデコーダ、32……出力ラッチ、330,331,〜,336……
アンド回路、340,341,342,343……バッファ回路、35,35
1,352……オア回路、36……端子、37……PMラッチ、38
……インバータ、40……割込み制御回路。
Claims (1)
- 【請求項１】論理演算手段を含む中央処理装置と、プロ
グラムメモリと、割込み制御回路と、中央処理装置の制
御により外部に出力すべきデータがデータバスを介して
書込まれる出力ラッチと、出力ラッチに書込まれたデー
タを、入出力端子に出力する出力バッファとを有するマ
イクロコンピュータにおいて、 出力データ監視を指示する命令をデコードする手段と、 前記出力ラッチから出力バッファへ出力される第１のデ
ータと、前記出力バッファの出力端から入出力端子へ出
力されている第２のデータとを、別々のタイミングで取
り出し前記データバスへ送出する出力データ監視手段
と、 前記出力バッファと前記出力データ監視手段とを制御す
る情報を、前記命令デコード手段から前記データバスを
介して取込み一時記憶する手段と、 前記出力データ監視手段によって、別々のタイミングで
前記データバスを介して送出された前記第１のデータと
前記第２のデータとを前記論理演算手段に記憶し、記憶
された前記第１のデータと前記第２のデータとを比較し
て、不一致が検出されたときのみ前記割込み制御回路に
割込み要求信号を出力するように指示する監視命令実行
手段とを有することを特徴とするマイクロコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63041174A JP2569693B2 (ja) | 1988-02-23 | 1988-02-23 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63041174A JP2569693B2 (ja) | 1988-02-23 | 1988-02-23 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01214945A JPH01214945A (ja) | 1989-08-29 |
| JP2569693B2 true JP2569693B2 (ja) | 1997-01-08 |
Family
ID=12601064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63041174A Expired - Lifetime JP2569693B2 (ja) | 1988-02-23 | 1988-02-23 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569693B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008276360A (ja) * | 2007-04-26 | 2008-11-13 | Fujitsu Ten Ltd | 電子制御装置 |
-
1988
- 1988-02-23 JP JP63041174A patent/JP2569693B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01214945A (ja) | 1989-08-29 |
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