JP2870083B2 - ウオッチドッグタイマ内蔵マイクロコンピュータ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はウオッチドッグタイマ内蔵マイクロコンピュ
ータに関し、特にCPUと周辺ハードウェアを１つのシリ
コンチップ上に搭載したシングルチップ・マイクロコン
ピュータ（以下マイコンと略す）におけるウオッチドッ
グタイマ内蔵マイコンに関する。

〔従来の技術〕

従来、この種のマイコンは、第５図に示すような構成
になっていた。すなわち、正常動作時であればCPU3が定
期的にウオッチドッグタイマ４に対してクリア信号を出
力するため、ウオッチドッグタイマ４は異常検出信号は
発生しないが、何らかの原因でCPU3が暴走状態となると
クリア信号が出力されなくなり、ウオッチドッグタイマ
４はオーバーフローして異常検出信号を発生し、これが
CPU3に対するノンマスカブル割込みINTWDとなり、ウオ
ッチドッグタイマ割込みが動作される構成となってい
た。

〔発明が解決しようとする課題〕

上述した従来のマイコンは、ウオッチドッグタイマが
CPUに対しノンマスカブル割込みを発生するだけなのでC
PUが命令動作は正しく実行しているが、暴走状態におち
いった場合には、ノンマスカブル割込みによって異常を
検知し、正常動作に復帰することができるが、CPUが命
令動作を正しく実行できないような暴走状態となった場
合には、ノンマスカブル割込みルーチンも正常に動作し
ないため、正常動作に復帰できない欠点があった。

本発明の目的は、CPUが命令動作を正しく実行できな
いような異常状態となっても、確実にCPUを正常動作に
復帰させることができるウオッチドッグタイマ内蔵マイ
クロコンピュータを提供することにある。

〔課題を解決するための手段〕

本発明のウオッチドッグタイマ内蔵マイクロコンピュ
ータは、CPUと、前記CPUからのクリア信号が所定期間内
に印加されない時に異常検出信号を発生するウオッチド
ッグタイマと、前記異常検出信号を前記CPUのリセット
信号としてCPUに入力する手段と、前記異常検出信号を
記憶する記憶手段と、前記記憶手段の出力により前記CP
Uのウオッチドッグタイマ割込みを起動させる手段と、
このウオッチドッグタイマ割込みが受付けされたことに
より前記CPUから発生する受付信号により前記記憶手段
の出力をクリアする手段とを有することを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は、本発明の第１の実施例を示すブロック図で
ある。マイコン１は周辺ハードウェア2,CPU3,ウオッチ
ドッグタイマ４を内蔵している。ウオッチドッグタイマ
４の異常検出信号によって、R/Sフリップフロップ５が
セットされ、ウオッチドッグタイマ割込み要求INTWDを
発生する。R/Sフリップフロップ５はRESET端子からのリ
セット信号およびウオッチドッグタイマ割込み受付信号
INTWD・ACKによってクリアされる。

このような構成のマイコン１で、何らかの要因により
CPU3が暴走状態となりクリア信号が出力されなくなると
ウオッチドッグタイマ４はオーバフローし、異常検出信
号が出力される。この異常検出信号によってR/Sフリッ
プフロップ５はセットされ、ウオッチドッグタイマ４の
オーバフローが発生したことを記憶する。

さらに異常検出信号はCPU3のリセット信号となりCPU3
をハードウェア的にリセットする。そして、リセット動
作の終了後CPU3が正常動作を開始すると、R/Sフリップ
フロップ５に記憶されていたウオッチドッグタイマ割込
み要求により、ただちにウオッチドッグタイマ割込みが
発生し、ウオッチドッグタイマ割込みルーチンが実行さ
れる。ウオッチドッグタイマ割込みが受付けられればウ
オッチドッグ割込み受付け信号INTWD・ACKが発生しR/S
フリップフロップ５はクリアされる。

以上の動作により、CPU3はハードウェアリセットによ
って確実に正常動作に復帰し、その後にウオッチドッグ
タイマ割込みが起動されるのでたとえCPUが命令動作を
正しく動作できないような暴走状態となってもウオッチ
ドッグタイマ割込みルーチンは正常動作することが保証
される。

R/Sフリップフロップ５が外部RESET端子からのリセッ
ト信号によってクリアされる構成となっているのは、RE
SET端子からのシステムリセットの場合には、ウオッチ
ドッグタイマ割込みの発生を禁止し、必ずイニシャルル
ーチンからプログラムが実行されるようにするためであ
る。

第２図は本発明の第２の実施例を説明するためのブロ
ック図である。第１の実施例との相違点はフラグ６にあ
る。このフラグ６はウオッチドッグタイマ４の異常検出
信号をCPU3のリセット信号として入力するかどうかを選
択するフラグである。

フラグ６が“0"であれば、従来のマイコンと同様にCP
U3はウオッチドッグタイマ４のオーバフローによっては
リセットされない。フラグ６が“1"であれば第１の実施
例と全く同じ動作となる。

フラグ６を追加したことにより、ウオッチドッグタイ
マ４をウオッチドッグタイマとして使用せず、通常のイ
ンターバルタイマ割込みとして使用することが可能とな
り、より応用の広い構成となっている。

フラグ６は、ウオッチドッグタイマ４に含め、ウオッ
チドッグタイマ４のオーバフロー時間の選択や、スター
ト指示を行なう制御レジスタの一部として組み込み、こ
の制御レジスタは外部RESET端子からのリセット信号に
よるシステムリセット後プログラムにより、１回だけ書
込みができるように構成すればより効果的である。第３
図にフラグ６を制御レジスタの一部とした一構成例を示
す。アドレスデコーダ10はアドレスバス８上のデータを
デコードして、制御レジスタ15のアドレスがアドレスバ
ス８上に出力されたらデコーダ信号を出力する。R/Sフ
リップフロップ12はデコード信号とライト信号WRのアン
ドゲート11による論理積によってセットされ、システム
リセット信号によりクリアされる。Ｄフリップフロップ
13はR/Sフリップフロップ12の出力を入力とし、ライト
信号WRの反転信号をラッチクロックとしている。またＤ
フリップフロップ13はシステムリセット信号によりクリ
アされる。

フラグ６を含む制御レジスタ15は、アドレスデコーダ
10からのアドレスデコード信号と、Ｄフリップフロップ
13の反転出力と、ライト信号WRのアンドゲート14による
論理積出力をラッチクロックとし、データバス９上のデ
ータを入力するＤフリップフロップである。他のフリッ
プフロップと同様に制御レジスタ15はシステムリセット
信号によりクリアされる。

以下動作を説明する。RESET端子からのシステムリセ
ット信号によってR/Sフリップフロップ12はクリアされ
“0"を出力するＤフリップフロップ13もシステムリセッ
ト信号によってクリアされる。また、入力信号がR/Sフ
リップフロップ12の出力の“0"であるので、Ｄフリップ
フロップ13の反転出力は“1"の状態を保持している。制
御レジスタ15もシステムリセット信号によってクリアさ
れ初期値を保持している。

このような初期状態から、制御レジスタ15への書込み
命令が実行されると、アドレスデコーダ10の出力がアク
ティブとなりＤフリップフロップ13の反転出力は“1"で
あるからライト信号WRに同期して、アンドケード14はア
クティブとなり、制御レジスタ15のラッチクロックとし
て入力され制御レジスタ15への書込みが行なわれる。同
時にR/Sフリップフロップ12もライト信号WRに同期して
セットされる。

Ｄフリップフロップ13は、ライト信号WRの反転信号を
ラッチクロックとしているのでライト信号WRの期間中は
変化せず、ライト信号WRが終了すると、R/Sフリップフ
ロップ12の新しい出力状態である“1"を入力し、反転出
力として“0"を出力する。この結果、アンドゲート14の
入力の一つは常に“0"となるため以降アンドゲート14が
アクティブとなり、制御レジスタ15のデータが書き換え
られることはなくなる。

第４図は本発明の第３の実施例のブロック図である。
第３図に示す第２の実施例にフラグ７を介してウオッチ
ドッグタイマ４からの異常検出信号を周辺ハードウェア
２のリセット信号として追加している構成となってい
る。すなわちこのフラグ７は、ウオッチドッグタイマ４
の異常検出信号を周辺ハードウェア２のリセット信号と
して入力するかどうかを選択するフラグである。フラグ
７が“0"であれば、第２の実施例と同じく、周辺ハード
ウェア２はウオッチドッグタイマ４のオーバフローによ
ってはリセットされない。フラグ７が“1"であれば、ウ
オッチドッグタイマ４のオーバフローによって周辺ハー
ドウェア２はリセットされる。

フラグ７を“1"として周辺ハードウェア２をリセット
すればより確実にマイコン１全体を正常動作に復帰させ
ることができるが、反面周辺ハードウェアをリセットす
ると、すべての出力ポートがオフしたり、水晶発振の発
振安定時間をカウントする回路が動作して数msの間、CP
U3が動作を停止してしまうなどの不都合も発生する。し
たがって周辺ハードウェア２をウオッチドッグタイマ４
のオーバフローによってリセットすべきかどうかは応用
装置によって異なる。このため本実施例のようにフラグ
７によって選択できる構成が効果的である。

なお、フラグ７は、第２の実施例で説明した構成と同
一にして、ウオッチドッグタイマ４内の制御レジスタに
組み込み、システムリセット後１回だけ書込めるように
すればより効果的である。

〔発明の効果〕

以上説明したように本発明は、ウオッチドッグタイマ
の異常検出信号をCPUへのリセット信号として入力する
とともに、割り込み要求として記憶することにより、命
令動作を正しく実行できないような暴走状態であっても
確実にCPUを正常動作に復帰させ、その後にウオッチド
ッグタイマ割込みの実行によって暴走状態が発生したこ
とも検知できる効果がある。

また、第2,第３の実施例に示したように、ウオッチド
ッグタイマの異常検出信号をCPUあるいは周辺ハードウ
ェアに入力するかどうかの選択フラグを設けることによ
って、より応用範囲の広い現実的なウオッチドッグタイ
マ内蔵のマイコンを提供できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を説明するためのブロッ
ク図、第２図は本発明の第２の実施例を説明するための
ブロック図、第３図はウオッチドッグタイマの制御レジ
スタの一構成例を説明するための回路図、第４図は本発
明の第３の実施例を説明するためのブロック図、第５図
は従来例を説明するためのブロック図である。 １……シングルチップ・マイクロコンピュータ、２……
周辺ハードウェア、３……CPU、４……ウオッチドッグ
タイマ、５……R/Sフリップフロップ、6,7……フラグ、
８……アドレスバス、９……データバス、10……アドレ
スデコーダ、11,14……アンドゲート、12……R/Sフリッ
プフロップ、13……Ｄフリップフロップ、15……制御レ
ジスタ。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 11/30

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】CPUと、前記CPUからのクリア信号が所定期
   間内に印加されない時に異常検出信号を発生するウオッ
   チドッグタイマと、前記異常検出信号を前記CPUのリセ
   ット信号としてCPUに入力する手段と、前記異常検出信
   号を記憶する記憶手段と、前記記憶手段の出力により前
   記CPUのウオッチドッグタイマ割込みを起動させる手段
   と、このウオッチドッグタイマ割込みが受付けされたこ
   とにより前記CPUから発生する受付信号により前記記憶
   手段の出力をクリアする手段とを有することを特徴とす
   るウオッチドッグタイマ内蔵マイクロコンピュータ。
2. 【請求項２】前記ウオッチドッグタイマの異常検出信号
   を周辺ハードウェアのリセット信号として入力すること
   を特徴とする請求項１記載のウオッチドッグタイマ内蔵
   マイクロコンピュータ。
3. 【請求項３】前記ウオッチドッグタイマの異常検出信号
   を前記CPUのリセット信号として入力するか否かの選択
   手段を有することを特徴とする請求項１記載のウオッチ
   ドッグタイマ内蔵マイクロコンピュータ。
4. 【請求項４】請求項３記載のウオッチドッグタイマ内蔵
   マイクロコンピュータにおいて、前記選択手段が外部リ
   セット端子からのリセット信号によるシステムリセット
   後１回だけ書込み操作が行なわれるようにしたことを特
   徴とするウオッチドッグタイマ内蔵マイクロコンピュー
   タ。
5. 【請求項５】前記ウオッチドッグタイマの異常検出信号
   を前記周辺ハードウェアのリセット信号として入力する
   か否かの選択手段を有することを特徴とする請求項２記
   載のウオッチドッグタイマ内蔵マイクロコンピュータ。
6. 【請求項６】請求項５記載のウオッチドッグタイマ内蔵
   マイクロコンピュータにおいて、前記選択手段が外部リ
   セット端子からのリセット信号によるシステムリセット
   後１回だけ書込み操作が行なわれるようにしたことを特
   徴とするウオッチドッグタイマ内蔵マイクロコンピュー
   タ。