JPH0816420A - 小型情報処理装置のエラー処理方法 - Google Patents

Abstract

(57)【要約】 【目的】ＯＳなどの既存のソフトウェアに対して影響せ
ずに、開発、保守が容易なエラー処理方法を提供する。
ＲＡＳ機能の向上などを目的として追加したハードウェ
アを、ＯＳなどの既存のソフトウェア環境のままで活用
し、保守性を向上させる。 【構成】 マスク処理割り込みでトラップされる回復不
可能エラーを、ＣＰＵにシステム管理割り込みで通知
し、マスク処理割り込みによるエラー処理とは別に、シ
ステム管理割り込みで起動されるエラー処理ルーチンに
て、エラー要因やエラー発生アドレスのロギング処理な
どをおこなう。また、このシステム管理割り込みの通知
を切替る手段として、レジスタなどを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ワークステーション、
パーソナルコンピュータなどの小型情報処理装置のエラ
ー処理方法に係り、特に、汎用ＯＳ（オペレーティング
システム）との互換性を保ちつつ、エラー処理機能を強
化し保守性を向上させるのに好適なエラー処理方法に関
する。

【０００２】

【従来の技術】パーソナルコンピュータにおいては、主
メモリのパリティエラーまたはバスの致命的エラーが発
生すると、ＣＰＵにＮＭＩ（Non Maskable Interrupt：
マスク不可能割り込み）を引き起こすことが標準的であ
る。

【０００３】ＣＰＵは、ＮＭＩ割り込みが発生するとエ
ラー処理ルーチンを起動する。このエラー処理ルーチン
は、多くの場合、アドレス0F0000H（あるいは0E0000H）
から始まるＢＩＯＳ内におかれていて、エラーが発生し
たことを画面に表示してユーザに通知するとともに、Ｈ
ＬＴ（Halt）命令を実行してＣＰＵの動作を停止させ
る。というのも、ＮＭＩの要因であるメモリのパリティ
エラーやバスのエラーは、基本的にソフトウェアでは回
復ができないため、それ以降の処理を停止せざるを得な
いからである。そして、一般に、ユーザは、エラーが発
生したなら、電源を再投入するなどしてハードウェア的
な回復を試みる。

【０００４】このような標準的なＮＭＩに関する機能に
対して、保守性を向上させる目的から、それぞれのメー
カにおいていくつかの機能を追加するようになってきて
いる。

【０００５】例えば、ＮＭＩの発生原因がメモリである
かバスであるかなど要因の識別がつけば、保守作業は容
易になる。さらにメモリであれば、どのアドレスで起こ
ったかという情報があれば、どのメモリ基板を交換すべ
きかが即座に分かる。このような機能を「エラーロギン
グ」と呼び、例えば、特開平１−２４３１５３号公報な
どにこのような技術が開示されている。

【０００６】このエラーロギング機能を適用したときの
ＮＭＩ処理の一例を示せば、エラーで起動されるＮＭＩ
処理ルーチンでは、エラーに関する情報を保持している
Ｉ／Ｏレジスタを読み出して不揮発性メモリに格納す
る。そして、後日保守員がこの不揮発性メモリの内容を
読み出せば、どのエラーがどのようにおきたかの解析が
容易となるというものである。

【０００７】

【発明が解決しようとする課題】ところで、パソコンに
使用される最近のＯＳは、ＯＳの内部でＮＭＩの処理を
おこなうようになってきた。このように、ＯＳがＮＭＩ
処理をおこなうに際しては、ベクタフックという技法が
用いられる。これはパソコンで使用されているＣＰＵを
活用する上でのよく知られたテクニックであり、割り込
みベクタテーブルの内容を、元のルーチンのエントリア
ドレスから、新しいルーチンのエントリアドレスに書き
換えるだけで、割り込み処理をさせるものある。ＮＭＩ
の場合は、例えば、Intel x86プロセッサのリアルモー
ド動作ときは、メモリアドレス00008Hに書かれているア
ドレスがＮＭＩ処理の先頭を示しているので、そこを新
しいルーチンのエントリアドレスに書き換える。

【０００８】このようにすることで、本来はＮＭＩでＢ
ＩＯＳ内のルーチンが起動されていたものを、ＯＳ内の
ＮＭＩ処理ルーチンを起動するように、容易に変更する
ことができる。

【０００９】ところで、市販のＯＳのエラー処理ルーチ
ンはあくまでパソコンに備わっている標準ハードウェア
リソースのみを対象としている。すなわち、先ほど説明
したようなＲＡＳ向上のためのエラーロギング機能を追
加したとしても、標準ハードウェアに対応したＯＳ側は
関知し得ないため、ＯＳのエラー処理ルーチンで、それ
を活用することはできない。したがって、エラーロギン
グ機能を追加したにもかかわらず、市販のＯＳのエラー
処理ルーチンにエラー時の処理を任せた場合には、保守
性に関しては、通常のパソコンと同等であり向上を見な
い。

【００１０】これを解決するには、ＯＳのＮＭＩ処理ル
ーチンを変更すればよいが、いくつかの問題があって難
しい。一つ目は、そのようにすると、流通する標準のＯ
Ｓ以外に、機種に依存した別のＯＳを提供しなければな
らなくなる。流通ＯＳは、ユーザには、入手しやすく、
広くコンピュータショップで購入できるが、機種依存Ｏ
Ｓは、入手しにくく、提供されていないこともありう
る。

【００１１】機種に依存した別のＯＳを提供せずに、Ｎ
ＭＩ処理ルーチンを変更するための対応としては、ＮＭ
Ｉ処理ルーチンをハードウェア本体に付加し、一般的な
デバイスドライバの様にしてＯＳにインストールするこ
とが考えられる。しかし現在入手可能なＯＳの種類は非
常に多く、それらすべてに対応したＮＭＩ処理ルーチン
を開発することは困難である。また、流通ＯＳはＯＳベ
ンダーがバグの修正や機能アップなどに伴って頻繁にバ
ージョンアップをおこなう。ＮＭＩ処理ルーチンもそれ
に併せてバージョンアップを行なわねばならず、これも
保守、開発上の困難をともなう。

【００１２】二つ目は、最近のＯＳは規模が大きく複雑
であり、中にはソースプログラムを一切提供しないＯＳ
ベンダーもあって、エラー処理ルーチンの変更ができな
い場合がある。あるいは、ＮＭＩ処理ルーチンをハード
ウェアメーカの望む形で組み込めない場合もあり得る。

【００１３】本発明は、上記従来技術の問題点を解決す
るためになされたもので、その目的は、ＯＳなどの既存
のソフトウェアに対して影響せずに、開発、保守が容易
なエラー処理方法を提供することである。

【００１４】また本発明の他の目的は、ＲＡＳ機能の向
上などを目的として追加したハードウェアを、ＯＳなど
の既存のソフトウェア環境のままで活用し、保守性を向
上させることにある。

【００１５】また本発明の他の目的は、ＮＭＩより優先
度の高い上位の割り込みに対するエラー処理をイネーブ
ルに選択できるようにすることで、柔軟に、それぞれの
エラーの単独のテストができるエラー処理方法を提供す
ることである。

【００１６】

【課題を解決する手段】上記目的を達成するために本発
明の小型情報処理装置のエラー処理方法に係る発明の構
成は、マスク不可能割り込みとそれより優先度の高いシ
ステム管理割り込みとを受け付けるＣＰＵを有し、少な
くともメモリエラーを含む回復不可能なエラーを検出す
るエラー検出手段と、前記エラーを前記ＣＰＵのマスク
不可能割り込み入力に通知する手段と、前記マスク不可
能割り込みによって起動されるエラー処理ルーチンとを
備えた小型情報処理装置において、前記エラーを前記Ｃ
ＰＵの前記システム管理割り込み入力に通知する手段
と、前記システム管理割り込みで起動されるシステム管
理エラー処理ルーチンを備え、前記エラーがおこったと
きに、マスク不可能割り込みによって起動されるエラー
処理ルーチンを起動して、タイミングとしては、その起
動の起動前、起動中、起動後に、前記システム管理割り
込みで起動されるシステム管理エラー処理ルーチンを実
行せしめるようにしたものである。

【００１７】またより詳しくは、前記少なくともメモリ
エラーを含む回復不可能なエラーの発生時のエラー要因
を記憶する手段と他の記憶手段とを備えた小型情報処理
装置において、前記システム管理エラー処理ルーチンに
おいては、前記エラー要因記憶手段から前記エラー要因
を読み出し、これを前記他の記憶手段に書き込む処理を
おこなうようにしたものである。

【００１８】また別に詳しくは、前記少なくともメモリ
エラーを含む回復不可能なエラーの発生時のバス値を記
憶する手段と他の記憶手段とを備えた小型情報処理装置
において、前記システム管理エラー処理ルーチンにおい
ては、前記バス値記憶手段からバス値を読み出し、これ
を前記他の記憶手段に書き込む処理をおこなうようにし
たものである。

【００１９】また、本発明の小型情報処理装置のエラー
処理方法に係る発明の別の構成は、前記エラーによる前
記ＣＰＵへの前記システム管理割り込み入力の通知を活
性化、不活性化する切り替え手段を設けたようにしたも
のである。

【００２０】

【作用】本発明は、ＮＭＩがおこったときに、より優先
度が高いシステム管理割り込みを引き起こし、そこにエ
ラー処理を既述することができる。システム管理割り込
みは、ＮＭＩを含む通常の動作からはまったく切り離さ
れているため、どのようなＯＳ環境下でも、互換性上の
問題もなく動作し、ＯＳを書き替えたり、ＯＳに依存す
ることなくエラー処理を既述することができるという作
用がある。

【００２１】また、このエラー処理で、エラーロギング
をおこなうことにより、、メモリエラーやバスエラーな
どの回復不可能なエラーが発生したとき、そのエラー要
因やエラーアドレスを記憶することができる。よって、
後ほどその情報から不良部分の特定や基板などの交換の
判断を行なうことができ、ハードウェアの保守性が向上
する。

【００２２】また、システム管理割り込みをイネーブル
／ディスエーブルすることで、エラー系のハードウェア
とエラー処理ルーチンが正しく起動することを、個別に
テスト可能であるという作用もある。

【００２３】

【実施例】以下、本発明に係る実施例を図１ないし図５
を用いて説明する。最初に本発明の考え方について概説
する。

【００２４】ＯＳに依存しないエラー処理を提供するた
めには、ＯＳ側には一切手をいれず、ハードウェアとハ
ードウェアに付属するソフトウェア（「ファームウェ
ア」と呼ばれることもある）によって処理をおこなうよ
うにすればよい。

【００２５】そこで、ＮＭＩよりも優先度の高いシステ
ム管理割り込み（System Management Interrupt）を持
つＣＰＵを利用し、エラーを一旦システム管理割り込み
にてＣＰＵに通知し、システム管理割り込み内のルーチ
ンでエラー処理をおこなうようにする。

【００２６】また、ＲＡＳ機能の向上などを目的として
ハードウェアを追加した場合は、システム管理割り込み
のエラー処理ルーチンで、このハードウェアを用いたの
エラーロギングなどの処理をおこなうことができる。

【００２７】システム管理割り込みは、ＮＭＩを含む通
常の動作からはまったく切り離されているため、どのよ
うなＯＳ環境下でも、互換性上の問題もなく動作する。
すなわち、エラー発生から本来のＮＭＩ処理ルーチンの
起動までの間を、システム管理割り込みが横取りするイ
メージである。

【００２８】また、電源投入時などでは、エラー系のテ
ストを行なう必要がある。そこで、割り込みのイネーブ
ルを設定するレジスタを設け、システム管理割り込みと
ＮＭＩとを、個別にマスクできるようにしておけばよ
い。

【００２９】上で述べたことを、より具体的に説明しよ
う。例えば、近年パソコンによく使用されている米国In
tel CorporationのSL Enhanced i486SX/DX ＣＰＵは、
ＮＭＩ割り込みよりも優先度の高いシステム管理割り込
み機能を持っている。システム管理割り込み入力信号Ｓ
ＭＩ(System Management Interrupt)＃がアクティブに
なると、システム管理モード(System Management Mode)
に内部動作が切り替わる。これは出力信号ＳＭＩＡＣＴ
(System Management Interrupt ACTive)＃によって、外
部に通知される。

【００３０】外部におかれたメモリコントローラは、Ｓ
ＭＩＡＣＴ＃信号を用いてメモリマップを切り替えるよ
うにする。これによって、システム管理モードで動作す
るプログラムは、通常動作しているプログラムに影響を
与えることはない。すなわち、メモリマップ的に「絶
縁」(isolate)することができる。そして、システム管
理モード時は、この切り替わったメモリマップ上でエラ
ー処理をおこなう。

【００３１】また、ＲＡＳ機能の向上などを目的とし
て、不揮発性メモリなどのハードウェアを追加した場合
は、エラーロギング処理をおこなうことができる。すな
わち、エラー要因やエラー発生アドレス情報をラッチし
たレジスタを読み出し、その内容を不揮発性メモリなど
他のメモリへ書き込んでおく。

【００３２】なお、これらエラー処理ルーチンは、あら
かじめ電源投入時の初期化処理で該当するメモリ上に転
送しておくか、あるいはＲＯＭ化しておけばよい。

【００３３】エラー処理終了後に、ＲＳＭ(Return from
System management Mode)命令を実行すれば、SL Enhan
ced i486 CPUはシステム管理モードから通常モードに復
帰する。通常モードからすれば、いわば、システム管理
モードでの処理はまったく「透明」(transparent)であ
って、通常動作になんら影響を与えることはない。

【００３４】ＮＭＩ処理の起動に際しては、ＳＭＩ＃入
力の方がＮＭＩ入力より優先度が高いことを利用して、
同時タイミングでＣＰＵに入力するか、システム管理モ
ードになってから遅れて入力する。そして、システム管
理モードから通常動作モードへ復帰した直後、ＮＭＩ入
力のエッジ（ＮＭＩ信号の立上り部分）がＣＰＵ内部で
記憶されているため、速やかにＮＭＩが認識されて本来
のＮＭＩルーチンへと処理が移る。

【００３５】ここで、本来のＮＭＩ処理とは、ＯＳがＮ
ＭＩにフックをかけている（すなわち、既述のベクタフ
ックによりＮＭＩ処理をおこなわせようとしている）な
ら、ＯＳ内のＮＭＩ処理ルーチンであり、ＯＳがＮＭＩ
にフックをかけていないときは、元々のＢＩＯＳ内のＮ
ＭＩ処理ルーチンである。

【００３６】また、システム管理割り込みのイネーブル
を設定するレジスタを設け、エラーが発生したときに、
ＮＭＩに入力するかシステム管理割り込みとして入力す
るか、あるいは双方とするかを任意に設定できるように
しておく。

【００３７】さて次に、上述の発明の概要をふまえて、
図１を用いて本発明に係るエラー処理方法を実現するた
めの回路とその動作について説明しよう。

【００３８】図１は、本発明に係るエラー処理方法を実
現するための回路のブロック図である。なお、この図１
において、パソコンなどの情報機器を構成するのに必要
な他の周辺装置等は、本発明の説明ではとくに関連しな
いので省略している。

【００３９】本実施例では、回路の構成要素間でやり取
りされる信号が特に重要である。以下の説明では、図１
に登場するＰＣＨＫ＃信号１０、ＮＭＩ信号１１、ＳＭ
Ｉ＃信号１２、ＳＭＩＡＣＴ＃信号１３を詳しく記述す
るものとする。

【００４０】ＰＣＨＫ(Parity Check)＃信号１０は、メ
モリ５のパリティエラーをＣＰＵ１からとエラー制御部
９に知らせる信号である。すなわち、メモリ５は、パリ
ティビットを持っているものとし、ＣＰＵ１は、メモリ
５読み出し時にパリティチェックをおこなう。もし、メ
モリ５のパリティエラーが検出されると、パリティエラ
ーを示すＰＣＨＫ＃信号１０を介してエラー制御部９に
通知する。ＰＣＨＫ＃信号１０による通知を受けたエラ
ー制御部９では、逆に、ＣＰＵ１にＮＭＩ(NonMaskable
Interrupt)＃信号１１を出力して、ＣＰＵ１へ割り込
みをかける。なお、このエラー制御部９の内部構成例に
ついては、図２を用いて後に詳しく説明する。

【００４１】ＮＭＩ信号１１は、マスク不可能割込みを
知らせる信号であったが、システム管理割り込みをおこ
すため、これと同時に、極性を合うようにこの信号を反
転し、ＳＭＩ＃信号１２としてＣＰＵ１へ入力する。

【００４２】このＳＭＩ＃信号１２を受けて、ＣＰＵ１
は、ＳＭＩ＃信号１２がアクティブになった次の命令境
界でシステム管理モードへと動作を切り替える。同時
に、外部に対し、ＳＭＩＡＣＴ＃信号１３を出力して、
モードがシステム管理モードに切り替わったことを知ら
せる。メモリコントローラ３は、ＳＭＩＡＣＴ＃信号１
３をメモリマップ切り替えの制御に利用する。

【００４３】次に、図２を用いてエラー制御部９の回路
構成とその動作について説明する。

【００４４】図２は、エラー制御部９の回路構成図であ
る。プロセッサバス２のアドレス情報は、メモリ５のア
クセスタイミング信号の一つであるＣＡＳ(Column Addr
ess Strobe)＃信号１５で、毎アクセス時にラッチ回路
１６にラッチする。このＣＡＳ＃信号１５は、本来、Ｄ
ＲＡＭコントロール信号であるが、これをアドレス取り
込みに流用しようとするものである。

【００４５】パリティエラーＰＣＨＫ＃信号１０がＦＦ
１７に入力されると、ＦＦ１７は、１にセットされる。
そして、ＯＲ回路を介して、負論理ＡＮＤ回路でＡＮＤ
することにより、ＣＡＳ＃はマスクされ、ラッチ回路１
６に供給されるクロックは、”Ｈ”に固定される。この
ようにするのは、こうしないと、パリティエラー発生後
もラッチ回路１６で、アドレスラッチが更新され続け、
エラーが発生したアドレスを保持できないためであり、
これによって、ラッチ回路１６は、パリティエラーが検
出されたメモリアドレスを保持したままとなる。

【００４６】次に、このメモリアドレスを読みだす場合
について説明する。システムバス６のアドレスをアドレ
スデコード回路１９でデコードし、これとシステムバス
６上のＩ／Ｏ読み出しコマンドであるＩＯＲＣ(I/O Rea
d Command)＃信号６１とアンドして、レジスタ読み出し
信号２０を作成する。ここでは、メモリアドレスを読み
だす場合に、デコードした結果であるアドレスオフセッ
トが、０となるようアドレスデコード回路１９を構成す
る。なお、ここでいうレジスタとは、ラッチ回路１６、
ＦＦ１７、１８で構成されるレジスタのことである。そ
して、このレジスタ読み出し信号２０により、ラッチ回
路１６、ＦＦ１７、１８で構成されるレジスタの保持す
るメモリアドレスを読み出す。

【００４７】図には示していないが、エラー処理ルーチ
ンは、ＳＭＩで起動され、上述したようにして、ラッチ
回路１６、ＦＦ１７、１８で構成されるレジスタを読み
出し、図１に示した不揮発性メモリ８に書き込む。

【００４８】逆に、アドレスデコード回路１９において
は、アドレスオフセット１がクリア信号となるように構
成しておく。アドレスデコード回路１９から、アドレス
オフセット１が読み出されると、クリア信号２１によっ
てＦＦ１７、１８がクリアされ、ラッチ回路１６は、再
びアドレスラッチを開始する。

【００４９】なお、パリティエラーＰＣＨＫ＃信号をラ
ッチ回路のラッチ信号として利用することも考えられる
のであるが、一般にパリティエラーが検出されるのは検
出回路の遅延などを考慮するとメモリサイクルが終了し
てからである。そうすると、プロセッサバス２上にはも
はや有効なアドレスはなく、あるいは次のアドレスとな
っており、正確なラッチができなくなる。よって、通常
はラッチを行なっておいて、エラー後は、ラッチを停止
するような動作を本例では示した。

【００５０】なお、最近ではメモリアクセス性能を向上
させるため、ライトバッファやプリフェッチバッファな
どを内蔵するメモリコントローラ３が増えているが、こ
のような高速化手段を採用するとメモリ５に実際に与え
るアドレスとプロセッサバス２のアドレスとが同一であ
る保証はない。図２では、これを同一とした場合である
が、もし異なる場合は、メモリ５に与えるメモリアドレ
スをラッチするようにラッチ回路１６の入力を変更する
のみでよい。

【００５１】上述したのは、ＰＣＨＫ＃信号が、ＦＦ１
７に入力されて、メモリアドレスを読み出す場合につい
て説明したものであるが、ＩＯＣＨＫ(I/O Check)＃信
号１４が、ＦＦ１８に入力されても、同様の動作をおこ
なう。ここで、ＩＯＣＨＫ＃信号１４は、システムバス
６で発生した回復不可能エラーを示す信号であり、上で
述べたＦＦ１８の動作は、ＦＦ１８が、このＩＯＣＨＫ
＃信号１４に対応した要因ロギングレジスタとして動作
することを意味している。

【００５２】次に、図３を用いてシステム管理割り込み
を介してのエラー通知機能のイネーブル／ディスエーブ
ルを切り替えられる機能について説明する。図３は、シ
ステム管理割り込みを介してのエラー通知機能のイネー
ブル／ディスエーブルを切り替える機構を説明するブロ
ック図である。

【００５３】エラー制御部９にレジスタ回路２２を設け
る。そして、このレジスタ回路２２には、システム管理
割り込みによるエラー通知をイネーブルにするかどうか
をシステムバス６を介して設定する。ここで、６２はＩ
／Ｏ書き込みコマンドＩＯＷＣ(I/O Write Command)＃
信号である。図３の論理回路から明らかなように、レジ
スタ回路２２に１が設定されていれば、システム管理割
り込みによるエラー通知は、イネーブルとなり、ＣＰＵ
１にＳＭＩ＃信号がアクティブになり、逆に、０を設定
すればディスエーブルとなり、ＣＰＵ１にＳＭＩ＃信号
は、インアクティブになる。これは、先ほど述べたＯＳ
によるエラー処理サポートだけでなく、例えば、電源投
入時の自己診断処理において、ＳＭＩの処理を起動せず
に、ＮＭＩ部分のみに関する機能の診断を行なうときな
どに利用できる。

【００５４】なお、本図ではソフトウェアで制御できる
例としてレジスタで説明したが、他の手段、すなわちハ
ードウェアによるジャンパー設定、ディップスイップ、
ショートピンなどでも構わない。

【００５５】なお、ＮＭＩをイネーブル／ディスエーブ
ルする機能はパソコンの標準仕様に含まれているのが一
般的であるが、本発明の特徴は、エラーに伴うシステム
管理割り込みを任意に制御できるようにしたことであ
る。

【００５６】以上、本発明の一実施例をハードウェアの
実現方法という面から説明したが、次に、図４および図
５を用いてソフトウェア上での実現方法という面から説
明する。図４は、本発明の一実施例に係るメモリマップ
である。

【００５７】３０は、ＣＰＵ１のメモリ空間、３１はベ
クターテーブルであって、アドレス00000H〜003FFHにあ
る。ＮＭＩベクタ３２は、アドレス00008Hに置かれてい
る。３３はシステム管理メモリ空間であり、アドレス03
0000H〜03FFFFHであるとしている。この空間は、ＣＰＵ
１がＳＭＩＡＣＴ＃１３を出力しているときに、メモリ
コントローラ３がこの領域を切り替える。なおＣＰＵ１
は、システム管理モードに動作モードが切り替わると、
アドレス038000Hから動作を開始するので、ここにエラ
ー処理ルーチン３４を置いておく。３５はアドレス0F00
00H〜0FFFFFHにあるＢＩＯＳ７である。

【００５８】次に、図５を用いてエラー発生時の処理の
流れを説明する。図５は、エラー発生時の処理の流れを
モードごとに示した模式図である。

【００５９】ＯＳないしアプリケーションソフト４２が
通常動作しているモードを通常動作モード４０とする。

【００６０】ここで回復不可能エラーが発生し、ある時
刻４２でＳＭＩ＃信号１０およびＮＭＩ信号１１が、Ｃ
ＰＵ１に入力されたとする。ＣＰＵ１はＳＭＩ＃１０信
号を認識し（処理４４）、内部動作モードを通常モード
４０からシステム管理モード４１に切り替え、ＳＭＩＡ
ＣＴ＃信号１３を時刻４５において出力する。この段階
で、ＳＭＩＡＣＴ＃信号１３を受けたメモリコントロー
ラ３は、メモリマッピングを変更してシステム管理メモ
リ３３に切り替える。

【００６１】エラー処理ルーチン３３においては、まず
エラー情報としてラッチ回路１６とＦＦ１７、ＦＦ１８
からロギング情報を読み出す（処理４６）。続いて、そ
のデータを不揮発性メモリ８に書き込む（処理４７）。
最後に、システム管理モード４１から通常モード４０へ
戻るためのＲＳＭ命令を実行する（処理４８）。

【００６２】通常モード４０に戻ると、即座にＣＰＵ１
内部で保留されていたＮＭＩ１１が認識されてＮＭＩベ
クタ３２を読んでＮＭＩ処理ルーチンへと移る（処理５
０）。ここで、本来のＮＭＩ処理をおこなう（処理５
１）。

【００６３】最後に、ＮＭＩ処理から元のＯＳなどへ戻
るのであれば、割り込みからの復帰命令であるＩＲＥＴ
(Interrupt Return)命令を実行するか、回復動作は不可
能であるならＨＬＴ命令を実行する（処理５２）。この
図から分かるように、システム管理モード４１の動作
は、通常モード４０での動作に一切影響しないので、Ｏ
Ｓやアプリケーションソフトウェアなどの互換性を損ね
ることはない。

【００６４】以上はエラーロギングを中心として説明し
たが、より一般的なエラー処理でも構わない。たとえて
説明すれば、エラー処理ルーチンにおいて、メモリエラ
ーがα線障害による一時的なものかメモリ素子故障で永
続的なものかをメモリテストによって切り分けることも
できる。あるいは冗長系を持つメモリであれば代替処理
を行なうことも可能である。あるいは、エラーの発生
を、パソコン本体のパネルのＬＥＤなどを使用して、よ
り細かくユーザに示すこともできる。

【００６５】電源投入時などでの自己診断では、図３に
示したように、システム管理割り込みをイネーブル／デ
ィスエーブルすることで、個別のハードウェアをテスト
し得る。

【００６６】なお、このテストのために、エラーを強制
的に発生する機構については、エラー制御部においてＰ
ＣＨＫ＃信号１０を強制的にアクティブにする、データ
パスコントローラ４においてメモリ５への書き込み時に
パリティを反転しておき、読み出しでパリティエラーを
発生させる、あるいはデータパスコントローラ４でメモ
リ５の読み出し時にパリティを反転してプロセッサバス
２へ伝達したりするなどの方法がある。

【００６７】以上の説明では、インテル社のSL Enhance
d i486 CPUによる信号名、命令名およびシステム管理割
り込みに関する動作を用いて説明したが、同様のシステ
ム管理モード、ないしは同様にＮＭＩより優先度の高い
割り込みを有する他のＣＰＵでも、本発明を適用しうる
ことはもちろんである。

【００６８】また、図４におけるメモリマップも、これ
に限定されるものではない。要は、ＮＭＩよりも優先度
の高い割り込みを用いて、エラー処理を拡張することが
本発明の要旨であるであるから、この思想内において様
々な応用への適用が考えられる。

【００６９】

【発明の効果】本発明によれば、ＯＳなどの既存のソフ
トウェアに対して影響せずに、開発、保守が容易なエラ
ー処理方法を提供することができる。

【００７０】また本発明によれば、ＲＡＳ機能の向上な
どを目的として追加したハードウェアを、ＯＳなどの既
存のソフトウェア環境のままで活用し、保守性を向上さ
せることができる。

【００７１】また本発明によれば、ＮＭＩより優先度の
高い上位の割り込みに対するエラー処理をイネーブルに
選択できるようにすることで、柔軟に、それぞれのエラ
ーの単独のテストができるエラー処理方法を提供するこ
とができる。

【図面の簡単な説明】

【図１】本発明に係るエラー処理方法を実現するための
回路のブロック図である。

【図２】エラー制御部９の回路構成図である。

【図３】システム管理割り込みを介してのエラー通知機
能のイネーブル／ディスエーブルを切り替える機構を説
明するブロック図である。

【図４】本発明の一実施例に係るメモリマップである。

【図５】エラー発生時の処理の流れをモードごとに示し
た模式図である。

【符号の説明】

１…ＣＰＵ、２…プロセッサバス、３…メモリコントロ
ーラ、４…データパスコントローラ、５…メモリ、６…
システムバス、７…ＢＩＯＳ、８…不揮発性メモリ、９
…エラー制御部、１０…ＰＣＨＫ＃信号、１１…ＮＭＩ
信号、１２…ＳＭＩ＃信号、１３…ＳＭＩＡＣＴ＃信
号、１６…ラッチ回路、１７…ＦＦ、１８…ＦＦ、１９
…アドレスデコーダ回路、２０…レジスタ読み出し信
号、２２…レジスタ回路、３０…メモリマップ、３２…
システム管理メモリ、３３…エラー処理ルーチン、４０
…通常モード、４１…システム管理モード、６２…ＩＯ
ＷＣ＃信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 服部 隆一 神奈川県川崎市麻生区王禅寺1099 株式会 社日立製作所システム開発研究所内 (72)発明者 飛田 庸博 神奈川県川崎市麻生区王禅寺1099 株式会 社日立製作所システム開発研究所内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 マスク不可能割り込みとそれより優先度
   の高いシステム管理割り込みとを受け付けるＣＰＵを有
   し、 少なくともメモリエラーを含む回復不可能なエラーを検
   出するエラー検出手段と、 前記エラーを前記ＣＰＵのマスク不可能割り込み入力に
   通知する手段と、 前記マスク不可能割り込みによって起動されるエラー処
   理ルーチンとを備えた小型情報処理装置において、 前記エラーを前記ＣＰＵの前記システム管理割り込み入
   力に通知する手段と、 前記システム管理割り込みで起動されるシステム管理エ
   ラー処理ルーチンを備え、 前記エラーがおこったときに、 マスク不可能割り込みによって起動されるエラー処理ル
   ーチンを起動して、 タイミングとしては、その起動の起動前、起動中、起動
   後に、前記システム管理割り込みで起動されるシステム
   管理エラー処理ルーチンを実行せしめることを特徴とす
   る小型情報処理装置のエラー処理方法。
2. 【請求項２】 前記少なくともメモリエラーを含む回復
   不可能なエラーの発生時のエラー要因を記憶する手段と
   他の記憶手段とを備えた小型情報処理装置において、 前記システム管理エラー処理ルーチンにおいては、前記
   エラー要因記憶手段から前記エラー要因を読み出し、こ
   れを前記他の記憶手段に書き込む処理をおこなうことを
   特徴とする請求項１記載の小型情報処理装置のエラー処
   理方法。
3. 【請求項３】 前記少なくともメモリエラーを含む回復
   不可能なエラーの発生時のバス値を記憶する手段と他の
   記憶手段とを備えた小型情報処理装置において、 前記システム管理エラー処理ルーチンにおいては、前記
   バス値記憶手段からバス値を読み出し、これを前記他の
   記憶手段に書き込む処理をおこなうことを特徴とする請
   求項１記載の小型情報処理装置のエラー処理方法。
4. 【請求項４】 前記エラーによる前記ＣＰＵへの前記シ
   ステム管理割り込み入力の通知を活性化、不活性化する
   切り替え手段を設けたことを特徴とする請求項１記載の
   小型情報処理装置のエラー処理方法。