JP2677609B2 - マイクロコンピュータ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は中央処理装置が実行するプログラムの異常ル
ープや暴走に基づいてシステムの異常を検出するための
ウォッチドッグタイマを備えたデータ処理システムさら
にはそれにおけるリセット処理に関し、例えばウォッチ
ドッグタイマを内蔵するシングルチップマイクロコンピ
ュータに適用して有効な技術に関するものである。

〔従来技術〕

シングルチップマイクロコンピュータのようなデータ
処理用LSI（大規模集積回路）を含むデータ処理システ
ムでは、システムの停止や暴走などの状況を作り出さな
いようにするために、障害の発生時点でこれを検出し、
その波及を最小限に留めることが要求される。従来、シ
ステムの異常検出と正常状態への復帰処理を行う手段と
しては、ウォッチドッグタイマを利用したりリセット命
令を実行して対処する方式などが採用されている。

ウォッチドッグタイマを利用する場合、当該ウォッチ
ドッグタイマは、正常状態ではソフトウェアプログラム
などを介してある一定周期毎にカウンタをリセットする
ようになっており、そのカウンタのオーバーフローによ
りプログラムの異常ループや暴走を検知するが、このよ
うなウォッチドッグタイマを内蔵する従来の論理LSIに
おいては、ウォッチドッグタイマによる障害発生の検知
信号は、所定の例外処理用割込み信号として中央処理装
置に与えられる。

また、ウォッチドッグタイマによる障害発生の検知信
号が外部リセット端子を介するリセット動作と同様にチ
ップ全体のリセット動作を起動するための信号として利
用されるものもある。

また、正常状態への復帰にリセット命令を用いるもの
は、当該命令を実行することによりチップ全体のリセッ
ト動作を起動させる。

尚、ウォッチドッグタイマについて記載された文献の
例としては昭和60年12月25日オーム社発行の「メイクロ
コンピュータハンドブック」P751がある。また、リセッ
ト命令を用いるマイクロコンピュータについて記載され
た文献の例としては昭和62年３月１日CQ出版発行の「別
冊トランジスタ技法SPECIAL No2」P2〜P152がある。

〔発明が解決しようとする課題〕

本発明者は、システムの異常検出と正常状態への復帰
処理を行うためにウォッチドッグタイマを利用したりリ
セット命令を実行して対処する従来技術について検討し
た。

正常状態への復帰にリセット命令を用いる場合には、
システムの動作プログラムが暴走したようなときに外部
から何等かの手段を介してマイクロコンピュータ（もし
くはマイクロプロセッサ）にリセット命令を実行させな
ければならない。ところで、何等かの外部障害要因によ
りマイクロコンピュータのバス権開放状態やウェイト状
態がデッドロック状態になってしまうことがある。しか
しながら、このようなデットロック状態において中央処
理装置はリセット命令に限らず全ての命令を実行するこ
とができない状態にあるから、バス権開放状態や外部ウ
ェイト状態がデットロックに入ってしまうと単なるリセ
ット命令ではそのデットロック状態を正常状態に復帰さ
せることができない。このようなデットロック状態に対
処するにはウェイト要求信号やバス権要求信号を遮断し
てリセット命令を実行可能にするための新たな回路をマ
イクロコンピュータの外部に付加しなければならない。

ウォッチドッグタイマのオーバーフロー信号を所定の
例外処理用割込み信号として単に中央処理装置に与える
場合には、中央処理装置はその割り込み処理ルーチンの
実行が必要とされるから、上記リセット命令を用いる技
術と同様にデットロックに入ってしまったバス権開放状
態や外部ウェイト状態を簡単に正常状態に復帰させるこ
とができない。

また、ウォッチドッグタイマのオーバーフロー信号を
外部リセット端子を介するリセット動作と同様にチップ
全体のリセット動作を起動するための信号として利用す
る場合には、上記したデッドロック状態からの復帰処理
という問題点は克服されるが、障害要因がデッドロック
だけであるような場合にもシステム全体がリセットされ
るため、システムを再起動するための復帰処理に手間取
るという問題が新たに発生する。

しかも、そのような手法によるマイクロコンピュータ
チップ全体のリセットは、当該マイクロコンピュータチ
ップの命令実行状態やバスサイクルなど全ての状態に優
先されて、それらとは無関係に非同期で行われるから、
バスサイクルの中断によってメモリの内容がランダムに
破壊されたりする虞もある。例えば、入出力兼用ポート
からアドレス信号を出力してメモリ書き込み動作を行っ
ているとき、チップ全体がリセットされると、これに呼
応して書き込み制御信号がネゲートされると共に当該ポ
ートは高出力インピーダンス状態にされる。このときネ
ゲートされる書き込み制御信号の変化が完全に外部メモ
リに伝達されるまでには所定の伝播遅延を生じ、この間
に、高出力インピーダンス状態にされるまでの過渡期間
における入出力兼用ポートの不確定なアドレス出力がメ
モリに取り込まれると、不特定な複数アドレスでデータ
破壊の起こる虞がある。

このようにウォッチドッグタイマを利用したりリセッ
ト命令を実行してシステムの異常検出と正常状態への復
帰処理を行う個々の従来技術は、デッドロックからの復
帰を容易に行うことができなかったり、デットロックか
らの復帰は可能であってもバスサイクルの中断などによ
りメモリ内容がランダムに破壊される虞があったり、さ
らには復帰処理に手間取るというような問題を個々に有
している。このため、各種システムにおいて様々に要求
される障害からの復帰処理の全てを個々の従来技術では
最適化することができず、システム上必要とされる障害
からの復帰処理に無駄な時間をかけたり、外部に特別な
回路を設けなければ復帰処理のための個別的な要求を満
足させることができなくなる。

本発明の目的は、障害からの復帰処理をウォッチドッ
グタイマを利用して行うデータ処理装置において、各種
システム上様々に要求される復帰処理を、その処理時間
を最小化し、且つ、個別的に外部に付加すべきハードウ
ェアを最小限に留めて最適化することができる技術を提
供することにある。

本発明の別の目的はデッドロックからの復帰を容易に
行うことができると共に、そのときにメモリ内容がラン
ダムに破壊される虞を防止することができるデータ処理
装置を提供することにある。

本発明の前記並びにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。

すなわち、中央処理装置とその他機能モジュールを１
個の半導体基板に形成して成るシングルチップマイクロ
コンピュータなどのデータ処理装置において、中央処理
装置が実行するプログラムの異常ループや暴走を計数手
段のオーバーフローによって検出し、そのオーバーフロ
ーに基づいてリセットする対象機能モジュールをプログ
ラマブルに選択可能にされたウォッチドッグタイマを採
用するものである。

また、中央処理装置とその他機能モジュールを１個の
半導体基板に形成して成るシングルチップマイクロコン
ピュータのようなデータ処理装置において、上記中央処
理装置が実行するプログラムの異常ループや暴走を計数
手段のオーバーフローによって検出し、そのオーバーフ
ローに基づいてリセットする対象を中央処理装置を含む
所定の機能モジュールとするリセットモードと、その対
象を中央処理装置を含まない所定の機能モジュールとす
るリセットモードとを備え、それらリセットモードをプ
ログラマブルに選択可能にされたウォッチドッグタイマ
を採用するものである。

このとき、中央処理装置を含まない所定の機能モジュ
ールをリセット対象モジュールとするリセットモードに
おいてリセット対象とされる機能モジュールをプログラ
マブルに選択可能にするとよい。

さらに中央処理装置を含まない所定の機能モジュール
をリセット対象モジュールとするリセットモードにおい
てプログラマブルに選択可能なリセット対象モジュール
から割込みコントローラを除外し、選択的にリセット対
象とされ得る機能モジュールのリセット動作において、
ウォッチドッグタイマは割込みコントローラを介して中
央処理装置に所定の例外処理を指示するようにすること
が効率的な復帰処理を行う上において望ましい。

上記中央処理装置を含まない所定の機能モジュールを
リセット対象モジュールとするリセットモードにおいて
は、リセットされることに呼応して高出力インピーダン
ス状態に変化されるアドレス信号を出力可能な入出力兼
用ポートなどを、選択可能なリセット対象モジュールか
ら除外しておくことが、リセット時におけるメモリの不
所望なデータ破壊を防止するために望ましい。

中央処理装置を含む所定の機能モジュールをリセット
する上記リセットモードにおいては外部にもリセット信
号を出力可能にすることができる。

〔作用〕

前記した手段によれば、計数手段のオーバーフローに
基づいて行われるウォッチドッグタイマによるリセット
動作は、ウォッチドッグタイマにおいて選択可能なリセ
ットモードや、プログラマブルに選択可能なリセット機
能モジュールの選択状態に応じてその内容が決定され
る。どのようなリセット動作を選択するかは、システム
上障害からの復帰処理として何を最優先とするかによっ
て決定される。

システムのハードウェア障害やソフトウェア障害、例
えば外部からのウェイト要求やバス権要求が不所望に固
定されて生ずる中央処理装置のデッドロック、さらには
電源ノイズやサージに起因するようなその他の障害を生
じたとき、何れの障害に対してもその障害からの復帰を
システム全体の初期設定から再開することを優先させる
場合には、計数手段のオーバーフローに基づいてリセッ
トする対象を中央処理装置を含む全ての機能モジュール
とするように、機能モージュールの選択状態やリセット
モードをウォッチドッグタイマに与えておく。このよう
な選択状態が設定されたウォッチドッグタイマは、計数
手段のオーバフローを検出すると、シングルチップマイ
クロコンピュータのようなデータ処理LSIチップ全体を
リセットすると共に必要に応じて外部周辺回路のための
リセット信号を出力させ、これに基づいて中央処理装置
がリセット例外処理を開始してシステムの初期設定を再
開する。

外部からのウェイト要求やバス権要求による中央処理
装置のデッドロック状態からの復帰を最優先としたい場
合には、計数手段のオーバーフローに基づいてリセット
する対象を中央処理装置を除外してバスアービタやウェ
イトコントローラとするように、機能モージュールの選
択状態やこれに対応するようなリセットモードをウォッ
チドッグタイマに与えておく。このような選択状態が設
定されたウォッチドッグタイマは、計数手段のオーバフ
ローに基づいて、バスアービタやウェイトコントローラ
をリセットし、これにより中央処理装置はバス権を獲得
し、また、そのときのバスサイクルを中断せずに終了さ
せてデッドロック状態から脱する。デッドロック状態か
ら脱した中央処理装置はウォッチドッグタイマによって
直接又は間接的に指示される割込み例外処理を実行し
て、復帰処理を行う。

特にウェイト要求に基づくデッドロック状態の解除に
際して、バスサイクルを中断せずに終了させるというこ
とが、内部メモリのデータを不所望に書き換えたり破壊
したりする虞を防止するように働く。さらにこのとき、
リセットにより高出力インピーダンス状態にされるアド
レス信号出力可能な出力ポートや入出力兼用ポートをリ
セット対象モジュールから除外しておくことは、ウォッ
チドッグタイマのオーバーフローに基づくセットタイミ
ングにおいて当該アドレス出力ポートや入出力兼用ポー
トをアドレス信号の出力モードに維持させ、外部メモリ
がディスイネーブルにされるまでの過渡的段階で不所望
に外部メモリのデータが破壊するのを防止するように働
く。また、ウォッチドッグタイマがそれ専用の割込み例
外処理を指示するということが、障害発生要因の解析を
不要としてその要因解析のためのステップを省略するよ
うに作用する。

このように、ウォッチドッグタイマによりリセット動
作の選択性は、各種システム上様々に要求される復帰処
理を、その処理時間を最小化し、且つ個別的に外部に付
加すべきハードウェアを最小限に留めて最適化するよう
に働き、また、デッドロックからの復帰を容易にすると
共に、そのときにメモリ内容がランダムに破壊される虞
を防止するように作用する。

〔実施例〕

第１図には本発明の一実施例であるシングルチップマ
イクロコンピュータのブロック図が示される。同図に示
されるシングルチップマイクロコンピュータは、公知の
半導体集積回路製造技術によってシリコン基板のような
１個の半導体基板に形成される。

第１図に示されるシングルチップマイクロコンピュー
タは、特に制限されないが、中央処理装置（CPU）１
と、内部データバス２及び内部アドレスバス３を介して
中央処理装置１に夫々結合された割込みコントローラ
４、バスアービタ５、ウェイトコントローラ６、ウォッ
チドッグタイマ７、フリーランニングタイマ８、シリコ
ンコミュニケーションインタフェースコントローラ９、
RAM（ランダム・アクセス・メモリ）10、ROM（リード・
オンリ・メモリ）11、第１ポート12、及び第２ポート13
と、さらにはシステム制御回路14とを含む。

上記第１ポート12は、入力専用ポートと、リセットさ
れても高出力インピーダンス状態にされない出力専用ポ
ートの集合とされ、第２ポート13はリセットされること
により高出力インピーダンス状態にされるアドレス信号
を出力可能な入出力兼用ポートとされる。

上記割込みコントローラ４には、外部から供給される
マスク不可能な割込み信号▲▼及びマスク可能な
割込み信号▲▼、▲▼が第１ポート12
を介して与えられると共に、ウォッチドッグタイマ７、
フリーランニングタイマ８、及びシリアルコミュニケー
ションインタフェースコントローラ９から夫々出力され
る内部割込み信号IRQ3,IRQ4,IRQ5が与えられる。割込み
コントローラ４は、割込み優先順位に従って、これに供
給される割込み信号の種類に応じたベクタ並びに割込み
信号IRQ6を中央処理装置１に与える。中央処理装置１は
割込み信号IRQ6がアサートされると、そのとき与えられ
るベクタに応ずる割込み例外処理に分岐する。

バスアービタ５は、外部から供給されるバス権要求信
号▲▼をサンプリングして外部の図示しないバ
スマスタモジュールとの間でバス権の調停を行う。

ウェイトコントローラ６は、外部から供給されるウェ
イト要求信号▲▼がアサートされていることを
検出すると、シングルチップマイクロコンピュータの１
マシンサイクルにおいてそのウェイト要求信号▲
▼がネゲートされるまで所定ステートにウェイトステ
ートを挿入制御する。

システム制御回路14は、リセット信号RESやスタンバ
イ信号▲▼さらにはモード信号MD0〜MD2を外部
から受けてシングルチップマイクロコンピュータの動作
モードもしくは内部状態を制御するための論理を有す
る。

このシステム制御回路14は外部から供給されるリセッ
ト信号▲▼がローレベルにアサートされることに
呼応してシングルチップマイクロコンピュータに含まれ
る全ての機能モジュールをリセットする論理と、ウォッ
チドッグタイマト７のオーバーフローに基づいて外部に
対してもリセット信号をアサートする論理を備える。

第２図にはシステム制御回路14が持つ上記リセット論
理の一例が示される。

第２図に従えば、リセット信号▲▼の入出力端
子15は外部においてプルアップされることになり、シス
テム制御回路14の内部において、その入出力端子15には
外部から供給されるリセット信号▲▼を受けるた
めのヒステリシス特性を持つ入力バッファ16が結合され
ると共に、オープンドレイン構造のディスチャージMOSF
ET17が回路の接地端子Vssとの間に介在される。入力バ
ッファ16の出力信号は内部リセット信号φres₀としてシ
ングルチップマイクロコンピュータに含まれる全ての機
能モジュールに供給される。上記ディスチャージMOSFET
17のゲート電極はウォッチドッグタイマ７から出力され
るリセット信号φres₁が供給される。このリセット信号
φres₁は、その詳細を後で説明するが、ウォッチドッグ
タイマ７に含まれるカウンタのオーバーフローに基づい
て選択的にアサートされる信号である。

外部からの作用によりもしくはディスチャージMOSFET
17のオン動作により、上記リセット信号▲▼がロ
ーレベルにアサートされると、入力バッファ16から出力
される内部リセット信号φres₀がハイレベルにアサート
され、これによってシングルチップマイクロコンピュー
タに含まれる全ての機能モジュールがリセットされ、こ
れに呼応して中央処理装置１はシステムの再起動に必要
な復帰処理を行うための例外処理を実行する。

第３図には上記ウォッチドッグタイマ７の一例が示さ
れる。

本実施例のウォッチドッグタイマ７は、正常状態では
ソフトウェアプログラムなどを介してある一定周期毎に
カウンタ18をリセットするようになっており、そのカウ
ンタ18のオーバーフローによりプログラムの異常ループ
や暴走を検知して所定のリセット動作を指示するもので
あるが、例えばそのオーバーフローに基づいてリセット
する対象機能モジュールをプログラマブルに選択可能と
するためのコントロールレジスタ20を有する。このコン
トロールレジスタ20は、特に制限されないが、全体リセ
ットを選択するためのリセットイネーブルビットRES
E₁、バスアービタ５のリセットを選択するためのリセッ
トイネーブルビットRESE₂、ウェイトコントローラ６の
リセットを選択するためのリセットイネーブルビットRE
SE₃、フリーランニングタイマ８のリセットを選択する
ためのリセットイネーブルビットRESE₄、シリアルコミ
ュニケーションインタフェースコントロー９のリセット
を選択するためのリセットイネーブルビットRESE₅、第
１ポート12のリセットを選択するためのリセットイネー
ブルビットRESE₆、及び第２ポート13のリセットを選択
するためのリセットイネーブルビットRESE₇の設定領域
が設けられている。夫々のリセットイネーブルビットRE
SE₁〜RESE₇における設定ビット「１」はリセット動作の
選択を意味する。

上記カウンタ18のオーバーフロー信号はフリップフロ
ップで成るオーバーフローフラグ21をセットする。セッ
ト状態のオーバーフローフラグ21の出力は論理「１」と
される。

論理ゲート22は、特に制限されないが、上記オーバー
フローフラグ21の出力を上記夫々のリセットイネーブル
ビットRESE₁〜RESE₇と個別的に論理積を採り、その結果
が論理「１」である場合には、個々の結果に応じてリセ
ット信号φres₁，…，φres₇をアサートする。リセット
信号φres₁はそのハイレベルによりディスチャージMOSF
ET17をオン動作してシステム全体をリセットするために
利用され、リセット信号φres₂はそのハイレベルにより
バスアービタ５をリセットし、同様にリセット信号φre
s₃はそのハイレベルによりウェイトコントローラ６を、
リセット信号φres₄はそのハイレベルによりフリーラン
ニングタイマ８を、リセット信号φres₅はそのハイレベ
ルによりシリアルコミュニケーションインタフェースコ
ントローラ９を、リセット信号φres₆はそのハイレベル
により第１ポート12を、リセット信号φres₇はそのハイ
レベルにより第２ポート13をリセットする。

バスアービタ５やウェイトコントローラ６がリセット
されると、これに供給されるバス権要求信号▲
▼やウェイト要求信号▲▼がアサート状態にあ
っても、その信号のアサート状態はマスキングされ、こ
れによって、中央処置装置１にバス権が戻され、また、
中央処理装置１によるウェイトサイクルもしくはウェイ
トステートの挿入が停止される。

上記オーバーフローフラグ21の出力は上記割込み信号
IRQ3として割込みコントローラ４に供給される。この割
込み信号IRQ3は、ウォッチドッグタイマ７のオーバーフ
ローによって検出される障害要因からの復帰のための例
外処理を中央処理装置１に指示するための専用割込み信
号である。尚、オーバーフローフラグ21のセット状態は
中央処理装置１が実行する例外処理に基づいてリセット
されるようになっている。

上記カウンタ18のオーバーフローに基づいて行われる
ウォッチドッグタイマ７によるリセット動作は、ウォッ
チドッグタイマ７においてプログラマブルに選択可能な
リセット対象機能モジュールの選択状態に応じてその内
容が決定される。どのようなリセット動作を選択するか
は、システム上障害からの復帰処理として何を最優先と
するかによって決定される。

システムの各種ハードウェア障害やソフトウェア障
害、例えば外部からのウェイト要求やバス権要求が不所
望に固定されて生ずる中央処理装置１のデッドロック、
さらには電源ノイズやサージに起因するようなその他の
障害が発生したとき、何れの障害に対してもその障害か
らの復帰をシステム全体の初期設定から再開することを
優先させる場合には、カウンタ18のオーバーフローに基
づいてリセットする対象を中央処理装置１を含む全ての
機能モジュールとするように、上記コントロールレジス
タ20においてリセットイネーブルビットRESE₁だけを
「１」に設定てしておく。

一方、外部からのウェイト要求やバス権要求による中
央処理装置１のデッドロック状態からの復帰を最優先と
したい場合には、カウンタ18のオーバーフローに基づい
てリセットする対象を中央処理装置１を除外してバスア
ービタ５やウェイトコントローラ６とするように、上記
コントロールレジスタ20においてリセットイネーブルビ
ットRESE₂やRESE₃を「１」に設定しておく。

第４図のタイミングチャートには、カウンタ18のオー
バーフローによって検出される何れの障害に対してもそ
の障害からの復帰をシステム全体の初期設定から再開す
ることを最優先にするリセットモードを選択した場合の
動作の一例が示される。当該リセットモードは、上記コ
ントロールレジスタ20においてリセットイネーブルビッ
トRESE₁だけを「１」に設定てしておくことにより選択
される。

第４図においてカウンタ18のオーバーフロー要因は、
ウェイト要求信号▲▼が不所望にローレベル
（アサートレベル）に固定されて中央処理装置１がデッ
ドロックになった場合を一例とする。

システムクロックのT2ステートの後にウェイトステー
トTWが時刻ｔ₁から挿入され、この挿入数が最大限度を
超えると、中央処理装置１のデッドロック状態によりカ
ウンタ18が時刻ｔ₂にオーバーフローする。

第４図に基づく説明において、上記コントロールレジ
スタ20にはリセットイネーブルビットRESE₁だけが
「１」に設定されているから、カウンタ18のオーバーフ
ローに同期して、リセット信号φres₁だけがアサートさ
れ、これをゲート電極に受けるディスチャージMOSFET17
がオン動作する。オン動作する当該ディスチャージMOSF
ET17は、リセット信号φres₀を時刻ｔ₃にアサートし、
これにより、そのリセット信号φres₀を受けるシングル
チップマイクロコンピュータ内部の全ての機能モジュー
ルがリセットされ、また、当該ディスチャージMOSFET17
は、入出力端子15を介して外部へもリセット信号▲
▼をアサートする。リセット信号φres₀によりウェイ
トコントローラ６がリセットされると、ウェイトコント
ローラ６から中央処理装置１へのウェイト要求が時刻ｔ
₄にネゲートされ、ウェイトステートTWの挿入が停止さ
れる。

このときリセット信号φres₀のネゲートに同期したタ
イミングで中央処理装置１もリセットされるから、これ
に同期してアドレス信号が変化されると共にやライト信
号▲▼又はリード信号▲▼もネゲートされ、そ
の結果、リセットされるときのバスサクイルは中断され
て終了する。

このバスサイクルが終了した後のタイミングで中央処
理装置１はリセット例外処理を実行してシステムの初期
設定を再開する。

このようにして外部から与えられるウェイト要求信号
WAITのローレベル固定による中央処理装置１のデッドロ
ックが解消されて、システムは正常状態に復帰されるこ
とになる。

特に制限されないが、本実施例では、中央処理装置１
を含む機能モジュールのリセット動作において第２ポー
ト13も同時にリセットされるようになっている。アドレ
ス信号を出力可能な入出力兼用ポートとしての第２ポー
トは、パワーオンリセット時などにおいて外部から与え
られるリセット信号▲▼によるリセット動作と同
様、カウンタ18のオーバーフローに基づく全体リセット
動作においてもその入出力端子がシステムクロックと非
同期で高出力インピーダンス状態に制御される。第２ポ
ート13が高出力インピーダンス状態にされるまでの過渡
期間には不確定なアドレス出力が外部に与えられること
になる。バスサイクルの中断によるライト信号▲▼
のネゲート状態が図示しない外部メモリに伝達されるま
での間に、そのような不確定なアドレス出力が外部メモ
リに取り込まれると、不特定な複数アドレスにおいてデ
ータ破壊を生ずる虞がある。したがって、当然ながら、
当該リセットモードにおける復帰処理はそのようなデー
タ破壊の虞を考慮した処理内容とされる。

第５図は、バスリクエスト信号▲▼やウェイ
ト要求信号▲▼による中央処理装置１のデッド
ロックからの復帰を最優先にするリセットモードを選択
した場合の動作の一例を示すタイミングチャートであ
る。当該リセットモードは、上記コントロールレジスタ
20においてリセットイネーブルビットRESE₂及びRESE₃だ
けを夫々「１」に設定しておくことにより選択される。

第５図においてカウンタ18のオーバーフロー要因は、
第４図に対応して、ウェイト要求信号▲▼が不
所望にローレベル（アサートレベル）に固定されて中央
処理装置１がデッドロックになった場合を一例とする。

システムクロックのT2ステートの後にウェイトステー
トTWが時刻ｔ₁から挿入され、この挿入数が最大限度を
超えると、中央処理装置１のデッドロック状態によりカ
ウンタ18が時刻ｔ₂にオーバーフローする。

第５図に基づく説明において、上記コントロールレジ
スタ20にはリセットイネーブルビットRESE₂及びRESE₃だ
けが「１」に設定されているから、カウンタ18のオーバ
ーフローに同期して、時刻ｔ₃にリセット信号φres₂及
びφres₃だけがアサートされ、これにより、バスアービ
タ５及びウェイトコントローラ６がリセット状態にされ
る。バスアービタ５がリセットされると、外部バスマス
タモジュールがバス権を占有していてもバス権は中央処
理装置１に戻される。また、ウェートコントローラ６が
リセットされると、ウェイトコントローラ６から中央処
理装置１へのウェイト要求が時刻ｔ₄にネゲートされ、
ウェイトステートTWの挿入が停止される。これにより、
外部から与えられるウェイト要求信号▲▼のロ
ーレベル固定による中央処理装置１のデッドロックが解
消される。

このとき中央処理装置１はリセットされていないか
ら、最後のT3ステートまで当該バスサイクルが維持され
ることにより、そのバスサイクルが時刻ｔ₅に終了する
までアドレス信号は変化されず、且つ、ライト信号▲
▼やリード信号▲▼もT3ステートに同期したタイ
ミングまでアサートされ続ける。即ち、バスアービタ５
及びウェイトコントローラ６がリセットされても、その
ときのバスサイクルは中断されずに終了する。

また、少なくとも時刻ｔ₅にバスサイクルが終了され
るまでアドレス信号を出力可能な入出力兼用ポートとし
ての第２ポート13もリセットされない。

したがって、バスアービタ５及びウェイトコントロー
ラ６がリセットされるときのバスサイクルにおいて、誤
書き込みもしくはメモリの不特定な複数アドレスでデー
タ破壊を生ずる虞は防止される。

また、時刻ｔ₂にカウンタ18がオーバーフローしてオ
ーバーフローフラグ21がセットされると、ウォッチドッ
グタイマ７から出力される割込み信号IRQ3が時刻ｔ₂′
にアサートされる。上記のようにしてデッドロックが解
消された中央処理装置１は、時刻ｔ₅にバスサイクルを
終了した後、その割込み信号IRQ3に基づく割込み処理を
受け付けて、ウォッチドッグタイマ７のオーバーフロー
に基づくリセット例外処理を開始し、システムを正常状
態に復帰させる。

このときの例外処理は、ウォッチドッグタイマ７のオ
ーバーフローによってアサートされる割込み信号IRQ3に
基づいて指示されるから、中央処理装置１は、そのとき
の障害発生要因の解析を行うことなく所定の例外処理に
分岐することができる。

このように、斯るリセットモードをウォッチドッグタ
イマ７に設定しておいた場合に、障害要因がバス権要求
信号▲▼やウェイト要求信号▲▼によ
る中央処理装置１のデッドロックであるときには、ウォ
ッチドッグタイマ７から出力されるリセット信号φre
s₂，φres₃がバスアービタ５やウェイトコントローラ６
をハードウェア的にリセットして中央処理装置１のデッ
ドロックを解消し、そして、これによって動作可能にさ
れた中央処理装置１は、ウォッチドッグタイマ７から出
力される割込み信号IREQ3に基づいて所定のリセット例
外処理に分岐して、デッドロック要因となっている外部
機能モジュールなどに対するリセット処理を行う。した
がって、最小限の処理によってデッドロックからの復帰
が可能になり、そのとき中央処理装置１及び第２ポート
13はリセットされないため、メモリ内容がランダムに破
壊される虞をも防止することができる。

尚、ウォッチドッグタイマ７のオーバーフローに基づ
いてバスアービタ５やウェイトコントローラ６をリセッ
トするリセットモードを設定しておいた場合に、障害要
因がバス権要求信号▲▼やウェイト要求信号▲
▼による中央処理装置１のデッドロックではな
い場合、例えばサージによりハードウエアが損傷したよ
うな場合には、そのための処理を終了した後にも特定の
障害要因が残るが、このときにはリセット回数などを計
数したりして、正常状態への復帰が不可能な旨の警報を
外部に与えたりして対処することになる。

上記実施例によれば以下の作用効果を得るものであ
る。

（１） 本実施例のシングルチップマイクロコンピュー
タは、システム全体のリセットや、専らデッドロックを
解消するためのリセットというように、コントロールレ
ジスタ20の設定内容に応じて、ウォッチドッグタイマ７
のオーバーフローに基づくリセット動作を選択設定する
ことができる。これにより、１つのシングルチップマイ
クロコンピュータもしくはこれを含むシステムにおい
て、システム上発生する種々の障害からの復帰処理とし
て何れの障害に対してもその障害からの復帰をシステム
全体の初期設定から再開することを最優先させたり、ま
た、外部からのウェイト要求やバス権要求による中央処
理装置１のデッドロック状態からの復帰を最優先させる
というような選択が可能になり、その選択に際しては、
コントロールレジスタ20の設定内容をかえるだけで済
み、外部に特別なハードウェアを追加する必要はない。

（２） 外部からのウェイト要求やバス権要求による中
央処理装置１のデッドロック状態からの復帰を最優先さ
せるようなリセットモードを選択するとき、中央処理装
置１をリセットせず、且つ、そのとき中央処理装置１が
実行すべきリセット例外処理への分岐をウォッチドッグ
タイマ７から出力される割込み信号IRQ3により与えるか
ら、中央処理装置１はシステムの全体リセットで必要に
なるような障害要因の判別処理が不要とされ、さらに最
優先とする復帰処理のための例外処理だけを実行すれば
よくなる。したがって、システム上最優先に復帰させよ
うとする障害に対しては、システムを再起動するための
例外処理による復帰処理を必要最小限に抑えて、その処
理時間の短縮を図ることができるようになる。

（３） 上記作用効果（１）及び（２）より、各種シス
テム上様々に要求される復帰処理を、その処理時間を最
小化し、且つ個別的に外部に付加すべきハードウェアを
最小限に留めて最適化することができる。

（４） 外部からのウェイト要求やバス権要求による中
央処理装置１のデッドロック状態からの復帰を最優先さ
せるようなリセットモードを選択するとき、中央処理装
置１をリセット対象としないことからそのときのバスサ
イクルは最後まで維持され、また、リセットされること
によって高出力インピーダンス状態に変化されるような
第２ポート13もリセット対象としないことからバスサイ
クルが終了するまで外部へのアドレス信号出力動作が維
持され、これりにより、デッドロックの解消などを目的
としたリセットモードの実行に際して、外部メモリがデ
ィスイネーブルにされるまでの過渡的段階で不所望に外
部メモリのデータが破壊されたり誤書き込みを生ずる虞
を防止することができる。この点に関しては、バスサイ
クルが中断されないということによりRAM10のような内
部メモリに対しても同様である。

以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが本発明はそれに限定されずその要
旨を逸脱しない範囲において種々変更することができ
る。

上記実施例ではウォッチドッグタイマ７のオーバーフ
ローに基づくリセットモードをシステム全体のリセット
モードと専らデッドロック解消を目的とするリセットモ
ードとを選択した場合について説明したが、中央処理装
置１及び割込みコントローラ４をリセット対象としない
ような後者のリセットモードにおいてはフリーランニン
グタイマ８やシリアルコミュニケーションインタフェー
スコントローラ９などその他の機能モジュールをリセッ
ト対象に含めるようにしてもよい。

また、上記実施例では各種機能モジュールと１対１対
応でそれをリセットするか否かを選択設定可能なコント
ロールレジスタ20を設けた場合について説明したが、ウ
ォッチドッグタイマのオーバーフローに基づいて内部機
能モジュール全体をリセットして外部にもリセット信号
RESをアサートするリセットモードと、バスアービタ５
やウェイトコントローラ６をリセットしてデッドロック
解消を目的とするようなリセットモードとを択一的に選
択可能とするモードレジスタを設けるようにしてもよ
い。また、ウォッチドッグタイマのオーバーフローに基
づいて内部機能モジュール全体をリセットして外部にも
リセット信号RESをアサートするリセット動作の選択方
式は上記実施例のコントロールレジスタ20にリセットイ
ネーブルビットRESE₁を設ける構成に限定されず、全て
の機能モジュールに１対１対応されるリセットイネーブ
ルビットを設け、全てが論理「１」に設定されているこ
とを論理回路で検出して当該動作モードを選択するよう
にしてもよい。

上記コントロールレジスタ20やモードレジスタとして
はEPROMのような不揮発性記憶手段を用いてもよい。

コントロールレジスタ20や論理ゲート22の機能をシス
テム制御回路14に含める場合、そのような回路構成はウ
ォッチドッグタイマを構成する要素とみなすことができ
る。

また、シングルチップマイクロコンピュータに含まれ
る機能モジュールは上記実施例に限定されず適宜変更す
ることができる。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるシングルチップマ
イクロコンピュータに適用した場合について説明した
が、本発明はそれに限定されず、プログラムの異常ルー
プや暴走を監視し、これを検出したときにその障害を回
復するための処理機能を有するデータ処理装置一般に適
用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。

すなわち、ウォッチドッグタイマによるリセット動作
は、ウォッチドッグタイマにおいて選択可能なリセット
モードやプログラマブルに選択可能なリセット対象機能
モジュールの選択可能に応じてその内容が決定されるか
ら、ウォッチドッグタイマのオーバーフローによって検
出される何れの障害に対してもその障害からの復帰をシ
ステム全体の初期設定から再開することを最優先させる
場合には、ウォッチドッグタイマのオーバーフローに基
づいてリセットする対象を中央処理装置を含む全ての機
能モジュールとするような機能モジュールの選択状態や
リセットモードをウォッチドッグタイマに設定しておけ
ばよく、また、外部からのウェイト要求やバス権要求に
よる中央処理装置のデッドロック状態からの復帰を最優
先としたい場合には、ウォッチドッグタイマのオーバー
フローに基づいてリセットする対象を中央処理装置を除
外してバスアービタやウェイトコントローラとするよう
な機能モジュールの選択状態やこれに対応するようなリ
セットモードをウォッチドッグタイマに設定しておけば
よい。これにより、外部に特別なハードウェアを追加す
ることなく、そのような各種リセット動作を必要に応じ
て選択設定することができる。

そして外部からのウェイト要求やバス権要求による中
央処理装置のデッドロック状態からの復帰を最優先させ
るようなリセット動作を選択するとき、中央処理装置を
リセットせず、且つ、そのとき中央処理装置が実行すべ
きリセット例外処理への分岐をウォッチドッグタイマ７
から出力される割込み信号により与えることにより、中
央処理装置はシステムの全体リセットで必要になるよう
な障害要因の判別処理が不要とされ、さらに最優先とす
る復帰処理のための例外処理だけを実行すればよくな
る。したがって、システム上最優先に復帰させようとす
る障害に対しては、システムを再起動するための例外処
理による復帰処理を必要最小限に抑えて、その処理時間
の短縮を図ることができる。

したがって、上記効果より、各種システム上様々に要
求される復帰処理を、その処理時間を最小化し、且つ個
別的に外部に付加すべきハードウェアを最小限に留めて
最適化することができる。

また、外部からのウェイト要求やバス権要求による中
央処理装置のデッドロック状態からの復帰を最優先させ
るようなリセットモードを選択するとき、中央処理装置
をリセット対象としないことからそのときのバスサイク
ルは最後まで維持され、そして、リセットされることに
よって高出力インピーダンス状態に変化されるようなア
ドレス信号を出力可能なポートもリセット対象としない
ことからバスサイクが終了するまで外部へのアドレス信
号出力動作が維持され、これりにより、デッドロックの
解消などを最優先とするようなリセット動作の実行に際
して、外部メモリがディスイネーブルにされるまでの過
渡的段階で不所望に外部メモリのデータが破壊されたり
誤書き込みを生ずる虞を防止することができると共に、
バスサイクルが中断されないということにより内部メモ
リに対しても不所望なデータの書き込みやデータ破壊を
防止することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例であるシングルチップマイク
ロコンピュータのブロック図、 第２図はシステム制御回路が持つリセット論理の一例を
示す回路図、 第３図はウォッチドッグタイマの一例を示すブロック
図、 第４図はウォッチドッグタイマのオーバーフローによっ
て検出される何れの障害に対してもその障害からの復帰
をシステム全体の初期設定から再開することを最優先に
するためのリセットモードを選択した場合の動作の一例
を示すタイミングチャート、 第５図は、バス要求やウェイト要求による中央処理装置
のデッドロックからの復帰を最優先にするためのリセッ
トモードを選択した場合の動作の一例を示すタイミング
チャートである。 １……中央処理装置、２……内部データバス、３……内
部アドレスバス、４……割込みコントローラ、５……バ
スアービタ、６……ウェイトコントローラ、７……ウォ
ッチドッグタイマ、８……フリーランニングタイマ、９
……シリアルコミュニケーションインタフェースコント
ローラ、10……RAM、11……ROM、12……第１ポート、13
……第２ポート、14……システム制御回路、18……カウ
ンタ、20……コントロールレジスタ、RESE₁〜RESE₇……
リセットイネーブルビット、21……オーバーフローフラ
グ、22……論理ゲート、▲▼……バス権要求信
号、▲▼……ウェイト要求信号、▲▼…
…リセット信号、φres₀〜φres₇……リセット信号、IR
Q3,IRQ6……割込み信号。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】中央処理装置と、 入力専用ポート及びリセットされても高出力インピーダ
   ンス状態にされない出力専用ポートの集合とされる第１
   ポートと、 リセットにより高出力インピーダンスにされるアドレス
   信号出力可能な第２ポートと、 上記第１ポートを介して外部から供給されるバス権要求
   信号をサンプリングして外部のバスマスタとの間でバス
   権の調停を行うバスアービタと、 上記第１ポート介して外部から供給されるウェイト要求
   信号に基づいてウェイト制御を行うウェイトコントロー
   ラと、 上記第１ポートを介して外部から与えられる割込み要求
   及びウォッチドッグタイマから出力される内部割込み信
   号に基づいて上記中央処理装置に所定の割込み処理の指
   示を与えるための割込みコントローラと、 外部端子から入力される外部リセット信号に基づいてシ
   ステム全体のリセットを指示するためのシステム制御回
   路と、 異常状態を検出するためのウォッチドッグタイマと、 を含み、 上記ウォッチドッグタイマは、 システム全体のリセットを指示するリセットイネーブル
   ビットと、上記複数の機能モジュールの個別的なリセッ
   トを指示するリセットイネーブルビットとを記憶するた
   めの記憶領域を有するコントロールレジスタと、上記中
   央処理装置の正常なプログラム実行動作により一定周期
   毎に計数動作のリセットが行われるカウンタと、上記カ
   ウンタのリセット動作が行われないことによる当該カウ
   ンタのオーバーフローによってセット状態にされるオー
   バーフローフラグと、上記オーバーフローフラグがセッ
   ト状態にされたとき上記コントロールレジスタに設定さ
   れたリセットイネーブルビットの状態に基づいてシステ
   ム全体をリセットするためのリセット指示信号又は上記
   複数の機能モジュールを個別的にリセットするためのリ
   セット信号を形成する論理ゲートとを含み、 上記システム制御回路は、上記外部端子から入力された
   外部リセット信号に応じて、全ての機能モジュールをリ
   セットするためのリセット信号を生成する入力バッファ
   と、上記入力バッファの入力端子及び上記外部端子に結
   合され、上記論理ゲートから出力される上記リセット指
   示信号に基づいて上記入力バッファを駆動するととも
   に、外部にリセット信号を出力するためのトランジスタ
   とを含み、 上記セット状態のオーバーフローフラグは、上記カウン
   タをオーバーフローさせた障害から回復するための例外
   処理を上記中央処理装置に要求する割込み信号を上記割
   込みコントローラに出力するものであることを特徴とす
   るマイクロコンピュータ。