JPH03204739A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH03204739A JPH03204739A JP2001860A JP186090A JPH03204739A JP H03204739 A JPH03204739 A JP H03204739A JP 2001860 A JP2001860 A JP 2001860A JP 186090 A JP186090 A JP 186090A JP H03204739 A JPH03204739 A JP H03204739A
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- Japan
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- reset
- signal
- flop
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- 230000005856 abnormality Effects 0.000 claims abstract description 30
- 238000001514 detection method Methods 0.000 claims description 24
- 230000002093 peripheral effect Effects 0.000 claims description 12
- 230000002159 abnormal effect Effects 0.000 claims description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- 239000010703 silicon Substances 0.000 description 1
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- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特に、ＣＰＵお
よび周辺ハードウェアを−っのシリコンチップ上に搭載
し、ウォッチドッグ・タイマを内蔵するシングルチップ
・タイプのマイクロコンピュータに関する。
よび周辺ハードウェアを−っのシリコンチップ上に搭載
し、ウォッチドッグ・タイマを内蔵するシングルチップ
・タイプのマイクロコンピュータに関する。
従来、この種のマイクロコンピュータにおいては、−例
として、マイクロコンピュータμｐＤ７８３１２（日本
電気製）のデータ・シート（資料Ｎｏ、 ｒＡ−１１８
Ｅ）に記載されているように、ウオッチドツク・タイマ
の異常検出信号が、ノン・マスカブル割込みを発生する
ように構成されているのが一般である。
として、マイクロコンピュータμｐＤ７８３１２（日本
電気製）のデータ・シート（資料Ｎｏ、 ｒＡ−１１８
Ｅ）に記載されているように、ウオッチドツク・タイマ
の異常検出信号が、ノン・マスカブル割込みを発生する
ように構成されているのが一般である。
上述した従来のマイクロコンピュータにおいては、ウオ
ッチドツク・タイマの異常検出信号に対応して、ノン・
マスカブル割込みのみが発生するように構成されている
ため、ＣＰＵによる命令動作が正確に実行されている状
態において暴走状態に陥った場合には、ノン・マスカブ
ル割込みによって異常が検知されて正常動作に復帰する
ことが出来るが、ＣＰＵにおいて命令実行を正確に実行
することのできないような暴走状態になった場合におい
ては、ノン・マスカブル割込みルーチンも正常に動作し
なくなるため、マイクロコンピュータの正常動作復帰が
不可能になるという欠点がある。〔課題を解決するため
の手段〕 本発明のマイクロコンピュータは、ＣＰＵにおける暴走
状態の発生に対応して、内蔵されるウォッチドッグ・タ
イマより出力される異常検出信号を受けて、＜１）前記
異常検出信号を前記ＣＰＵに対するリセット信号として
当該ＣＰＵに送出すること、（２）前記異常信号の発生
を異常信号発生情報として記憶すること、（３）前記Ｃ
ＰＵからの読出し動作に対応して、前記異常信号発生情
報を出力すること、（４）前記ＣＰＵの制御作用を介し
て、記憶情報を含む動作状態がクリアされること、を包
含する機能を有する記憶手段を備えて構成される。
ッチドツク・タイマの異常検出信号に対応して、ノン・
マスカブル割込みのみが発生するように構成されている
ため、ＣＰＵによる命令動作が正確に実行されている状
態において暴走状態に陥った場合には、ノン・マスカブ
ル割込みによって異常が検知されて正常動作に復帰する
ことが出来るが、ＣＰＵにおいて命令実行を正確に実行
することのできないような暴走状態になった場合におい
ては、ノン・マスカブル割込みルーチンも正常に動作し
なくなるため、マイクロコンピュータの正常動作復帰が
不可能になるという欠点がある。〔課題を解決するため
の手段〕 本発明のマイクロコンピュータは、ＣＰＵにおける暴走
状態の発生に対応して、内蔵されるウォッチドッグ・タ
イマより出力される異常検出信号を受けて、＜１）前記
異常検出信号を前記ＣＰＵに対するリセット信号として
当該ＣＰＵに送出すること、（２）前記異常信号の発生
を異常信号発生情報として記憶すること、（３）前記Ｃ
ＰＵからの読出し動作に対応して、前記異常信号発生情
報を出力すること、（４）前記ＣＰＵの制御作用を介し
て、記憶情報を含む動作状態がクリアされること、を包
含する機能を有する記憶手段を備えて構成される。
また、本発明のマイクロコンピュータは、前記記憶手段
に加えて、前記ウォッチドッグ・タイマより出力される
異常検出信号を受けて、前記異常検出信号を、所定の周
辺ハードウェアに対するリセット信号として当該周辺ハ
ードウェアに送出するか否かを選択する手段を備えて構
成してもよい 〔実施例〕 次に、本発明について図面を参照して説明する。第１図
は本発明の第１の実施例のブロック図である。第１図に
示されるように、本実施例は、周辺ハードウェア１と、
ＣＰＵ２と、ウォッチドッグ・タイマ３と、ＯＲ回路４
および５と、Ｒ／Ｓフリップフロップ６と、を備えて構
成される。
に加えて、前記ウォッチドッグ・タイマより出力される
異常検出信号を受けて、前記異常検出信号を、所定の周
辺ハードウェアに対するリセット信号として当該周辺ハ
ードウェアに送出するか否かを選択する手段を備えて構
成してもよい 〔実施例〕 次に、本発明について図面を参照して説明する。第１図
は本発明の第１の実施例のブロック図である。第１図に
示されるように、本実施例は、周辺ハードウェア１と、
ＣＰＵ２と、ウォッチドッグ・タイマ３と、ＯＲ回路４
および５と、Ｒ／Ｓフリップフロップ６と、を備えて構
成される。
第１図において、端子５１から入力されるリセット信号
１０１は、周辺ハードウェア１、ＯＲ回路４および５に
入力され、周辺ハードウェア１がリセットされるととも
に、ＣＰＵ２およびＲ／Ｓフリップフロップ６も、それ
ぞれＯＲ回路４および５を経由して入力されるリセット
信号１０１を介してリセットされる。また、ＣＰＵ２は
、ウォッチドッグ・タイマ３から出力され、ＯＲ回路４
を経由して入力される異常検出信号１０４によってもリ
セットされ、Ｒ／Ｓフリップフロップ６は、ＣＰＵ２か
ら出力され、ＯＲ回路５を経由して入力されるクリア命
令信号１０２によってもクリアされるとともに、更に、
ウォッチドッグ・タイマ３から出力される異常検出信号
１０４によってセットされる。
１０１は、周辺ハードウェア１、ＯＲ回路４および５に
入力され、周辺ハードウェア１がリセットされるととも
に、ＣＰＵ２およびＲ／Ｓフリップフロップ６も、それ
ぞれＯＲ回路４および５を経由して入力されるリセット
信号１０１を介してリセットされる。また、ＣＰＵ２は
、ウォッチドッグ・タイマ３から出力され、ＯＲ回路４
を経由して入力される異常検出信号１０４によってもリ
セットされ、Ｒ／Ｓフリップフロップ６は、ＣＰＵ２か
ら出力され、ＯＲ回路５を経由して入力されるクリア命
令信号１０２によってもクリアされるとともに、更に、
ウォッチドッグ・タイマ３から出力される異常検出信号
１０４によってセットされる。
正常動作時においては、ＣＰＵ２からは、クリア信号１
０３が定期的にウォッチドッグ・タイマ３に出力され、
ウォッチドッグ・タイマ３においては異常検出信号１０
４が発生されない、何等かの要因によりＣＰＵ２が暴走
状態となり、ＣＰＵ２からクリア信号１０３が出力され
なくなると、ウオッチド・タイマ３はオーバフローし、
異常検出信号１０４が出力されて、ＯＲ回路４およびＲ
／Ｓフリップフロップ６に入力される。
０３が定期的にウォッチドッグ・タイマ３に出力され、
ウォッチドッグ・タイマ３においては異常検出信号１０
４が発生されない、何等かの要因によりＣＰＵ２が暴走
状態となり、ＣＰＵ２からクリア信号１０３が出力され
なくなると、ウオッチド・タイマ３はオーバフローし、
異常検出信号１０４が出力されて、ＯＲ回路４およびＲ
／Ｓフリップフロップ６に入力される。
この異常検出信号１０４の入力により、Ｒ／Ｓフリップ
フロップ６はセットされ、ウオッチド・タイマ３におけ
るオーバフローの発生が記憶される。他方、ＣＰＵ２に
おいては、ＯＲ回路４を経由して入力される異常検出信
号１０４の入力によりハードウェア的にリセットされ、
このリセット動作を介して、改めて正常動作が開始され
る。そして、イニシャル・プログラム・ルーチンにより
Ｒ／Ｓフリツアフロップ６の出力１０５を読出すことに
より、暴走状態の発生が検知される。Ｒ／Ｓフリップフ
ロッ１６の出力１０５の読出し後、ＣＰＵ２からは、所
定の命令を介してクリア信号１０２が出力され、ＯＲ回
路５を経由してＲ／Ｓフリップフロッ１６に入力され、
Ｒ／Ｓフリップフロッ１６はクリアされる。
フロップ６はセットされ、ウオッチド・タイマ３におけ
るオーバフローの発生が記憶される。他方、ＣＰＵ２に
おいては、ＯＲ回路４を経由して入力される異常検出信
号１０４の入力によりハードウェア的にリセットされ、
このリセット動作を介して、改めて正常動作が開始され
る。そして、イニシャル・プログラム・ルーチンにより
Ｒ／Ｓフリツアフロップ６の出力１０５を読出すことに
より、暴走状態の発生が検知される。Ｒ／Ｓフリップフ
ロッ１６の出力１０５の読出し後、ＣＰＵ２からは、所
定の命令を介してクリア信号１０２が出力され、ＯＲ回
路５を経由してＲ／Ｓフリップフロッ１６に入力され、
Ｒ／Ｓフリップフロッ１６はクリアされる。
上述のような動作経緯により、仮に、ＣＰＵ２が暴走状
態に陥っても、ＣＰＵ２自体をハードウェア的にリセッ
トすることにより、ＣＰＵ２を確実に正常状態に復帰さ
せることができる。また、ＣＰＵ２におけるリセット後
において、そのリセットが通常動作に対応するリセット
であるのか、または、ウォッチドッグ・タイマ３の異常
検出力によるリセットであるのかが検知され、マイクロ
コンピュータの応用装置としての、必要な復帰処理が適
切に実行される。
態に陥っても、ＣＰＵ２自体をハードウェア的にリセッ
トすることにより、ＣＰＵ２を確実に正常状態に復帰さ
せることができる。また、ＣＰＵ２におけるリセット後
において、そのリセットが通常動作に対応するリセット
であるのか、または、ウォッチドッグ・タイマ３の異常
検出力によるリセットであるのかが検知され、マイクロ
コンピュータの応用装置としての、必要な復帰処理が適
切に実行される。
なお、Ｒ／Ｓフリップフロップ６を、端子５１から入力
されるリセット信号ｌｏｔによりリセットする構成とし
ているのは、リセット信号１０１によりシステム・リセ
ットを行う場合に、Ｒ／Ｓフリップフロップ６をクリア
し、Ｒ／Ｓフリップフロップ６からの読出し動作を介し
て、前記システム・リセットがＲ／Ｓフリップフロップ
６に入力されたことを検知するためである。
されるリセット信号ｌｏｔによりリセットする構成とし
ているのは、リセット信号１０１によりシステム・リセ
ットを行う場合に、Ｒ／Ｓフリップフロップ６をクリア
し、Ｒ／Ｓフリップフロップ６からの読出し動作を介し
て、前記システム・リセットがＲ／Ｓフリップフロップ
６に入力されたことを検知するためである。
また、本実施例においては、ＣＰＵ２から出力されるク
リア信号１０２および１０３が、それぞれ個別にＯＲ回
路５およびウォッチドッグ・タイマ３に入力されている
が、ウォッチドッグ・タイマ３に対するクリア信号１０
３が出力されていれば、Ｒ／Ｓフリップフロッ１６がセ
ットされることがないため、ウォッチドッグ・タイマ３
に対するクリア信号１０３を、Ｒ／Ｓフリップフロップ
６に対するクリア信号と共通のクリア信号として用いる
構成を採用してもよいことは云うまでもない。
リア信号１０２および１０３が、それぞれ個別にＯＲ回
路５およびウォッチドッグ・タイマ３に入力されている
が、ウォッチドッグ・タイマ３に対するクリア信号１０
３が出力されていれば、Ｒ／Ｓフリップフロッ１６がセ
ットされることがないため、ウォッチドッグ・タイマ３
に対するクリア信号１０３を、Ｒ／Ｓフリップフロップ
６に対するクリア信号と共通のクリア信号として用いる
構成を採用してもよいことは云うまでもない。
次に、本発明の第２の実施例について説明する。第２図
は、前記第２の実施例のブロック図である。第２図に示
されるように、本実施例は、周辺ハードウェア１と、Ｃ
ＰＵ２と、ウォッチドッグ・タイマ３と、ＯＲ回路４．
５および９と、Ｒ、／Ｓフリップフロップ６と、フラグ
７と、ＡＮＤ回路８と、を備えて構成される。
は、前記第２の実施例のブロック図である。第２図に示
されるように、本実施例は、周辺ハードウェア１と、Ｃ
ＰＵ２と、ウォッチドッグ・タイマ３と、ＯＲ回路４．
５および９と、Ｒ、／Ｓフリップフロップ６と、フラグ
７と、ＡＮＤ回路８と、を備えて構成される。
第２図により明らかなように、本実施例の第１の実施例
との相違点は、フラグ７と、ＡＮＤ回路８と、ＯＲ回路
９とが追加構成されていることである。
との相違点は、フラグ７と、ＡＮＤ回路８と、ＯＲ回路
９とが追加構成されていることである。
第２図において、何等かの要因により、ＣＰＵ２が暴走
状態となり、ウオッチドツク・タイマ３からオーバフロ
ーによる異常検出信号１０４が出力されると、前述の第
１の実施例の場合と同様に、ＯＲ回路４およびＲ／Ｓフ
リップフロップ６に入力されるとともに、本実施例にお
いて追加されたＡＮＤ回路８にも入力される。一方にお
いて、ＡＮＤ回路８には、フラグ７から所定の選択制御
信号１０５が入力されており、異常検出信号１０４と選
択制御信号１０５のＡＮＤ出力は、ＯＲ回路９に入力さ
れ、端子５２から入力されるリセット信号１０１と前記
ＡＮＤ出力とのＯＲ出力は、リセット信号として周辺ハ
ードウェア１に入力される。すなわち、選択制御信号１
０５が“０”レベルであれば、第１の実施例の場合と同
様に、周辺ハードウェア１は、オーバフローに対応して
、ウォッチドッグ・タイマ３から送られてくる異常検出
信号１０４によりリセットされることはなく、また、選
択制御信号１０５が“′１”レベルであれば、周辺ハー
ドウェア１は、ウォッチドッグ・タイマ３から送られて
くる異常検出信号１０４によりリセットされる。
状態となり、ウオッチドツク・タイマ３からオーバフロ
ーによる異常検出信号１０４が出力されると、前述の第
１の実施例の場合と同様に、ＯＲ回路４およびＲ／Ｓフ
リップフロップ６に入力されるとともに、本実施例にお
いて追加されたＡＮＤ回路８にも入力される。一方にお
いて、ＡＮＤ回路８には、フラグ７から所定の選択制御
信号１０５が入力されており、異常検出信号１０４と選
択制御信号１０５のＡＮＤ出力は、ＯＲ回路９に入力さ
れ、端子５２から入力されるリセット信号１０１と前記
ＡＮＤ出力とのＯＲ出力は、リセット信号として周辺ハ
ードウェア１に入力される。すなわち、選択制御信号１
０５が“０”レベルであれば、第１の実施例の場合と同
様に、周辺ハードウェア１は、オーバフローに対応して
、ウォッチドッグ・タイマ３から送られてくる異常検出
信号１０４によりリセットされることはなく、また、選
択制御信号１０５が“′１”レベルであれば、周辺ハー
ドウェア１は、ウォッチドッグ・タイマ３から送られて
くる異常検出信号１０４によりリセットされる。
従って、第２の実施例においては、フラグ７を設けるこ
とにより、異常検出信号１０４によって、周辺ハードウ
ェア１をリセットすべきか否かの選択を容易に制御する
ことができる。
とにより、異常検出信号１０４によって、周辺ハードウ
ェア１をリセットすべきか否かの選択を容易に制御する
ことができる。
なお、異常検出信号１０４の入力に対応するＯＲ回路４
、Ｒ／Ｓフリップフロップ６、ＯＲ回路５およびＣＰＵ
２等の動作については、既述した第１の実施例の場合と
同様である。また、第１の実施例の場合と同様に、ウォ
ッチドッグ・タイマ３に対するクリア信号１０３を、Ｒ
／Ｓフリップフロッ１６に対するクリア信号と共通のク
リア信号として用いる構成を採用してもよいことは云う
までもない。
、Ｒ／Ｓフリップフロップ６、ＯＲ回路５およびＣＰＵ
２等の動作については、既述した第１の実施例の場合と
同様である。また、第１の実施例の場合と同様に、ウォ
ッチドッグ・タイマ３に対するクリア信号１０３を、Ｒ
／Ｓフリップフロッ１６に対するクリア信号と共通のク
リア信号として用いる構成を採用してもよいことは云う
までもない。
以上、詳細に説明したように、本発明は、ウオッチド・
タイマから出力される異常検出信号をＣＰＵに対するリ
セット信号として入力するとともに、前記異常検出信号
の発生をＲ／Ｓフリップフロップに記憶させることによ
り、前記ＣＰＵが命令動作を正確に実行することができ
ない暴走状態にあっても、当該ＣＰＵを確実に正常動作
状態に復帰させるとともに、その後において、前記Ｒ／
Ｓフリップフロップからの読出し動作によって、暴走状
態の発生を検知することができるという効果がある。
タイマから出力される異常検出信号をＣＰＵに対するリ
セット信号として入力するとともに、前記異常検出信号
の発生をＲ／Ｓフリップフロップに記憶させることによ
り、前記ＣＰＵが命令動作を正確に実行することができ
ない暴走状態にあっても、当該ＣＰＵを確実に正常動作
状態に復帰させるとともに、その後において、前記Ｒ／
Ｓフリップフロップからの読出し動作によって、暴走状
態の発生を検知することができるという効果がある。
図において、１・・・・・−周辺ハードウェア、２・・
・・・・・・−ＣＰＵ、３・・・・・・ウォッチドッグ
・タイマ、４゜５．９・・・・・・ＯＲ回路、６・・・
−・・Ｒ／Ｓフリップフロップ、７・・・・・・フラグ
、８・・・−・・ＡＮＤ回路。
・・・・・・−ＣＰＵ、３・・・・・・ウォッチドッグ
・タイマ、４゜５．９・・・・・・ＯＲ回路、６・・・
−・・Ｒ／Ｓフリップフロップ、７・・・・・・フラグ
、８・・・−・・ＡＮＤ回路。
Claims (1)
- 【特許請求の範囲】 １、ＣＰＵにおける暴走状態の発生に対応して、内蔵さ
れるウォッチドッグ・タイマより出力される異常検出信
号を受けて、（１）前記異常検出信号を前記ＣＰＵに対
するリセット信号として当該ＣＰＵに送出すること、（
２）前記異常信号の発生を異常信号発生情報として記憶
すること、（３）前記ＣＰＵからの読出し動作に対応し
て、前記異常信号発生情報を出力すること、（４）前記
ＣＰＵの制御作用を介して、記憶情報を含む動作状態が
クリアされること、を包含する機能を有する記憶手段を
備えることを特徴とするマイクロコンピュータ。 ２、ＣＰＵにおける暴走状態の発生に対応して、内蔵さ
れるウォッチドッグ・タイマより出力される異常検出信
号を受けて、（１）前記異常検出信号を前記ＣＰＵに対
するリセット信号として当該ＣＰＵに送出すること、（
２）前記異常信号の発生を異常信号発生情報として記憶
すること、（３）前記ＣＰＵからの読出し動作に対応し
て、前記異常信号発生情報を出力すること、（４）前記
ＣＰＵの制御作用を介して、記憶情報を含む動作状態が
クリアされること、を包含する機能を有する記憶手段と
、 前記ウォッチドッグ・タイマより出力される異常検出信
号を受けて、前記異常検出信号を、所定の周辺ハードウ
ェアに対するリセット信号として当該周辺ハードウェア
に送出するか否かを選択する手段と、 を備えることを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001860A JPH03204739A (ja) | 1990-01-08 | 1990-01-08 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001860A JPH03204739A (ja) | 1990-01-08 | 1990-01-08 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03204739A true JPH03204739A (ja) | 1991-09-06 |
Family
ID=11513300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001860A Pending JPH03204739A (ja) | 1990-01-08 | 1990-01-08 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03204739A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0581146A (ja) * | 1991-09-20 | 1993-04-02 | Fujitsu Ltd | 状態保持機能を有する装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01314347A (ja) * | 1988-06-14 | 1989-12-19 | Yokogawa Electric Corp | マイクロプロセッサ装置 |
| JPH01319834A (ja) * | 1988-06-20 | 1989-12-26 | Hitachi Ltd | マイクロコンピュータ |
-
1990
- 1990-01-08 JP JP2001860A patent/JPH03204739A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01314347A (ja) * | 1988-06-14 | 1989-12-19 | Yokogawa Electric Corp | マイクロプロセッサ装置 |
| JPH01319834A (ja) * | 1988-06-20 | 1989-12-26 | Hitachi Ltd | マイクロコンピュータ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0581146A (ja) * | 1991-09-20 | 1993-04-02 | Fujitsu Ltd | 状態保持機能を有する装置 |
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