JPH0652130A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH0652130A JPH0652130A JP4203407A JP20340792A JPH0652130A JP H0652130 A JPH0652130 A JP H0652130A JP 4203407 A JP4203407 A JP 4203407A JP 20340792 A JP20340792 A JP 20340792A JP H0652130 A JPH0652130 A JP H0652130A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- svp
- function
- error signal
- backup
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 故障が発生したプロセッサの機能を、共通バ
スに接続される他のプロセッサがバックアップしてシス
テムの処理を継続させる。 【構成】 SVP １又はCPU 2,3,4 の故障発生時に、SVP
機能を実行中であるか否かに応じていずれかが有意にな
るSVP エラー信号８及びCPU エラー信号７を利用して、
SVP １で故障が発生した場合、予め設定された順位に従
ってCPU 2,3,4がSVP 機能をバックアップし、他のCPU
2,3,4 からのCPU エラー信号７を検出し、故障内容に応
じてCPU エラー信号７を出力したCPU 2,3,4 を切離す等
する。
スに接続される他のプロセッサがバックアップしてシス
テムの処理を継続させる。 【構成】 SVP １又はCPU 2,3,4 の故障発生時に、SVP
機能を実行中であるか否かに応じていずれかが有意にな
るSVP エラー信号８及びCPU エラー信号７を利用して、
SVP １で故障が発生した場合、予め設定された順位に従
ってCPU 2,3,4がSVP 機能をバックアップし、他のCPU
2,3,4 からのCPU エラー信号７を検出し、故障内容に応
じてCPU エラー信号７を出力したCPU 2,3,4 を切離す等
する。
Description
【０００１】
【産業上の利用分野】本発明は、故障が発生したプロセ
ッサの機能をシステム内の他のプロセッサがバックアッ
プするマルチプロセッサシステムに関する。
ッサの機能をシステム内の他のプロセッサがバックアッ
プするマルチプロセッサシステムに関する。
【０００２】
【従来の技術】図８は、例えば特開昭64-88677号公報に
開示された従来のマルチプロセッサシステムのブロック
図である。図中１はシステムの監視及びシステムのRAS
(Reliability, Availability andServiceabilityの略）
実現のための情報管理を分担するサービスプロセッサ
（以下、SVP という）であって、SVP １と、自己の故障
診断機能を備えた複数の演算プロセッサ（以下、CPU と
いう）2,3,4 とはともに、システムバス５、及びCPU2,
3,4 の故障内容の情報を伝送する診断バス６に接続され
る。
開示された従来のマルチプロセッサシステムのブロック
図である。図中１はシステムの監視及びシステムのRAS
(Reliability, Availability andServiceabilityの略）
実現のための情報管理を分担するサービスプロセッサ
（以下、SVP という）であって、SVP １と、自己の故障
診断機能を備えた複数の演算プロセッサ（以下、CPU と
いう）2,3,4 とはともに、システムバス５、及びCPU2,
3,4 の故障内容の情報を伝送する診断バス６に接続され
る。
【０００３】次に、図９に示すフローチャートに基づ
き、CPU ３で故障が発生した場合を例にその動作を説明
する。CPU ３で故障が発生すると(S41) 、CPU ３は診断
バス６を介して故障内容をSVP １に通知する(S42) 。CP
U ３から故障内容の情報を受けたSVP １は、CPU ３にお
いて故障が発生したことを認識し(S43) 、受信した故障
内容の情報を図示しない内部メモリ等に格納した後、故
障内容によってCPU ３をシステムから切離すべきである
と判断した場合には診断バス６を介してCPU ３をシステ
ムバス５及び診断バス６から切離すとともに(S44) 、診
断バス６を介してCPU ２及びCPU ４にCPU ３のシステム
からの切離しを通知する(S45) 。CPU ３の切離しを通知
されたCPU ２及びCPU ４はそれ以降、システムバス５を
介してのCPU ３との通信を中止する、等の予め決められ
た処理へ移行する。
き、CPU ３で故障が発生した場合を例にその動作を説明
する。CPU ３で故障が発生すると(S41) 、CPU ３は診断
バス６を介して故障内容をSVP １に通知する(S42) 。CP
U ３から故障内容の情報を受けたSVP １は、CPU ３にお
いて故障が発生したことを認識し(S43) 、受信した故障
内容の情報を図示しない内部メモリ等に格納した後、故
障内容によってCPU ３をシステムから切離すべきである
と判断した場合には診断バス６を介してCPU ３をシステ
ムバス５及び診断バス６から切離すとともに(S44) 、診
断バス６を介してCPU ２及びCPU ４にCPU ３のシステム
からの切離しを通知する(S45) 。CPU ３の切離しを通知
されたCPU ２及びCPU ４はそれ以降、システムバス５を
介してのCPU ３との通信を中止する、等の予め決められ
た処理へ移行する。
【０００４】CPU ２又はCPU ４に故障が発生した場合に
おいても上記と同様の処理が行われる。なお、SVP １の
内部メモリ等に格納された故障内容の情報は、図示しな
い通信回線を介して外部からアクセス可能であり、その
情報により故障解析が可能となる。
おいても上記と同様の処理が行われる。なお、SVP １の
内部メモリ等に格納された故障内容の情報は、図示しな
い通信回線を介して外部からアクセス可能であり、その
情報により故障解析が可能となる。
【０００５】
【発明が解決しようとする課題】従来のマルチプロセッ
サシステムは以上のように構成されているので、SVP が
健全な場合はCPU の故障に対してシステムの RAS処理を
行えるが、SVP 自体に何らかの故障が発生した場合はSV
P 機能のバックアップ機構が設けられていないので RAS
処理が行えない。またCPU がSVP に故障発生を通知でき
ないような状態に陥った場合にその RAS処理が困難にな
る。
サシステムは以上のように構成されているので、SVP が
健全な場合はCPU の故障に対してシステムの RAS処理を
行えるが、SVP 自体に何らかの故障が発生した場合はSV
P 機能のバックアップ機構が設けられていないので RAS
処理が行えない。またCPU がSVP に故障発生を通知でき
ないような状態に陥った場合にその RAS処理が困難にな
る。
【０００６】本発明はこのような問題点を解決するため
になされたものであって、SVP 自体に故障が発生した場
合に他のCPU にSVP 機能をバックアップさせる等によ
り、プロセッサに故障が発生した場合にもシステムの処
理が継続されるマルチプロセッサシステムの提供を目的
とする。
になされたものであって、SVP 自体に故障が発生した場
合に他のCPU にSVP 機能をバックアップさせる等によ
り、プロセッサに故障が発生した場合にもシステムの処
理が継続されるマルチプロセッサシステムの提供を目的
とする。
【０００７】
【課題を解決するための手段】本発明に係るマルチプロ
セッサシステムは、故障が発生したプロセッサの機能を
他のプロセッサにバックアップさせることを特徴とす
る。
セッサシステムは、故障が発生したプロセッサの機能を
他のプロセッサにバックアップさせることを特徴とす
る。
【０００８】
【作用】本発明に係るマルチプロセッサシステムは、例
えばSVP 機能を有するプロセッサに故障が発生した場
合、システムを構成する複数のプロセッサの中から、SV
P機能を実行可能な他のプロセッサを選択し、選択した
プロセッサに故障が発生したプロセッサの機能をバック
アップさせる。
えばSVP 機能を有するプロセッサに故障が発生した場
合、システムを構成する複数のプロセッサの中から、SV
P機能を実行可能な他のプロセッサを選択し、選択した
プロセッサに故障が発生したプロセッサの機能をバック
アップさせる。
【０００９】
【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。図１は本発明に係るマルチプロセッサシス
テム（以下、本発明システムという）のブロック図であ
る。図８に示した従来のマルチプロセッサシステムと同
一、又は相当部分には同一符号を付してその説明を省略
する。CPU 2,3,4 はその故障発生時に互いのタスクを代
行するとともに、SVP １の故障発生時には予め定められ
たバックアップ順位に従ってSVP 機能を実行する。図中
７はSVP 機能を実行中でないCPU 2,3,4 で故障が発生し
た場合にのみ有意となるCPU エラー信号、８はSVP 機能
を実行中のCPU 2,3,4 で故障が発生した場合にのみ有意
となるSVP エラー信号である。
て説明する。図１は本発明に係るマルチプロセッサシス
テム（以下、本発明システムという）のブロック図であ
る。図８に示した従来のマルチプロセッサシステムと同
一、又は相当部分には同一符号を付してその説明を省略
する。CPU 2,3,4 はその故障発生時に互いのタスクを代
行するとともに、SVP １の故障発生時には予め定められ
たバックアップ順位に従ってSVP 機能を実行する。図中
７はSVP 機能を実行中でないCPU 2,3,4 で故障が発生し
た場合にのみ有意となるCPU エラー信号、８はSVP 機能
を実行中のCPU 2,3,4 で故障が発生した場合にのみ有意
となるSVP エラー信号である。
【００１０】図２は図１に示すCPU 2,3,4 の要部構成を
示すブロック図である。図中21は自己の故障をSVP １又
は他のCPU 2,3,4 へ出力するためのエラー信号、22はエ
ラー信号21をSVP １又は他のCPU 2,3,4 へ出力する際、
そのCPU 2,3,4がSVP 機能を実行中か否かに応じてSVP
エラー信号８を有意にするかCPU エラー信号７を有意に
するかを切り替える切り替え回路である。カウンタ23は
当該CPU2,3,4 によるSVP 機能のバックアップ順位が設
定されており、SVP 機能実行中の他のCPU 2,3,4 又はSV
P １からのSVP エラー信号８によってバックアップ順位
が１ずつデクリメントされ、SVP 機能のバックアップ順
位第１位、即ち、設定値のカウントアップ時にはSVP バ
ックアップ信号24を出力して割込みを発生させる。
示すブロック図である。図中21は自己の故障をSVP １又
は他のCPU 2,3,4 へ出力するためのエラー信号、22はエ
ラー信号21をSVP １又は他のCPU 2,3,4 へ出力する際、
そのCPU 2,3,4がSVP 機能を実行中か否かに応じてSVP
エラー信号８を有意にするかCPU エラー信号７を有意に
するかを切り替える切り替え回路である。カウンタ23は
当該CPU2,3,4 によるSVP 機能のバックアップ順位が設
定されており、SVP 機能実行中の他のCPU 2,3,4 又はSV
P １からのSVP エラー信号８によってバックアップ順位
が１ずつデクリメントされ、SVP 機能のバックアップ順
位第１位、即ち、設定値のカウントアップ時にはSVP バ
ックアップ信号24を出力して割込みを発生させる。
【００１１】AND 回路25は他のCPU 2,3,4 からのCPU エ
ラー信号７及び自己のSVP バックアップ信号24を２入力
としており、自CPU がSVP 機能実行中の場合のみ、他の
CPU2,3,4 からのCPU エラー信号７出力に伴う割込みを
発生させる。なお、26は診断バス６を介したデータ入出
力を制御する診断バスインタフェースである。
ラー信号７及び自己のSVP バックアップ信号24を２入力
としており、自CPU がSVP 機能実行中の場合のみ、他の
CPU2,3,4 からのCPU エラー信号７出力に伴う割込みを
発生させる。なお、26は診断バス６を介したデータ入出
力を制御する診断バスインタフェースである。
【００１２】図３は図１に示すSVP １へのCPU エラー信
号７及びSVP エラー信号８の入出力を示す図であって、
図１と同一部分には同一符号を付してその説明を省略す
る。なお、図中16は診断バス６を介したデータ入出力を
制御する診断バスインタフェースである。
号７及びSVP エラー信号８の入出力を示す図であって、
図１と同一部分には同一符号を付してその説明を省略す
る。なお、図中16は診断バス６を介したデータ入出力を
制御する診断バスインタフェースである。
【００１３】次に本発明システムの動作について説明す
る。システム初期化時、SVP １は診断バス６経由でCPU
2,3,4 のカウンタ23,23,23にSVP 機能のバックアップ順
位「１」「２」「３」を設定する。本実施例ではバック
アップ順位をCPU ２→CPU ３→CPU ４とする。カウンタ
23はSVP １又は他のCPU 2,3,4 からのSVP エラー信号８
によって１ずつデクリメントされ、カウント値がゼロに
なるとSVP バックアップ信号24を出力し割込みを発生さ
せ、この割込みを発生させたCPU 2,3,4 がSVP 機能のバ
ックアップを受け持つことになる。
る。システム初期化時、SVP １は診断バス６経由でCPU
2,3,4 のカウンタ23,23,23にSVP 機能のバックアップ順
位「１」「２」「３」を設定する。本実施例ではバック
アップ順位をCPU ２→CPU ３→CPU ４とする。カウンタ
23はSVP １又は他のCPU 2,3,4 からのSVP エラー信号８
によって１ずつデクリメントされ、カウント値がゼロに
なるとSVP バックアップ信号24を出力し割込みを発生さ
せ、この割込みを発生させたCPU 2,3,4 がSVP 機能のバ
ックアップを受け持つことになる。
【００１４】また、切り替え回路22は自CPU で故障が発
生した場合にSVP バックアップ信号24が出力されている
か否かによってSVP エラー信号８とCPU エラー信号７の
いずれか一方を出力する。
生した場合にSVP バックアップ信号24が出力されている
か否かによってSVP エラー信号８とCPU エラー信号７の
いずれか一方を出力する。
【００１５】次に、SVP 機能を実行中でないCPU 2,3,4
で故障が発生した場合の本発明システムの動作を、図４
に示すフローチャートに基づいて説明する。CPU 2,3,4
で故障が発生すると(S1)、CPU 2,3,4 はSVP 機能を実行
中でないため切り替え回路22がCPU エラー信号７を有意
とする(S2)。従って、SVP エラー信号８は有意とならな
いので、CPU 2,3,4 のカウンタ23,23,23はデクリメント
されない。CPU エラー信号７はSVP 機能実行中のプロセ
ッサにのみ割込みとして検出されるので、この場合はSV
P １にのみCPU エラー信号７による割込みが発生する(S
3)。
で故障が発生した場合の本発明システムの動作を、図４
に示すフローチャートに基づいて説明する。CPU 2,3,4
で故障が発生すると(S1)、CPU 2,3,4 はSVP 機能を実行
中でないため切り替え回路22がCPU エラー信号７を有意
とする(S2)。従って、SVP エラー信号８は有意とならな
いので、CPU 2,3,4 のカウンタ23,23,23はデクリメント
されない。CPU エラー信号７はSVP 機能実行中のプロセ
ッサにのみ割込みとして検出されるので、この場合はSV
P １にのみCPU エラー信号７による割込みが発生する(S
3)。
【００１６】CPU ３に故障が発生した場合、SVP １は割
込み処理において、CPU ３のエラーを診断バス６を介し
て認識するとCPU ３をシステムから切離す(S6)。と同時
に、CPU ３よりSVP 機能のバックアップ順位が低いCPU
４のバックアップ順位を上げるため、CPU ４のカウンタ
23の値を診断バス６経由で１だけデクリメントし(S7)、
CPU ４の順位は「３」→「２」となり、SVP 機能のバッ
クアップ順位はCPU ２→CPU ４となる。図５はこのとき
のCPU 2,3,4 のカウンタ23,23,23の設定値の変化のタイ
ミングを示している。なお、CPU ３の切離しをCPU 2,4
に通知する動作は従来の動作と同様である。
込み処理において、CPU ３のエラーを診断バス６を介し
て認識するとCPU ３をシステムから切離す(S6)。と同時
に、CPU ３よりSVP 機能のバックアップ順位が低いCPU
４のバックアップ順位を上げるため、CPU ４のカウンタ
23の値を診断バス６経由で１だけデクリメントし(S7)、
CPU ４の順位は「３」→「２」となり、SVP 機能のバッ
クアップ順位はCPU ２→CPU ４となる。図５はこのとき
のCPU 2,3,4 のカウンタ23,23,23の設定値の変化のタイ
ミングを示している。なお、CPU ３の切離しをCPU 2,4
に通知する動作は従来の動作と同様である。
【００１７】またCPU ２に故障が発生した場合、SVP １
は割込み処理において、CPU ２のエラーを診断バス６を
介して認識するとCPU ２をシステムから切離す(S4)。と
同時に、CPU ２よりSVP 機能のバックアップ順位が低い
CPU 3,4 のバックアップ順位を上げるため、CPU 3,4 の
カウンタ23,23 の値を診断バス６経由でそれぞれ１ずつ
デクリメントし(S5)、CPU ３の順位は「２」→「１」、
CPU ４の順位は「３」→「２」となり、SVP 機能のバッ
クアップ順位はCPU ３→CPU ４となる。
は割込み処理において、CPU ２のエラーを診断バス６を
介して認識するとCPU ２をシステムから切離す(S4)。と
同時に、CPU ２よりSVP 機能のバックアップ順位が低い
CPU 3,4 のバックアップ順位を上げるため、CPU 3,4 の
カウンタ23,23 の値を診断バス６経由でそれぞれ１ずつ
デクリメントし(S5)、CPU ３の順位は「２」→「１」、
CPU ４の順位は「３」→「２」となり、SVP 機能のバッ
クアップ順位はCPU ３→CPU ４となる。
【００１８】またCPU ４に故障が発生した場合、SVP １
は割込み処理において、CPU ４のエラーを診断バス６を
介して認識するとCPU ４をシステムから切離す(S8)。こ
の場合、CPU 2,3 のバックアップ順位はCPU ４より高い
のでカウンタ23,23 のデクリメントは行わず、SVP 機能
のバックアップ順位はCPU ２→CPU ３となる。
は割込み処理において、CPU ４のエラーを診断バス６を
介して認識するとCPU ４をシステムから切離す(S8)。こ
の場合、CPU 2,3 のバックアップ順位はCPU ４より高い
のでカウンタ23,23 のデクリメントは行わず、SVP 機能
のバックアップ順位はCPU ２→CPU ３となる。
【００１９】次に、システム初期化の後、SVP １に故障
が発生した場合の本発明システムの動作を、図６に示す
フローチャートに基づいて説明する。SVP １で故障が発
生すると(S21) 、SVP １は無条件にSVP エラー信号８を
有意とし(S22) 、CPU 2,3,4 のカウンタ23,23,23はそれ
ぞれ１ずつデクリメントされる(S23) 。図７はこのとき
のCPU 2,3,4 のカウンタ23,23,23の設定値の変化を示し
ている。
が発生した場合の本発明システムの動作を、図６に示す
フローチャートに基づいて説明する。SVP １で故障が発
生すると(S21) 、SVP １は無条件にSVP エラー信号８を
有意とし(S22) 、CPU 2,3,4 のカウンタ23,23,23はそれ
ぞれ１ずつデクリメントされる(S23) 。図７はこのとき
のCPU 2,3,4 のカウンタ23,23,23の設定値の変化を示し
ている。
【００２０】これにより、CPU ２のカウンタ23がカウン
トアップして、CPU ２からのSVP バックアップ信号24の
出力により割込みが発生し(S23) 、この割込み処理によ
って図示しないSVP 機能タスクが起動され(S24) 、それ
以降CPU ２がSVP 機能を代行することになり、CPU ２の
AND回路25を介した割込み発生により他のCPU 3,4 から
のCPU エラー信号７が検出される。CPU ２のSVP バック
アップ割込み発生と同時に、CPU 3,4 のカウンタ値がそ
れぞれ１ずつデクリメントされ(S25) (S26) 、バックア
ップ順位はCPU ３→CPU ４となる。
トアップして、CPU ２からのSVP バックアップ信号24の
出力により割込みが発生し(S23) 、この割込み処理によ
って図示しないSVP 機能タスクが起動され(S24) 、それ
以降CPU ２がSVP 機能を代行することになり、CPU ２の
AND回路25を介した割込み発生により他のCPU 3,4 から
のCPU エラー信号７が検出される。CPU ２のSVP バック
アップ割込み発生と同時に、CPU 3,4 のカウンタ値がそ
れぞれ１ずつデクリメントされ(S25) (S26) 、バックア
ップ順位はCPU ３→CPU ４となる。
【００２１】その後、SVP 機能実行中のCPU ２で故障が
発生すると、CPU ２の切り替え回路22はSVP エラー信号
８を有意とするので、CPU 3,4 のカウンタ値がそれぞれ
１ずつデクリメントされ、今度はCPU ３のカウンタ23が
カウントアップし、上記と同様にしてCPU ３がSVP 機能
をバックアップする。
発生すると、CPU ２の切り替え回路22はSVP エラー信号
８を有意とするので、CPU 3,4 のカウンタ値がそれぞれ
１ずつデクリメントされ、今度はCPU ３のカウンタ23が
カウントアップし、上記と同様にしてCPU ３がSVP 機能
をバックアップする。
【００２２】なお、本実施例では、SVP １が搭載された
マルチプロセッサシステムにおけるSVP 機能のバックア
ップについて説明したが、SVP １が搭載されないマルチ
プロセッサシステムにおいてもSVP 機能のバックアップ
を行わせることが可能である。この場合はシステム初期
化の時点でいずれかのCPU がSVP 機能プロセッサとなっ
て、他のCPU のカウンタに初期値を設定する。これによ
って、SVP １を搭載しない安価なマルチプロセッサシス
テムでもSVP 機能の実行が可能となる。
マルチプロセッサシステムにおけるSVP 機能のバックア
ップについて説明したが、SVP １が搭載されないマルチ
プロセッサシステムにおいてもSVP 機能のバックアップ
を行わせることが可能である。この場合はシステム初期
化の時点でいずれかのCPU がSVP 機能プロセッサとなっ
て、他のCPU のカウンタに初期値を設定する。これによ
って、SVP １を搭載しない安価なマルチプロセッサシス
テムでもSVP 機能の実行が可能となる。
【００２３】また、本実施例では、SVP 機能のバックア
ップについて説明したが、これに限らず、例えば、本来
CPU が持っている演算機能をバックアップするといった
ような一般的なバックアップにも容易に拡張することが
できる。
ップについて説明したが、これに限らず、例えば、本来
CPU が持っている演算機能をバックアップするといった
ような一般的なバックアップにも容易に拡張することが
できる。
【００２４】
【発明の効果】以上のように、本発明に係るマルチプロ
セッサシステムは、プロセッサの一つに故障が発生した
場合に各プロセッサのソフトウェアの負荷を増すことな
く他のプロセッサが容易にその機能をバックアップする
ので、システムの処理が中断することなく処理効率が向
上するという優れた効果を奏する。
セッサシステムは、プロセッサの一つに故障が発生した
場合に各プロセッサのソフトウェアの負荷を増すことな
く他のプロセッサが容易にその機能をバックアップする
ので、システムの処理が中断することなく処理効率が向
上するという優れた効果を奏する。
【図１】本発明システムのブロック図である。
【図２】本発明システムを構成するCPU 内部のブロック
図である。
図である。
【図３】本発明システムを構成するSVP 内部のブロック
図である。
図である。
【図４】CPU 故障時における本発明システムの動作手順
を示すフローチャートである。
を示すフローチャートである。
【図５】CPU 故障時における各CPU のカウンタ値の変化
を示す図である。
を示す図である。
【図６】SVP 故障時における本発明システムの動作手順
を示すフローチャートである。
を示すフローチャートである。
【図７】SVP 故障時における各CPU のカウンタ値の変化
を示す図である。
を示す図である。
【図８】従来のマルチプロセッサシステムのブロック図
である。
である。
【図９】従来のマルチプロセッサシステムの動作手順を
示すフローチャートである。
示すフローチャートである。
１ SVP 2,3,4 CPU ５ システムバス ６ 診断バス ７ CPU エラー信号 ８ SVP エラー信号
Claims (1)
- 【請求項１】 共通バスに接続された複数のプロセッサ
からなるマルチプロセッサシステムにおいて、前記複数
のプロセッサに含まれるプロセッサに故障が発生した場
合、該プロセッサの機能を実行可能なプロセッサを前記
複数のプロセッサの中から選択する手段と、選択したプ
ロセッサに前記機能を実行させる手段とを備えたことを
特徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4203407A JPH0652130A (ja) | 1992-07-30 | 1992-07-30 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4203407A JPH0652130A (ja) | 1992-07-30 | 1992-07-30 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652130A true JPH0652130A (ja) | 1994-02-25 |
Family
ID=16473556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4203407A Pending JPH0652130A (ja) | 1992-07-30 | 1992-07-30 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652130A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011061828A1 (ja) * | 2009-11-19 | 2011-05-26 | 富士通株式会社 | 情報処理装置、情報処理装置の制御方法及び制御プログラム |
| US8423997B2 (en) | 2008-09-30 | 2013-04-16 | Fujitsu Limited | System and method of controlling virtual machine |
| US8423699B2 (en) | 2008-08-21 | 2013-04-16 | Fujitsu Limited | Information processing apparatus and method for controlling information processing apparatus |
| JP5299283B2 (ja) * | 2007-11-19 | 2013-09-25 | 富士通株式会社 | 情報処理装置及び情報処理システム並びにそれらの制御方法 |
| JP2021076021A (ja) * | 2019-11-05 | 2021-05-20 | 株式会社デンソー | 電子制御装置 |
-
1992
- 1992-07-30 JP JP4203407A patent/JPH0652130A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5299283B2 (ja) * | 2007-11-19 | 2013-09-25 | 富士通株式会社 | 情報処理装置及び情報処理システム並びにそれらの制御方法 |
| US8745436B2 (en) | 2007-11-19 | 2014-06-03 | Fujitsu Limited | Information processing apparatus, information processing system, and control method therefor |
| US8423699B2 (en) | 2008-08-21 | 2013-04-16 | Fujitsu Limited | Information processing apparatus and method for controlling information processing apparatus |
| US8423997B2 (en) | 2008-09-30 | 2013-04-16 | Fujitsu Limited | System and method of controlling virtual machine |
| WO2011061828A1 (ja) * | 2009-11-19 | 2011-05-26 | 富士通株式会社 | 情報処理装置、情報処理装置の制御方法及び制御プログラム |
| JP2021076021A (ja) * | 2019-11-05 | 2021-05-20 | 株式会社デンソー | 電子制御装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11143729A (ja) | フォールトトレラントコンピュータ | |
| JPH0652130A (ja) | マルチプロセッサシステム | |
| JPH0375834A (ja) | パリティの置換装置及び方法 | |
| JPS6048773B2 (ja) | 複数計算機間の相互監視方式 | |
| US7243257B2 (en) | Computer system for preventing inter-node fault propagation | |
| JPH03179538A (ja) | データ処理システム | |
| JP2998804B2 (ja) | マルチマイクロプロセッサシステム | |
| JPH0934852A (ja) | クラスタシステム | |
| JPS60134942A (ja) | 異常状態におけるバツクアツプシステム | |
| JPH0430245A (ja) | マルチプロセッサ制御方式 | |
| JP3363579B2 (ja) | 監視装置及び監視システム | |
| JPS6290068A (ja) | 予備系監視方式 | |
| JPH03111962A (ja) | マルチプロセッサ・システム | |
| JPH0713792A (ja) | ホットスタンバイシステムにおけるエラー制御方式 | |
| JPH05274169A (ja) | 計算機 | |
| JPS634210B2 (ja) | ||
| JP3062098B2 (ja) | 同期運転プロセッサの障害切離し制御システムおよび障害切離し制御方法 | |
| JPH05289896A (ja) | フォールトトレラントコンピュータ | |
| JPH10143393A (ja) | 診断処理装置 | |
| JPH03204739A (ja) | マイクロコンピュータ | |
| JPH05233576A (ja) | 二重システム | |
| JPH04211841A (ja) | 二重化処理装置 | |
| JP2002259154A (ja) | フォールト・トレラント・コンピュータシステム | |
| JPH01169545A (ja) | 多重化コンピュータシステムにおける障害検出方式 | |
| JPH06187184A (ja) | ２重系システムの入出力制御装置 |