JPH1063528A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 システムの性能低下を伴わず、運用系主記憶
装置と待機予備系主記憶装置の内容の一致をチェックす
ることができるメモリ制御装置を提供する。 【解決手段】 メモリ制御装置は、メモリバス接続装置
１１３，１２３が、バスサイクルモニタ１３１，２３
１、バスアクセス制御部１３２，２３２、運用系データ
格納部１３３，２３３、待機予備系データ格納部１３
４，２３４及びデータ比較部１３５，２３５を備え、運
用系主記憶装置１２読み出し時に、読み出し要求したバ
スマスタのバスサイクルとは独立したバスサイクルで、
待機予備系サブシステム内メモリバス２４を使用し、待
機予備系主記憶装置２２の内容の読み出しを可能にする
とともに、アクセス時に運用系主記憶装置１２内容と待
機予備系主記憶装置２２内容の一致を検出し、不一致検
出時は運用系主記憶装置１２に基づいてそのまま継続処
理を行い、かつ中央演算処理装置１１に対し不一致を検
出したことを通知するように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ホットスタンバイ
方式の２重化冗長システムにおけるメモリ制御装置に関
し、特に、運用系主記憶装置と待機予備系主記憶装置の
データチェックを改良したメモリ制御装置に関する。

【０００２】

【従来の技術】汎用機を対象とした高信頼技法として、
同一のプロセッサを２台用いてシステムを構成する２重
化冗長システムがある。

【０００３】２重化冗長システムは、オンライン処理を
行う運用系と予備系のプロセッサから構成され、予備系
は通常バッチ処理等の優先度の低い業務に使用される。
システム全体の信頼性を上げるため入出力（Ｉ／Ｏ）装
置、外部記憶装置等にもそれぞれ予備機を持たせてい
る。

【０００４】運用系が障害になると予備系の業務を中止
し、障害装置を予備に切り換えて処理を再開する。予備
系を常時サービス可能な状態に待機させておく方式をホ
ットスタンバイ方式と呼び、この方式では自動切り替え
が可能である。

【０００５】図２は、ホットスタンバイ方式２重化冗長
システムの構成を示す図である。

【０００６】図２において、２重化冗長システムは、第
１のサブシステム１０と、第２のサブシステム２０と、
サブシステム間をつなぐサブシステム間メモリバス接続
バス３０及びサブシステム間システムバス接続バス４０
から構成される。

【０００７】上記第１のサブシステム１０は、中央演算
処理装置１１、主記憶装置１２、メモリバス接続装置１
３、サブシステム内メモリバス１４、メモリバス−シス
テムバス接続装置１５、サブシステム内システムバス１
６、Ι／Ｏ装置１７及びシステムバス接続装置１８から
構成される。

【０００８】同様に、上記第２のサブシステム２０は、
中央演算処理装置２１、主記憶装置２２、メモリバス接
続装置２３、サブシステム内メモリバス２４、メモリバ
ス−システムバス接続装置２５、サブシステム内システ
ムバス２６、Ι／Ｏ装置２７及びシステムバス接続装置
２８から構成される。

【０００９】上記第１のサブシステム１０と第２のサブ
システム２０の装置構成は同一であり、一方が運用系、
他方が待機予備系となる。

【００１０】以下、第１のサブシステム１０が運用系サ
ブシステムとなり、第２のサブシステム２０が待機予備
系サブシステムとなった場合について説明する。

【００１１】運用系の中央演算処理装置１１は、サブシ
ステム内メモリバス１４を用いて運用系の主記憶装置１
２に対し読み書きが可能であり、メモリバス接続装置１
３及び２３とサブシステム間メモリバス接続バス３０を
用いて待機予備系の主記憶装置２２に対しても読み書き
が可能である。

【００１２】運用系サブシステム内のΙ／Ｏ装置１７
は、サブシステム内システムバス１６，メモリバス−シ
ステムバス接続装置１５を用いて、運用系主記憶装置１
２に対し読み書きを行い、さらにメモリバス接続装置１
３及び２３とサブシステム間メモリバス接続バス３０を
用いて待機予備系主記憶装置２２に対しても読み書きを
行うことが可能である。

【００１３】待機予備系サブシステム内のΙ／Ｏ装置２
７は、待機予備系サブシステム内システムバス２６，シ
ステムバス接続装置１８及び２８，サブシステム間シス
テムバス接続バス４０，運用系サブシステム内システム
バス１６，運用系メモリバス−システムバス接続装置１
５を用いて、運用系主記憶装置１２に対し読み書きを行
い、さらにメモリバス接続装置１３及び２３とサブシス
テム間メモリバス接続バス３０を用いて、待機予備系主
記憶装置２２に対して読み書きを行うことが可能であ
る。

【００１４】すなわち、各Ι／Ｏ装置の主記憶装置に対
するアクセスは、運用系サブシステム内のメモリバス−
システムバス接続装置１５を用いて行い、待機予備系サ
ブシステム内のメモリバス−システムバス接続装置２５
は用いない。運用系が、運転中にハードウェア障害／ソ
フトウェア障害を検出した場合には、待機予備系のサブ
システム２０に切り替え、主記憶２重書き機構により運
用系主記憶装置１２と内容の一致が保証された待機予備
系主記憶装置２２の内容に基づいて処理を継続実行させ
る。

【００１５】なお、待機予備系の中央演算処理装置２１
及び待機予備系サブシステム内のメモリバス−システム
バス接続装置２５は停止している。

【００１６】主記憶２重書き機構とは、運用系主記憶装
置１２と待機予備系主記憶装置２２の内容を一致させる
ために、運用系主記憶装置１２に対する書き込み動作が
発生した場合、同一データを待機予備系主記憶装置２２
の同一アドレスに対しても書き込みを行うものである。

【００１７】この機構を用いたシステムでは、主記憶２
重書き時、それぞれの主記憶装置からの書き込み正常応
答の確認により、書き込み時点での内容の一致を保証し
ていた。

【００１８】主記憶装置の一般的信頼性向上方法とし
て、主記憶装置へのデータ書き込み時に、パリティビッ
トと呼ばれる１ビットを付加してデータ全体の“１”の
個数を奇数または偶数となるようにし、データを読み出
す時に、それらのデータについてのエラーの有無のチェ
ックを行うエラー検出方法（パリティチェックと呼ぶ）
と、主記憶装置に対する書き込みデータにさらにチェッ
クビットを追加して、エラー発生したビットの検出及び
それを訂正するエラー訂正方法（ＥＣＣチェックと呼
ぶ）がある。

【００１９】ホットスタンバイ方式２重化冗長システム
では、運用系主記憶装置に対する読み出し時は、運用系
サブシステム内メモリバス１４を用いて行い、サブシス
テム間メモリバス接続バス３０及び待機予備系サブシス
テム内メモリバス２４は用いていない。また、書き込み
時は運用系主記憶装置に対しては、運用系サブシステム
内メモリバス１４を用いて行い、さらに、待機予備系主
記憶装置に対しては、メモリバス接続装置１３，２３と
サブシステム間メモリバス接続バス３０及び待機予備系
サブシステム内メモリバス２４を用いて行う。

【００２０】

【発明が解決しようとする課題】しかしながら、上述し
た従来の主記憶２重書き機構では、運用系主記憶装置と
待機予備系主記憶装置からの書き込み正常応答により書
き込み時点での内容の一致を保証するものであり、その
後ビット反転等により書き込まれた内容が失われたとし
ても、その障害を検出することはできなかった。

【００２１】また、主記憶装置に対しては、記憶素子に
ダイナミックランダムアクセスメモリ（ＤＲＡΜ）を利
用している装置において、ＤＲＡΜ内のデータ保持に必
要なリフレッシュ動作を兼ねてデータ処理装置からのア
クセスとは独立に周期的に格納データの正常性チェック
（パリティチェック，ＥＣＣチェック等）を行っている
システムもあるが、正常性チェックにより検出されない
ような障害が発生した場合は、運用系主記憶装置と待機
予備系主記憶装置の内容の不一致を検出できなかった。

【００２２】また、ソフトウェアによるチェックは可能
ではあるが、そのためにそれぞれの主記憶装置に対しア
クセスサイクルが発生し、性能の低下につながる。

【００２３】本発明は、システムの性能低下を伴わず、
運用系主記憶装置と待機予備系主記憶装置の内容の一致
をチェックすることができるメモリ制御装置を提供する
ことを目的とする。

【００２４】

【課題を解決するための手段】本発明に係るメモリ制御
装置は、ホットスタンバイ方式の２重化冗長システムで
あって、運用系主記憶装置に対する書き込み時に、主記
憶２重書き機構により同一データを待機予備系主記憶装
置にも書き込むことができ、運用系主記憶装置の読み出
し時のアクセスルートに、待機予備系サブシステム内メ
モリバスを使用せず、通常運用時には、運用系主記憶装
置を用いて処理を行い、運転中に運用系サブシステム内
で障害が発生した場合には、待機予備系サブシステムに
切り替え、待機予備系主記憶装置の内容に基づいて処理
を継続実行するメモリ制御装置において、運用系主記憶
装置読み出し時に、読み出し要求したバスマスタのバス
サイクルとは独立したバスサイクルで、待機予備系サブ
システム内メモリバスを使用し、待機予備系主記憶装置
の内容を読み出すことを可能にする手段と、アクセス時
に運用系主記憶装置内容と待機予備系主記憶装置内容の
一致検出手段と、不一致検出時は運用系主記憶装置に基
づいてそのまま継続処理を行い、かつ中央演算処理装置
に対し不一致を検出したことを通知する手段とを備えて
構成する。

【００２５】

【発明の実施の形態】図１は本発明の実施形態に係るホ
ットスタンバイ方式２重化冗長システムの構成を示す図
である。本実施形態に係るメモリ制御装置の説明にあた
り図２に示す２重化冗長システムと同一構成部分には同
一符号を付している。

【００２６】図１において、ホットスタンバイ方式２重
化冗長システムは、第１のサブシステム１００と、第２
のサブシステム２００と、サブシステム間をつなぐサブ
システム間メモリバス接続バス３０及びサブシステム間
システムバス接続バス４０から構成される。

【００２７】上記第１のサブシステム１００は、中央演
算処理装置１１、主記憶装置１２、メモリバス接続装置
１１３、サブシステム内メモリバス１４、メモリバス−
システムバス接続装置１５、サブシステム内システムバ
ス１６、Ι／Ｏ装置１７及びシステムバス接続装置１８
から構成される。

【００２８】同様に、上記第２のサブシステム２００
は、中央演算処理装置２１、主記憶装置２２、メモリバ
ス接続装置１２３、サブシステム内メモリバス２４、メ
モリバス−システムバス接続装置２５、サブシステム内
システムバス２６、Ι／Ｏ装置２７及びシステムバス接
続装置２８から構成される。

【００２９】本実施形態は、従来システムに対して、メ
モリバス接続装置１１３，１２３内に以下の構成要素を
追加したものである。

【００３０】すなわち、上記メモリバス接続装置１１３
は、バスサイクルモニタ１３１、バスアクセス制御部１
３２、運用系データ格納部１３３、待機予備系データ格
納部１３４及びデータ比較部１３５から構成され、上記
メモリバス接続装置１２３は、バスサイクルモニタ２３
１、バスアクセス制御部２３２、運用系データ格納部２
３３、待機予備系データ格納部２３４及びデータ比較部
２３５から構成される。

【００３１】上記メモリバス接続装置１１３及び１２３
の各構成要素の詳細説明は、第１のサブシステム１００
が運用系サブシステムとなり、第２のサブシステム２０
０が待機予備系サブシステムとなった場合で述べる。

【００３２】・バスサイクルモニタ１３１及び２３１ 運用系側メモリバス接続装置内のバスサイクルモニタ１
３１は、運用系主記憶装置に対する読み出しサイクルを
バスサイクルを監視することによってモニタし、運用系
主記憶装置に対する読み出しサイクル発生時に、運用系
主記憶装置の内容を運用系データ格納部１３３に収容指
示し、バスアクセス制御部１３２には待機予備系主記憶
装置に対する読み出しサイクル開始指示、データ比較部
１３５にはデータ比較指示を通知する。

【００３３】・バスアクセス制御部１３２及び２３２ 通常は運用系のバスサイクルに従い、待機予備系サブシ
ステムに対するバスアクセス制御を行っているが、バス
サイクルモニタ１３１からの待機予備系主記憶装置に対
する読み出しサイクル開始指示により、運用系のバスア
クセスとは独立した、待機予備系主記憶装置に対するバ
スアクセス制御を行う。

【００３４】・運用系データ格納部１３３及び２３３ バスサイクルモニタ１３１からの指示に従い、運用系主
記憶装置から読み出されたデータを格納する。

【００３５】・待機予備系データ格納部１３４及び２３
４ バスサイクルモニタ１３１からの指示に従い、待機予備
系主記憶装置から読み出されたデータを格納する。

【００３６】・データ比較部１３５及び２３５ バスサイクルモニタ１３１からの比較指示に従い、各デ
ータ格納部にある運用系、待機予備系主記憶装置から読
み出されたデータを比較する。

【００３７】・不一致検出通知線１９及び２９ 運用系、待機予備系主記憶装置から読み出されたデータ
が等しくなかったことを中央演算処理装置１１に通知す
るための信号線である。

【００３８】以下、上述のように構成されたホットスタ
ンバイ方式２重化冗長システムの動作を説明する。

【００３９】第１のサブシステム１００が運用系サブシ
ステムとなり、第２のサブシステム２００が待機予備系
サブシステムとなった場合の動作を例にとる。

【００４０】（１）中央演算処理装置１１から運用系主
記憶装置１２に対して読み出し要求を発行する。

【００４１】（２）メモリバス接続装置１１３内のバス
サイクルモニタ１３１により、運用系主記憶装置１２に
対しての読み出し要求を検出する。

【００４２】（３）バスサイクルモニタ１３１は、運用
系主記憶装置１２から読み出されたデータを運用系デー
タ格納部１３３に格納し、さらにバスアクセス制御部１
３２に対して待機予備系主記憶装置２２の読み出し指示
を通知する。

【００４３】（４）バスアクセス制御部１３２は、待機
予備系主記憶装置２２の読み出し指示を受け、サブシス
テム間メモリバス接続バス３０とメモリバス接続装置１
２３及び待機予備系サブシステム内メモリバス２４を用
いて待機予備系主記憶装置２２に対する読み出しを、運
用系のバスアクセスとは独立したバスアクセスで行う。
さらに、待機予備系主記憶装置２２から読み出されたデ
ータを待機予備系データ格納部１３４に格納する。

【００４４】（５）データ比較部１３５は、データ比較
指示を受け各データ格納部１３３及び１３４に格納され
た、運用系，待機予備系それぞれの主記憶装置から読み
出されたデータを比較する。双方のデータが等しい場合
には引き続き処理を行い、等しくなかった場合には、運
用系主記憶装置１２の内容に従い処理を続行し、不一致
検出通知線１９を用いて中央演算処理部１１に障害が発
生したことを通知する。

【００４５】なお、不一致検出時は運用系，待機予備系
の主記憶装置内容が同一ではないので、運用系主記憶装
置障害による、待機予備系主記憶装置データの代替え処
理は抑止される。

【００４６】以上説明したように、本実施形態に係るメ
モリ制御装置は、メモリバス接続装置１１３，１２３
が、バスサイクルモニタ１３１，２３１、バスアクセス
制御部１３２，２３２、運用系データ格納部１３３，２
３３、待機予備系データ格納部１３４，２３４及びデー
タ比較部１３５，２３５を備え、運用系主記憶装置１２
読み出し時に、読み出し要求したバスマスタのバスサイ
クルとは独立したバスサイクルで、待機予備系サブシス
テム内メモリバス２４を使用し、待機予備系主記憶装置
２２の内容の読み出しを可能にするとともに、アクセス
時に運用系主記憶装置１２内容と待機予備系主記憶装置
２２内容の一致を検出し、不一致検出時は運用系主記憶
装置１２に基づいてそのまま継続処理を行い、かつ中央
演算処理装置１１に対し不一致を検出したことを通知す
るように構成しているので、運用系主記憶装置に対する
読み出し動作時に、それとは独立した動作で待機予備系
主記憶装置に対する読み出しを行うことにより、性能の
低下を伴わずにデータの一致性をチェックすることがで
き、より信頼性の高い２重化冗長システムが実現でき
る。

【００４７】なお、上記実施形態において、主記憶装置
に対する読み出しは運用系，待機予備系それぞれ独立し
たバスサイクルで実施していたが、運用系と待機予備系
の主記憶装置の内容の一致がチェックされてから、読み
出し要求を発行した中央演算処理装置に応答を返すよう
にしてもよい。

【００４８】また、中央演算処理装置による主記憶装置
読み出し時のみだけではなく、Ι／Ｏ装置による主記憶
装置読み出し時にも、同様に適用することができる。

【００４９】さらに、上記メモリ制御装置を構成する各
種装置や、バスの数、種類接続状態などは前述した上述
の実施形態に限られないことは言うまでもない。

【００５０】

【発明の効果】本発明に係るメモリ制御装置では、運用
系主記憶装置読み出し時に、読み出し要求したバスマス
タのバスサイクルとは独立したバスサイクルで、待機予
備系サブシステム内メモリバスを使用し、待機予備系主
記憶装置の内容を読み出すことを可能にする手段と、ア
クセス時に運用系主記憶装置内容と待機予備系主記憶装
置内容の一致検出手段と、不一致検出時は運用系主記憶
装置に基づいてそのまま継続処理を行い、かつ中央演算
処理装置に対し不一致を検出したことを通知する手段と
を備えて構成しているので、システムの性能低下を伴わ
ず、運用系主記憶装置と待機予備系主記憶装置の内容の
一致をチェックすることができる。

【図面の簡単な説明】

【図１】本発明を適用した実施形態に係るメモリ制御装
置が用いられるホットスタンバイ方式２重化冗長システ
ムの構成を示す図である。

【図２】従来のホットスタンバイ方式２重化冗長システ
ムの構成を示す図である。

【符号の説明】

１１，２１ 中央演算処理装置、１２，２２ 主記憶装
置、１４，２４ サブシステム内メモリバス、１５，２
５ メモリバス−システムバス接続装置、１７，２７
Ι／Ｏ装置、１８，２８ システムバス接続装置、１
９，２９ 不一致検出通知線、３０ サブシステム間メ
モリバス接続バス、４０ サブシステム間システムバス
接続バス４０、１００ 第１のサブシステム、１１３，
１２３ メモリバス接続装置、１３１，２３１ バスサ
イクルモニタ、１３２，２３２ バスアクセス制御部、
１３３，２３３ 運用系データ格納部、１３４，２３４
待機予備系データ格納部、１３５，２３５ データ比
較部、２００ 第２のサブシステム

───────────────────────────────────────────────────── フロントページの続き (72)発明者 工藤 康弘 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ホットスタンバイ方式の２重化冗長シス
   テムであって、運用系主記憶装置に対する書き込み時
   に、主記憶２重書き機構により同一データを待機予備系
   主記憶装置にも書き込むことができ、運用系主記憶装置
   の読み出し時のアクセスルートに、待機予備系サブシス
   テム内メモリバスを使用せず、 通常運用時には、運用系主記憶装置を用いて処理を行
   い、運転中に運用系サブシステム内で障害が発生した場
   合には、待機予備系サブシステムに切り替え、待機予備
   系主記憶装置の内容に基づいて処理を継続実行するメモ
   リ制御装置において、 運用系主記憶装置読み出し時に、読み出し要求したバス
   マスタのバスサイクルとは独立したバスサイクルで、待
   機予備系サブシステム内メモリバスを使用し、待機予備
   系主記憶装置の内容を読み出すことを可能にする手段
   と、 アクセス時に運用系主記憶装置内容と待機予備系主記憶
   装置内容の一致検出手段と、 不一致検出時は運用系主記憶装置に基づいてそのまま継
   続処理を行い、かつ中央演算処理装置に対し不一致を検
   出したことを通知する手段とを備えたことを特徴とする
   メモリ制御装置。