JPS60110047A - エラ−訂正方式 - Google Patents
エラ−訂正方式Info
- Publication number
- JPS60110047A JPS60110047A JP58217684A JP21768483A JPS60110047A JP S60110047 A JPS60110047 A JP S60110047A JP 58217684 A JP58217684 A JP 58217684A JP 21768483 A JP21768483 A JP 21768483A JP S60110047 A JPS60110047 A JP S60110047A
- Authority
- JP
- Japan
- Prior art keywords
- error
- control data
- cpu
- control
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、複数台の中央処理装置（ＣＰＵ）を連結して
成るシステムの各ＣＰＵを制御する制御データのエラー
訂正方式に関する。
成るシステムの各ＣＰＵを制御する制御データのエラー
訂正方式に関する。
従来から、書き換え可能々制御メモリに制御データを持
ったＣＰＵは、制御データの破壊による異常動作を防ぐ
だめの各種チェック機構を備えている。このようなチェ
ック機構の中で、古くはノ（リティチェックによる方法
が用いられ、近年エラーコレクションコードによるエラ
ー訂正方式が多く用いられるようになってきた。この方
式はＥＤＡＣ（Ｅｌｌ、ＲＯｌｌ、ＤＥＴＥＣＴ■０Ｗ
ＡＮＤＣＯ几ＲＥＣＴＩＯＮ）方式と呼ばれるもので、
データの語方向に対しある数の付加ビット（チェックビ
ットと称する）を設け、これに対して特別なデータ（）
・ミングコード等）を書き込むととによシ、データの読
み出し時に単一ビットのエラー訂正及び多数ビットのエ
ラー検出を行うものである。しかし、上記パリティチ、
ツタ方式にしろＥＤＡＣ方式による多数ビットのエラー
検出方式にしても、エラーが検出された時点でＣＩ）
Ｕの処理は停止され、処理を続行することができないば
かシか、当該エラーの状況をも保存することが困難であ
シ、後で行なわれる故障解析に多くの問題を残す欠点が
あった。
ったＣＰＵは、制御データの破壊による異常動作を防ぐ
だめの各種チェック機構を備えている。このようなチェ
ック機構の中で、古くはノ（リティチェックによる方法
が用いられ、近年エラーコレクションコードによるエラ
ー訂正方式が多く用いられるようになってきた。この方
式はＥＤＡＣ（Ｅｌｌ、ＲＯｌｌ、ＤＥＴＥＣＴ■０Ｗ
ＡＮＤＣＯ几ＲＥＣＴＩＯＮ）方式と呼ばれるもので、
データの語方向に対しある数の付加ビット（チェックビ
ットと称する）を設け、これに対して特別なデータ（）
・ミングコード等）を書き込むととによシ、データの読
み出し時に単一ビットのエラー訂正及び多数ビットのエ
ラー検出を行うものである。しかし、上記パリティチ、
ツタ方式にしろＥＤＡＣ方式による多数ビットのエラー
検出方式にしても、エラーが検出された時点でＣＩ）
Ｕの処理は停止され、処理を続行することができないば
かシか、当該エラーの状況をも保存することが困難であ
シ、後で行なわれる故障解析に多くの問題を残す欠点が
あった。
このよう外欠点を解消するため、サービスブロセッ”ｔ
ｋ付加し、このサービスプロセッサニよってエラー情報
の収拾、保持及び再立ち上げ等の処理を行なうようにし
たシステムが現われてきた。
ｋ付加し、このサービスプロセッサニよってエラー情報
の収拾、保持及び再立ち上げ等の処理を行なうようにし
たシステムが現われてきた。
又、このサービスプロセッサは、上記のような書き換え
可能な制御メモリに対し、電源投入後の制御プログラム
のイニシャルロード機能ヲ有しているものが多い。更に
、システムの信頼性及び処理能力の向上のため、ＣＰＵ
を２重化成るいは多重化したシステムが登場し、これら
各々のＣＰＵに対してもサービスプロセッサがサービス
ヲ行なうような構成を採用するようになってきた。
可能な制御メモリに対し、電源投入後の制御プログラム
のイニシャルロード機能ヲ有しているものが多い。更に
、システムの信頼性及び処理能力の向上のため、ＣＰＵ
を２重化成るいは多重化したシステムが登場し、これら
各々のＣＰＵに対してもサービスプロセッサがサービス
ヲ行なうような構成を採用するようになってきた。
しかし、どのようなシステムにおいてもＣＰＵの制御デ
ータが破壊された場合は、致命的な故障となりシステム
障害が起る場合が多く、特に２重化成るいけ多重化した
システムにおける励記制御データの破壊は、これらのシ
ステムが信頼性及び処理能力の向上を目的としているた
め、大きな問題となってきた。
ータが破壊された場合は、致命的な故障となりシステム
障害が起る場合が多く、特に２重化成るいけ多重化した
システムにおける励記制御データの破壊は、これらのシ
ステムが信頼性及び処理能力の向上を目的としているた
め、大きな問題となってきた。
本発明の目的は、上記の欠点に鑑み、中央処理装置を制
御する制御データの破壊によるシステム障害を著しく少
なくしたエラー訂正方式を提供すること妃ある。
御する制御データの破壊によるシステム障害を著しく少
なくしたエラー訂正方式を提供すること妃ある。
本発明は、複数台の中央処理装置（ＣＰＵ）を有するシ
ステムでは同一のＣＰＵ＝ｉ用いることに着目し、１つ
のＣＰＵの制御データのエラーが検出されると、そのエ
ラー発生箇所のアドレスを得、このアドレスに基づき他
のＣＰＵの制御メモリよシ制御データを読み出し、これ
を前記エラーの発生したＣＰＵの制御メモリへ書き込ん
で制御データを修正するサービスプロセッサを設けると
とてより、上記目的を達成するものである。
ステムでは同一のＣＰＵ＝ｉ用いることに着目し、１つ
のＣＰＵの制御データのエラーが検出されると、そのエ
ラー発生箇所のアドレスを得、このアドレスに基づき他
のＣＰＵの制御メモリよシ制御データを読み出し、これ
を前記エラーの発生したＣＰＵの制御メモリへ書き込ん
で制御データを修正するサービスプロセッサを設けると
とてより、上記目的を達成するものである。
以下本発明のエラー訂正方式の一実ｈ（ｉ例ＬＡ面に従
って説明する。第１図は本発明０中央処理装。
って説明する。第１図は本発明０中央処理装。
［Ｉ￥を複数含有するシステムのエラー訂正方式を適用
した２重化システムの一実施例を示すブロック図である
。２台の中央処理装置（ＣＰＵ）１．２は同一のもので
、それぞれ書き換え可能な制御メモリ３．４ Ｋ ＣＩ
） Ｕ ｉ、２を制御する制御データを格納している。
した２重化システムの一実施例を示すブロック図である
。２台の中央処理装置（ＣＰＵ）１．２は同一のもので
、それぞれ書き換え可能な制御メモリ３．４ Ｋ ＣＩ
） Ｕ ｉ、２を制御する制御データを格納している。
ＣＰＵＩ、２はそれぞれインターフェースライン５．６
によシサービスプロセッサ７に接続されている。通常、
ＣＰＵが２重化成るいは多重化された上記のようなシス
テムでは、ＣＰＵは同一のものが用いられることが多く
、サービスプロセッサは各々のＣＰＵに対してサービス
を行なうためのインターフェースを持っている。
によシサービスプロセッサ７に接続されている。通常、
ＣＰＵが２重化成るいは多重化された上記のようなシス
テムでは、ＣＰＵは同一のものが用いられることが多く
、サービスプロセッサは各々のＣＰＵに対してサービス
を行なうためのインターフェースを持っている。
次に本実施例の動作について説明する。今、ＣＰ Ｕ
Ｉの制御データにエラーが発生したとする。
Ｉの制御データにエラーが発生したとする。
この時、ＣＰＵ２は正常に動作しているものとすると、
ＣＰＵ１は直ちに動作を停止し、インターフェースライ
ン５を通じてサービスプロセッサ７にエラーの発生を知
らせる。すると、サービスプロセッサ７はエラーの発生
した制御データが格納されている制御メモリ３の該当ア
ドレスを取シ出しておく。一方、ＣＰＵ２の制御ュータ
はＣ’ＰＵ１の制御データと同一の内容である。しかも
、この時ＣＰ ＴＪ ２の制御データは正常であるため
、サービスプロセッサ７はインターフェースライン６を
通して制御メモリ４にアクセスし、前記エラーの発生し
た制御メモリ３のアトリスと同一のアドレスから正しい
データを読み出す。更に、サービスプロセッサ７は読み
出した正しいデータをインターフェースライン５；全通
して制御メそり３の前記エラーが発生したアドレス領域
に書き込むことによＪ、ＣＰＵ、ｌの制御データのエラ
ーを修正する。その後ＣＰＵＩは処理を続行する。ここ
で、ＣＰＵ１の制御データ及びＣＰＵ２の制御データに
同時圧エラーが発生しても、同一のアドレスでエラーが
発生することは極めて少ないため、サービスプロセッサ
７によシ上記と同様に相互に正しいデータを補い合って
開側１データのエラー修正をしだ後、各々のＣＰＵは処
理を続行する。
ＣＰＵ１は直ちに動作を停止し、インターフェースライ
ン５を通じてサービスプロセッサ７にエラーの発生を知
らせる。すると、サービスプロセッサ７はエラーの発生
した制御データが格納されている制御メモリ３の該当ア
ドレスを取シ出しておく。一方、ＣＰＵ２の制御ュータ
はＣ’ＰＵ１の制御データと同一の内容である。しかも
、この時ＣＰ ＴＪ ２の制御データは正常であるため
、サービスプロセッサ７はインターフェースライン６を
通して制御メモリ４にアクセスし、前記エラーの発生し
た制御メモリ３のアトリスと同一のアドレスから正しい
データを読み出す。更に、サービスプロセッサ７は読み
出した正しいデータをインターフェースライン５；全通
して制御メそり３の前記エラーが発生したアドレス領域
に書き込むことによＪ、ＣＰＵ、ｌの制御データのエラ
ーを修正する。その後ＣＰＵＩは処理を続行する。ここ
で、ＣＰＵ１の制御データ及びＣＰＵ２の制御データに
同時圧エラーが発生しても、同一のアドレスでエラーが
発生することは極めて少ないため、サービスプロセッサ
７によシ上記と同様に相互に正しいデータを補い合って
開側１データのエラー修正をしだ後、各々のＣＰＵは処
理を続行する。
本実施例によれば、ＣＰＵ１．２の制御データのどちら
かにエラーが発生すると、サービスプロセッサ７はエラ
ーが発生していないＣＰＵの制御データから正しいデー
タを読み出して、これをエラーが発生したＣＰＵの制御
メモリに書き込んでエラーを修正することにより、ＣＰ
、Ｕはエラーが発生しても一時的にその動作を停止する
だけで、エラーが修正されると直ちに処理を続行するた
め、制御データの破壊によるシステム障害を著しく少な
くすることができ、システムの信頼性及び処理能力を向
上さぜることかできる。〜 〔発明の効果〕 以上記述した如く、不発明におけるエラー訂正方式によ
れば、１つのＣＰＵの制御データのエラーを検出すると
、他のＣＰＵの制御データよシ正しいデータを読み出し
、これを前記エラーの発生したＣ Ｐ Ｕの制御メモリ
へ書き込んでエラーを修正するサービスプロセッサを設
けることによｐ１制御データの破壊によるシステム障害
を著しく少なくする効果がある。
かにエラーが発生すると、サービスプロセッサ７はエラ
ーが発生していないＣＰＵの制御データから正しいデー
タを読み出して、これをエラーが発生したＣＰＵの制御
メモリに書き込んでエラーを修正することにより、ＣＰ
、Ｕはエラーが発生しても一時的にその動作を停止する
だけで、エラーが修正されると直ちに処理を続行するた
め、制御データの破壊によるシステム障害を著しく少な
くすることができ、システムの信頼性及び処理能力を向
上さぜることかできる。〜 〔発明の効果〕 以上記述した如く、不発明におけるエラー訂正方式によ
れば、１つのＣＰＵの制御データのエラーを検出すると
、他のＣＰＵの制御データよシ正しいデータを読み出し
、これを前記エラーの発生したＣ Ｐ Ｕの制御メモリ
へ書き込んでエラーを修正するサービスプロセッサを設
けることによｐ１制御データの破壊によるシステム障害
を著しく少なくする効果がある。
第１図は本発明のエラー訂正方式を適用した２重化シス
テムの一実施例を示したブロック図である。 ■、２・・中央処理装置（ＣＰＵ） ３．４・・・制御メモリ ５．６・・・インターフェースライン ７・・・サービスプロセッサ 代理人弁理士 則 近 憲 佑 （ほか１名）
テムの一実施例を示したブロック図である。 ■、２・・中央処理装置（ＣＰＵ） ３．４・・・制御メモリ ５．６・・・インターフェースライン ７・・・サービスプロセッサ 代理人弁理士 則 近 憲 佑 （ほか１名）
Claims (1)
- 複数台の中央処理装置を連結し、且つ各中央処理装置は
当該中央処理装置を制御する制御データを格納する書き
換可能な制御メモリを有して成るシステムにおいて、１
つの中央処理装置の制御データのエラーが検出されると
、そのエラー発生箇所のアドレスを得、このアドレスに
基づき他の中央処理装置の制御メモリよシ制御データを
読み出し、これを前記エラーの発生した中央処理装置の
制御メモリへ書き込だで制御データを修正するサービス
プロセッサを具備したことを特徴とするエラー訂正方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217684A JPS60110047A (ja) | 1983-11-21 | 1983-11-21 | エラ−訂正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217684A JPS60110047A (ja) | 1983-11-21 | 1983-11-21 | エラ−訂正方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60110047A true JPS60110047A (ja) | 1985-06-15 |
Family
ID=16708095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58217684A Pending JPS60110047A (ja) | 1983-11-21 | 1983-11-21 | エラ−訂正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60110047A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03206529A (ja) * | 1990-01-09 | 1991-09-09 | Fujitsu Ltd | コンピュータシステム |
-
1983
- 1983-11-21 JP JP58217684A patent/JPS60110047A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03206529A (ja) * | 1990-01-09 | 1991-09-09 | Fujitsu Ltd | コンピュータシステム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7472236B2 (en) | Managing mirrored memory transactions and error recovery | |
| US5274646A (en) | Excessive error correction control | |
| US6505305B1 (en) | Fail-over of multiple memory blocks in multiple memory modules in computer system | |
| US7900084B2 (en) | Reliable memory for memory controller with multiple channels | |
| US20020144210A1 (en) | SDRAM address error detection method and apparatus | |
| US6941493B2 (en) | Memory subsystem including an error detection mechanism for address and control signals | |
| EP0762282A1 (en) | Atomic update of EDC protected data | |
| JP3851093B2 (ja) | データ転送方法及びデータ処理システム | |
| US5953265A (en) | Memory having error detection and correction | |
| JP3270367B2 (ja) | 半導体記憶装置 | |
| JP3748117B2 (ja) | 鏡像化メモリ用エラー検出システム | |
| JP3068009B2 (ja) | 冗長化メモリのエラー訂正機構 | |
| EP3882774B1 (en) | Data processing device | |
| JPS60110047A (ja) | エラ−訂正方式 | |
| JP2513615B2 (ja) | Ｅｃｃ回路付記憶装置 | |
| JPH0922387A (ja) | メモリ装置 | |
| JP3106448B2 (ja) | プロセッサ装置 | |
| JPH1063528A (ja) | メモリ制御装置 | |
| JPS6356751A (ja) | メモリパトロ−ル制御方式 | |
| JPH0230060B2 (ja) | ||
| JPS59231798A (ja) | デ−タ処理装置 | |
| JPH0644145A (ja) | メモリエラー回避システム | |
| JPH05151100A (ja) | メモリ制御方式 | |
| JPS63192147A (ja) | コンピユ−タシステムにおけるメモリ用インタフエイス回路 | |
| JPS59148197A (ja) | メモリ装置 |