JP3106448B2 - プロセッサ装置 - Google Patents
プロセッサ装置Info
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- JP3106448B2 JP3106448B2 JP05053821A JP5382193A JP3106448B2 JP 3106448 B2 JP3106448 B2 JP 3106448B2 JP 05053821 A JP05053821 A JP 05053821A JP 5382193 A JP5382193 A JP 5382193A JP 3106448 B2 JP3106448 B2 JP 3106448B2
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- Japan
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- signal
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- microprocessor
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサ
と、このマイクロプロセッサによってアクセスされるメ
モリによって構成されるプロセッサ装置に関し、さらに
詳しくは、分散形制御システム等に用いられるプロセッ
サ装置であって、メモリ部へのアクセス制御部（アドレ
スデコーダやタイミング信号発生回路などで構成され
る）の不具合いを検出できる機能を備えた信頼性の高い
プロセッサ装置に関する。
と、このマイクロプロセッサによってアクセスされるメ
モリによって構成されるプロセッサ装置に関し、さらに
詳しくは、分散形制御システム等に用いられるプロセッ
サ装置であって、メモリ部へのアクセス制御部（アドレ
スデコーダやタイミング信号発生回路などで構成され
る）の不具合いを検出できる機能を備えた信頼性の高い
プロセッサ装置に関する。
【０００２】
【従来の技術】最近、大規模容量のＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリ）が実用化されるよ
うになってきている。この様な大規模なＤＲＡＭを用い
たプロセッサ装置においては、その信頼性を向上させる
ために、従来より、ＤＲＡＭとしてＥＣＣ（Error Corr
ecting Code）化構成のものを用いると共に、誤り（エ
ラー）検出・訂正回路（Error Detection and Correcti
on ＥＤＣと略する）を備えることが一般的に行われて
いる。また、必要に応じてメモリ装置を冗長化構成とす
ることが行われている。この様な冗長化構成とした装置
は、例えば、特開昭５９−１８３４３７号公報に開示さ
れている。
ック・ランダム・アクセス・メモリ）が実用化されるよ
うになってきている。この様な大規模なＤＲＡＭを用い
たプロセッサ装置においては、その信頼性を向上させる
ために、従来より、ＤＲＡＭとしてＥＣＣ（Error Corr
ecting Code）化構成のものを用いると共に、誤り（エ
ラー）検出・訂正回路（Error Detection and Correcti
on ＥＤＣと略する）を備えることが一般的に行われて
いる。また、必要に応じてメモリ装置を冗長化構成とす
ることが行われている。この様な冗長化構成とした装置
は、例えば、特開昭５９−１８３４３７号公報に開示さ
れている。
【０００３】
【発明が解決しようとする課題】従来装置における信頼
性向上のための、ＥＤＣ機能やメモリ装置の二重化構成
は、メモリ素子自身のエラー検出については効果があ
り、メモリからのデータの読み出し時の信頼性の向上に
役立つものである。しかしながら、メモリへのデータ書
き込み時のエラー、例えば、間違ったメモリへデータを
書き込んでしまった場合や、該当するメモリやアドレス
にデータが書き込めなかった時、あるいは、間違ったア
ドレスからデータを読みだしてしまった時等は、それら
を検出することはできない。
性向上のための、ＥＤＣ機能やメモリ装置の二重化構成
は、メモリ素子自身のエラー検出については効果があ
り、メモリからのデータの読み出し時の信頼性の向上に
役立つものである。しかしながら、メモリへのデータ書
き込み時のエラー、例えば、間違ったメモリへデータを
書き込んでしまった場合や、該当するメモリやアドレス
にデータが書き込めなかった時、あるいは、間違ったア
ドレスからデータを読みだしてしまった時等は、それら
を検出することはできない。
【０００４】本発明は、これらの点に鑑みてなされたも
ので、メモリ部に対してアクセス制御を行う制御部分に
不具合いがあり、データ読み出し時やデータの書き込み
に伴う動作異常を検出可能な信頼性の高いプロセッサ装
置を提供することを目的とする。
ので、メモリ部に対してアクセス制御を行う制御部分に
不具合いがあり、データ読み出し時やデータの書き込み
に伴う動作異常を検出可能な信頼性の高いプロセッサ装
置を提供することを目的とする。
【０００５】
【課題を解決するための手段】この様な目的を達成する
本発明は、マイクロプロセッサと、このマイクロプロセ
ッサからアクセスされるメモリ部とで構成されるプロセ
ッサ装置であって、前記マイクロプロセッサからのアク
セス要求信号を受け、前記メモリ部に対して制御信号と
アドレス信号とを出力するアクセス制御部と、前記マイ
クロプロセッサからのアクセス要求信号を受けると共
に、アクセス制御部から出力される制御信号とアドレス
信号とをモニタし、アクセス制御部から出力される制御
信号とアドレス信号とが前記アクセス要求信号に対応し
たものであるか否かをチェックし、対応していない場合
には前記マイクロプロセッサに対してエラー信号を出力
するアクセス制御チェック手段とを設けたことを特徴と
するプロセッサ装置である。
本発明は、マイクロプロセッサと、このマイクロプロセ
ッサからアクセスされるメモリ部とで構成されるプロセ
ッサ装置であって、前記マイクロプロセッサからのアク
セス要求信号を受け、前記メモリ部に対して制御信号と
アドレス信号とを出力するアクセス制御部と、前記マイ
クロプロセッサからのアクセス要求信号を受けると共
に、アクセス制御部から出力される制御信号とアドレス
信号とをモニタし、アクセス制御部から出力される制御
信号とアドレス信号とが前記アクセス要求信号に対応し
たものであるか否かをチェックし、対応していない場合
には前記マイクロプロセッサに対してエラー信号を出力
するアクセス制御チェック手段とを設けたことを特徴と
するプロセッサ装置である。
【０００６】
【作用】アクセス制御チェック部は、マイクロプロセッ
サからのアクセス要求信号（リード／ライトコマンドと
アドレス信号）を受け、アクセス制御部からメモリ部へ
出力される各制御信号とアドレス信号とが、アクセス要
求信号に応じて予定していた信号と一致するか否かをモ
ニタしている。
サからのアクセス要求信号（リード／ライトコマンドと
アドレス信号）を受け、アクセス制御部からメモリ部へ
出力される各制御信号とアドレス信号とが、アクセス要
求信号に応じて予定していた信号と一致するか否かをモ
ニタしている。
【０００７】そして、各制御信号とアドレス信号とが予
定していた信号と不一致の場合、アクセス制御部の動作
が異常であると判断し、エラー信号を出力する。
定していた信号と不一致の場合、アクセス制御部の動作
が異常であると判断し、エラー信号を出力する。
【０００８】
【実施例】以下図面を用いて本発明の一実施例を詳細に
説明する。図１は、本発明に係わる装置の一実施例を示
す構成ブロック図である。図において、１はマイクロプ
ロセッサ、２はこのマイクロプロセッサ１によってアク
セスされるメモリ部で、例えば、ＥＣＣ化構成のＤＲＡ
Ｍが用いられている。３はマイクロプロセッサ１とメモ
リ部２との間に設けられた、メモリ部２へのアクセス制
御部である。このアクセス制御部３は、マイクロプロセ
ッサ１からのアクセス要求信号を受け、メモリ部２に対
してその要求信号に応じた各種の制御信号とアドレス信
号とを出力するように構成されている。
説明する。図１は、本発明に係わる装置の一実施例を示
す構成ブロック図である。図において、１はマイクロプ
ロセッサ、２はこのマイクロプロセッサ１によってアク
セスされるメモリ部で、例えば、ＥＣＣ化構成のＤＲＡ
Ｍが用いられている。３はマイクロプロセッサ１とメモ
リ部２との間に設けられた、メモリ部２へのアクセス制
御部である。このアクセス制御部３は、マイクロプロセ
ッサ１からのアクセス要求信号を受け、メモリ部２に対
してその要求信号に応じた各種の制御信号とアドレス信
号とを出力するように構成されている。
【０００９】このアクセス制御部３内には、マイクロプ
ロセッサ１からのアドレス信号やアクセス要求信号を格
納するアドレスバッファ３１、アクセス要求バッファ３
２、アドレス信号を受けて、それをロウアドレスとカラ
ムアドレスとにデコードするアドレスデコーダ３３、ア
クセス要求信号に基づいて、例えばアドレスストローブ
信号、書き込みイネーブル信号、出力イネーブル信号等
の各種の制御信号を出力する制御信号発生手段３４を備
えている。
ロセッサ１からのアドレス信号やアクセス要求信号を格
納するアドレスバッファ３１、アクセス要求バッファ３
２、アドレス信号を受けて、それをロウアドレスとカラ
ムアドレスとにデコードするアドレスデコーダ３３、ア
クセス要求信号に基づいて、例えばアドレスストローブ
信号、書き込みイネーブル信号、出力イネーブル信号等
の各種の制御信号を出力する制御信号発生手段３４を備
えている。
【００１０】４はアクセス制御チェック手段である。ま
た、４１，４２はそれぞれラッチ回路で、メモリ部２に
与えられるアドレスデコーダ３３からのアドレス信号、
制御信号発生手段３４からの各制御信号を所定のタイミ
ングでラッチする。アクセス制御チェック手段４は、マ
イクロプロセッサ１からのアクセス要求信号やアドレス
信号を受けると共に、各ラッチ回路４１，４２にラッチ
されたメモリ部２に与えるアドレス信号や各種制御信号
を読み返して（モニタして）、アクセス制御部３から出
力されるアドレス信号がマイクロプロセッサ１から送ら
れたアドレス信号に対応しているか否か、また、各制御
信号が、アクセス要求信号に対応したものであるか否か
をチェックし、アドレスが一致していない場合、あるい
はアクセス要求信号に対応した制御信号が出力されてい
ない場合にはエラー信号を出力するように構成してあ
る。
た、４１，４２はそれぞれラッチ回路で、メモリ部２に
与えられるアドレスデコーダ３３からのアドレス信号、
制御信号発生手段３４からの各制御信号を所定のタイミ
ングでラッチする。アクセス制御チェック手段４は、マ
イクロプロセッサ１からのアクセス要求信号やアドレス
信号を受けると共に、各ラッチ回路４１，４２にラッチ
されたメモリ部２に与えるアドレス信号や各種制御信号
を読み返して（モニタして）、アクセス制御部３から出
力されるアドレス信号がマイクロプロセッサ１から送ら
れたアドレス信号に対応しているか否か、また、各制御
信号が、アクセス要求信号に対応したものであるか否か
をチェックし、アドレスが一致していない場合、あるい
はアクセス要求信号に対応した制御信号が出力されてい
ない場合にはエラー信号を出力するように構成してあ
る。
【００１１】ＤＢはマイクロプロセッサ１とメモリ部２
とを結ぶデータバスである。この様に構成した装置の動
作を次に、メモリ部に対してのリードアクセスと、ライ
トアクセスとに分けて説明する。 （リードアクセス）図２は、リードアクセス時の動作を
示すタイムチャートである。（ａ）はシステムクロック
である。マイクロプロセッサ１は、リードアクセス要求
時において、はじめに、（ｂ）に示すようにアクセスア
ドレスＡＤＲを出力するとともに、アドレスストーブＡ
Ｓやチップセレクト信号ＣＳ等を、（ｃ），（ｄ）に示
すように出力する。アクセス制御部３において、アドレ
スバッファ３１、アクセス要求バッファ３２は、これら
の各ステータス信号を保持する。
とを結ぶデータバスである。この様に構成した装置の動
作を次に、メモリ部に対してのリードアクセスと、ライ
トアクセスとに分けて説明する。 （リードアクセス）図２は、リードアクセス時の動作を
示すタイムチャートである。（ａ）はシステムクロック
である。マイクロプロセッサ１は、リードアクセス要求
時において、はじめに、（ｂ）に示すようにアクセスア
ドレスＡＤＲを出力するとともに、アドレスストーブＡ
Ｓやチップセレクト信号ＣＳ等を、（ｃ），（ｄ）に示
すように出力する。アクセス制御部３において、アドレ
スバッファ３１、アクセス要求バッファ３２は、これら
の各ステータス信号を保持する。
【００１２】アドレスデコーダ３３は、アドレスバッフ
ア３１からのアドレス信号を受け、それをデコードしカ
ラム（ＣＯＬＵＭＵ）アドレス信号とロウ（ＲＯＷ）ア
ドレス信号とを作り、それらをメモリ部２に、（ｅ）に
示すように順次出力する。これらのアドレス信号は、図
示していないがアクセス制御部３から出力されるカラム
アドレス・ストローブ信号、ローアドレス・ストローブ
信号によりメモリ部２へ順次与えられる。ラッチ回路４
１は、メモリ部２に与えられるロウアドレスとカラムア
ドレスとをそれぞれ、（ｅ）のＴ１，Ｔ２のタイミング
でそれぞれラッチする。また、ラッチ回路４２は、
（ｅ）のＴ２のタイミングで、各制御信号（ライトイネ
ーブル信号ＷＥ、出力イネーブル信号ＯＥ）の各状態を
ラッチする。
ア３１からのアドレス信号を受け、それをデコードしカ
ラム（ＣＯＬＵＭＵ）アドレス信号とロウ（ＲＯＷ）ア
ドレス信号とを作り、それらをメモリ部２に、（ｅ）に
示すように順次出力する。これらのアドレス信号は、図
示していないがアクセス制御部３から出力されるカラム
アドレス・ストローブ信号、ローアドレス・ストローブ
信号によりメモリ部２へ順次与えられる。ラッチ回路４
１は、メモリ部２に与えられるロウアドレスとカラムア
ドレスとをそれぞれ、（ｅ）のＴ１，Ｔ２のタイミング
でそれぞれラッチする。また、ラッチ回路４２は、
（ｅ）のＴ２のタイミングで、各制御信号（ライトイネ
ーブル信号ＷＥ、出力イネーブル信号ＯＥ）の各状態を
ラッチする。
【００１３】制御信号発生手段３４は、アクセス要求バ
ッファ３２からのアクセス要求信号を受け、リード要求
に応じて、（ｆ），（ｇ）に示すように、ライトイネー
ブル信号ＷＥをインアクティブ（ハイレベル）とし、ま
た、読みだしデータを出力するタイミングで、出力イネ
ーブル信号ＯＥをアクティブ（ローレベル）とするよう
な各制御信号を出力する。これらの制御信号により、メ
モリ部２の指定されたアドレスに書き込まれていたデー
タが読み出されることとなる。
ッファ３２からのアクセス要求信号を受け、リード要求
に応じて、（ｆ），（ｇ）に示すように、ライトイネー
ブル信号ＷＥをインアクティブ（ハイレベル）とし、ま
た、読みだしデータを出力するタイミングで、出力イネ
ーブル信号ＯＥをアクティブ（ローレベル）とするよう
な各制御信号を出力する。これらの制御信号により、メ
モリ部２の指定されたアドレスに書き込まれていたデー
タが読み出されることとなる。
【００１４】アクセス制御チェック手段４は、ラッチ回
路４１にラッチされているアドレス信号をエンコードし
て読み返し、そのアドレス信号がアドレスバッファ３１
からのアドレス信号と一致するか否か、また、ラッチ回
路４２からの各制御信号がリードアクセスに対応する信
号となっているか否か、即ち、リードアクセス時に予定
しているライトイネーブル信号ＷＥがハイレベル、出力
イネーブル信号ＯＥがローレベルであるかチェックす
る。
路４１にラッチされているアドレス信号をエンコードし
て読み返し、そのアドレス信号がアドレスバッファ３１
からのアドレス信号と一致するか否か、また、ラッチ回
路４２からの各制御信号がリードアクセスに対応する信
号となっているか否か、即ち、リードアクセス時に予定
しているライトイネーブル信号ＷＥがハイレベル、出力
イネーブル信号ＯＥがローレベルであるかチェックす
る。
【００１５】ここで、メモリ部２に与えるアドレス信号
を読み返してエンコードしたアドレス信号が、アドレス
バッファ３１からのアドレス信号と一致しており、ま
た、読み返したライトイネーブル信号ＷＥがハイレベ
ル、出力イネーブル信号ＯＥがローレベルであれば、ア
クセス制御部３の動作が正常と判断する。これに対し
て、アドレス信号が不一致であったり、読み返したライ
トイネーブル信号ＷＥや、出力イネーブル信号ＯＥが前
述した予定している状態でない場合には、アクセス制御
部３の動作が異常であると判断し、エラー信号をマイク
ロプロセッサ１に出力する。
を読み返してエンコードしたアドレス信号が、アドレス
バッファ３１からのアドレス信号と一致しており、ま
た、読み返したライトイネーブル信号ＷＥがハイレベ
ル、出力イネーブル信号ＯＥがローレベルであれば、ア
クセス制御部３の動作が正常と判断する。これに対し
て、アドレス信号が不一致であったり、読み返したライ
トイネーブル信号ＷＥや、出力イネーブル信号ＯＥが前
述した予定している状態でない場合には、アクセス制御
部３の動作が異常であると判断し、エラー信号をマイク
ロプロセッサ１に出力する。
【００１６】（ライトアクセス）図３は、ライトアクセ
ス時の動作を示すタイムチャートである。マイクロプロ
セッサ１は、ライトアクセス要求時において、はじめ
に、アクセスアドレスＡＤＲを（ｂ）に示すように出力
するとともに、アドレスストーブＡＳやチップセレクト
信号ＣＳ等を、（ｃ），（ｄ）に示すように出力する。
アクセス制御部３において、アドレスバッファ３１、ア
クセス要求バッファ３２は、これらの各ステータス信号
を保持する。
ス時の動作を示すタイムチャートである。マイクロプロ
セッサ１は、ライトアクセス要求時において、はじめ
に、アクセスアドレスＡＤＲを（ｂ）に示すように出力
するとともに、アドレスストーブＡＳやチップセレクト
信号ＣＳ等を、（ｃ），（ｄ）に示すように出力する。
アクセス制御部３において、アドレスバッファ３１、ア
クセス要求バッファ３２は、これらの各ステータス信号
を保持する。
【００１７】アドレスデコーダ３３は、アドレスバッフ
ア３１からのアドレス信号を受け、それをデコードしカ
ラム（ＣＯＬＵＭＵ）アドレス信号とロウ（ＲＯＷ）ア
ドレス信号とを作り、それらをメモリ部２に、（ｅ）に
示すように順次与える。制御信号発生手段３４は、アク
セス要求バッファ３２からの信号を受け、ライト要求に
応じて、（ｆ），（ｇ）に示すように、書き込みのタイ
ミングでライトイネーブル信号ＷＥをアクティブ（ロー
レベル）とし、また、出力イネーブル信号ＯＥをインア
クティブ（ハイレベル）とするような各制御信号を出力
する。これにより、メモリ部２の指定されたアドレス
に、データバスを介して送られたデータが書き込まれる
こととなる。
ア３１からのアドレス信号を受け、それをデコードしカ
ラム（ＣＯＬＵＭＵ）アドレス信号とロウ（ＲＯＷ）ア
ドレス信号とを作り、それらをメモリ部２に、（ｅ）に
示すように順次与える。制御信号発生手段３４は、アク
セス要求バッファ３２からの信号を受け、ライト要求に
応じて、（ｆ），（ｇ）に示すように、書き込みのタイ
ミングでライトイネーブル信号ＷＥをアクティブ（ロー
レベル）とし、また、出力イネーブル信号ＯＥをインア
クティブ（ハイレベル）とするような各制御信号を出力
する。これにより、メモリ部２の指定されたアドレス
に、データバスを介して送られたデータが書き込まれる
こととなる。
【００１８】ラッチ回路４１は、メモリ部２に与えられ
るロウアドレスとカラムアドレスとをそれぞれ、（ｅ）
のＴ１，Ｔ２のタイミングでそれぞれラッチする。ま
た、ラッチ回路４２は、（ｅ）のＴ２のタイミングで、
各制御信号（ライトイネーブル信号ＷＥ、出力イネーブ
ル信号ＯＥ）をラッチする。アクセス制御チェック手段
４は、ラッチ回路４１にラッチされているアドレス信号
をエンコードして読み返し、そのアドレス信号がアドレ
スバッファ３１からのアドレス信号と一致するか否か、
また、ラッチ回路４２からの各制御信号がライトアクセ
スに対応する信号となっているか否か、即ち、ライトア
クセス時に予定しているライトイネーブル信号ＷＥがロ
ーレベル、出力イネーブル信号ＯＥがハイレベルである
かチェックする。
るロウアドレスとカラムアドレスとをそれぞれ、（ｅ）
のＴ１，Ｔ２のタイミングでそれぞれラッチする。ま
た、ラッチ回路４２は、（ｅ）のＴ２のタイミングで、
各制御信号（ライトイネーブル信号ＷＥ、出力イネーブ
ル信号ＯＥ）をラッチする。アクセス制御チェック手段
４は、ラッチ回路４１にラッチされているアドレス信号
をエンコードして読み返し、そのアドレス信号がアドレ
スバッファ３１からのアドレス信号と一致するか否か、
また、ラッチ回路４２からの各制御信号がライトアクセ
スに対応する信号となっているか否か、即ち、ライトア
クセス時に予定しているライトイネーブル信号ＷＥがロ
ーレベル、出力イネーブル信号ＯＥがハイレベルである
かチェックする。
【００１９】ここで、メモリ部２に与えるアドレス信号
を読み返してエンコードしたアドレス信号が、アドレス
バッファ３１からのアドレス信号と一致しており、ま
た、読み返したライトイネーブル信号ＷＥがローレベ
ル、出力イネーブル信号ＯＥがハイレベルであれば、ア
クセス制御部３の動作が正常と判断する。これに対し
て、アドレス信号が不一致であったり、読み返したライ
トイネーブル信号ＷＥや、出力イネーブル信号ＯＥが前
述した予定している状態でない場合には、アクセス制御
部３の動作が異常であると判断し、エラー信号をマイク
ロプロセッサ１に出力する。
を読み返してエンコードしたアドレス信号が、アドレス
バッファ３１からのアドレス信号と一致しており、ま
た、読み返したライトイネーブル信号ＷＥがローレベ
ル、出力イネーブル信号ＯＥがハイレベルであれば、ア
クセス制御部３の動作が正常と判断する。これに対し
て、アドレス信号が不一致であったり、読み返したライ
トイネーブル信号ＷＥや、出力イネーブル信号ＯＥが前
述した予定している状態でない場合には、アクセス制御
部３の動作が異常であると判断し、エラー信号をマイク
ロプロセッサ１に出力する。
【００２０】図４は、本発明の他の実施例を示す構成ブ
ロック図である。この実施例では、マイクロプロセッサ
１と、このマイクロプロセッサからアクセスされるメモ
リ部２とで構成されるプロセッサ装置を冗長化構成とし
たものである。一方のプロセッサ装置ＰＣ１内において
アクセス制御チェック手段４からエラー信号がマイクロ
プロセッサ１に出力された場合、そのプロセッサ装置Ｐ
Ｃ１は自分自身の制御出力を無効にし、他方のプロセッ
サ装置ＰＣ２からの制御出力を有効にするように構成し
てある。
ロック図である。この実施例では、マイクロプロセッサ
１と、このマイクロプロセッサからアクセスされるメモ
リ部２とで構成されるプロセッサ装置を冗長化構成とし
たものである。一方のプロセッサ装置ＰＣ１内において
アクセス制御チェック手段４からエラー信号がマイクロ
プロセッサ１に出力された場合、そのプロセッサ装置Ｐ
Ｃ１は自分自身の制御出力を無効にし、他方のプロセッ
サ装置ＰＣ２からの制御出力を有効にするように構成し
てある。
【００２１】即ち、２つのプロセッサ装置ＰＣ１，ＰＣ
２の各マイクロプロセッサ１内には、二重化切替制御手
段１１がそれぞれ設けてある。この二重化切替制御手段
１１は、自身のプロセッサ装置内での例えば停電の検
出、マイクロプロセッサ１自身の不具合い等を検出した
場合の外に、アクセス制御チェック手段４からエラー信
号を受けた場合に、互いに排他的な関係にある二重化切
替え信号ＩＣＥ１，ＩＣＥ２を反転させて、不具合いが
発生したプロセッサ装置側からの制御出力を無効、他方
のプロセッサ装置からの制御出力を有効にするように構
成（各プロセッサ装置ＰＣ１，ＰＣ２は、二重化切替え
信号ＩＣＥ１，ＩＣＥ２に基づき自分自身の制御出力を
有効、他方のプロセッサ装置の制御出力を無効にするよ
うに構成されている）したものである。
２の各マイクロプロセッサ１内には、二重化切替制御手
段１１がそれぞれ設けてある。この二重化切替制御手段
１１は、自身のプロセッサ装置内での例えば停電の検
出、マイクロプロセッサ１自身の不具合い等を検出した
場合の外に、アクセス制御チェック手段４からエラー信
号を受けた場合に、互いに排他的な関係にある二重化切
替え信号ＩＣＥ１，ＩＣＥ２を反転させて、不具合いが
発生したプロセッサ装置側からの制御出力を無効、他方
のプロセッサ装置からの制御出力を有効にするように構
成（各プロセッサ装置ＰＣ１，ＰＣ２は、二重化切替え
信号ＩＣＥ１，ＩＣＥ２に基づき自分自身の制御出力を
有効、他方のプロセッサ装置の制御出力を無効にするよ
うに構成されている）したものである。
【００２２】ここで、２つのプロセッサ装置ＰＣ１，Ｐ
Ｃ２は、図示していないが互いにデータベースの等値化
が行われていて、制御出力の切替えがスムーズに行える
ようになっているものとする。なお、上記の各実施例に
おいて、アクセス制御部３内のアドレスバッファやアク
セス要求バッファは、マイクロプロセッサ１内に用意さ
れているものを用いてもよい。また、アクセス制御チェ
ック手段４にてエラーが検出された場合において、エラ
ー信号をマイクロプロセッサ１に通知する外に、例え
ば、そのことを示すメッセージを上位の計算機等に通知
するような対応を行うようにしてもよい。
Ｃ２は、図示していないが互いにデータベースの等値化
が行われていて、制御出力の切替えがスムーズに行える
ようになっているものとする。なお、上記の各実施例に
おいて、アクセス制御部３内のアドレスバッファやアク
セス要求バッファは、マイクロプロセッサ１内に用意さ
れているものを用いてもよい。また、アクセス制御チェ
ック手段４にてエラーが検出された場合において、エラ
ー信号をマイクロプロセッサ１に通知する外に、例え
ば、そのことを示すメッセージを上位の計算機等に通知
するような対応を行うようにしてもよい。
【００２３】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、メモリ部を制御するための制御部の故障や、メ
モリ部につながる各種の信号線の異常をデータの読み出
し時だけでなく、データ書き込み時においても検出する
ことができるもので、信頼性の高いプロセッサ装置が実
現できる。
よれば、メモリ部を制御するための制御部の故障や、メ
モリ部につながる各種の信号線の異常をデータの読み出
し時だけでなく、データ書き込み時においても検出する
ことができるもので、信頼性の高いプロセッサ装置が実
現できる。
【図１】本発明に係わる装置の一実施例を示す構成ブロ
ック図である。
ック図である。
【図２】リードアクセス時の動作を示すタイムチャート
である。
である。
【図３】ライトアクセス時の動作を示すタイムチャート
である。
である。
【図４】本発明の他の実施例を示す構成ブロック図であ
る。
る。
１ マイクロプロセッサ ２ メモリ部 ３ アクセス制御部 ３１ アドレスバッファ ３２ アクセス要求バッファ ３３ アドレスデコーダ ３４ 制御信号発生手段 ４ アクセス制御チェック手段 ４１，４２ ラッチ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/30 305 G06F 11/00 320 G06F 12/16 310
Claims (2)
- 【請求項１】マイクロプロセッサと、このマイクロプロ
セッサからアクセスされるメモリ部とで構成されるプロ
セッサ装置であって、 前記マイクロプロセッサからのアクセス要求信号を受
け、前記メモリ部に対して制御信号とアドレス信号とを
出力するアクセス制御部と、 前記マイクロプロセッサからのアクセス要求信号を受け
ると共に、アクセス制御部から出力される制御信号とア
ドレス信号とをモニタし、アクセス制御部から出力され
る制御信号とアドレス信号とが前記アクセス要求信号に
対応したものであるか否かをチェックし、対応していな
い場合には前記マイクロプロセッサに対してエラー信号
を出力するアクセス制御チェック手段とを設けたことを
特徴とするプロセッサ装置。 - 【請求項２】マイクロプロセッサと、このマイクロプロ
セッサからアクセスされるメモリ部とで構成されるプロ
セッサ装置を冗長化構成とし、 一方のプロセッサ装置内においてアクセス制御チェック
手段からエラー信号が出力された場合、当該プロセッサ
装置からの制御出力を無効にし、他方のプロセッサ装置
からの制御出力を有効にするように構成した請求項１の
プロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05053821A JP3106448B2 (ja) | 1993-03-15 | 1993-03-15 | プロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05053821A JP3106448B2 (ja) | 1993-03-15 | 1993-03-15 | プロセッサ装置 |
Publications (2)
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| JPH06266583A JPH06266583A (ja) | 1994-09-22 |
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-
1993
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| JPH06266583A (ja) | 1994-09-22 |
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