JPH06110721A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、メモリ装置へのアクセス時に発生す
るエラーの検出性能を向上させたメモリ制御装置に関
し、エラーが発生した時点でエラー検出することにより
エラー原因の解明を容易にしたメモリ制御装置を提供す
ることを目的とする。 【構成】データを記憶する第１の記憶手段１０と、該第
１の記憶手段１０に対する所定データの書き込みが指示
された際、該所定データに対応する検査用の冗長コード
を生成する生成手段１１と、該生成手段１１で生成され
た冗長コードを記憶する第２の記憶手段１２とを具備す
るメモリ制御装置において、前記第１の記憶手段１０に
対する所定データの書き込みが指示された際、該所定デ
ータと前記生成手段１１で生成された冗長コードとをラ
ッチするラッチ手段１３と、該ラッチ手段１３にラッチ
されたデータに基づき、前記所定データ及び冗長コード
の正当性を検査する検査手段１４とを備えて構成され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プリント板乗に配置し
た半導体メモリ等のメモリ装置へのアクセス時に発生す
るエラーの検出性能を向上させたメモリ制御装置に関す
る。

【０００２】近年、コンピュータシステムの利用分野の
拡大に伴い、システムの高信頼性化が要求されている。
このため、メモリ装置周辺で発生する各種エラーの検出
方法が提供され、実用に供されているが、更なる検出性
能の向上が望まれている。

【０００３】

【従来の技術】従来、メモリ制御装置は、例えば図７に
示すように構成されている。

【０００４】図において、５０はデータ用メモリであ
り、図示しないプロセッサやチャネル装置等が処理する
データを記憶するものである。

【０００５】５１は診断用メモリであり、データ用メモ
リ５０に記憶されるデータの正当性をチェックするため
の冗長コード、例えばパリティビットを記憶するもので
ある。この診断用メモリ５１の容量は、一般的に、デー
タ用メモリ５０の容量に比して小さい。この診断用メモ
リ５１の内容は、診断のためにのみ用いられる。

【０００６】５２は診断用データ生成／検査器であり、
書き込むべきデータに対応したチェック用の冗長コード
を生成するとともに、読み出したデータの正当性をチェ
ックするものである。

【０００７】アドレスバスはデータ用メモリ５０及び診
断用メモリ５１に接続されており、各メモリ５０、５１
のアクセス位置を指定するアドレスを供給するようにな
っている。

【０００８】データバスは、データ用メモリ５０及び診
断用データ生成／検査器５２に接続されている。データ
バスは、データ用メモリ５０に書き込むデータ及び読み
出すデータを送受するために使用される。また、診断用
データ生成／検査器５２にデータを与えるために使用さ
れる。

【０００９】また、診断用データ生成／検査器５２と診
断用メモリ５１との間は、冗長コードの送受ができるよ
うに接続されている。

【００１０】リード制御信号は、データ用メモリ５０及
び診断用メモリ５１に供給され、データの読み出しタイ
ミングを与えるために使用される。ライト制御信号も、
データ用メモリ５０及び診断用メモリ５１に供給され、
データの書き込みタイミングを与えるために使用され
る。

【００１１】以上の構成において、データの書き込みは
次のように行われる。即ち、図示しないプロセッサやチ
ャネル装置等のアクセス要求元は、書き込み位置を示す
アドレスをアドレスバスに出力するとともに、書き込み
データをデータバスに出力する。この際、診断用データ
生成／検査器５２は、診断用データ生成器として動作す
る。即ち、データバスから与えられたデータに基づき、
例えばパリティコード等の冗長コードを生成し、診断用
メモリ５１に供給する。

【００１２】かかる状態でライト制御信号がアクティブ
にされると、データ用メモリ５０にはデータバスの内容
が、診断用メモリ５１には診断用データ生成／検査器５
２の出力、つまり冗長コードが、それぞれ書き込まれ
る。

【００１３】一方、データの読み出しは次のように行わ
れる。即ち、読み出し位置を示すアドレスをアドレスバ
スに出力し、リード制御信号をアクティブにする。これ
により、データ用メモリ５０から読み出されたデータは
データバスに出力され、アクセス要求元に供給されると
ともに、診断用データ生成／検査器５２に与えられる。

【００１４】また、同時に診断用メモリ５１から読み出
されたデータは、診断用データ生成／検査器５２に与え
られる。

【００１５】診断用データ生成／検査器５２では、デー
タ用メモリ５０から読み出したデータと診断用メモリ５
１から読み出したデータとを用いて、例えばパリティチ
ェック等の正当性チェックを行い、エラーがあればその
旨を示すエラー信号を発生し、エラー通知を行う。

【００１６】従来のメモリ装置におけるエラーチェック
は、上述したように、データの読み出し時にのみ行って
いる。従って、メモリに正常に書き込まれたデータが、
その後、例えばα線等により破壊される等といった態様
で発生するエラー、所謂ソフトエラーに対しては効果が
ある。

【００１７】しかしながら、書き込み時の誤動作（例え
ばクロストークノイズ、ハードウエア障害等）による書
き込みデータの異常に対しては、効果的であるとは言え
ない。即ち、エラーが発生した時点でエラー検出を行う
ことができず、同一アドレスを読み出した時にエラー検
出を行うことになるため、エラー原因の解明が困難であ
るという欠点があった。

【００１８】

【発明が解決しようとする課題】本発明は、上記事情に
鑑みてなされたもので、エラーが発生した時点でエラー
検出することによりエラー原因の解明を容易にしたメモ
リ制御装置を提供することを目的とする。

【００１９】

【課題を解決するための手段】請求項１記載の発明は、
上記目的を達成するために、データを記憶する第１の記
憶手段１０と、該第１の記憶手段１０に対する所定デー
タの書き込みが指示された際、該所定データに対応する
検査用の冗長コードを生成する生成手段１１と、該生成
手段１１で生成された冗長コードを記憶する第２の記憶
手段１２とを具備するメモリ制御装置において、前記第
１の記憶手段１０に対する所定データの書き込みが指示
された際、該所定データと前記生成手段１１で生成され
た冗長コードとをラッチするラッチ手段１３と、該ラッ
チ手段１３にラッチされたデータに基づき、前記所定デ
ータ及び冗長コードの正当性を検査する検査手段１４と
を備えたことを特徴とする。

【００２０】また、同様の目的で、請求項２記載の発明
は、データを記憶する第１の記憶手段１０と、該第１の
記憶手段１０に対する所定データの書き込みが指示され
た際、該所定データに対応する検査用の冗長コードを生
成する生成手段１１と、該生成手段１１で生成された冗
長コードを記憶する第２の記憶手段１２とを具備するメ
モリ制御装置において、前記第１の記憶手段１０に対す
る所定データの書き込みが指示された際、該所定データ
と前記生成手段１１で生成された冗長コードとをラッチ
するラッチ手段１３と、該ラッチ手段１３にラッチされ
たデータに基づき、前記所定データ及び冗長コードの正
当性を検査する検査手段１４と該検査手段１４の検査結
果に応じて前記第１の記憶手段１０及び第２の記憶手段
１２へのデータの書き込みを抑止する抑止手段１５とを
備えたことを特徴とする。

【００２１】さらに同様の目的で、請求項３記載の発明
は、上記請求項１又は２に記載のメモリ制御装置におい
て、前記ラッチ手段１３は、前記第１の記憶手段１０及
び第２の記憶手段１２の電気特性に近い電気特性を有
し、前記第１の記憶手段１０及び第２の記憶手段１２の
近傍に配置されることを特徴とする。

【００２２】

【作用】請求項１に記載の発明は、第１の記憶手段１０
に所定データを書き込むべきことが指示された際、該所
定データと、生成手段で生成された検査用の冗長コード
とをラッチ手段１３にラッチし、このラッチされた内容
に基づき直ちに、上記所定データ及び冗長コードの正当
性の検査を行うようにしたものである。

【００２３】これにより、書き込み時にエラーが発生し
ても直ちに、つまり該所定データが読み出されるまで待
つことなく、該エラーを検出することができるので、エ
ラー原因の解明が容易にできるものとなっている。

【００２４】また、請求項２記載の発明は、上記請求項
１記載の構成に加えて、上記検査手段１４の検査結果に
応じて、上記第１の記憶手段１０、第２の記憶手段１２
への書き込みを抑止する抑止手段を設け、例えば検査手
段１４でエラーが検出された際は、上記第１の記憶手段
１０、第２の記憶手段１２への書き込みを抑止するよう
にしている。

【００２５】これにより、異常なデータがメモリに記憶
されることを防止できるので、信頼性を向上できるもの
となっている。

【００２６】さらに、請求項３記載の発明は、上記請求
項１又は２記載の発明において、前記ラッチ手段１３と
して、前記第１の記憶手段１０及び第２の記憶手段１２
の電気特性に近い電気特性を有するものを使用し、か
つ、該ラッチ手段１３を前記第１の記憶手段１０及び第
２の記憶手段１２の近傍に配置するようにしたものであ
る。

【００２７】これにより、ラッチ手段１３にラッチする
際の電気的条件を、上記第１の記憶手段１０又は第２の
記憶手段１２に記憶する際の電気的条件に近づけること
ができ、検出されたエラーの妥当性を確保できるものと
なっている。

【００２８】

【実施例】以下、本発明のメモリ制御装置の実施例につ
き図面を参照しながら説明する。なお、図１と同一又は
相当部分には同一符号を付して説明する。

【００２９】図２は、本発明に係るメモリ制御装置の第
１の実施例の構成を示すブロック図である。以下の実施
例では、冗長コードとしてパリティコードを用いる場合
について説明する。

【００３０】図において、１０はデータ用メモリであ
り、図示しないプロセッサやチャネル装置等が処理する
データを記憶するものである。

【００３１】１２は診断用メモリであり、データ用メモ
リ１０に記憶されるデータの正当性をチェックするため
の冗長コード、つまり本実施例ではパリティビットを記
憶するものである。この診断用メモリ１２は、上記デー
タ用メモリ１０に対応する記憶位置を有し、同一のアド
レスでアドレッシングされるようになっている。

【００３２】この診断用メモリ１２の記憶容量は、一般
的に、データ用メモリ１０の記憶容量に比して小さく、
その記憶内容は診断のためにのみ用いられる。

【００３３】１１はパリティジェネレータ／チェッカで
あり、データ用メモリ１０に書き込むべきデータに対応
したパリティビットを生成するとともに、読み出したデ
ータに対してパリティチェックを行うものである。

【００３４】１３はデータレジスタであり、データバス
から送られてくるデータ及びパリティジェネレータ／チ
ェッカ１１で生成されたパリティビットを、ライト制御
信号に応じて一時記憶するものである。このデータレジ
スタ１３の内容はエラー検出回路１４に送られる。

【００３５】このデータレジスタ１３は、データ用メモ
リ１０及び診断用メモリ１２を構成する記憶素子の電気
的な入出力特性と同じ種類の入出力特性を有する素子で
構成される。例えば、上記メモリ１０、１２がＴＴＬ又
はＭＯＳ又はＥＣＬインタフェースを有する記憶素子で
構成される場合は、データレジスタ１３もＴＴＬ又はＭ
ＯＳ又はＥＣＬインタフェースを有する素子で、それぞ
れ構成される。

【００３６】また、データレジスタ１３は、例えば図６
に示すように、印刷配線基板上において、物理的にデー
タ用メモリ１０、診断用メモリ１２の近傍に配置され
る。

【００３７】以上のデータレジスタ１３の電気的入出力
特性の一致及び印刷配線基板上の配置により、データレ
ジスタ１３にデータ及びパリティビットをセットする際
の電気的条件は、データ用メモリ１０にデータを書き込
み、また、診断用メモリ１２にパリティビットを書き込
む際の電気的条件と同様のものになる。

【００３８】例えば、データ用メモリ１０にデータを書
き込む時に所定のノイズが発生するとすれば、データレ
ジスタ１３に該データをセットする際にも同様のノイズ
が発生し、該ノイズによる影響はデータ用メモリ１０の
みならずデータレジスタ１３にも及ぶものとなる。従っ
て、データレジスタ１３にセットされたデータをチェッ
クすることにより、データ用メモリ１０に記憶されたデ
ータをチェックするのと等価の効果を奏する。

【００３９】上記エラー検出回路１４は、データレジス
タ１３から送られてくるデータ及びパリティビットに基
づきパリティチェックを行うものである。このエラー検
出回路１４でパリティエラーが検出されたら、その旨を
示すエラー検出信号が出力され、アクセス要求元に通知
されるようになっている。

【００４０】アドレスバスはデータ用メモリ１０及び診
断用メモリ１２に接続されており、各メモリ１０、１２
のアクセス位置を指定するアドレスを供給するようにな
っている。

【００４１】データバスは、データ用メモリ１０、パリ
ティジェネレータ／チェッカ１１及びデータレジスタ１
３に接続されている。データバスは、データ用メモリ１
０に書き込むデータ及び読み出すデータを送受するため
に使用される。また、パリティジェネレータ／チェッカ
１１及びデータレジスタ１３にデータを与えるために使
用される。

【００４２】また、上記パリティジェネレータ／チェッ
カ１１と診断用メモリ１２との間は、パリティビットの
送受ができるように接続されている。

【００４３】リード制御信号は、データ用メモリ１０及
び診断用メモリ１２に供給され、データの読み出しタイ
ミングを与えるために使用される。ライト制御信号は、
データ用メモリ１０、診断用メモリ１２及びデータレジ
スタ１３に供給され、それぞれデータの書き込みタイミ
ングを与えるために使用される。

【００４４】以上の構成において、図３のタイミングチ
ャートを参照しながらデータの書き込み時の動作につき
説明する。

【００４５】データの書き込み時においては、図３
（ａ）及び（ｂ）に示すように、アクセス要求元は、ア
ドレスバスに書き込み先のアドレスを出力するととも
に、データバスに書き込みデータを出力する。

【００４６】この際、パリティジェネレータ／チェッカ
１１は、パリティジェネレータとして動作するように制
御される。即ち、図３（ｃ）に示すように、パリティジ
ェネレータ／チェッカ１１は、データバスに出力されて
いる書き込みデータを取込み、当該データに対応するパ
リティビットを生成する。このパリティビットは、診断
用メモリ１２に供給される。

【００４７】かかる状態で、図３（ｄ）に示すように、
ライト制御信号がアクティブ（Ｌレベル）にされると、
データ用メモリ１０にはデータバスの内容が、診断用メ
モリ１２にはパリティジェネレータ／チェッカ１１が出
力するパリティビットが、それぞれ書き込まれ、また、
データレジスタ１３には、データバスの内容及びパリテ
ィビットがセットされる。

【００４８】データレジスタ１３にセットされたデータ
がエラー検出回路１４に供給されると、エラー検出回路
１４ではパリティチェックが行われる。そして、パリテ
ィエラーが検出されると、その旨を示すエラー検出信号
が出力され、アクセス要求元にエラー通知が行われる。

【００４９】なお、データの読み出しは次のように行わ
れる。即ち、読み出し位置を示すアドレスをアドレスバ
スに出力し、リード制御信号をアクティブにする。これ
により、データ用メモリ１０から読み出されたデータは
データバスに出力され、アクセス要求元に供給されると
ともに、パリティジェネレータ／チェッカ１１に与えら
れる。この際、パリティジェネレータ／チェッカ１１は
パリティチェッカとして動作するように制御される。

【００５０】また、同時に診断用メモリ１２から読み出
されたデータは、パリティジェネレータ／チェッカ１１
に与えられる。

【００５１】パリティジェネレータ／チェッカ１１で
は、データ用メモリ１０から読み出したデータと診断用
メモリ１２から読み出したデータとを用いて、パリティ
チェックを行い、エラーがあればその旨を示すエラー信
号を発生し、アクセス要求元にエラー通知を行う。

【００５２】以上説明したように、この実施例によれ
ば、データの書き込み時にも、該書き込みデータの妥当
性をチェックするので、データの信頼性が向上するとと
もに、データ書き込み時のエラーを、そのエラーが発生
した時点で検出することができるので、エラー原因の解
明が容易に行えるものとなっている。

【００５３】次に、第２の実施例につき説明する。

【００５４】図４は、本発明に係るメモリ制御装置の第
２の実施例の構成を示すブロック図である。

【００５５】この第２の実施例は、上記第１の実施例の
構成に、ライト禁止制御回路１５を加え、かつライト制
御信号の出力タイミングを変更したものである。従っ
て、上記第１の実施例と同一の構成部分の説明は省略
し、相違する部分についてのみ説明する。

【００５６】ライト制御信号の出力タイミングは、図５
（ｅ）に示すように、パリティジェネレータ／チェッカ
１１が出力するパリティビットのデータが充分安定した
時点であって、且つ、第１の実施例におけるデータ書き
込みタイミングより早いタイミングでアクティブ（Ｌレ
ベル）にされる。

【００５７】このライト制御信号は、データレジスタ１
３及びライト禁止制御回路１５に供給されるようになっ
ている。従って、エラー検出回路１４で検出されたエラ
ー検出信号も、上記第１の実施例の場合より早いタイミ
ングで出力されることになる。

【００５８】ライト禁止制御回路１５は、エラー検出回
路１４から出力されるエラー検出信号及びライト制御信
号を入力し、実際にデータ用メモリ１０及び診断用メモ
リ１２にデータを書き込むメモリライト信号を生成して
出力するものである。

【００５９】このライト禁止制御回路１５は、エラー検
出回路１４からのエラー検出信号が、エラーがあった旨
を示していればメモリライト信号の出力を抑止し、エラ
ーがなかった旨を示していればメモリライト信号を、第
１の実施例におけるライト制御出力と同じ位置まで遅延
させて出力する。

【００６０】以上の構成において、図５のタイミングチ
ャートを参照しながらデータの書き込み時の動作につき
説明する。

【００６１】データの書き込み時においては、図５
（ａ）及び（ｂ）に示すように、アクセス要求元は、ア
ドレスバスに書き込み先のアドレスを出力するととも
に、データバスに書き込みデータを出力する。

【００６２】この際、パリティジェネレータ／チェッカ
１１は、パリティジェネレータとして動作するように制
御される。即ち、図５（ｃ）に示すように、パリティジ
ェネレータ／チェッカ１１は、データバスに出力されて
いる書き込みデータを取込み、当該データに対応するパ
リティビットを生成する。このパリティビットは、診断
用メモリ１２に供給される。

【００６３】かかる状態で、図５（ｅ）に示すように、
ライト制御信号がアクティブ（Ｌレベル）にされると、
データレジスタ１３にデータバスの内容及びパリティビ
ットがセットされる。

【００６４】データレジスタ１３にセットされたデータ
がエラー検出回路１４に供給されると、エラー検出回路
１４ではパリティチェックが行われる。そして、パリテ
ィエラーが検出されると、その旨を示すエラー検出信号
が出力され、アクセス要求元にエラー通知が行われると
共に、ライト禁止制御回路１５に供給される。

【００６５】ライト禁止制御回路１５では、データ用メ
モリ１０及び診断用メモリ１２にデータの書き込みを指
示するメモリライト信号の出力を抑止する。従って、エ
ラーが検出された際は、データ用メモリ１０及び診断用
メモリ１２へのデータの書き込みは行われないことにな
る。

【００６６】一方、エラー検出回路１４でパリティエラ
ーが検出されない場合は、ライト禁止制御回路１５は、
ライト制御出力を所定時間（第１の実施例のライト制御
信号と同一のタイミングになるまで）遅延させて出力す
る。これにより、上述した第１の実施例と同様に、デー
タの書き込みが行われることになる。

【００６７】なお、データの読み出しについては、上記
第１の実施例の場合と同じであるので、説明は省略す
る。

【００６８】以上説明したように、この実施例によれ
ば、データの書き込み時にエラーが発生したことを検出
するとメモリへの書き込みを抑止するので、データの信
頼性が向上するという効果がある。

【００６９】なお、上記実施例では、冗長コードとして
パリティコードを用いた場合について説明したが、冗長
コードとしてはこれに限定されるものではない。例え
ば、各種のエラーチェックコレクションコードに対して
も同様に適用できるものであり、上記実施例と同様の効
果を奏する。

【００７０】

【発明の効果】以上詳述したように、本発明によればエ
ラーが発生した時点でエラー検出することによりエラー
原因の解明を容易にしたメモリ制御装置を提供すること
ができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明のメモリ制御装置の第１の実施例の構成
を示すブロック図である。

【図３】本発明のメモリ制御装置の第１の実施例の動作
を示すタイミングチャートである。

【図４】本発明のメモリ制御装置の第２の実施例の構成
を示すブロック図である。

【図５】本発明のメモリ制御装置の第２の実施例の動作
を示すタイミングチャートである。

【図６】本発明のメモリ制御装置の実施例のおける印刷
配線基板上での配置を説明するための図である。

【図７】従来のメモリ制御装置を説明するための図であ
る。

【符号の説明】

１０ 第１の記憶手段（データ用メモリ） １１ 生成手段（パリティジェネレータ／チェッカ） １２ 第２の記憶手段（診断用メモリ） １３ ラッチ手段（データレジスタ） １４ 検査手段（エラー検出回路） １５ 抑止手段（ライト禁止制御回路）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データを記憶する第１の記憶手段(10)
   と、 該第１の記憶手段(10)に対する所定データの書き込みが
   指示された際、該所定データに対応する検査用の冗長コ
   ードを生成する生成手段(11)と、 該生成手段(11)で生成された冗長コードを記憶する第２
   の記憶手段(12)とを具備するメモリ制御装置において、 前記第１の記憶手段(10)に対する所定データの書き込み
   が指示された際、該所定データと前記生成手段(11)で生
   成された冗長コードとをラッチするラッチ手段(13)と、 該ラッチ手段(13)にラッチされたデータに基づき、前記
   所定データ及び冗長コードの正当性を検査する検査手段
   (14)とを具備したことを特徴とするメモリ制御装置。
2. 【請求項２】 データを記憶する第１の記憶手段(10)
   と、 該第１の記憶手段(10)に対する所定データの書き込みが
   指示された際、該所定データに対応する検査用の冗長コ
   ードを生成する生成手段(11)と、 該生成手段(11)で生成された冗長コードを記憶する第２
   の記憶手段(12)とを具備するメモリ制御装置において、 前記第１の記憶手段(10)に対する所定データの書き込み
   が指示された際、該所定データと前記生成手段(11)で生
   成された冗長コードとをラッチするラッチ手段(13)と、 該ラッチ手段(13)にラッチされたデータに基づき、前記
   所定データ及び冗長コードの正当性を検査する検査手段
   (14)と、 該検査手段(14)の検査結果に応じて前記第１の記憶手段
   (10)及び第２の記憶手段(12)へのデータの書き込みを抑
   止する抑止手段(15)とを具備したことを特徴とするメモ
   リ制御装置。
3. 【請求項３】 請求項１又は２において、前記ラッチ手
   段(13)は、前記第１の記憶手段(10)及び第２の記憶手段
   (12)の電気特性に近い電気特性を有し、前記第１の記憶
   手段(10)及び第２の記憶手段(12)の近傍に配置されるこ
   とを特徴とするメモリ制御装置。