JPH04252344A - コンピュータシステム - Google Patents
コンピュータシステムInfo
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- JPH04252344A JPH04252344A JP3008606A JP860691A JPH04252344A JP H04252344 A JPH04252344 A JP H04252344A JP 3008606 A JP3008606 A JP 3008606A JP 860691 A JP860691 A JP 860691A JP H04252344 A JPH04252344 A JP H04252344A
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- JP
- Japan
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- memory element
- memory
- check bit
- abnormality
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Links
- 230000015654 memory Effects 0.000 claims abstract description 129
- 230000005856 abnormality Effects 0.000 claims abstract description 28
- 238000001514 detection method Methods 0.000 claims abstract description 15
- 230000002159 abnormal effect Effects 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は複数個のメモリ要素とＣ
ＰＵとからなる産業用のコンピュータシステムに係り、
特にメモリ要素の異常発生時の緊急な対応を行なうこと
を不要とし得るようにしたコンピュータシステムに関す
るものである。
ＰＵとからなる産業用のコンピュータシステムに係り、
特にメモリ要素の異常発生時の緊急な対応を行なうこと
を不要とし得るようにしたコンピュータシステムに関す
るものである。
【０００２】
【従来の技術】従来、産業用として用いられるコンピュ
ータシステムは、複数個のメモリ素子とＣＰＵとから構
成されている。そして、この種のコンピュータシステム
においては、コンピュータの動作異常が発生しないよう
に、様々な対応策が採られてきている。特に、メモリ素
子の異常に対しては、パリティチェック、およびＥＥＣ
（エラーチェックおよび修正）回路を付加して、メモリ
素子の信頼性向上が図られてきている。図２は、この種
のコンピュータシステムの一例を示すブロック図である
。
ータシステムは、複数個のメモリ素子とＣＰＵとから構
成されている。そして、この種のコンピュータシステム
においては、コンピュータの動作異常が発生しないよう
に、様々な対応策が採られてきている。特に、メモリ素
子の異常に対しては、パリティチェック、およびＥＥＣ
（エラーチェックおよび修正）回路を付加して、メモリ
素子の信頼性向上が図られてきている。図２は、この種
のコンピュータシステムの一例を示すブロック図である
。
【０００３】図２において、アドレスバス１を複数個（
図では４個）のメモリ素子２１，２２，２３，２４に接
続し、その上位アドレス信号をデコーダ３で選択してメ
モリ選択信号４１，４２，４３，４４を生成し（４１，
４２，４３，４４のうち、一つだけアクティブ信号とな
る）、メモリ素子２１，２２，２３，２４のうちの唯一
のメモリ素子を選択する。また、データバス５も全ての
メモリ素子２１，２２，２３，２４に接続し、選択され
た該メモリ素子のみに図示しないＣＰＵからデータバス
５を介してデータの書き込み・読み出しを行なう。 さらに、メモリ素子の信頼性向上のために、各メモリ素
子２１，２２，２３，２４にチェックビット用メモリ６
１，６２，６３，６４を設け、このチェックビット用メ
モリ６１，６２，６３，６４に対して、データの書き込
み時にチェックビットを生成して書込み、データの読み
出し時にそのデータをチェックするチェックビット生成
・エラー検出回路７を付加して、パリティチェック、お
よびＥＥＣチェックを行なう。これにより、いずれかの
メモリ素子に異常が発生した場合に、エラー信号８を出
力してＣＰＵに異常を伝える。
図では４個）のメモリ素子２１，２２，２３，２４に接
続し、その上位アドレス信号をデコーダ３で選択してメ
モリ選択信号４１，４２，４３，４４を生成し（４１，
４２，４３，４４のうち、一つだけアクティブ信号とな
る）、メモリ素子２１，２２，２３，２４のうちの唯一
のメモリ素子を選択する。また、データバス５も全ての
メモリ素子２１，２２，２３，２４に接続し、選択され
た該メモリ素子のみに図示しないＣＰＵからデータバス
５を介してデータの書き込み・読み出しを行なう。 さらに、メモリ素子の信頼性向上のために、各メモリ素
子２１，２２，２３，２４にチェックビット用メモリ６
１，６２，６３，６４を設け、このチェックビット用メ
モリ６１，６２，６３，６４に対して、データの書き込
み時にチェックビットを生成して書込み、データの読み
出し時にそのデータをチェックするチェックビット生成
・エラー検出回路７を付加して、パリティチェック、お
よびＥＥＣチェックを行なう。これにより、いずれかの
メモリ素子に異常が発生した場合に、エラー信号８を出
力してＣＰＵに異常を伝える。
【０００４】しかしながら、このような信頼性向上の策
を講じても、メモリ素子の異常（不良）発生の可能性は
残り、産業用コンピュータ分野においては、プラントへ
の影響を最優先に考慮することから、不良発生時にはす
ぐにハードウェアの交換が必要になる。この場合、交換
するハードウェアは、メモリ素子であったり、メモリ素
子を載せたメモリモジュールであったりする。そして、
このように緊急な（スピーディな）対応を、出荷した製
品の全てに対して行なうことは、非常に長い時間と大き
な労力を費やし、問題となっている。
を講じても、メモリ素子の異常（不良）発生の可能性は
残り、産業用コンピュータ分野においては、プラントへ
の影響を最優先に考慮することから、不良発生時にはす
ぐにハードウェアの交換が必要になる。この場合、交換
するハードウェアは、メモリ素子であったり、メモリ素
子を載せたメモリモジュールであったりする。そして、
このように緊急な（スピーディな）対応を、出荷した製
品の全てに対して行なうことは、非常に長い時間と大き
な労力を費やし、問題となっている。
【０００５】
【発明が解決しようとする課題】以上のように、従来の
コンピュータシステムにおいては、メモリ素子に異常が
発生した時に、ハードウェアの交換という緊急な対応を
行なわなければならないという問題があった。
コンピュータシステムにおいては、メモリ素子に異常が
発生した時に、ハードウェアの交換という緊急な対応を
行なわなければならないという問題があった。
【０００６】本発明の目的は、メモリ要素に異常が発生
した時には自動的にバックアップ用メモリ要素を使用し
、メモリ要素の異常発生時の緊急な対応を行なうことを
不要とすることが可能な極めて信頼性の高いコンピュー
タシステムを提供することにある。
した時には自動的にバックアップ用メモリ要素を使用し
、メモリ要素の異常発生時の緊急な対応を行なうことを
不要とすることが可能な極めて信頼性の高いコンピュー
タシステムを提供することにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに本発明では、アドレスバスを複数個のメモリ要素に
接続し、その上位アドレス信号をデコーダで選択してメ
モリ選択信号を生成し、唯一のメモリ要素を選択して当
該メモリ要素にＣＰＵからデータバスを介してデータの
書き込み・読み出しを行なうコンピュータシステムで、
各メモリ要素にチェックビット用メモリを設け、当該チ
ェックビット用メモリに対して、データの書き込み時に
チェックビットを生成して書込むと共に、データの読み
出し時にそのデータをチェックするチェックビット生成
・エラー検出手段を備えたものにおいて、バックアップ
用のメモリ要素と、チェックビット生成・エラー検出手
段によりメモリ要素の異常発生が検出された場合にその
発生アドレスを検出する異常発生アドレス検出手段と、
異常発生アドレス検出手段により検出されたアドレスに
該当するメモリ要素をデータバスから切り離すと共にバ
ックアップ用メモリ要素を接続する接続切換手段とを備
えて構成している。
めに本発明では、アドレスバスを複数個のメモリ要素に
接続し、その上位アドレス信号をデコーダで選択してメ
モリ選択信号を生成し、唯一のメモリ要素を選択して当
該メモリ要素にＣＰＵからデータバスを介してデータの
書き込み・読み出しを行なうコンピュータシステムで、
各メモリ要素にチェックビット用メモリを設け、当該チ
ェックビット用メモリに対して、データの書き込み時に
チェックビットを生成して書込むと共に、データの読み
出し時にそのデータをチェックするチェックビット生成
・エラー検出手段を備えたものにおいて、バックアップ
用のメモリ要素と、チェックビット生成・エラー検出手
段によりメモリ要素の異常発生が検出された場合にその
発生アドレスを検出する異常発生アドレス検出手段と、
異常発生アドレス検出手段により検出されたアドレスに
該当するメモリ要素をデータバスから切り離すと共にバ
ックアップ用メモリ要素を接続する接続切換手段とを備
えて構成している。
【０００８】
【作用】従って、本発明のコンピュータシステムにおい
ては、バックアップ用のメモリ要素を備え、通常使用し
ているメモリ要素の異常発生がチェックビット生成・エ
ラー検出手段にて検出されると、そのアドレスに該当す
るメモリ要素がデータバスから切り離されると共にバッ
クアップ用メモリ要素が接続される。
ては、バックアップ用のメモリ要素を備え、通常使用し
ているメモリ要素の異常発生がチェックビット生成・エ
ラー検出手段にて検出されると、そのアドレスに該当す
るメモリ要素がデータバスから切り離されると共にバッ
クアップ用メモリ要素が接続される。
【０００９】これにより、メモリ要素の異常が発生した
場合には、人手を介することなく、自動的に異常メモリ
要素を切り離し、バックアップ用メモリ要素を使用する
ことが可能となり、メモリ要素の異常発生時の緊急な対
応を行なうことを不要とすることができる。
場合には、人手を介することなく、自動的に異常メモリ
要素を切り離し、バックアップ用メモリ要素を使用する
ことが可能となり、メモリ要素の異常発生時の緊急な対
応を行なうことを不要とすることができる。
【００１０】
【実施例】本発明は、メモリ要素の異常発生を検出した
時に、あらかじめ備えているバックアップ用のメモリ要
素を、その異常メモリ要素の代替として使用するもので
ある。以下、上記のような考え方に基づく本発明の一実
施例について、図面を参照して詳細に説明する。
時に、あらかじめ備えているバックアップ用のメモリ要
素を、その異常メモリ要素の代替として使用するもので
ある。以下、上記のような考え方に基づく本発明の一実
施例について、図面を参照して詳細に説明する。
【００１１】図１は、本発明によるコンピュータシステ
ムの構成例を示すブロック図で、図２と同一要素には同
一符号を付してその説明を省略し、ここでは異なる要素
についてのみ述べる。
ムの構成例を示すブロック図で、図２と同一要素には同
一符号を付してその説明を省略し、ここでは異なる要素
についてのみ述べる。
【００１２】すなわち、本実施例のコンピュータシステ
ムは、図２に加えて、バックアップ用のメモリ要素であ
るメモリ素子９と、チェックビット用メモリ１０と、異
常発生アドレス検出手段であるデータラッチポート１１
と、接続切換手段である否定ＮＡＮＤ回路１２１，１２
２，１２３，１２４、否定回路１３１，１３２，１３３
，１３４、否定ＮＡＮＤ回路１４１，１４２，１４３，
１４４、および否定ＯＲ回路１５とを備えて構成してい
る。
ムは、図２に加えて、バックアップ用のメモリ要素であ
るメモリ素子９と、チェックビット用メモリ１０と、異
常発生アドレス検出手段であるデータラッチポート１１
と、接続切換手段である否定ＮＡＮＤ回路１２１，１２
２，１２３，１２４、否定回路１３１，１３２，１３３
，１３４、否定ＮＡＮＤ回路１４１，１４２，１４３，
１４４、および否定ＯＲ回路１５とを備えて構成してい
る。
【００１３】ここで、メモリ素子９は、前記各メモリ素
子２１，２２，２３，２４と同様の構成を有するもので
ある。また、チェックビット用メモリ１０は、前記各チ
ェックビット用メモリ６１，６２，６３，６４と同様の
構成を有するものである。さらに、データラッチポート
１１は、前記ＣＰＵからのＣＰＵコマンド１６により、
データのラッチ制御を設定するものである。
子２１，２２，２３，２４と同様の構成を有するもので
ある。また、チェックビット用メモリ１０は、前記各チ
ェックビット用メモリ６１，６２，６３，６４と同様の
構成を有するものである。さらに、データラッチポート
１１は、前記ＣＰＵからのＣＰＵコマンド１６により、
データのラッチ制御を設定するものである。
【００１４】一方、否定ＮＡＮＤ回路１２１，１２２，
１２３，１２４は、前記デコーダ３からの出力信号と、
データラッチポート１１からの出力信号との否定論理積
をとり、前記メモリ選択信号４１，４２，４３，４４と
して出力するものである。また、否定回路１３１，１３
２，１３３，１３４は、データラッチポート１１からの
出力信号の否定をとるものである。さらに、否定ＮＡＮ
Ｄ回路１４１，１４２，１４３，１４４は、デコーダ３
からの出力信号と、否定回路１３１，１３２，１３３，
１３４からの出力信号との否定論理積をとるものである
。さらにまた、否定ＯＲ回路１５は、否定ＮＡＮＤ回路
１４１，１４２，１４３，１４４からの出力信号の否定
論理和をとり、上記メモリ素子９のメモリ選択信号１７
として出力するものである。次に、以上のように構成し
た本実施例コンピュータシステムの作用について説明す
る。
１２３，１２４は、前記デコーダ３からの出力信号と、
データラッチポート１１からの出力信号との否定論理積
をとり、前記メモリ選択信号４１，４２，４３，４４と
して出力するものである。また、否定回路１３１，１３
２，１３３，１３４は、データラッチポート１１からの
出力信号の否定をとるものである。さらに、否定ＮＡＮ
Ｄ回路１４１，１４２，１４３，１４４は、デコーダ３
からの出力信号と、否定回路１３１，１３２，１３３，
１３４からの出力信号との否定論理積をとるものである
。さらにまた、否定ＯＲ回路１５は、否定ＮＡＮＤ回路
１４１，１４２，１４３，１４４からの出力信号の否定
論理和をとり、上記メモリ素子９のメモリ選択信号１７
として出力するものである。次に、以上のように構成し
た本実施例コンピュータシステムの作用について説明す
る。
【００１５】まず、正常動作時には、ＣＰＵからのＣＰ
Ｕコマンド１６により、データラッチポート１１は、［
０，０，０，０］と設定されている。これにより、前述
した従来のメモリアクセスと同様に、デコーダ３からの
出力信号がそのまま、メモリ選択信号４１，４２，４３
，４４として各メモリ素子２１，２２，２３，２４に出
力される。また、メモリ素子９のメモリ選択信号１７は
、常に“１”であり選択されない。
Ｕコマンド１６により、データラッチポート１１は、［
０，０，０，０］と設定されている。これにより、前述
した従来のメモリアクセスと同様に、デコーダ３からの
出力信号がそのまま、メモリ選択信号４１，４２，４３
，４４として各メモリ素子２１，２２，２３，２４に出
力される。また、メモリ素子９のメモリ選択信号１７は
、常に“１”であり選択されない。
【００１６】一方、このような状況下で、いま例えばメ
モリ素子２１に異常が発生した場合には、その異常がチ
ェックビット用メモリ１０を通してチェックビット生成
・エラー検出回路７により検出され、エラー信号８を出
力してメモリエラーがＣＰＵに伝えられる。そして、Ｃ
ＰＵでは、メモリエラー発生アドレスをチェックし、そ
れがメモリ素子２１であることが確認されると、ＣＰＵ
からのＣＰＵコマンド１６により、データラッチポート
１１に［１，０，０，０］が書き込まれる。これにより
、メモリ選択信号４１が“１”になり、異常のメモリ素
子２１は選択されなくなる。さらに、メモリ素子９のメ
モリ選択信号１７は、正常動作時にメモリ素子２１が選
択された信号が、代わりにメモリ選択信号１７として伝
えられる。これにより、異常のメモリ素子２１を切り離
し、その代替としてメモリ素子９が接続される。
モリ素子２１に異常が発生した場合には、その異常がチ
ェックビット用メモリ１０を通してチェックビット生成
・エラー検出回路７により検出され、エラー信号８を出
力してメモリエラーがＣＰＵに伝えられる。そして、Ｃ
ＰＵでは、メモリエラー発生アドレスをチェックし、そ
れがメモリ素子２１であることが確認されると、ＣＰＵ
からのＣＰＵコマンド１６により、データラッチポート
１１に［１，０，０，０］が書き込まれる。これにより
、メモリ選択信号４１が“１”になり、異常のメモリ素
子２１は選択されなくなる。さらに、メモリ素子９のメ
モリ選択信号１７は、正常動作時にメモリ素子２１が選
択された信号が、代わりにメモリ選択信号１７として伝
えられる。これにより、異常のメモリ素子２１を切り離
し、その代替としてメモリ素子９が接続される。
【００１７】上述したように、本実施例では、アドレス
バス１を４個のメモリ素子２１，２２，２３，２４に接
続し、その上位アドレス信号をデコーダ３で選択してメ
モリ選択信号４１，４２，４３，４４を生成し、唯一の
メモリ素子を選択して当該メモリ素子にＣＰＵからデー
タバス５を介してデータの書き込み・読み出しを行なう
コンピュータシステムで、各メモリ素子２１，２２，２
３，２４にチェックビット用メモリ６１，６２，６３，
６４を設け、当該チェックビット用メモリ６１，６２，
６３，６４に対して、データの書き込み時にチェックビ
ットを生成して書込むと共に、データの読み出し時にそ
のデータをチェックするチェックビット生成・エラー検
出回路７を備えたものにおいて、バックアップ用のメモ
リ素子９と、チェックビット生成・エラー検出回路７に
よりメモリ素子の異常発生が検出された場合にその発生
アドレスを検出する異常発生アドレス検出手段であるデ
ータッチポート１１と、データッチポート１１により検
出されたアドレスに該当するメモリ素子をデータバス５
から切り離すと共にバックアップ用のメモリ素子９を接
続する否定ＮＡＮＤ回路１２１，１２２，１２３，１２
４、否定回路１３１，１３２，１３３，１３４、否定Ｎ
ＡＮＤ回路１４１，１４２，１４３，１４４、および否
定ＯＲ回路１５よりなる接続切換手段とから構成したも
のである。
バス１を４個のメモリ素子２１，２２，２３，２４に接
続し、その上位アドレス信号をデコーダ３で選択してメ
モリ選択信号４１，４２，４３，４４を生成し、唯一の
メモリ素子を選択して当該メモリ素子にＣＰＵからデー
タバス５を介してデータの書き込み・読み出しを行なう
コンピュータシステムで、各メモリ素子２１，２２，２
３，２４にチェックビット用メモリ６１，６２，６３，
６４を設け、当該チェックビット用メモリ６１，６２，
６３，６４に対して、データの書き込み時にチェックビ
ットを生成して書込むと共に、データの読み出し時にそ
のデータをチェックするチェックビット生成・エラー検
出回路７を備えたものにおいて、バックアップ用のメモ
リ素子９と、チェックビット生成・エラー検出回路７に
よりメモリ素子の異常発生が検出された場合にその発生
アドレスを検出する異常発生アドレス検出手段であるデ
ータッチポート１１と、データッチポート１１により検
出されたアドレスに該当するメモリ素子をデータバス５
から切り離すと共にバックアップ用のメモリ素子９を接
続する否定ＮＡＮＤ回路１２１，１２２，１２３，１２
４、否定回路１３１，１３２，１３３，１３４、否定Ｎ
ＡＮＤ回路１４１，１４２，１４３，１４４、および否
定ＯＲ回路１５よりなる接続切換手段とから構成したも
のである。
【００１８】従って、通常使用しているメモリ素子の異
常発生がチェックビット生成・エラー検出回路７にて検
出されると、そのアドレスに該当するメモリ素子がデー
タバス５から切り離されると共にバックアップ用のメモ
リ素子９が接続されるため、メモリ素子の異常が発生し
た場合には、人手を介することなく、自動的に異常メモ
リ素子を切り離し、バックアップ用のメモリ素子を代替
して使用することが可能となる。これにより、メモリ素
子に異常が発生した時に、ハードウェアの交換という緊
急な対応を行なうことを不要とすることができ、メモリ
素子の異常発生時に、長い時間と大きな労力を費やすい
うようなことがなくなる。
常発生がチェックビット生成・エラー検出回路７にて検
出されると、そのアドレスに該当するメモリ素子がデー
タバス５から切り離されると共にバックアップ用のメモ
リ素子９が接続されるため、メモリ素子の異常が発生し
た場合には、人手を介することなく、自動的に異常メモ
リ素子を切り離し、バックアップ用のメモリ素子を代替
して使用することが可能となる。これにより、メモリ素
子に異常が発生した時に、ハードウェアの交換という緊
急な対応を行なうことを不要とすることができ、メモリ
素子の異常発生時に、長い時間と大きな労力を費やすい
うようなことがなくなる。
【００１９】尚、上記実施例では、メモリ要素としてメ
モリ素子を用いた場合について述べたが、これに限定さ
れるものではなく、例えばメモリ要素としてメモリモジ
ュール等のあるサイズのものを用いることも可能である
。
モリ素子を用いた場合について述べたが、これに限定さ
れるものではなく、例えばメモリ要素としてメモリモジ
ュール等のあるサイズのものを用いることも可能である
。
【００２０】また、上記実施例では、バックアップ用の
メモリ素子を１個だけ備えた場合について述べたが、こ
れに限定されるものではなく、バックアップ用のメモリ
素子を複数個備えることにより、複数回までのメモリ素
子の異常発生に対処することが可能となる。
メモリ素子を１個だけ備えた場合について述べたが、こ
れに限定されるものではなく、バックアップ用のメモリ
素子を複数個備えることにより、複数回までのメモリ素
子の異常発生に対処することが可能となる。
【００２１】
【発明の効果】以上説明したように本発明によれば、バ
ックアップ用のメモリ要素を備え、メモリ要素の異常発
生が検出された場合にその発生アドレスを検出し、その
アドレスに該当するメモリ要素をデータバスから切り離
すと共にバックアップ用メモリ要素を接続するようにし
たので、メモリ要素に異常が発生した時には自動的にバ
ックアップ用メモリ要素を使用し、メモリ要素の異常発
生時の緊急な対応を行なうことを不要とすることが可能
な極めて信頼性の高いコンピュータシステムが提供でき
る。
ックアップ用のメモリ要素を備え、メモリ要素の異常発
生が検出された場合にその発生アドレスを検出し、その
アドレスに該当するメモリ要素をデータバスから切り離
すと共にバックアップ用メモリ要素を接続するようにし
たので、メモリ要素に異常が発生した時には自動的にバ
ックアップ用メモリ要素を使用し、メモリ要素の異常発
生時の緊急な対応を行なうことを不要とすることが可能
な極めて信頼性の高いコンピュータシステムが提供でき
る。
【図１】本発明によるコンピュータシステムの一実施例
を示すブロック図。
を示すブロック図。
【図２】従来のコンピュータシステムの一例を示すブロ
ック図。
ック図。
１…アドレスバス、２１，２２，２３，２４…メモリ素
子、３…デコーダ、４１，４２，４３，４４…メモリ選
択信号、５…データバス、６１，６２，６３，６４…チ
ェックビット用メモリ、７…チェックビット生成・エラ
ー検出回路、８…エラー信号、９…メモリ素子、１０…
チェックビット用メモリ、１１…データラッチポート、
１２１，１２２，１２３，１２４…否定ＮＡＮＤ回路、
１３１，１３２，１３３，１３４…否定回路、１４１，
１４２，１４３，１４４…否定ＮＡＮＤ回路、１５…否
定ＯＲ回路、１６…ＣＰＵコマンド、１７…メモリ選択
信号。
子、３…デコーダ、４１，４２，４３，４４…メモリ選
択信号、５…データバス、６１，６２，６３，６４…チ
ェックビット用メモリ、７…チェックビット生成・エラ
ー検出回路、８…エラー信号、９…メモリ素子、１０…
チェックビット用メモリ、１１…データラッチポート、
１２１，１２２，１２３，１２４…否定ＮＡＮＤ回路、
１３１，１３２，１３３，１３４…否定回路、１４１，
１４２，１４３，１４４…否定ＮＡＮＤ回路、１５…否
定ＯＲ回路、１６…ＣＰＵコマンド、１７…メモリ選択
信号。
Claims (2)
- 【請求項１】 アドレスバスを複数個のメモリ要素に
接続し、その上位アドレス信号をデコーダで選択してメ
モリ選択信号を生成し、唯一のメモリ要素を選択して当
該メモリ要素にＣＰＵからデータバスを介してデータの
書き込み・読み出しを行なうコンピュータシステムで、
前記各メモリ要素にチェックビット用メモリを設け、当
該チェックビット用メモリに対して、前記データの書き
込み時にチェックビットを生成して書込むと共に、前記
データの読み出し時にそのデータをチェックするチェッ
クビット生成・エラー検出手段を備えたものにおいて、
バックアップ用のメモリ要素と、前記チェックビット生
成・エラー検出手段によりメモリ要素の異常発生が検出
された場合にその発生アドレスを検出する異常発生アド
レス検出手段と、前記異常発生アドレス検出手段により
検出されたアドレスに該当するメモリ要素を前記データ
バスから切り離すと共に前記バックアップ用メモリ要素
を接続する接続切換手段と、を備えて成ることを特徴と
するコンピュータシステム。 - 【請求項２】 前記バックアップ用メモリ要素を複数
個備え、複数回までのメモリ要素の異常発生をバックア
ップするようにしたことを特徴とする請求項１に記載の
コンピュータシステム
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008606A JPH04252344A (ja) | 1991-01-28 | 1991-01-28 | コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008606A JPH04252344A (ja) | 1991-01-28 | 1991-01-28 | コンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04252344A true JPH04252344A (ja) | 1992-09-08 |
Family
ID=11697620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3008606A Pending JPH04252344A (ja) | 1991-01-28 | 1991-01-28 | コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04252344A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08249241A (ja) * | 1995-03-15 | 1996-09-27 | Nec Corp | 記憶装置 |
| JP2007323269A (ja) * | 2006-05-31 | 2007-12-13 | Kyocera Mita Corp | データ書込制御装置 |
-
1991
- 1991-01-28 JP JP3008606A patent/JPH04252344A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08249241A (ja) * | 1995-03-15 | 1996-09-27 | Nec Corp | 記憶装置 |
| JP2007323269A (ja) * | 2006-05-31 | 2007-12-13 | Kyocera Mita Corp | データ書込制御装置 |
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