JPH0528052A - メモリアクセス制御異常回復方法 - Google Patents

Abstract

(57)【要約】 【目的】 メモリ部とアクセス制御部とが離れて搭載さ
れる装置に関し、異常データの書込みやデータ消滅を未
然に防止することを目的とする。 【構成】 メモリ部３と、メモリ部３のアクセスを制御
する制御信号を送出する複数のアクセス制御部１〜２と
が離れて搭載される装置において、複数のアクセス制御
部１〜２からメモリ部３に送信される制御信号の不正常
を検出する検出手段５と、複数のアクセス制御部１〜２
から送信される制御信号を切替える切替手段４と、検出
手段５の検出結果に基づき、切替手段４に切替信号を送
出する指示手段６とを設け、検出手段５が一つのアクセ
ス制御部からの制御信号の送信が不正常であることを検
出した場合、他のアクセス制御部の指示手段６に通知し
て、切替手段４を動作させ、メモリ部３に対する制御信
号の送出を代行させるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリ部と、該メモリ部
に対するアクセスを制御するアクセス制御部とが離れて
搭載される装置に係り、特に該メモリ部とアクセス制御
部との間の接続異常を検出して、異常データの書込みや
データ消滅を未然に防止するメモリアクセス制御異常回
復方法に関する。

【０００２】図６は情報処理装置の構成例を説明する図
である。揮発性のメモリ部と、このメモリ部とは離れた
位置に搭載された複数のアクセス制御部とを備えた情報
処理装置においては、図６に示す如く、通常図示省略し
たコネクタを設けたバックパネル１７に複数のメモリプ
レーン１８を挿入して構成するメモリ部と、このメモリ
部のアクセスを制御するアクセス制御部１，２とを、コ
ネクタ１６ａと１６ｃ及びコネクタ１６ｂと１６ｄに夫
々接続されたケーブルを介して接続している。

【０００３】従って、各メモリプレーン１８は、コネク
タによってバックパネル１７に接続されており、このバ
ックパネル１７は、コネクタ１６ｃによってケーブルに
接続され、このケーブルはコネクタ１６ａによって、ア
クセス制御部１に接続されており、又、コネクタ１６ｄ
によってケーブルに接続され、このケーブルはコネクタ
１６ｂによって、アクセス制御部２に接続されている。

【０００４】このため、各メモリプレーン１８は、デー
タの書込み／読出しのための制御信号と、メモリ内のデ
ータを保持するために行うリフレッシュ動作のための制
御信号とを、３個のコネクタとケーブルを介してアクセ
ス制御部１又は２から受信している。

【０００５】ところで、メモリ部はデータの書込み／読
出し及びデータの保持を確実に行わなければならず、こ
のためには、メモリ部の制御信号の受信は確実に実行さ
れることが必要である。

【０００６】

【従来の技術】従来の情報処理装置では、アクセス制御
部の内部にアクセス動作を監視する回路を設け、アクセ
ス制御部内で異常が発生すると、この監視回路が異常を
検出して上位装置に通知するか、又は、複数のアクセス
制御部が一つのメモリ部に接続されている場合は、異常
を起こしたアクセス制御部から、他のアクセス制御部に
通知して、メモリ部に対するアクセスを代行させてい
た。

【０００７】

【発明が解決しようとする課題】上記の如く、従来はア
クセス制御部内に設けた監視回路によってアクセス制御
部の異常が検出されると、上位装置に通知するか、他の
アクセス制御部にアクセスの代行を行わせている。

【０００８】ところで、アクセス制御部内の異常ではな
く、アクセス制御部とメモリ部との間の障害によって、
前記制御信号がメモリ部に到達しなくなった場合、デー
タの読出しであれば、読出し回路のチェック回路によっ
て、読出しデータの異常が検出されることで、前記監視
回路の監視範囲外の異常であることが検出される。

【０００９】しかし、データの書込みであるか又はリフ
レッシュ動作時であると、アクセス制御部からの制御信
号は、メモリ部に一方通行で送信されるだけであるた
め、即座に異常の検出を行うことが出来ない。

【００１０】従って、データの書込み時には、メモリ部
の誤動作による異常データの書込みが行われ、リフレッ
シュ動作時では、長時間リフレッシュされないために、
大量のデータがメモリ部から消失してしまい、データの
読出しを行った時、初めて異常が検出されるという重大
な障害となるという問題がある。

【００１１】本発明はこのような問題点に鑑み、アクセ
ス制御部とメモリ部との間の制御信号の異常検出を行う
ことにより、即座に異常状態に対処して、メモリ部の制
御信号の受信を確実にして、異常データの書込みや大量
データの消失を防止することを目的としている。

【００１２】

【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。装置はメモリ部３と、このメ
モリ部３に対するアクセスを制御するための制御信号を
送出する複数のアクセス制御部１〜２とが離れて搭載さ
れている。

【００１３】そして、この複数のアクセス制御部１〜２
から、メモリ部３に対して送信される制御信号が不正常
であることを検出する検出手段５と、複数のアクセス制
御部１〜２から送信される制御信号を切替える切替手段
４と、検出手段５の検出結果に基づき、切替手段４に切
替信号を送出する指示手段６とを設けている。

【００１４】そして、検出手段５が前記メモリ部３を制
御する例えば一つのアクセス制御部１からの制御信号の
送信が不正常であることを検出した場合、他のアクセス
制御部２の指示手段６に通知して、切替手段４を動作さ
せ、メモリ部３のメモリ７に対する制御信号の送出をア
クセス制御部２に代行させる。

【００１５】

【作用】上記の如く構成することにより、例えば、一つ
のアクセス制御部１からメモリ部３までの間で障害が発
生し、アクセス制御部１が送出する制御信号がメモリ部
３に到達しないような場合、直ちに他のアクセス制御部
２が代行して制御信号をメモリ部３に供給するため、異
常データの書込みや大量のデータがメモリ部３のメモリ
７から消滅することを防止することが出来る。

【００１６】

【実施例】図２及び図３は本発明の一実施例を示す回路
のブロック図で、図４及び図５は図２及び図３の動作を
説明するタイムチャートである。

【００１７】図２及び図３に示す実施例は、バックパネ
ル１７に設けられたコネクタ２８と２９にメモリプレー
ン１８を挿入して構成されたメモリ部に対して、バック
パネル１７のコネクタ１６ｃとアクセス制御部１のコネ
クタ１６ａとの間を接続するケーブルを介して、アクセ
ス制御部１がアクセスし、バックパネル１７のコネクタ
１６ｄとアクセス制御部２のコネクタ１６ｂとの間を接
続するケーブルを介して、アクセス制御部２がアクセス
する構成となっている。

【００１８】図示省略した上位装置からアクセス要求が
来ると、図２に示すアクセス制御部１の制御回路８ａ
は、図４(A) の５１ａと５１ｃに示す如く、制御信号５
１ａと５１ｃとをＮＯＴ回路９ａと１０ａを夫々経てコ
ネクタ１６ａに送出し、送信元を示すセレクト信号５２
ａを図４(A) の５２ａに示す如く、コネクタ１６ａに送
出し、制御信号５１ａと５１ｃとを分岐して図４(A) の
５０ａと５０ｃに示す如く、チェック信号５０ａと５０
ｃとをコネクタ１６ａに送出する。

【００１９】従って、上記信号は図３に示す如く、チェ
ック信号５０ａと５０ｃは、バックパネル１７のコネク
タ１６ｃを経て、メモリプレーン１８のコネクタ２９を
介してマルチプレクサ２０に送出され、制御信号５１ａ
と５１ｃは、コネクタ１６ｃとコネクタ２８を経て、マ
ルチプレクサ１９に送出される。

【００２０】セレクト信号５２ａは、コネクタ１６ｃと
コネクタ２８を経て、ＡＮＤ回路２１に入り、図４(A)
の５２ａに示す如く、点線で示すレベルを論理 "０”と
すると、論理 "１”をＡＮＤ回路２１に供給する。

【００２１】この時、後述する如く、アクセス制御部２
からは、アクセス制御部１で説明したように、セレクト
信号５２ｂとして、論理 "０”を送出しているため、Ａ
ＮＤ回路２１は図４(A) の５６ｄに示す如く、論理
"１”をマルチプレクサ１９と２０に送出する。

【００２２】マルチプレクサ１９はＡＮＤ回路２１が論
理 "１”を送出すると、制御信号５１ａと５１ｃをメモ
リ７に送出し、マルチプレクサ２０は前記チェック信号
５０ａと５０ｃとを夫々ＯＲ回路２４と２５に送出し、
ＯＲ回路２４は図４(A) の５６ｂに示す如く、論理
"０”をＮＯＲ回路２２とＮＯＲ回路２６に送出し、Ｏ
Ｒ回路２５は図４(A) の５６ｃに示す如く、論理 "０”
をＮＯＲ回路２３とＮＯＲ回路２７に送出する。

【００２３】従って、ＮＯＲ回路２２は、コネクタ２９
と１６ｃとを経て、図４(A) の５３ａに示す如く、応答
信号５３ａとして論理 "１”をアクセス制御部１のコネ
クタ１６ａを経て、ＮＯＴ回路１４ａに送出し、レジス
タ１２ａは制御回路８ａが図４(A) の５４ａに示す如
く、論理 "１”を論理 "０”に変化させた時点で、ＮＯ
Ｔ回路１４ａが送出する論理"０”を取込む。

【００２４】従って、レジスタ１２ａは図４(A) の１２
ａに示す如く、論理 "０”をＯＲ回路１１ａに送出した
ままである又、ＮＯＲ回路２３は、コネクタ２９と１６
ｃとを経て、図４(A) の５３ｃに示す如く、応答信号５
３ｃとして論理 "１”をアクセス制御部１のコネクタ１
６ａを経て、ＮＯＴ回路１５ａに送出し、レジスタ１３
ａは制御回路８ａが図４(A) の５４ａに示す如く、信号
５４ａの論理 "１”を論理 "０”に変化させた時点で、
ＮＯＴ回路１５ａが送出する論理 "０”を取込む。

【００２５】従って、レジスタ１３ａは図４(A) の１３
ａに示す如く、論理 "０”をＯＲ回路１１ａに送出した
ままであるこのため、ＯＲ回路１１ａは制御回路８ａと
アクセス制御部２の制御回路８ｂに対し、図４(A) の５
５ａに示す如く、異常検出信号５５ａを送出するが、こ
の異常検出信号５５ａは論理 "０”のままで変化しな
い。

【００２６】ＮＯＲ回路２６は前記の如く、ＯＲ回路２
４が論理 "０”の信号５６ｂを、ＡＮＤ回路２１が論理
"１”の信号５６ｄを送出するため、論理 "０”をコネ
クタ２９と１６ｄを介し、アクセス制御部２のコネクタ
１６ｂを経て、ＮＯＴ回路１４ｂに送出する。従って、
ＮＯＴ回路１４ｂは論理 "１”をレジスタ１２ｂに送出
するが、アクセス制御部２の制御回路８ｂは動作してい
ないためレジスタ１２ｂは、この論理 "１”を取り込ま
ない。

【００２７】又、ＮＯＲ回路２７は前記の如く、ＯＲ回
路２５が論理 "０”の信号５６ｃを、ＡＮＤ回路２１が
論理 "１”の信号５６ｄを送出するため、論理 "０”を
コネクタ２９と１６ｄを介し、アクセス制御部２のコネ
クタ１６ｂを経て、ＮＯＴ回路１５ｂに送出する。従っ
て、ＮＯＴ回路１５ｂは論理 "１”をレジスタ１３ｂに
送出するが、制御回路８ｂは動作していないためレジス
タ１３ｂは、この論理"１”を取り込まない。

【００２８】従って、ＯＲ回路１１ｂは論理 "０”の異
常検出信号５５ｂを送出したままである。若し、コネク
タ１６ａ又はコネクタ１６ｃ又はコネクタ１６ａと１６
ｃの間のケーブルに異常が発生した場合、前記の如く、
アクセス制御部１からは、図４(B) に示す如く、制御信
号５１ａと５１ｃ、チェック信号５０ａと５０ｃ、及び
セレクト信号５２ａがメモリ部に送信されるが、これら
の信号はメモリプレーン１８に到達しないため、図４
(B) の５６ｂと５６ｃに示す如く、ＯＲ回路２４と２５
が論理 "０”を送出したままとなり、ＡＮＤ回路２１は
図４(B) の５６ｄに示す如く、論理 "０”を送出したま
まとなる。

【００２９】従って、ＮＯＲ回路２２と２３は共に、図
４(B) の５３ａと５３ｃに示す如く、応答信号として論
理 "０”を送出したままとなる。従って、アクセス制御
部１のレジスタ１２ａと１３ａは、ＮＯＴ回路１４ａと
１５ａが論理 "１”を送出するため、制御回路８ａが図
４(B) の５４ａに示す如く、信号５４ａの論理 "１”を
論理 "０”に変化させた時点で論理 "１”を取り込む。

【００３０】従って、ＯＲ回路１１ａは論理 "１”を送
出するため、図４(B) の５５ａに示す如く、異常検出信
号５５ａは論理 "１”に変化する。異常検出信号５５ａ
が論理 "１”となると、制御回路８ａは動作を停止し
て、上位装置に異常を報告し、アクセス制御部２の制御
回路８ｂは、アクセス制御部１の代わりにアクセス制御
を代行したり、データを保持させるためのリフレッシュ
動作を実行する。

【００３１】即ち、アクセス制御部２の制御回路８ｂ
は、制御信号５１ｂと５１ｄとをＮＯＴ回路９ｂと１０
ｂを夫々経てコネクタ１６ｂに送出し、送信元を示すセ
レクト信号５２ｂをコネクタ１６ｂに送出し、制御信号
５１ｂと５１ｄとを分岐して、チェック信号５０ｂと５
０ｄとをコネクタ１６ｂに送出する。

【００３２】従って、チェック信号５０ｂと５０ｄは、
バックパネル１７のコネクタ１６ｄを経て、メモリプレ
ーン１８のコネクタ２９を介してマルチプレクサ２０に
送出され、制御信号５１ｂと５１ｄは、コネクタ１６ｄ
とコネクタ２８を経て、マルチプレクサ１９に送出され
る。

【００３３】セレクト信号５２ｂは、コネクタ１６ｄと
コネクタ２８を経て、ＡＮＤ回路２１に入り、論理
"０”をＡＮＤ回路２１に供給する。この時、アクセス
制御部１からは、前記の如く、動作を停止したため、セ
レクト信号５２ａとして、論理 "０”を送出しているた
め、ＡＮＤ回路２１は論理 "０”をマルチプレクサ１９
と２０に送出する。

【００３４】マルチプレクサ１９はＡＮＤ回路２１が論
理 "０”を送出すると、制御信号５１ｂと５１ｄをメモ
リ７に送出し、マルチプレクサ２０は前記チェック信号
５０ｂと５０ｄとを夫々ＯＲ回路２４と２５に送出し、
ＯＲ回路２４は論理 "０”をＮＯＲ回路２２とＮＯＲ回
路２６に送出し、ＯＲ回路２５は論理 "０”をＮＯＲ回
路２３とＮＯＲ回路２７に送出する。

【００３５】従って、ＮＯＲ回路２２は、コネクタ２９
と１６ｃとを経て、応答信号５３ａとして論理 "０”を
送出し、ＮＯＲ回路２３は、コネクタ２９と１６ｃとを
経て、応答信号５３ｃとして論理 "０”を送出する。

【００３６】しかし、アクセス制御部１の制御回路８ａ
は動作を停止しているため、レジスタ１２ａと１３ａは
動作せず、ＯＲ回路１１ａは論理 "０”を送出したまま
である。

【００３７】ＮＯＲ回路２６はＡＮＤ回路２１が前記の
如く、論理 "０”を送出し、ＯＲ回路２４が論理 "０”
を送出するため、論理 "１”をコネクタ２９と１６ｄを
介し、アクセス制御部２のコネクタ１６ｂを経て、ＮＯ
Ｔ回路１４ｂに送出する。

【００３８】従って、アクセス制御部２のＮＯＴ回路１
４ｂは論理 "０”をレジスタ１２ｂに送出し、レジスタ
１２ｂは、制御回路８ｂが送出する論理"１”を論理
"０”に変化させた時点で、この論理 "０”を取り込
む。

【００３９】又、ＮＯＲ回路２７は、ＡＮＤ回路２１が
前記の如く、論理 "０”を送出し、ＯＲ回路２５が論理
"０”を送出するため、論理 "１”をコネクタ２９と１
６ｄを介し、アクセス制御部２のコネクタ１６ｂを経
て、ＮＯＴ回路１５ｂに送出する。

【００４０】従って、アクセス制御部２のＮＯＴ回路１
５ｂは論理 "０”をレジスタ１３ｂに送出し、レジスタ
１３ｂは、制御回路８ｂが送出する信号５４ｂの論理
"１”を論理 "０”に変化させた時点で、この論理
"０”を取り込む。

【００４１】このため、ＯＲ回路１１ｂは制御回路８ｂ
とアクセス制御部１の制御回路８ａに対し、異常検出信
号５５ａとして論理 "０”を送出したままで変化しな
い。又、コネクタ１６ａ及び／又はコネクタ１６ｃが傾
いて抜けかけた状態となり、チェック信号５０ａと５０
ｃを割当てたコネクタ１６ａ，ｃの片側の端子の接触が
離れ、例えば、チェック信号５０ａの送信が中断された
場合、図４(C) の５１ａに示す如く、ＯＲ回路２４に入
る電位が高くなってチェック信号５１ａは論理 "１”の
ままとなる。

【００４２】従って、ＯＲ回路２４は図４(C) の５６ｂ
に示す如く、論理 "１”を送出したままとなり、ＮＯＲ
回路２２は図４(C) の５３ａに示す如く、応答信号５３
ａを論理 "０”にしたままとするが、ＮＯＲ回路２３は
ＮＯＲ回路２５が図４(C) の５６ｃに示す如く、論理
"０”を送出するため、図４(C) の５３ｃに示す如く、
応答信号５３ｃを論理 "１”とする。

【００４３】従って、アクセス制御部１のＮＯＴ回路１
４ａは、論理 "１”をレジスタ１２ａに送出し、レジス
タ１２ａは図４(C) の１２ａに示す如く、この論理
"１”を取込み、レジスタ１３ａは論理 "０”を取り込
むため、ＯＲ回路１１ａは図４(C) の５５ａに示す如
く、制御回路８ａと８ｂに異常検出信号として、論理
"１”を送出する。

【００４４】従って、制御回路８ａと８ｂは前記同様に
動作し、アクセス制御部１の代わりにアクセス制御部２
がアクセスやリフレッシュ動作を代行する。又、応答信
号の５３ａ及び５３ｃを割当てたコネクタ１６ａと１６
ｃの片側の端子の接触が離れた場合も同様である。

【００４５】従って、チェック信号５０ａ，ｂと応答信
号５３ａ，ｃとを、夫々コネクタ１６ａ，ｃの両端側に
配置しておけば、コネクタの傾きによる接触不良発生時
の処理に効果がある。

【００４６】尚、本実施例の応用として、図６に示すメ
モリプレーン１８に予備として、規定の容量を確保する
枚数のメモリプレーン１８の外に、単数又は複数のメモ
リプレーン１８をバックパネル１７に実装しておき、ア
クセス制御部１，２に備えたＥＣＣ回路によって、或る
メモリプレーンから読出したデータにエラーが検出され
た場合、複数回のアクセスによって、該当するメモリプ
レーンのハードウェア上のエラーであると判定された
時、エラー発生のメモリプレーンに書込まれているデー
タを予備のメモリプレーンに書込ませることにより、Ｅ
ＣＣで修正不能となるハードウェア障害を発生する前
に、障害が発生したメモリプレーンを排除することが出
来る。

【００４７】

【発明の効果】以上説明した如く、本発明はアクセス制
御部から制御信号と共にチェック信号をメモリ部に送信
し、このチェック信号の応答信号をメモリ部からアクセ
ス制御部に返信させることにより、アクセス制御部とメ
モリ部との間の異常をデータの読出し時まで発見されな
い状態から、データの書込み時やリフレッシュ動作時に
即座に検出することが可能となる。

【００４８】従って、異常なデータの書込みや大量のデ
ータの消滅を防止するため、情報処理装置の信頼性を高
めることが出来る。

【図面の簡単な説明】

【図１】 本発明の原理を説明するブロック図

【図２】 本発明の一実施例を示す回路のブロック図
（その１）

【図３】 本発明の一実施例を示す回路のブロック図
（その２）

【図４】 図２及び図３の動作を説明するタイムチャー
ト（その１）

【図５】 図２及び図３の動作を説明するタイムチャー
ト（その２）

【図６】 情報処理装置の構成例を説明する図

【符号の説明】

１、２ アクセス制御部 ３ メモリ部 ４ 切替手段 ５ 検出手段 ６ 指示手段 ７ メモリ ８ａ、８ｂ 制御回路 ９ａ、９ｂ、10a 、10b 、14a 、14b 、15a 、15b Ｎ
ＯＴ回路 11a 、11b 、24、25 ＯＲ回路 12a 、12b 、13a 、13b レジスタ 16a 、16b 、16c 、16d 、28、29コネクタ 17 バックパネル 18 メモリプレーン 19、20 マルチプレクサ 21 ＡＮＤ回路 22、23、26、27 ＮＯＲ回路

Claims (1)

1. 【特許請求の範囲】 【請求項１】 メモリ部(3) と、該メモリ部(3) に対す
   るアクセスを制御するための制御信号を送出する複数の
   アクセス制御部(1) 〜(2) とが離れて搭載される装置に
   おいて、 該複数のアクセス制御部(1) 〜(2) から該メモリ部(3)
   に対して送信される該制御信号が不正常であることを検
   出する検出手段(5) と、 前記複数のアクセス制御部(1) 〜(2) から送信される制
   御信号を切替える切替手段(4) と、 該検出手段(5) の検出結果に基づき、該切替手段(4) に
   切替信号を送出する指示手段(6) と、 を設け、該検出手段(5) が前記メモリ部(3) を制御する
   一つのアクセス制御部からの該制御信号の送信が不正常
   であることを検出した場合、他のアクセス制御部の前記
   指示手段(6) に通知して、前記切替手段(4) を動作さ
   せ、前記メモリ部(3) に対する制御信号の送出を代行さ
   せることを特徴とするメモリアクセス制御異常回復方
   法。