JPS6357823B2 - - Google Patents
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- JPS6357823B2 JPS6357823B2 JP58217818A JP21781883A JPS6357823B2 JP S6357823 B2 JPS6357823 B2 JP S6357823B2 JP 58217818 A JP58217818 A JP 58217818A JP 21781883 A JP21781883 A JP 21781883A JP S6357823 B2 JPS6357823 B2 JP S6357823B2
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- central processing
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- 238000012545 processing Methods 0.000 claims description 105
- 230000015654 memory Effects 0.000 claims description 98
- 230000005540 biological transmission Effects 0.000 claims description 26
- 238000012546 transfer Methods 0.000 claims description 13
- 230000006870 function Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデータ伝送装置を介して構成されたマ
ルチコンピユータシステムに係り、特に各中央処
理装置の誤つたメモリ書換えによるデータ破壊の
防止機能、任意の中央処理装置をシステムより切
離して残りのシステムが動作中でも独立に試験、
調整が容易に行える機能、及び予備系を設けて中
央処理装置故障時のバツクアツプ機能を有したマ
ルチコンピユータシステムに関する。
ルチコンピユータシステムに係り、特に各中央処
理装置の誤つたメモリ書換えによるデータ破壊の
防止機能、任意の中央処理装置をシステムより切
離して残りのシステムが動作中でも独立に試験、
調整が容易に行える機能、及び予備系を設けて中
央処理装置故障時のバツクアツプ機能を有したマ
ルチコンピユータシステムに関する。
従来において、例えば複数台の中央処理装置が
バスを介して１台のデータメモリを共有している
マルチコンピユータシステムにおいては、データ
メモリにデータを書き込むことは、どの中央処理
装置からも可能であるため、ある中央処理装置の
処理結果を他の中央処理装置から誤つて書換えて
しまうことがある。このためデータメモリ上に各
中央処理装置からの書込み可能な領域を設定して
おき、データ書込み時にその領域が当該中央処理
装置に割当てられたものか否かをオペレーテイン
グシステムによつてチエツクするという方法がと
られているが、この方法ではデータの転送時間が
長く、オペレーテイングシステムのオーバーヘツ
ドが増大するという問題があつた。また、データ
伝送装置を介して複数台の中央処理装置が１台の
データメモリを共有しているマルチコンピユータ
システムの場合も前記と同様の問題があつた。更
に、データ伝送装置を用いたシステムであつて、
同一データを複数台の中央処理装置に転送する同
報通信を効率よく行うために、各中央処理装置と
データ伝送装置間にデータメモリを設置したシス
テムの場合にも、各中央処理装置対応のデータメ
モリで同様な問題、即ち他系の中央処理装置の処
理結果を自系の中央処理装置のプログラムミス等
で破壊するという問題があつた。
バスを介して１台のデータメモリを共有している
マルチコンピユータシステムにおいては、データ
メモリにデータを書き込むことは、どの中央処理
装置からも可能であるため、ある中央処理装置の
処理結果を他の中央処理装置から誤つて書換えて
しまうことがある。このためデータメモリ上に各
中央処理装置からの書込み可能な領域を設定して
おき、データ書込み時にその領域が当該中央処理
装置に割当てられたものか否かをオペレーテイン
グシステムによつてチエツクするという方法がと
られているが、この方法ではデータの転送時間が
長く、オペレーテイングシステムのオーバーヘツ
ドが増大するという問題があつた。また、データ
伝送装置を介して複数台の中央処理装置が１台の
データメモリを共有しているマルチコンピユータ
システムの場合も前記と同様の問題があつた。更
に、データ伝送装置を用いたシステムであつて、
同一データを複数台の中央処理装置に転送する同
報通信を効率よく行うために、各中央処理装置と
データ伝送装置間にデータメモリを設置したシス
テムの場合にも、各中央処理装置対応のデータメ
モリで同様な問題、即ち他系の中央処理装置の処
理結果を自系の中央処理装置のプログラムミス等
で破壊するという問題があつた。
本発明は、かかる従来技術の欠点を解消すべく
なされたもので、その目的は、各中央処理装置と
データ転送装置間にデータメモリを設けたマルチ
コンピユータシステムに於て、データの破壊を防
止し、更に任意の中央処理装置系のシステムから
の切離し、点検が容易に行え、また予備系によつ
て故障中央処理装置系のバツクアツプを容易に行
えるようにしたマルチコンピユータシステムを提
供するにある。
なされたもので、その目的は、各中央処理装置と
データ転送装置間にデータメモリを設けたマルチ
コンピユータシステムに於て、データの破壊を防
止し、更に任意の中央処理装置系のシステムから
の切離し、点検が容易に行え、また予備系によつ
て故障中央処理装置系のバツクアツプを容易に行
えるようにしたマルチコンピユータシステムを提
供するにある。
本発明は、各中央処理装置とデータ伝送装置間
に設けた各データメモリを、各中央処理装置から
書込み可能な領域に予め分割して同一中央処理装
置対応の各データメモリの領域が同一内容となる
ようにデータ伝送装置によるデータ転送を行うと
ともに、各中央処理装置が自系のデータメモリに
書込む時にそのアクセスアドレスが自系に割当て
られた領域であるか否かを判定する手段を設けて
他系の領域データを破壊しないようにしたことを
特徴としており、また任意のデータメモリをデー
タ伝送装置から切離す手段を設けることにより、
マルチコンピユータシステムから任意の中央処理
装置とデータメモリを随時切離し、他系の中央処
理装置が動作中でも切離した中央処理装置はデー
タメモリを用いて他系と独立に試験、調整できる
ようにしたことを特徴としており、さらに、少な
くとも１組の中央処理装置とデータメモリを予備
機として設け、且つ、データメモリとデータ伝送
装置間に於いて、データ伝送装置からデータメモ
リに転送する経路（以下入力データ系と称す）は
接続し、データメモリからデータ伝送装置に転送
する経路（以下出力データ系と称す）を切離す手
段を設け、故障した中央処理装置の処理途中のデ
ータを用いて予備の中央処理装置が引き続き処理
するバツクアツプ機能を実現したことを特徴とす
るものである。
に設けた各データメモリを、各中央処理装置から
書込み可能な領域に予め分割して同一中央処理装
置対応の各データメモリの領域が同一内容となる
ようにデータ伝送装置によるデータ転送を行うと
ともに、各中央処理装置が自系のデータメモリに
書込む時にそのアクセスアドレスが自系に割当て
られた領域であるか否かを判定する手段を設けて
他系の領域データを破壊しないようにしたことを
特徴としており、また任意のデータメモリをデー
タ伝送装置から切離す手段を設けることにより、
マルチコンピユータシステムから任意の中央処理
装置とデータメモリを随時切離し、他系の中央処
理装置が動作中でも切離した中央処理装置はデー
タメモリを用いて他系と独立に試験、調整できる
ようにしたことを特徴としており、さらに、少な
くとも１組の中央処理装置とデータメモリを予備
機として設け、且つ、データメモリとデータ伝送
装置間に於いて、データ伝送装置からデータメモ
リに転送する経路（以下入力データ系と称す）は
接続し、データメモリからデータ伝送装置に転送
する経路（以下出力データ系と称す）を切離す手
段を設け、故障した中央処理装置の処理途中のデ
ータを用いて予備の中央処理装置が引き続き処理
するバツクアツプ機能を実現したことを特徴とす
るものである。
以下実施例によつて本発明を詳細に説明する。
第１図は本発明の適用対象となるマルチコンピユ
ータシステムの概略を示すもので、データメモリ
部M1〜Moの間のデータ転送はデータ伝送装置１
によつて各中央処理装置C1〜Coからの転送要求
がなされなくても行われる。各中央処理装置C1
〜Coは夫々に接続されているデータメモリ部M1
〜Moのデータを参照して処理を行う。
第１図は本発明の適用対象となるマルチコンピユ
ータシステムの概略を示すもので、データメモリ
部M1〜Moの間のデータ転送はデータ伝送装置１
によつて各中央処理装置C1〜Coからの転送要求
がなされなくても行われる。各中央処理装置C1
〜Coは夫々に接続されているデータメモリ部M1
〜Moのデータを参照して処理を行う。
第２図は本発明の一実施例を示すもので、デー
タ伝送装置１とデータメモリ部M1〜Mo間を接続
するためのステーシヨンコントローラSC1〜SCo
が設けられている。各データメモリ部M1〜Moの
各々には、各中央処理装置C1〜Coに割当てられ
た領域＃１〜＃ｎに分割されたデータメモリ
DM1〜DMoと、中央処理装置C1〜Co及びステー
シヨンコントローラSC1〜SCoからデータメモリ
DM1〜DMoへの書込みを許可するか否か（割当
てられた領域への書込みか否か）を管理するデー
タメモリ書込み制御部WC1〜WCoが設けられて
いる。以上の構成に於て、データ伝送装置１及び
ステーシヨンコントローラSC1〜SCoによるデー
タメモリ部M1〜Mo間でのデータ転送は以下のよ
うに行われる。まず、データ伝送装置１がデータ
メモリDM1〜DMoの領域中＃１の領域の転送要
求を発行すると（この要求の発行は前述のように
中央処理装置とは独立である）、データメモリ部
M1はデータメモリ書込み制御部WC1に格納され
ている情報からこの領域は中央処理装置C1のデ
ータ書込領域であることを識り、この領域のデー
タを出力データ系のデータとして扱い、ステーシ
ヨンコントローラSC1に転送を要求する。この時
他のデータメモリ部M2〜Moは夫々のデータメモ
リ書込み制御部WC2〜WCoに格納されている情
報から、各各の中央処理装置C2〜Coのデータ書
込み領域でなく、中央処理装置C1の対応領域
＃１への書込み要求であることを識り、この領域
のデータを入力データ系のデータとして扱い、
夫々のステーシヨンコントローラSC2〜SCoを介
して転送されるデータを受信し夫々の＃１領域に
書込む（第２図点線の経路）。以下同様にしてデ
ータメモリDM1〜DMo間で＃２〜＃ｎの各領域
のデータが転送され、データメモリDM1〜DMo
には常に、同一のデータ群が格納されることにな
る。
タ伝送装置１とデータメモリ部M1〜Mo間を接続
するためのステーシヨンコントローラSC1〜SCo
が設けられている。各データメモリ部M1〜Moの
各々には、各中央処理装置C1〜Coに割当てられ
た領域＃１〜＃ｎに分割されたデータメモリ
DM1〜DMoと、中央処理装置C1〜Co及びステー
シヨンコントローラSC1〜SCoからデータメモリ
DM1〜DMoへの書込みを許可するか否か（割当
てられた領域への書込みか否か）を管理するデー
タメモリ書込み制御部WC1〜WCoが設けられて
いる。以上の構成に於て、データ伝送装置１及び
ステーシヨンコントローラSC1〜SCoによるデー
タメモリ部M1〜Mo間でのデータ転送は以下のよ
うに行われる。まず、データ伝送装置１がデータ
メモリDM1〜DMoの領域中＃１の領域の転送要
求を発行すると（この要求の発行は前述のように
中央処理装置とは独立である）、データメモリ部
M1はデータメモリ書込み制御部WC1に格納され
ている情報からこの領域は中央処理装置C1のデ
ータ書込領域であることを識り、この領域のデー
タを出力データ系のデータとして扱い、ステーシ
ヨンコントローラSC1に転送を要求する。この時
他のデータメモリ部M2〜Moは夫々のデータメモ
リ書込み制御部WC2〜WCoに格納されている情
報から、各各の中央処理装置C2〜Coのデータ書
込み領域でなく、中央処理装置C1の対応領域
＃１への書込み要求であることを識り、この領域
のデータを入力データ系のデータとして扱い、
夫々のステーシヨンコントローラSC2〜SCoを介
して転送されるデータを受信し夫々の＃１領域に
書込む（第２図点線の経路）。以下同様にしてデ
ータメモリDM1〜DMo間で＃２〜＃ｎの各領域
のデータが転送され、データメモリDM1〜DMo
には常に、同一のデータ群が格納されることにな
る。
次に、夫々の中央処理装置C1〜Coが対応する
データメモリDM1〜DMoをアクセスする場合は
以下のように動作する。まず、中央処理装置C1
がデータメモリDM1の＃１の領域に書込み信号
を発行するとデータメモリ部M1はデータメモリ
書込制御部WC1に格納されている情報からこの
領域は中央処理装置C1の書込み領域であること
を識り、書込み動作を許可しデータを書込む。も
し中央処理装置C1がプログラムミスやハード誤
動作によりデータメモリDM1の＃２ないし＃ｎ
の領域に書込み信号を発行するとデータメモリ部
M1はデータメモリ書込制御部WC1に格納されて
いる情報からこの領域は中央処理装置C1の書込
み可能な領域ではないことを識り、書込み動作を
禁止するとともに中央処理装置C1に対してアク
セスエラーであることを返送する。以下、他の中
央処理装置C2〜Coと対応データメモリ部M1〜Mo
間でも同様の書込み制御を行うことにより、各中
央処理装置C1〜CoはデータメモリDM1〜DMoの
夫々自分自身に割り当てられた領域にのみ書込み
動作を行うことができ、従つて他の中央処理装置
の書込み領域を自分自身の中央処理装置で破壊す
ることを防止することができる。一方中央処理装
置C1はデータメモリDM1（ｉ＝１〜ｎ）の全領域
を読み出せるようにしておく。かくして、各中央
処理装置C1〜CoはデータメモリDM1〜DMoを介
して互いに処理したデータを破壊することなく共
有することができる。
データメモリDM1〜DMoをアクセスする場合は
以下のように動作する。まず、中央処理装置C1
がデータメモリDM1の＃１の領域に書込み信号
を発行するとデータメモリ部M1はデータメモリ
書込制御部WC1に格納されている情報からこの
領域は中央処理装置C1の書込み領域であること
を識り、書込み動作を許可しデータを書込む。も
し中央処理装置C1がプログラムミスやハード誤
動作によりデータメモリDM1の＃２ないし＃ｎ
の領域に書込み信号を発行するとデータメモリ部
M1はデータメモリ書込制御部WC1に格納されて
いる情報からこの領域は中央処理装置C1の書込
み可能な領域ではないことを識り、書込み動作を
禁止するとともに中央処理装置C1に対してアク
セスエラーであることを返送する。以下、他の中
央処理装置C2〜Coと対応データメモリ部M1〜Mo
間でも同様の書込み制御を行うことにより、各中
央処理装置C1〜CoはデータメモリDM1〜DMoの
夫々自分自身に割り当てられた領域にのみ書込み
動作を行うことができ、従つて他の中央処理装置
の書込み領域を自分自身の中央処理装置で破壊す
ることを防止することができる。一方中央処理装
置C1はデータメモリDM1（ｉ＝１〜ｎ）の全領域
を読み出せるようにしておく。かくして、各中央
処理装置C1〜CoはデータメモリDM1〜DMoを介
して互いに処理したデータを破壊することなく共
有することができる。
第３図は、第２図の実施例にて、データメモリ
部M1〜MoとステーシヨンコントローラSC1〜
SCoの間を入力データ系及び出力データ系とも切
離し再結合する入出力系切替手段を設け、切離し
た中央処理装置とデータメモリ部のみで単独の動
作（例えばプログラムデバツクやシユミレーシヨ
ン等）を可能とする変形例を示したものである。
上記の入出力系切替手段は構成制御装置７とそこ
からの入出力系切替信号A1〜Aoによつて作動す
るデータメモリ部M1〜Mo内の回路により実現さ
れるが、その詳細は後述する第５図にて述べるこ
ととし、ここではこの手段を用いた動作について
説明する。今、例えば上記手段により中央処理装
置C1及びデータメモリ部M1をその入出力系とも
に切離したとする。この時他の系は第２図で述べ
た動作を継続する。切離されたデータメモリ部
M1は中央処理装置C1からの書込み信号に対して、
データメモリ書込み制御部WC1に格納されてい
る情報の如何に関係なくデータメモリDM1の全
領域に対して書込みを許可する。また中央処理装
置C1から読み出し信号に対してもむろんデータ
メモリDM1の全領域に対して読み出し動作を許
可する。このため、例えば中央処理装置C1でデ
ータメモリDM1の＃ｎの領域に、擬似的に中央
処理装置Coの処理結果をテストデータとして生
成し、このデータを中央処理装置C1で読み出し、
本来中央処理装置C1が処理するプログラムを実
行し結果をデータメモリDM1の＃１の領域に格
納することができる。また、中央処理装置C1の
プログラムを他の中央処理装置C2〜Coの何れか
のプログラムと入れ替えて夫夫の中央処理装置の
プログラムをシミユレーシヨンテストすることが
できる。
部M1〜MoとステーシヨンコントローラSC1〜
SCoの間を入力データ系及び出力データ系とも切
離し再結合する入出力系切替手段を設け、切離し
た中央処理装置とデータメモリ部のみで単独の動
作（例えばプログラムデバツクやシユミレーシヨ
ン等）を可能とする変形例を示したものである。
上記の入出力系切替手段は構成制御装置７とそこ
からの入出力系切替信号A1〜Aoによつて作動す
るデータメモリ部M1〜Mo内の回路により実現さ
れるが、その詳細は後述する第５図にて述べるこ
ととし、ここではこの手段を用いた動作について
説明する。今、例えば上記手段により中央処理装
置C1及びデータメモリ部M1をその入出力系とも
に切離したとする。この時他の系は第２図で述べ
た動作を継続する。切離されたデータメモリ部
M1は中央処理装置C1からの書込み信号に対して、
データメモリ書込み制御部WC1に格納されてい
る情報の如何に関係なくデータメモリDM1の全
領域に対して書込みを許可する。また中央処理装
置C1から読み出し信号に対してもむろんデータ
メモリDM1の全領域に対して読み出し動作を許
可する。このため、例えば中央処理装置C1でデ
ータメモリDM1の＃ｎの領域に、擬似的に中央
処理装置Coの処理結果をテストデータとして生
成し、このデータを中央処理装置C1で読み出し、
本来中央処理装置C1が処理するプログラムを実
行し結果をデータメモリDM1の＃１の領域に格
納することができる。また、中央処理装置C1の
プログラムを他の中央処理装置C2〜Coの何れか
のプログラムと入れ替えて夫夫の中央処理装置の
プログラムをシミユレーシヨンテストすることが
できる。
第４図は、第２図の実施例にて、少なくとも１
台の予備の中央処理装置Co+1、データメモリ部
Mo+1、ステーシヨンコントローラSCo+1、及び構
成制御装置７を設け、かつ各データメモリ部M1
〜Mo+1とステーシヨンコントローラSC1〜SCo+1
間に出力データ系を切離し再結合する出力系切替
手段を設けたバンプレス切替可能な１：ｎバツク
アツプシステムとした実施例である。以下、デー
タメモリ部M1又は中央処理装置C1が故障し、デ
ータメモリ部Mo+1及び中央処理装置Co+1に切替
える場合を例として動作を説明する。
台の予備の中央処理装置Co+1、データメモリ部
Mo+1、ステーシヨンコントローラSCo+1、及び構
成制御装置７を設け、かつ各データメモリ部M1
〜Mo+1とステーシヨンコントローラSC1〜SCo+1
間に出力データ系を切離し再結合する出力系切替
手段を設けたバンプレス切替可能な１：ｎバツク
アツプシステムとした実施例である。以下、デー
タメモリ部M1又は中央処理装置C1が故障し、デ
ータメモリ部Mo+1及び中央処理装置Co+1に切替
える場合を例として動作を説明する。
まず、中央処理装置C1やデータメモリ部M1が
正常な場合には、データメモリ部M1とステーシ
ヨンコントローラSC1は入力データ系、出力デー
タ系ともに結合されている。この時予備のデータ
メモリ部Mo+1とステーシヨンコントローラSCo+1
間は入力データ系は結合されているが、出力デー
タ系は切離されるように構成制御装置７からの出
力系切替信号Bo+1で制御されている。データメ
モリ部M1あるいは中央処理装置C1が故障したこ
とを中央処理装置C1が検出すると、故障発生信
号E1によりこの故障が構成制御装置７に報告さ
れる。同装置７はこの信号E1を受けとると、中
央処理装置C1あるいはデータメモリ部M1が故障
したことを識り、データメモリ部M1に対して出
力系切替信号B1を発行し、データメモリ部M1を
ステーシヨンコントローラSC1から切離す。次に
予備の中央処理装置Co+1に対して中央処理装置C1
のプログラムをローデイングし、かつデータメモ
リ書込み制御部WCo+1の情報をデータメモリ部
M1のそれと同一情報に書き換える。次に構成制
御装置７より出力系切替信号Bo+1を発行し、デ
ータメモリ部Mo+1とステーシヨンコントローラ
SCo+1の出力データ系を結合し、中央処理装置
Co+1を起動する。かくして、予備のデータメモリ
DMo+1の領域＃１のデータは、故障発生直前の
中央処理装置C1の処理結果を保持したまま予備
の中央処理装置Co+1で処理を引継ぐことができ、
いわゆる１：ｎバンプレスバツクアツプ可能なマ
ルチコンピユータシステムが構築できる。
正常な場合には、データメモリ部M1とステーシ
ヨンコントローラSC1は入力データ系、出力デー
タ系ともに結合されている。この時予備のデータ
メモリ部Mo+1とステーシヨンコントローラSCo+1
間は入力データ系は結合されているが、出力デー
タ系は切離されるように構成制御装置７からの出
力系切替信号Bo+1で制御されている。データメ
モリ部M1あるいは中央処理装置C1が故障したこ
とを中央処理装置C1が検出すると、故障発生信
号E1によりこの故障が構成制御装置７に報告さ
れる。同装置７はこの信号E1を受けとると、中
央処理装置C1あるいはデータメモリ部M1が故障
したことを識り、データメモリ部M1に対して出
力系切替信号B1を発行し、データメモリ部M1を
ステーシヨンコントローラSC1から切離す。次に
予備の中央処理装置Co+1に対して中央処理装置C1
のプログラムをローデイングし、かつデータメモ
リ書込み制御部WCo+1の情報をデータメモリ部
M1のそれと同一情報に書き換える。次に構成制
御装置７より出力系切替信号Bo+1を発行し、デ
ータメモリ部Mo+1とステーシヨンコントローラ
SCo+1の出力データ系を結合し、中央処理装置
Co+1を起動する。かくして、予備のデータメモリ
DMo+1の領域＃１のデータは、故障発生直前の
中央処理装置C1の処理結果を保持したまま予備
の中央処理装置Co+1で処理を引継ぐことができ、
いわゆる１：ｎバンプレスバツクアツプ可能なマ
ルチコンピユータシステムが構築できる。
以上の第３図及び第４図では、入出力系又は出
力系の切離し再結合手段が存在するものとしてシ
ステム動作を説明したが、そのような手段を備え
たデータメモリ部M1の実施例を第５図に示す。
同図に於て、まず入出力系切替信号A1が再結合
状態にあり、かつ出力系切替信号B1も再結合状
態にある時は、データ伝送装置１からデータメモ
リDM1の領域＃ｉのデータ転送を要求された時
には、ステーシヨンコントローラSC1への出力ゲ
ート１１ｉを開き、それ以外の領域の転送を要求
された時はステーシヨンコントローラSC1からの
入力ゲート１２ｉを開くようにデータメモリ書込
み制御部WC1の情報をもとに制御回路１３ｉで
制御する。また中央処理装置C1からデータの読
み出しを要求された時はデータメモリ書込み制御
部WC1の情報の如何に拘らずデータメモリDM1
の全領域に対し、中央処理装置C1への出力ゲー
ト１４ｉを開く。また中央処理装置C1よりデー
タの書込みを要求された時は要求された書込み領
域が領域＃ｉであるか否かをデータメモリ書込み
制御部WC1の情報をもとに制御回路１３ｉで判
定し、領域＃ｉの時は中央処理装置C1からの入
力ゲート１５ｉを開く。それ以外の時は中央処理
装置C1へアクセスエラー信号１６ｉを返送する。
以上は第２図の実施例の基本的な動作状態に対応
する。
力系の切離し再結合手段が存在するものとしてシ
ステム動作を説明したが、そのような手段を備え
たデータメモリ部M1の実施例を第５図に示す。
同図に於て、まず入出力系切替信号A1が再結合
状態にあり、かつ出力系切替信号B1も再結合状
態にある時は、データ伝送装置１からデータメモ
リDM1の領域＃ｉのデータ転送を要求された時
には、ステーシヨンコントローラSC1への出力ゲ
ート１１ｉを開き、それ以外の領域の転送を要求
された時はステーシヨンコントローラSC1からの
入力ゲート１２ｉを開くようにデータメモリ書込
み制御部WC1の情報をもとに制御回路１３ｉで
制御する。また中央処理装置C1からデータの読
み出しを要求された時はデータメモリ書込み制御
部WC1の情報の如何に拘らずデータメモリDM1
の全領域に対し、中央処理装置C1への出力ゲー
ト１４ｉを開く。また中央処理装置C1よりデー
タの書込みを要求された時は要求された書込み領
域が領域＃ｉであるか否かをデータメモリ書込み
制御部WC1の情報をもとに制御回路１３ｉで判
定し、領域＃ｉの時は中央処理装置C1からの入
力ゲート１５ｉを開く。それ以外の時は中央処理
装置C1へアクセスエラー信号１６ｉを返送する。
以上は第２図の実施例の基本的な動作状態に対応
する。
入出力系切替信号A1が再結合状態にあり、か
つ出力系切替信号B1が切離し状態にある時は、
ステーシヨンコントローラSC1への出力ゲート１
１ｉが強制的に閉じている以外は前記の場合と同
様であり、これは第４図の実施例に於る予備シス
テムの動作状態に相当する。
つ出力系切替信号B1が切離し状態にある時は、
ステーシヨンコントローラSC1への出力ゲート１
１ｉが強制的に閉じている以外は前記の場合と同
様であり、これは第４図の実施例に於る予備シス
テムの動作状態に相当する。
入出力系切替信号A1が切離し状態にある時は、
ゲート１１ｉ，１２ｉとも強制的に閉じている。
中央処理装置C1からの読み出しおよび書き込み
要求がなされた時はデータメモリ書込み制御部
WC1の情報の如何に拘らず、夫々ゲート１４ｉ
か１５ｉの何れかを開くように制御する。これは
第３図で示した１つの系の切離し状態に対応す
る。
ゲート１１ｉ，１２ｉとも強制的に閉じている。
中央処理装置C1からの読み出しおよび書き込み
要求がなされた時はデータメモリ書込み制御部
WC1の情報の如何に拘らず、夫々ゲート１４ｉ
か１５ｉの何れかを開くように制御する。これは
第３図で示した１つの系の切離し状態に対応す
る。
以上記載したように本発明によれば、データ伝
送装置を介して構成されるマルチコンピユータシ
ステムにおいて、中央処理装置間のデータ破壊を
防止でき、そのためにオペレーテイングシステム
のオーバーヘツドは生じない。また、任意の中央
処理装置をマルチコンピユータシステムより切離
し、他の中央処理装置が動作中でも容易に、かつ
独立に試験や調整が行え、さらに少なくとも１台
の予備の中央処理装置とデータメモリ部を用意す
れば、他のそれらを任意にバンプレスに切替えバ
ツクアツプすることができるという効果もある。
送装置を介して構成されるマルチコンピユータシ
ステムにおいて、中央処理装置間のデータ破壊を
防止でき、そのためにオペレーテイングシステム
のオーバーヘツドは生じない。また、任意の中央
処理装置をマルチコンピユータシステムより切離
し、他の中央処理装置が動作中でも容易に、かつ
独立に試験や調整が行え、さらに少なくとも１台
の予備の中央処理装置とデータメモリ部を用意す
れば、他のそれらを任意にバンプレスに切替えバ
ツクアツプすることができるという効果もある。
第１図は本発明の対象とするマルチコンピユー
タシステムの構成を示す図、第２図は本発明の一
実施例を示すブロツク図、第３図及び第４図は本
発明の別の実施例を示す図、第５図は第３図及び
第４図の実施例に於るデータメモリ部の構成例を
示すブロツク図である。 １…データ伝送装置、７…構成制御装置、１１
ｉ，１４ｉ…出力ゲート、１２ｉ，１５ｉ…入力
ゲート、１３…制御回路、A1〜Ao…入出力系切
替信号、B1〜Bo+1…出力系切替信号、C1〜Co+1
…中央処理装置、DM1〜DMo+1…データメモリ、
M1〜Mo+1…データメモリ部、SC1〜SCo+1…ステ
ーシヨンコントローラ、WC1〜WCo+1…データメ
モリ書込制御部。
タシステムの構成を示す図、第２図は本発明の一
実施例を示すブロツク図、第３図及び第４図は本
発明の別の実施例を示す図、第５図は第３図及び
第４図の実施例に於るデータメモリ部の構成例を
示すブロツク図である。 １…データ伝送装置、７…構成制御装置、１１
ｉ，１４ｉ…出力ゲート、１２ｉ，１５ｉ…入力
ゲート、１３…制御回路、A1〜Ao…入出力系切
替信号、B1〜Bo+1…出力系切替信号、C1〜Co+1
…中央処理装置、DM1〜DMo+1…データメモリ、
M1〜Mo+1…データメモリ部、SC1〜SCo+1…ステ
ーシヨンコントローラ、WC1〜WCo+1…データメ
モリ書込制御部。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも１つのデータ伝送装置と複数台の
中央処理装置と該中央処理装置対応に上記データ
伝送装置との間に設置されたデータメモリとから
構成され、かつ上記データ伝送装置は上記各デー
タメモリの内容が同一となるようにデータ転送を
中央処理装置とは独立に行い、各中央処理装置は
対応するデータメモリを参照して処理を行うマル
チコンピユータシステムに於て、上記データメモ
リの各々を各中央処理装置の書込み可能な領域に
分割して該分割した各領域を示す情報を格納する
書込み制御手段を各データメモリ対応に設けると
ともに、上記データ伝送装置による各データメモ
リ間のデータ転送は上記書込み制御手段の情報を
参照することによつて同一中央処理装置に対して
割当てられた領域の内容が同一となるように制御
する機能と各中央処理装置がその対応データメモ
リにデータを書込む時は上記書込み制御手段の情
報を参照することによつて当該中央処理装置の書
込み可能領域に対してのみ書込みが許可されるよ
うに制御する機能とを上記書込み制御手段に有せ
しめたことを特徴とするマルチコンピユータシス
テム。 ２ 前記各データメモリに、前記データ伝送装置
からデータメモリへデータを入力する経路及びデ
ータメモリからデータ伝送装置へデータを出力す
る経路をともに切離しあるいは結合する入出力切
替手段と、該手段によりデータメモリがデータ伝
送装置から切離されている時は前記書込み制御手
段の格納情報に関りなく当該データメモリの全領
域に対して対応中央処理装置からの書込み及び読
出しを可能とするように制御する切離し制御手段
とを設けたことを特徴とする特許請求の範囲第１
項記載のマルチコンピユータシステム。 ３ 前記データメモリの各々に、データメモリか
らデータ伝送装置への出力経路を切離しあるいは
結合する出力系切替手段を設けるとともに、前記
複数の中央処理装置及び対応データメモリの少な
くとも１組を予備系とし、任意の中央処理装置あ
るいはデータメモリの故障が当該中央処理装置に
よつて検出された時には該故障系のデータメモリ
の出力経路を上記出力系切替手段により切離し、
かつ上記予備系のデータメモリの出力経路を当該
データメモリの出力系切替手段により結合とする
ように制御するバツクアツプ制御手段を設けたこ
とを特徴とする特許請求の範囲第１項記載のマル
チコンピユータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217818A JPS60110072A (ja) | 1983-11-21 | 1983-11-21 | マルチコンピユ−タシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217818A JPS60110072A (ja) | 1983-11-21 | 1983-11-21 | マルチコンピユ−タシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60110072A JPS60110072A (ja) | 1985-06-15 |
| JPS6357823B2 true JPS6357823B2 (ja) | 1988-11-14 |
Family
ID=16710218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58217818A Granted JPS60110072A (ja) | 1983-11-21 | 1983-11-21 | マルチコンピユ−タシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60110072A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6455328U (ja) * | 1987-08-26 | 1989-04-05 | ||
| JPH0271129U (ja) * | 1988-11-18 | 1990-05-30 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS64145U (ja) * | 1987-06-17 | 1989-01-05 | ||
| JPS6419458A (en) * | 1987-07-15 | 1989-01-23 | Hitachi Ltd | Distributed shared memory device |
| JPH0212448A (ja) * | 1988-06-30 | 1990-01-17 | Toshiba Corp | 複合電子計算機システム |
| JPWO2021124917A1 (ja) * | 2019-12-18 | 2021-06-24 |
-
1983
- 1983-11-21 JP JP58217818A patent/JPS60110072A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6455328U (ja) * | 1987-08-26 | 1989-04-05 | ||
| JPH0271129U (ja) * | 1988-11-18 | 1990-05-30 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60110072A (ja) | 1985-06-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |