JPS5851364A - 二重化周辺記憶制御装置 - Google Patents
二重化周辺記憶制御装置Info
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- JPS5851364A JPS5851364A JP56148683A JP14868381A JPS5851364A JP S5851364 A JPS5851364 A JP S5851364A JP 56148683 A JP56148683 A JP 56148683A JP 14868381 A JP14868381 A JP 14868381A JP S5851364 A JPS5851364 A JP S5851364A
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- JP
- Japan
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- peripheral storage
- buffer memory
- central processing
- storage device
- peripheral
- Prior art date
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- Pending
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- 230000002093 peripheral effect Effects 0.000 title claims abstract description 37
- 230000015654 memory Effects 0.000 claims abstract description 30
- 230000009977 dual effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000010365 information processing Effects 0.000 description 2
- 241000270295 Serpentes Species 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、情報処理装置における二重化周辺記憶制御装
置に関するものである。
置に関するものである。
まず１図面に従って従来例の説明をする。
第１図は、従来の二重化周辺記憶制御装置の一例のブロ
ック図である。
ック図である。
ここで、ＩＡ、ＩＢは、二重化された情報処理装置の中
央処理系に係る中央処理装置、２Ａ、２Ｂは、同主記憶
装置、３Ａ、３Ｂは、同共通バス、４Ａ、４Ｂは、二重
化して設けられた周辺記憶装＠（例えば、磁気ディスク
装置）、５Ａ、５Ｂは、それらに対する二重化周辺記憶
制御装置（ＣＮＴ）のバスインタフェース部、６Ａ１・
６Ａ２．６Ｂ１・６Ｂ２は、同バッファメモリ部、７Ａ
１・７Ａ２゜７Ｂ１・７Ｂ２は、同デバイスインタフェ
ース部、８Ａ、８Ｂは、同セレクタ部である。
央処理系に係る中央処理装置、２Ａ、２Ｂは、同主記憶
装置、３Ａ、３Ｂは、同共通バス、４Ａ、４Ｂは、二重
化して設けられた周辺記憶装＠（例えば、磁気ディスク
装置）、５Ａ、５Ｂは、それらに対する二重化周辺記憶
制御装置（ＣＮＴ）のバスインタフェース部、６Ａ１・
６Ａ２．６Ｂ１・６Ｂ２は、同バッファメモリ部、７Ａ
１・７Ａ２゜７Ｂ１・７Ｂ２は、同デバイスインタフェ
ース部、８Ａ、８Ｂは、同セレクタ部である。
中処理装置ＩＡが現用系であって、同ＩＢが待機系であ
るときは、主記憶装置２人の内容（記憶情報）は、中央
処理装置ＩＡの指示により、共通バス３Ａｆ：介して二
重化周辺記憶装置へ転送される。
るときは、主記憶装置２人の内容（記憶情報）は、中央
処理装置ＩＡの指示により、共通バス３Ａｆ：介して二
重化周辺記憶装置へ転送される。
すなわち、転送された記憶情報は、バスインタフェース
部５Ａで必要な処理がなされた後、それぞれ、同一内容
のものが独立にバッファメモリ部６Ａ１，６Ａ２に一時
蓄積される。
部５Ａで必要な処理がなされた後、それぞれ、同一内容
のものが独立にバッファメモリ部６Ａ１，６Ａ２に一時
蓄積される。
次いで、各バッファメモリ部６Ａ１，６Ａ２の内容は、
デバイスインタフェース部７Ａ１，７Ａ２およびセレク
タ部８Ａ、８Ｂを通して各周辺記憶装置４Ａ、４８に書
き込まれる。
デバイスインタフェース部７Ａ１，７Ａ２およびセレク
タ部８Ａ、８Ｂを通して各周辺記憶装置４Ａ、４８に書
き込まれる。
上述とは逆に、中央処理装置ＩＢが常用系であって、同
ＩＡが待機系であるときも、主記憶装置２ Ｂ （Ｄ
内容ｔｆ 、同様に、バスインタフェース１５Ｂ１バツ
クアメモリ部６Ｂ１，６８２、デバイスインタフェース
部７Ｂ１．７Ｂ２およびセレクタ部８Ａ、８Ｂを通して
各周辺記憶装置４Ａ、４Ｂに書き込まれる。
ＩＡが待機系であるときも、主記憶装置２ Ｂ （Ｄ
内容ｔｆ 、同様に、バスインタフェース１５Ｂ１バツ
クアメモリ部６Ｂ１，６８２、デバイスインタフェース
部７Ｂ１．７Ｂ２およびセレクタ部８Ａ、８Ｂを通して
各周辺記憶装置４Ａ、４Ｂに書き込まれる。
なお、セレクタ部８Ａ、８Ｂは、それぞれ、デバイスイ
ンタフェース部７Ａ１，７Ａ２または７Ｂ１，７８２の
うち現用系のものｔ選択して各周辺記憶装置４Ａ、４Ｂ
に接続し、その書込み。
ンタフェース部７Ａ１，７Ａ２または７Ｂ１，７８２の
うち現用系のものｔ選択して各周辺記憶装置４Ａ、４Ｂ
に接続し、その書込み。
読出しを行いうるようにするものである。
このような従来の二重化周辺記憶制御装置は。
その二重化のためにハードウェア構成が複雑となるので
、充分な信頼性が！難いというおそれがあり、また、経
済的でなかった。
、充分な信頼性が！難いというおそれがあり、また、経
済的でなかった。
本発明の目的は、上記した従来技術の欠点分なくし、構
成を簡単化し、経済的で信頼性の高い二重化周辺記憶制
御装置を提供することにある。
成を簡単化し、経済的で信頼性の高い二重化周辺記憶制
御装置を提供することにある。
本発明の特徴は、二重化された中央処理系それぞれに対
応するバスインターフェース部を有し、二重化ば設けら
れた各周辺記憶装置に関し、それぞれ、各中央処理系か
らの書込み、または読出しについての制御を行う二重化
周辺記憶制御装置において、二重化して設けられた各周
辺記憶装置に対応しており、また、それぞれ、二重化さ
れた各バスインタフェース部との間で交絡接続をされた
１対のバックアメモリ部を含んで構成した二重化周辺記
憶制御装置にある。
応するバスインターフェース部を有し、二重化ば設けら
れた各周辺記憶装置に関し、それぞれ、各中央処理系か
らの書込み、または読出しについての制御を行う二重化
周辺記憶制御装置において、二重化して設けられた各周
辺記憶装置に対応しており、また、それぞれ、二重化さ
れた各バスインタフェース部との間で交絡接続をされた
１対のバックアメモリ部を含んで構成した二重化周辺記
憶制御装置にある。
これを要するに、バックアメモリ部を各周辺記憶装置に
対応して二重化して設けるとともに、それぞれに対して
二重化された中央処理系のいずれからも同時にアクセス
しうるようにすることにより、二重化周辺記憶制御装置
の構成を簡単化し。
対応して二重化して設けるとともに、それぞれに対して
二重化された中央処理系のいずれからも同時にアクセス
しうるようにすることにより、二重化周辺記憶制御装置
の構成を簡単化し。
その経済化、信頼性向上を図ろうとするものである。
以下、本発明の実施例を図に基づいて説明する。
第２図は１本発明に係る二重化周辺記憶制御装置の一実
施例のブロック図である。
施例のブロック図である。
ここで、５Ａ、５Ｂは、二重化周辺記憶制御装置（ＣＮ
Ｔ）の二重化された各基のバスインタフェース部、６Ａ
、６Ｂは、同バッファメモリ部、７Ａ、７Ｂは、同デバ
イスインタフェース部、その他の符号は、第１図におけ
る同一符号のものと均等のものである。
Ｔ）の二重化された各基のバスインタフェース部、６Ａ
、６Ｂは、同バッファメモリ部、７Ａ、７Ｂは、同デバ
イスインタフェース部、その他の符号は、第１図におけ
る同一符号のものと均等のものである。
まず、中央処理装置ＩＡが現用系であるときは、第１図
の従来例と同様にその指示によシ、主記憶装置２人の内
容（記憶情報）は、共通バス３Ａを介して本二重化周辺
記憶制御装置へ転送されてくる。
の従来例と同様にその指示によシ、主記憶装置２人の内
容（記憶情報）は、共通バス３Ａを介して本二重化周辺
記憶制御装置へ転送されてくる。
すなわち、転送された記憶情報は、バスインタフェース
部５Ａでパリティチェック方式等による誤り検査、訂正
その他必要な処理がなされた後。
部５Ａでパリティチェック方式等による誤り検査、訂正
その他必要な処理がなされた後。
それぞれ、同一内容のものが独立に自系のバックアメモ
リ部６Ａおよび他系のバッファメモリ部６Ｂに一時蓄積
される。
リ部６Ａおよび他系のバッファメモリ部６Ｂに一時蓄積
される。
これは１両系のバスインタフェース部５ Ａ、 ５Ｂに
対して１両系の各バッファメモリ部６Ａ、６Ｂが相互に
交絡接続されているからである。
対して１両系の各バッファメモリ部６Ａ、６Ｂが相互に
交絡接続されているからである。
次いで、バッファメモリ部６Ａ、６Ｂの内容は。
それぞれ、両系のデバイスインタフェース部７Ａ。
７Ｂを介して独立に各周辺記憶装置４Ａ、４Ｂに書き込
まれる。
まれる。
なお、周辺記憶装置４Ａから記憶情報の読出しを行うと
きは、その記憶情報は、デバイスインタフェース部７Ａ
ｔ−介してバッファメモリ部６Ａに一時蓄積され、バス
イ／り７工−ス部５Ａで誤り検出、訂正その他必要な処
理がなされた後、中央処理装置ＩＡの制御により、共通
バス３Ａを介して主記憶装置２人へ転送される。
きは、その記憶情報は、デバイスインタフェース部７Ａ
ｔ−介してバッファメモリ部６Ａに一時蓄積され、バス
イ／り７工−ス部５Ａで誤り検出、訂正その他必要な処
理がなされた後、中央処理装置ＩＡの制御により、共通
バス３Ａを介して主記憶装置２人へ転送される。
また、中央処理装置ＩＡからの指示により、他の周辺記
憶装置ｔ４Ｂから、デバイスインタフェース部７Ｂ、バ
ッファメモリ部６Ｂ、バスインタフェース部５Ａｆ：通
し、その記憶情報の読出しを行うこともできる。
憶装置ｔ４Ｂから、デバイスインタフェース部７Ｂ、バ
ッファメモリ部６Ｂ、バスインタフェース部５Ａｆ：通
し、その記憶情報の読出しを行うこともできる。
上述とは逆に、中央処理装置ＩＢが常用系であるときは
、バスインタフェース部５Ｂを介し、バッファメモリ部
６Ａ、デバイスインタフェース部７Ａを通して周辺記憶
装置４Ａについて、また。
、バスインタフェース部５Ｂを介し、バッファメモリ部
６Ａ、デバイスインタフェース部７Ａを通して周辺記憶
装置４Ａについて、また。
パックアメモリ部６Ｂ、デバイスインタフェース部６Ｂ
ｉ通して周辺記憶装置４Ｂについて、それぞれ、それら
の記憶情報の書込み、読出しを行うことができる。
ｉ通して周辺記憶装置４Ｂについて、それぞれ、それら
の記憶情報の書込み、読出しを行うことができる。
このようにすることにより、従来よりも構成が簡単化さ
れたにもかかわらず、従来と同様に、周辺記憶装置４Ａ
、４Ｂのいずれか一方について、万一、記憶情報が誤っ
て薔き込まれ、または正しく記憶されたものが誤って読
み出されても、他方の正しいものに従って正常な動作を
行うことができる（一般に、両者とも誤る確率は極めて
小さい。）。
れたにもかかわらず、従来と同様に、周辺記憶装置４Ａ
、４Ｂのいずれか一方について、万一、記憶情報が誤っ
て薔き込まれ、または正しく記憶されたものが誤って読
み出されても、他方の正しいものに従って正常な動作を
行うことができる（一般に、両者とも誤る確率は極めて
小さい。）。
また１周辺記憶装置４Ａ、４Ｂ、デバイスインタフェー
ス部７Ａ、７Ｂまたはバッファメモリ部６Ａ、６Ｂの各
いずれか一方に障害が発生しても、現用の中央処理系か
ら他方について記憶情報の書込み、読出しを行い、信頼
性を維持することができる。
ス部７Ａ、７Ｂまたはバッファメモリ部６Ａ、６Ｂの各
いずれか一方に障害が発生しても、現用の中央処理系か
ら他方について記憶情報の書込み、読出しを行い、信頼
性を維持することができる。
特に、上記の場合には、待機系の中央処理装置を用い、
現用系の中央処理装置とは独立・同時に。
現用系の中央処理装置とは独立・同時に。
障害箇所の情報を読み出すことができるので、装置診断
の確実化、容易化となり、保守性が向上される。
の確実化、容易化となり、保守性が向上される。
なお１本発明は、上述の実施例のごとく、磁気ディスク
装置に対するものに限らず、磁気ドラム装置、磁気テー
プ装置その他のものに対しても、当然、その実施をする
ことができるのは明らかである。
装置に対するものに限らず、磁気ドラム装置、磁気テー
プ装置その他のものに対しても、当然、その実施をする
ことができるのは明らかである。
以上、詳細に説明したように、本発明によれば。
バスインタフェース部、バッファメモリ部間ノ交絡接続
部分に若干のハードウェアの増加を必要とするが、セレ
クタ部等の外付のハードウェアを不要とし、かつ、冗長
部が大幅に少なくなるので。
部分に若干のハードウェアの増加を必要とするが、セレ
クタ部等の外付のハードウェアを不要とし、かつ、冗長
部が大幅に少なくなるので。
構成が簡単化されて総合的に経済化され、まだ。
信頼性の高い二重化周辺記憶制御装置を得ることができ
、その効果は顕著である。
、その効果は顕著である。
第１図は、従来の二重化周辺記憶制御装置の一例のブロ
ック図、第２図は、本発明に係る二重化周辺記憶制御装
置の一実施例のブロック図である。 ＩＡ、ＩＢ・・・中央処理装置、２Ａ、２Ｂ・・・主記
憶装置、３Ａ、３Ｂ・・・共通バス、４Ａ、４Ｂ・・・
周辺記憶装置、５Ａ、５Ｂ・・・バスインタフェース部
、６Ａ、６Ｂ・・・バッファメモリ部、７Ａ、７Ｂ・・
・デ（ほか１名）“１゛￥ 第 １ 巳 ２Ａ 第２０ Ａ
ック図、第２図は、本発明に係る二重化周辺記憶制御装
置の一実施例のブロック図である。 ＩＡ、ＩＢ・・・中央処理装置、２Ａ、２Ｂ・・・主記
憶装置、３Ａ、３Ｂ・・・共通バス、４Ａ、４Ｂ・・・
周辺記憶装置、５Ａ、５Ｂ・・・バスインタフェース部
、６Ａ、６Ｂ・・・バッファメモリ部、７Ａ、７Ｂ・・
・デ（ほか１名）“１゛￥ 第 １ 巳 ２Ａ 第２０ Ａ
Claims (1)
- 【特許請求の範囲】 １、二重化された中央処理系それぞれに対応するバスイ
ンタフェース部を有し、二重化して設けられた各周辺記
憶装置に関し、それぞれ、各中央処理系からの書込み、
または読出しについての制御を行う二重化周辺記憶制御
装置において、二重、イヒして設けられた各周辺記憶装
置に対応しており。 また、それぞれ、二重化された各バスインタフェース部
との間で交絡接続をされた１対のバッファメモリ部を含
んで構成したことを特徴とする二重化周辺記憶制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56148683A JPS5851364A (ja) | 1981-09-22 | 1981-09-22 | 二重化周辺記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56148683A JPS5851364A (ja) | 1981-09-22 | 1981-09-22 | 二重化周辺記憶制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5851364A true JPS5851364A (ja) | 1983-03-26 |
Family
ID=15458260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56148683A Pending JPS5851364A (ja) | 1981-09-22 | 1981-09-22 | 二重化周辺記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851364A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134555A (ja) * | 1987-11-19 | 1989-05-26 | Fujitsu Ltd | 共通メモリ制御方式 |
| JPH086854A (ja) * | 1993-12-23 | 1996-01-12 | Unisys Corp | アウトボードファイルキャッシュ外部処理コンプレックス |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193602A (ja) * | 1975-02-14 | 1976-08-17 | ||
| JPS5289439A (en) * | 1976-01-21 | 1977-07-27 | Toshiba Corp | Computer backup system |
| JPS53116005A (en) * | 1977-03-19 | 1978-10-11 | Fujitsu Ltd | Telephone exchanger |
| JPS5580170A (en) * | 1978-12-14 | 1980-06-17 | Toshiba Corp | Duplex computer system |
-
1981
- 1981-09-22 JP JP56148683A patent/JPS5851364A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193602A (ja) * | 1975-02-14 | 1976-08-17 | ||
| JPS5289439A (en) * | 1976-01-21 | 1977-07-27 | Toshiba Corp | Computer backup system |
| JPS53116005A (en) * | 1977-03-19 | 1978-10-11 | Fujitsu Ltd | Telephone exchanger |
| JPS5580170A (en) * | 1978-12-14 | 1980-06-17 | Toshiba Corp | Duplex computer system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134555A (ja) * | 1987-11-19 | 1989-05-26 | Fujitsu Ltd | 共通メモリ制御方式 |
| JPH086854A (ja) * | 1993-12-23 | 1996-01-12 | Unisys Corp | アウトボードファイルキャッシュ外部処理コンプレックス |
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