JPH03233744A - 予備系ルート試験方式 - Google Patents
予備系ルート試験方式Info
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- JPH03233744A JPH03233744A JP2030365A JP3036590A JPH03233744A JP H03233744 A JPH03233744 A JP H03233744A JP 2030365 A JP2030365 A JP 2030365A JP 3036590 A JP3036590 A JP 3036590A JP H03233744 A JPH03233744 A JP H03233744A
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- 238000012360 testing method Methods 0.000 title claims abstract description 62
- 238000012545 processing Methods 0.000 claims description 8
- 238000010998 test method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 14
- 230000005856 abnormality Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
二重化された中央制御装置とチャネル制御装置より両系
のチャネルバスを介して制御される非二重化入出力制御
装置内の予備系ルートの試験方式入出力制御装置内の予
備系ルートを試験する予備系ルート試験方式を提供する
ことを目的とし、二重化された中央制御装置及びチャネ
ル制御装置と、該中央制御装置及びチャネル制御装置よ
り両系のチャネルバスを介して制御される非二重化の入
出力制御装置及び入出力装置から構成され、かつ該入出
力制御装置において入出力制御装置内及び前記入出力装
置を制御する共通制御部が二つのインタフェース部を介
して前記両系のチャネルバスに接続された処理システム
において、前記共通制御部内に、前記インタフェース部
よりの人力部に接続されて前記中央制御装置より書込み
及び読出しが可能な診断用レジスタ、前記中央制御装置
内に、予備系のチャネル制御装置及びチャネルバスを介
して入出力制御装置の予備系のインタフェース部に接続
された前記診断レジスタに書込み及び読出しを行なう予
備系ルート試験手段を備え、入出力制御装置内の予備系
のインタフェース部と共通制御部間のルートを試験する
ように構成する。
のチャネルバスを介して制御される非二重化入出力制御
装置内の予備系ルートの試験方式入出力制御装置内の予
備系ルートを試験する予備系ルート試験方式を提供する
ことを目的とし、二重化された中央制御装置及びチャネ
ル制御装置と、該中央制御装置及びチャネル制御装置よ
り両系のチャネルバスを介して制御される非二重化の入
出力制御装置及び入出力装置から構成され、かつ該入出
力制御装置において入出力制御装置内及び前記入出力装
置を制御する共通制御部が二つのインタフェース部を介
して前記両系のチャネルバスに接続された処理システム
において、前記共通制御部内に、前記インタフェース部
よりの人力部に接続されて前記中央制御装置より書込み
及び読出しが可能な診断用レジスタ、前記中央制御装置
内に、予備系のチャネル制御装置及びチャネルバスを介
して入出力制御装置の予備系のインタフェース部に接続
された前記診断レジスタに書込み及び読出しを行なう予
備系ルート試験手段を備え、入出力制御装置内の予備系
のインタフェース部と共通制御部間のルートを試験する
ように構成する。
本発明は、二重化された中央制御装置とチャネル制御装
置より両系のチャネルバスを介して制御される非二重化
入出力制御装置内の予備系ル−トの試験方式に関する。
置より両系のチャネルバスを介して制御される非二重化
入出力制御装置内の予備系ル−トの試験方式に関する。
近年、二重化された中央制御装置とチャネル制御装置が
両系のチャネルバスを介して非二重化の入出力制御装置
を制御する処理システムが多く使用されるようになって
いる。かかるシステムにおいては、通常、中央制御装置
が予備系となっているチャネル制御装置からチャネルバ
スを経由して入出力制御装置に至るルートの試験を行な
っている。しかし、このような予備系ルートの試験にお
いて試験が行われるのは入出力制御装置の入口に当たる
インタフェース部までであって、入出力制御装置内部の
予備系ルートについては試験が行なわれていない。例え
ば入出力制御装置がチャネルバスに対するインタフェー
ス部と共通制御部からなり、かつインタフェース部と制
御部が異なるパッケージに搭載されているような場合、
インタフェース部と制御部間に布線やコネクタが介在す
るため障害の発生確率が高いにも関わらず、予備系とな
ったインタフェース部と共通制御部間のルートは試験が
行なわれない結果となっている。
両系のチャネルバスを介して非二重化の入出力制御装置
を制御する処理システムが多く使用されるようになって
いる。かかるシステムにおいては、通常、中央制御装置
が予備系となっているチャネル制御装置からチャネルバ
スを経由して入出力制御装置に至るルートの試験を行な
っている。しかし、このような予備系ルートの試験にお
いて試験が行われるのは入出力制御装置の入口に当たる
インタフェース部までであって、入出力制御装置内部の
予備系ルートについては試験が行なわれていない。例え
ば入出力制御装置がチャネルバスに対するインタフェー
ス部と共通制御部からなり、かつインタフェース部と制
御部が異なるパッケージに搭載されているような場合、
インタフェース部と制御部間に布線やコネクタが介在す
るため障害の発生確率が高いにも関わらず、予備系とな
ったインタフェース部と共通制御部間のルートは試験が
行なわれない結果となっている。
このため、入出力制御装置内部の予備系ルートを試験対
象とする予備系ルートの試験方式が必要となっている。
象とする予備系ルートの試験方式が必要となっている。
第５図は従来技術の構成図である。
システムを制御する中央制御装置１ａがチャネル制御装
置２ａ及びチャネルバス３ａを介して入出力制御装置４
を制御し、該入出力制御装置４が入出力装置１０に入出
力動作を行なわせている状態においては、入出力制御装
置４内ではインタフェース部５ａを介して共通制御部７
のブロセ、す９が前記中央制御装置１ａと情報を授受し
ている。この場合は、中央制御装置１ｂ、チャネル制御
装置２ｂ、チャネルバス３ｂ、インタフェース部５ｂは
予備系となっている。この状態で動作系に何等かのエラ
ーが発生すると、通常、中央制御装置１ａはチャネル制
御装置以下を予備系に切替える。
置２ａ及びチャネルバス３ａを介して入出力制御装置４
を制御し、該入出力制御装置４が入出力装置１０に入出
力動作を行なわせている状態においては、入出力制御装
置４内ではインタフェース部５ａを介して共通制御部７
のブロセ、す９が前記中央制御装置１ａと情報を授受し
ている。この場合は、中央制御装置１ｂ、チャネル制御
装置２ｂ、チャネルバス３ｂ、インタフェース部５ｂは
予備系となっている。この状態で動作系に何等かのエラ
ーが発生すると、通常、中央制御装置１ａはチャネル制
御装置以下を予備系に切替える。
即ち、中央制御装置１ａはチャネル制御装置２ｂ、チャ
ネルバス３ｂ、インタフェース部５ｂを介して共通制御
部７のプロセッサ９を制御するように切替える。
ネルバス３ｂ、インタフェース部５ｂを介して共通制御
部７のプロセッサ９を制御するように切替える。
このような切替えが支障なく行なえるよう、通常中央制
御装置１ａは入出力処理の合間に入出力制御装置４に至
る予備系ルートの試験を実行する。
御装置１ａは入出力処理の合間に入出力制御装置４に至
る予備系ルートの試験を実行する。
即ち、中央制御装置１ａは予備系チャネル試験部２１を
起動し、該予備系チャネル試験部２１がチャネル制御装
置２ｂ、チャネルバス３ｂを経てインタフェース部５ｂ
内の制御レジスタ１５ｂに試験用データを書込み、更に
書き込んだ該試験用データを読み出して、両者の一致を
検証し、予備系ルートに異常がないことを確認しておく
。
起動し、該予備系チャネル試験部２１がチャネル制御装
置２ｂ、チャネルバス３ｂを経てインタフェース部５ｂ
内の制御レジスタ１５ｂに試験用データを書込み、更に
書き込んだ該試験用データを読み出して、両者の一致を
検証し、予備系ルートに異常がないことを確認しておく
。
しかし、上記から明らかなように従来技術においてはイ
ンタフェース部５ｂと共通制御部７の間またはインタフ
ェース部５ｂと共通制御部７内のプロセッサ９の間は予
備系ルートであるが試験の対象となっていない。インタ
フェース部５ｂと共通制御部７は別個のパンケージに搭
載されていることがあり、この場合はインタフェース部
５ｂと共通制御部７間に布線（バックボード布線を含む
）やコネクタが介在するため障害が発生する確率が高く
なる可能性があるにも関わらず、試験が行なわれないこ
ととなる。
ンタフェース部５ｂと共通制御部７の間またはインタフ
ェース部５ｂと共通制御部７内のプロセッサ９の間は予
備系ルートであるが試験の対象となっていない。インタ
フェース部５ｂと共通制御部７は別個のパンケージに搭
載されていることがあり、この場合はインタフェース部
５ｂと共通制御部７間に布線（バックボード布線を含む
）やコネクタが介在するため障害が発生する確率が高く
なる可能性があるにも関わらず、試験が行なわれないこ
ととなる。
即ち、従来技術においては、入出力制御装置内部の予備
系ルートが予備系ルートの試験対象から除外されている
ため、障害が潜在化する可能性を有している。
系ルートが予備系ルートの試験対象から除外されている
ため、障害が潜在化する可能性を有している。
従来技術においては、中央制御装置からチャネル制御装
置及びチャネルバスを経て入出力制御装置に至る予備系
ルートの試験が行なわれているにも関わらず、入出力制
御装置内部の予備系ルートが試験対象から除外されてい
るため、障害が潜在化する可能性を有していた。
置及びチャネルバスを経て入出力制御装置に至る予備系
ルートの試験が行なわれているにも関わらず、入出力制
御装置内部の予備系ルートが試験対象から除外されてい
るため、障害が潜在化する可能性を有していた。
本発明は、入出力制御装置内の予備系ルートを試験する
予備系ルート試験方式を提供することを目的とする。
予備系ルート試験方式を提供することを目的とする。
〔課題を解決するための手段］
第１図は本発明の原理説明図、第２図は本発明の詳細な
説明図である。
説明図である。
第１図及び第２図中、同一部分については同一の記号を
使用し、１ａ、１ｂは二重化された中央制御装置で処理
システムを制御する装置、２ａ、２ｂは二重化されたチ
ャネル制御装置で前記中央制御装置１ａ、１ｂとチャネ
ルバス３ａ、３ｂの間においてチャネル制御を行なう装
置、３ａ、３ｂはチャネル制御装置２ａ、２ｂと複数の
入出力制御装置（１組のみ図示）間の情報を転送するチ
ャネルバス、４は中央制御装置１ａ、１ｂ及びチャネル
制御装置２ａ、２ｂより両系のチャネルバス３ａ、３ｂ
を介して制御され、入出力装置１０の入出力動作を制御
する非二重化の入出力制御装置、５ａ、５ｂは入出力制
御装置４内におけるチャネルバス３ａ、３ｂに対するイ
ンタフェース部、６ａ、６ｂは入出力制御装置４内にお
けるインタフェース部５ａ、５ｂと共通制御部７間のル
ート、７は入出力制御装置４において白入出力制御装置
４内及び前記入出力装置１０を制御する共通制御部、８
ａ、８ｂは該共通制御部７内において前記インタフェー
ス部５ａ、５ｂよりの入力部に接続されて前記中央制御
装置１ａ、１ｂより書き込み及び読み出しが可能な診断
用レジスタ、９は前記共通制御部７内において処理を行
なうプロセッサ、１０は前記入出力制御装置４の制御に
より入出力を行なう入出力装置、ｌｌａ、 ｌ１ｂは中
央制御装置１ａ、１ｂ内において、予備系のチャネル制
御装置２ｂ （または２ａ）及びチャネルバス３ｂ
（または３ａ）を介して入出力制御装置４の予備系の
インタフェース部５ｂ （または５ａ）に接続された
前記診断用レジスタ８ｂ （または８ａ）の書き込み
及び読み出しを行ない異常の有無を試験する予備系ルー
ト試験手段、１２ａ、１２ｂは中央制御装置１ａ、１ｂ
内において、動作系のチャネル制御装置２ａ （また
は２ｂ）及びチャネルバス３ａ（または３ｂ）を介して
前記入出力制御装置４の共通制御部７内の前記プロセッ
サ８に対して、該入出力制御装置４内の予備系ルートの
試験を指示する予備系ルート試験指示手段、ｔ３は前記
入出力制御装置４のプロセッサ８内において、前記予備
系ルート試験指示手段１２ａ、 １２ｂよりの指示を受
信して予備系のインタフェース部５ｂ （または５ａ
）の試験を実行する予備系ルート試験実行手段、１４ａ
、 １４ｂは入出力制御装置４内のインタフェース部５
ａ、５ｂと共通制御部７内のプロセッサ９間のルートで
ある。
使用し、１ａ、１ｂは二重化された中央制御装置で処理
システムを制御する装置、２ａ、２ｂは二重化されたチ
ャネル制御装置で前記中央制御装置１ａ、１ｂとチャネ
ルバス３ａ、３ｂの間においてチャネル制御を行なう装
置、３ａ、３ｂはチャネル制御装置２ａ、２ｂと複数の
入出力制御装置（１組のみ図示）間の情報を転送するチ
ャネルバス、４は中央制御装置１ａ、１ｂ及びチャネル
制御装置２ａ、２ｂより両系のチャネルバス３ａ、３ｂ
を介して制御され、入出力装置１０の入出力動作を制御
する非二重化の入出力制御装置、５ａ、５ｂは入出力制
御装置４内におけるチャネルバス３ａ、３ｂに対するイ
ンタフェース部、６ａ、６ｂは入出力制御装置４内にお
けるインタフェース部５ａ、５ｂと共通制御部７間のル
ート、７は入出力制御装置４において白入出力制御装置
４内及び前記入出力装置１０を制御する共通制御部、８
ａ、８ｂは該共通制御部７内において前記インタフェー
ス部５ａ、５ｂよりの入力部に接続されて前記中央制御
装置１ａ、１ｂより書き込み及び読み出しが可能な診断
用レジスタ、９は前記共通制御部７内において処理を行
なうプロセッサ、１０は前記入出力制御装置４の制御に
より入出力を行なう入出力装置、ｌｌａ、 ｌ１ｂは中
央制御装置１ａ、１ｂ内において、予備系のチャネル制
御装置２ｂ （または２ａ）及びチャネルバス３ｂ
（または３ａ）を介して入出力制御装置４の予備系の
インタフェース部５ｂ （または５ａ）に接続された
前記診断用レジスタ８ｂ （または８ａ）の書き込み
及び読み出しを行ない異常の有無を試験する予備系ルー
ト試験手段、１２ａ、１２ｂは中央制御装置１ａ、１ｂ
内において、動作系のチャネル制御装置２ａ （また
は２ｂ）及びチャネルバス３ａ（または３ｂ）を介して
前記入出力制御装置４の共通制御部７内の前記プロセッ
サ８に対して、該入出力制御装置４内の予備系ルートの
試験を指示する予備系ルート試験指示手段、ｔ３は前記
入出力制御装置４のプロセッサ８内において、前記予備
系ルート試験指示手段１２ａ、 １２ｂよりの指示を受
信して予備系のインタフェース部５ｂ （または５ａ
）の試験を実行する予備系ルート試験実行手段、１４ａ
、 １４ｂは入出力制御装置４内のインタフェース部５
ａ、５ｂと共通制御部７内のプロセッサ９間のルートで
ある。
〔作 用］
第１図において、中央制御装置１ａ、チャネル制御装置
２ａ、チャネルバス３ａ及び入出力制御装置４内のイン
タフェース部５ａが動作系となっており、該中央制御装
置１ａが前記入出力制御装置４を介して入出力装置１０
の入出力動作を制御する状態にあるものとする。かかる
状態のとき、動作系の中央制御装置１ａの予備系ルート
試験手段１１ａは入出力動作の合間にチャネル制御装置
２ｂ、チャネルバス３ｂ及び入出力制御装置４内のイン
タフェース部５ｂを経て共通制御部７内の診断用レジス
タ８ｂにアクセスし、該診断用レジスタ８ｂに試験用デ
ータを書き込み、次いで該試験用データを読み出して書
き込みを行なったデータとの一致を検証する。データが
一致していれば入出力制御装置４内のインタフェース部
５ｂと共通制御部７間のルー）６ｂに障害が存在しない
ことが確認される。以上の試験は同時に、従来から行な
われている中央制御装置１ａから入出力制御装置４内の
インタフェース部５ｂに至る予備系ルートの試験をも兼
ねているため、中央制御装置ｌａから入出力制御装置４
内の共通制御部７に至る予備系ルートの試験が行なわれ
たこととなる。
２ａ、チャネルバス３ａ及び入出力制御装置４内のイン
タフェース部５ａが動作系となっており、該中央制御装
置１ａが前記入出力制御装置４を介して入出力装置１０
の入出力動作を制御する状態にあるものとする。かかる
状態のとき、動作系の中央制御装置１ａの予備系ルート
試験手段１１ａは入出力動作の合間にチャネル制御装置
２ｂ、チャネルバス３ｂ及び入出力制御装置４内のイン
タフェース部５ｂを経て共通制御部７内の診断用レジス
タ８ｂにアクセスし、該診断用レジスタ８ｂに試験用デ
ータを書き込み、次いで該試験用データを読み出して書
き込みを行なったデータとの一致を検証する。データが
一致していれば入出力制御装置４内のインタフェース部
５ｂと共通制御部７間のルー）６ｂに障害が存在しない
ことが確認される。以上の試験は同時に、従来から行な
われている中央制御装置１ａから入出力制御装置４内の
インタフェース部５ｂに至る予備系ルートの試験をも兼
ねているため、中央制御装置ｌａから入出力制御装置４
内の共通制御部７に至る予備系ルートの試験が行なわれ
たこととなる。
また、第２図においては、動作系が第１図と同様な状態
において、中央制御装置ｌａ内の予備系ルート試験指示
手段１２ａは動作系のルートを経て入出力制御装置４の
共通制御部７内のプロセッサ９に該入出力制御装置４内
の予備系ルートを試験するよう指示を行なう。プロセッ
サ９は該指示を受けると、予備系となっているプロセッ
サ９とインタフェース部５ｂ間のルート１４ｂを介して
インタフェース部５ｂ内の図示省略されたレジスタにア
クセスし、試験用データの書き込みと読み出しを行ない
、書き込みデータと読み出しデータの一致を検証するこ
とによって該予備系ルートにおける障害の有無を確認す
る。以上の試験を従来技術において行なわれている中央
制御装置１ａからチャネル制御装置２ｂ、チャネルバス
３ｂ及び入出力制御装置４内のインタフェース部５ｂま
での予備系ルートの試験と併用することにより中央制御
装置１ａから入出力制御装置４のインタフェース部５ｂ
を経て共通制御部７内のプロセッサ９に至る予備系ルー
トがすべて試験されることとなる。
において、中央制御装置ｌａ内の予備系ルート試験指示
手段１２ａは動作系のルートを経て入出力制御装置４の
共通制御部７内のプロセッサ９に該入出力制御装置４内
の予備系ルートを試験するよう指示を行なう。プロセッ
サ９は該指示を受けると、予備系となっているプロセッ
サ９とインタフェース部５ｂ間のルート１４ｂを介して
インタフェース部５ｂ内の図示省略されたレジスタにア
クセスし、試験用データの書き込みと読み出しを行ない
、書き込みデータと読み出しデータの一致を検証するこ
とによって該予備系ルートにおける障害の有無を確認す
る。以上の試験を従来技術において行なわれている中央
制御装置１ａからチャネル制御装置２ｂ、チャネルバス
３ｂ及び入出力制御装置４内のインタフェース部５ｂま
での予備系ルートの試験と併用することにより中央制御
装置１ａから入出力制御装置４のインタフェース部５ｂ
を経て共通制御部７内のプロセッサ９に至る予備系ルー
トがすべて試験されることとなる。
〔実施例］
第３図は第１図の原理による本発明の一実施例の構成図
、第４図は第２図の原理による本発明の一実施例の構成
図である。
、第４図は第２図の原理による本発明の一実施例の構成
図である。
第３図及び第４図は入出力制御装置部分の構成を示して
いる。全図を通じて同一部分には同一記号を用い、１５
ａ、１５ｂは入出力制御装置４のインタフェース部５ａ
、５ｂ内に設けられて中央制御装置１ａ、１ｂまたは入
出力制御装置４の共通制御部７内のプロセッサ９よりの
制御情報の書き込みと読み出しを行なう制御レジスタ、
１６ａ、 １６ｂ及び１８は制御用バス、１７ａ、 １
７ｂ及び１９はデータ用バス、ＤＲｌａ 〜ＤＲ，，，
ＤＲ，，〜ＤＲ，，，ＤＲ，及びＤＲ電はドライバ／レ
シーバ、ＲＴ、、、ＲＴ、ｂはルート制御インタフェー
ス、ＲＴ−ＣＴＬはルート制御回路、ＲＯＭは続出専用
メモリ、ＲＡＭはランダムアクセスメモリである。
いる。全図を通じて同一部分には同一記号を用い、１５
ａ、１５ｂは入出力制御装置４のインタフェース部５ａ
、５ｂ内に設けられて中央制御装置１ａ、１ｂまたは入
出力制御装置４の共通制御部７内のプロセッサ９よりの
制御情報の書き込みと読み出しを行なう制御レジスタ、
１６ａ、 １６ｂ及び１８は制御用バス、１７ａ、 １
７ｂ及び１９はデータ用バス、ＤＲｌａ 〜ＤＲ，，，
ＤＲ，，〜ＤＲ，，，ＤＲ，及びＤＲ電はドライバ／レ
シーバ、ＲＴ、、、ＲＴ、ｂはルート制御インタフェー
ス、ＲＴ−ＣＴＬはルート制御回路、ＲＯＭは続出専用
メモリ、ＲＡＭはランダムアクセスメモリである。
以下、第３図について説明する。
第３図において動作系の中央制御装置（図示省略、以下
同様）より最初に例えばチャネルバス３ａを介してイン
タフェース部５ａに、チャネルバス３ａを経たルートを
動作系とする、との情報が送られると、該情報はインタ
フェース部５ａにおいてＤＲｏを経て制御レジスタ１５
ａに受信され、該制御レジスタ１５ａはルート制御イン
タフェース部丁、及び共通制御部７内のＤＲｓ−を経て
ルート制御回路ＲＴ−ＣＴＬを動作させ、制御用バス１
６ａ及びデータバス１７ａを動作系として設定し、該制
御用バス１６ａ及びデータバス１７ａが入出力装置ＩＯ
の制御とデータ転送に使用されるようになる。
同様）より最初に例えばチャネルバス３ａを介してイン
タフェース部５ａに、チャネルバス３ａを経たルートを
動作系とする、との情報が送られると、該情報はインタ
フェース部５ａにおいてＤＲｏを経て制御レジスタ１５
ａに受信され、該制御レジスタ１５ａはルート制御イン
タフェース部丁、及び共通制御部７内のＤＲｓ−を経て
ルート制御回路ＲＴ−ＣＴＬを動作させ、制御用バス１
６ａ及びデータバス１７ａを動作系として設定し、該制
御用バス１６ａ及びデータバス１７ａが入出力装置ＩＯ
の制御とデータ転送に使用されるようになる。
以後、中央制御装置及びチャネル制御装置（図示省略、
以下同様）よりの制御情報等は前記動作系ルートを介し
て入出力制御装置に送受信され、入出力装置１０の入出
力動作が行なわれる。
以下同様）よりの制御情報等は前記動作系ルートを介し
て入出力制御装置に送受信され、入出力装置１０の入出
力動作が行なわれる。
この状態で入出力動作の合間に中央制御装置において予
備系ルート試験動作が開始されると、チャネルバス３ｂ
を介してインタフェース部５ｂに対して診断用レジスタ
８ｂに対するアクセス指示が送られる。該アクセス指示
はインタフェース部５ｈ内の制御レジスタ１５ｂを介し
、ＤＲ，、及び制御用バス１６ｂを経て共通制御部７内
の診断用レジスタ８ｂに送られ、引続いて送られる試験
用データが該診断用レジスタ８ｂに書き込まれる。次い
で中央制御装置より診断用レジスタ８ｂの読み出し指示
が同一ルートにより送られてくると、前記と同様に診断
用レジスタ８ｂにアクセスされ、先に書き込まれた試験
用データが読み出され、制御用ノぐス１６ｂより制御レ
ジスタ１５ｂを介して中央制御装置に送り返される。こ
れによって中央制御装置は入出力制御装置内のインタフ
ェース部５ｂから共通制御部７の診断用レジスタ８ｂま
での間の制御用バス１６ｂを含むルートにおける異常の
有無を確認する。
備系ルート試験動作が開始されると、チャネルバス３ｂ
を介してインタフェース部５ｂに対して診断用レジスタ
８ｂに対するアクセス指示が送られる。該アクセス指示
はインタフェース部５ｈ内の制御レジスタ１５ｂを介し
、ＤＲ，、及び制御用バス１６ｂを経て共通制御部７内
の診断用レジスタ８ｂに送られ、引続いて送られる試験
用データが該診断用レジスタ８ｂに書き込まれる。次い
で中央制御装置より診断用レジスタ８ｂの読み出し指示
が同一ルートにより送られてくると、前記と同様に診断
用レジスタ８ｂにアクセスされ、先に書き込まれた試験
用データが読み出され、制御用ノぐス１６ｂより制御レ
ジスタ１５ｂを介して中央制御装置に送り返される。こ
れによって中央制御装置は入出力制御装置内のインタフ
ェース部５ｂから共通制御部７の診断用レジスタ８ｂま
での間の制御用バス１６ｂを含むルートにおける異常の
有無を確認する。
次に第４図について説明するが、動作系と予備系の設定
は第３図と同一であるため、予備系ルートの試験につい
て説明する。
は第３図と同一であるため、予備系ルートの試験につい
て説明する。
中央制御装置及びチャネル制御装置よりチャネルバス３
ａ、インタフェース部５ａを経由するルートが動作系で
あるとすると、中央制御装置は入出力動作の合間に動作
系のルート、即ち、チャネルバス３ａ、インタフェース
部５ ａ、 Ｄ ＲＺｍ＋ 制？ｉｌ用１＜ス１６ａ及
びＤＲ，□を経てプロセッサ９に入出力制御装置４内の
予備系ルートの試験を実行するよう指示を送る。プロセ
ッサ９は該指示を受信するとＤＲｏ、制御用ノぐス１６
ｂ 、 Ｄ Ｒｚｂを介してインタフェース部５ｂの制
御レジスタ１５ｂに対して書き込みと読み出しを行ない
、書き込みデータと読み出しデータの一致を確認する。
ａ、インタフェース部５ａを経由するルートが動作系で
あるとすると、中央制御装置は入出力動作の合間に動作
系のルート、即ち、チャネルバス３ａ、インタフェース
部５ ａ、 Ｄ ＲＺｍ＋ 制？ｉｌ用１＜ス１６ａ及
びＤＲ，□を経てプロセッサ９に入出力制御装置４内の
予備系ルートの試験を実行するよう指示を送る。プロセ
ッサ９は該指示を受信するとＤＲｏ、制御用ノぐス１６
ｂ 、 Ｄ Ｒｚｂを介してインタフェース部５ｂの制
御レジスタ１５ｂに対して書き込みと読み出しを行ない
、書き込みデータと読み出しデータの一致を確認する。
これによってプロセッサ９から前記制御レジスタ１５ｂ
に至る予備系ルートが試験されたこととなる。また、中
央制御装置は以上の試験指示を行なうほか、従来技術に
おいて実行しているチャネル試験も実施する。
に至る予備系ルートが試験されたこととなる。また、中
央制御装置は以上の試験指示を行なうほか、従来技術に
おいて実行しているチャネル試験も実施する。
即ち、中央制御装置は予備系のチャネルバス３ｂを介し
てインタフェース部５ｂの制御レジスタ１５ｂに対して
書き込みと読み出しを行なうことによって予備系のチャ
ネル制御装置、チャネルバス３ｂを介してインタフェー
ス部５ｂの制御レジスタ１５ｂに至る予備系ルートにお
ける異常の有無を試験する。該試験の結果と前記のプロ
セッサ９による試験結果を合わせることにより予備系ル
ートはすべて試験されたこととなる。なお、プロセッサ
９は上記の試験を実行するために処理量が増加するが、
該試験を入出力装置１ｏに対する入出力動作の制御の合
い間を利用して実行することにより、実質的な処理量の
増加を避けることが可能である。
てインタフェース部５ｂの制御レジスタ１５ｂに対して
書き込みと読み出しを行なうことによって予備系のチャ
ネル制御装置、チャネルバス３ｂを介してインタフェー
ス部５ｂの制御レジスタ１５ｂに至る予備系ルートにお
ける異常の有無を試験する。該試験の結果と前記のプロ
セッサ９による試験結果を合わせることにより予備系ル
ートはすべて試験されたこととなる。なお、プロセッサ
９は上記の試験を実行するために処理量が増加するが、
該試験を入出力装置１ｏに対する入出力動作の制御の合
い間を利用して実行することにより、実質的な処理量の
増加を避けることが可能である。
以上、本発明の実施例について説明したが、第３図及び
第４図はあくまで一例を示すものであり、入出力制御装
置内の構成は第３図及び第４図に限定されるものではな
く、また予備系ルートの試験の実行時期は入出力動作と
別個に設定することも可能である。また、入出力装置と
して通信制御装置の如き装置を対象としても本発明の効
果が変わらないことは明らかである。
第４図はあくまで一例を示すものであり、入出力制御装
置内の構成は第３図及び第４図に限定されるものではな
く、また予備系ルートの試験の実行時期は入出力動作と
別個に設定することも可能である。また、入出力装置と
して通信制御装置の如き装置を対象としても本発明の効
果が変わらないことは明らかである。
〔発明の効果）
以上説明したように、本発明によれば従来実行されてい
なかった入出力制御装置内の予備系ルートの試験が可能
となるため、かかる二重化システムの信頼性の向上に資
するところが大きい。
なかった入出力制御装置内の予備系ルートの試験が可能
となるため、かかる二重化システムの信頼性の向上に資
するところが大きい。
第１図は本発明の原理説明図（ｔ）、第２図は本発明の
原理説明図（２）、第３図は第１図の原理による本発明
の実施例構成図、第４図は第２図の原理による本発明の
実施例構成図、第５図は従来技術の構成図である。 図中、 ｌａ、 １ｂ−・・・・−中央制御装置２ａ、 ２ｂ・
−−−−−−−・−・チャネル制御装置３ａ、 ３ｂ・
−・−−−−一・チャネルバス４−・−・−・・・・−
・・・−入出力制御装置５ａ、 ５ｂ−・・−・−・−
インタフェース部６ａ、 ６ｂ−・・−・・−インタフ
ェース部〜診断用７−・・−・−−−−・−−−−−一
・８ａ、 ８ｂ −・・・−・・・ ９ −−−−一・・−・−・・−・−・・−１０・−・
−・・・−−一−−−−−−１１ ａ 、 １１ ｂ
−−−−−−−’１２ａ、１２ｂ −−−−−− レジスタ間ルート 共通制御部 診断用レジスタ プロセッサ 入出力装置 予備系ルート試験手段 予備系ルート試験指示手段 １４ａ、１４１） １５ａ、 １５ｂ −・・ である。 予備系ルート試験実行手段 インタフェース部〜共通制 御部プロセッサ間ルート 制御レジスタ ｂ 本発明の原理説明図（１） 第 図 ｂ 本発明の原理説明図（２） 第２図
原理説明図（２）、第３図は第１図の原理による本発明
の実施例構成図、第４図は第２図の原理による本発明の
実施例構成図、第５図は従来技術の構成図である。 図中、 ｌａ、 １ｂ−・・・・−中央制御装置２ａ、 ２ｂ・
−−−−−−−・−・チャネル制御装置３ａ、 ３ｂ・
−・−−−−一・チャネルバス４−・−・−・・・・−
・・・−入出力制御装置５ａ、 ５ｂ−・・−・−・−
インタフェース部６ａ、 ６ｂ−・・−・・−インタフ
ェース部〜診断用７−・・−・−−−−・−−−−−一
・８ａ、 ８ｂ −・・・−・・・ ９ −−−−一・・−・−・・−・−・・−１０・−・
−・・・−−一−−−−−−１１ ａ 、 １１ ｂ
−−−−−−−’１２ａ、１２ｂ −−−−−− レジスタ間ルート 共通制御部 診断用レジスタ プロセッサ 入出力装置 予備系ルート試験手段 予備系ルート試験指示手段 １４ａ、１４１） １５ａ、 １５ｂ −・・ である。 予備系ルート試験実行手段 インタフェース部〜共通制 御部プロセッサ間ルート 制御レジスタ ｂ 本発明の原理説明図（１） 第 図 ｂ 本発明の原理説明図（２） 第２図
Claims (1)
- （１）二重化された中央制御装置（１ａ、１ｂ）及びチ
ャネル制御装置（２ａ、２ｂ）と、該中央制御装置（１
ａ、１ｂ）及びチャネル制御装置（２ａ、２ｂ）より両
系のチャネルバス（３ａ、３ｂ）を介して制御される非
二重化の入出力制御装置（４）及び入出力装置（１０）
から構成され、かつ該入出力制御装置（４）において入
出力制御装置（４）内及び前記入出力装置（１０）を制
御する共通制御部（７）が二つのインタフェース部（５
ａ、５ｂ）を介して前記両系のチャネルバス（３ａ、３
ｂ）に接続された処理システムにおいて、 前記共通制御部（７）内に、前記インタフェース部（５
ａ、５ｂ）よりの入力部に接続されて前記中央制御装置
（１ａ、１ｂ）より書込み及び読出しが可能な診断用レ
ジスタ（８ａ、８ｂ）、 前記中央制御装置（１ａ、１ｂ）内に、予備系のチャネ
ル制御装置（２ｂまたは２ａ）及びチャネルバス（３ｂ
または３ａ）を介して入出力制御装置（４）の予備系の
インタフェース部（５ｂまたは５ａ）に接続された前記
診断用レジスタ（８ａ、８ｂ）に書込み及び読出しを行
なう予備系ルート試験手段（１１ａ、１１ｂ）を備え、 入出力制御装置（４）内の予備系のインタフェース部（
５ｂまたは５ａ）と共通制御部（７）間のルート（６ｂ
または６ａ）を試験することを特徴とする予備系ルート
試験方式。（２）二重化された中央制御装置（１ａ、１
ｂ）及びチャネル制御装置（２ａ、２ｂ）と、該中央制
御装置（１ａ、１ｂ）及びチャネル制御装置（２ａ、２
ｂ）より両系のチャネルバス（３ａ、３ｂ）を介して制
御される非二重化の入出力制御装置（４）及び入出力装
置（１０）から構成され、かつ該入出力制御装置（４）
において入出力制御装置（４）内及び前記入出力装置（
１０）を制御する共通制御部（７）が二つのインタフェ
ース部（５ａ、５ｂ）を介して前記両系のチャネルバス
（３ａ、３ｂ）に接続された処理システムにおいて、 前記中央制御装置（１ａ、１ｂ）内に、動作系のチャネ
ル制御装置（２ａまたは２ｂ）及びチャネルバス（３ａ
または３ｂ）を介して前記入出力制御装置（４）の共通
制御部（７）において制御を行なうプロセッサ（８）に
対して、該入出力制御装置（４）内の予備系ルートの試
験を指示する予備系ルート試験指示手段（１２ａ、１２
ｂ）、 前記入出力制御装置（４）のプロセッサ（８）内に、前
記予備系ルート試験指示手段（１２ａ、１２ｂ）よりの
指示を受信して予備系のインタフェース部（５ｂまたは
５ａ）の試験を実行する予備系ルート試験実行手段（１
３）を備え、 前記プロセッサ（１３）と予備系のインタフェース部（
５ｂまたは５ａ）間のルート（１４ｂまたは１４ａ）を
試験することを特徴とする予備系ルート試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030365A JP2626127B2 (ja) | 1990-02-09 | 1990-02-09 | 予備系ルート試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030365A JP2626127B2 (ja) | 1990-02-09 | 1990-02-09 | 予備系ルート試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03233744A true JPH03233744A (ja) | 1991-10-17 |
| JP2626127B2 JP2626127B2 (ja) | 1997-07-02 |
Family
ID=12301842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2030365A Expired - Fee Related JP2626127B2 (ja) | 1990-02-09 | 1990-02-09 | 予備系ルート試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626127B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001001262A1 (fr) * | 1999-06-24 | 2001-01-04 | Fujitsu Limited | Controleur de peripherique et systeme d'entree/sortie |
| JP2016126594A (ja) * | 2015-01-06 | 2016-07-11 | 富士通株式会社 | 制御装置，ストレージ装置及び制御プログラム |
| JP2021001779A (ja) * | 2019-06-20 | 2021-01-07 | 富士通株式会社 | 半導体集積回路及び半導体集積回路の試験方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57118454U (ja) * | 1981-01-13 | 1982-07-22 | ||
| JPS62219050A (ja) * | 1986-03-19 | 1987-09-26 | Nec Corp | 二重化端末制御装置の構成変更方法 |
| JPH01232454A (ja) * | 1988-03-11 | 1989-09-18 | Nec Eng Ltd | アドレスバス試験方式 |
-
1990
- 1990-02-09 JP JP2030365A patent/JP2626127B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57118454U (ja) * | 1981-01-13 | 1982-07-22 | ||
| JPS62219050A (ja) * | 1986-03-19 | 1987-09-26 | Nec Corp | 二重化端末制御装置の構成変更方法 |
| JPH01232454A (ja) * | 1988-03-11 | 1989-09-18 | Nec Eng Ltd | アドレスバス試験方式 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001001262A1 (fr) * | 1999-06-24 | 2001-01-04 | Fujitsu Limited | Controleur de peripherique et systeme d'entree/sortie |
| US6792482B2 (en) | 1999-06-24 | 2004-09-14 | Fujitsu Limited | Device controller and input/output system |
| US7409472B2 (en) | 1999-06-24 | 2008-08-05 | Fujitsu Limited | Device controller and input/output system |
| JP2016126594A (ja) * | 2015-01-06 | 2016-07-11 | 富士通株式会社 | 制御装置，ストレージ装置及び制御プログラム |
| JP2021001779A (ja) * | 2019-06-20 | 2021-01-07 | 富士通株式会社 | 半導体集積回路及び半導体集積回路の試験方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2626127B2 (ja) | 1997-07-02 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |