JPS62137654A - 二重化バスの制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 各種カードを二重化されたＡ系およびＢ系の共通バスで
接続して構成したデータ処理装置において、 上記各カード間でデータの転送を行なうに際しては、 データ転送を要求するマスタカードにおいては、その大
系およびＢ系のデータ転送回路に同一のデータ転送開城
指示を与えて選択したスレーブカードに対してＡ系およ
びＢ系の二つの共通バスによシ並列にデータ転送全行な
い、かつ上記マスタカードのＡ系およびＢ系データ転送
回路において、それぞれ上記のデータの転送の異常検出
手段が作動し、上記二つのＡ系およびＢ系の共通バスが
共にデータ転送異常であることを検出したときは、デー
タ転送のや＃）厘しを行ない、いづれかの共通バスのデ
ータ転送が正常なときは、該正常なバスのデータ転送回
路全上記バス切替スイッチによりカード本体に接続し、 また、データ転送が要求されたスレーブカードでは、上
記データ転送時に、該カードのＡ系およびＢ系データ転
送回路の上記のデータの転送の異常検出手段が作動し、
上記二つのＡ系およびＢ系の共通バスが共にデータ転送
異常であることを検出したときは該カードのカード本体
の動作を禁止し、いづれかのバスが正常なときは上記バ
ス切替スイッチにより、該正常なバスのデータ転送回路
をカード本体に接続するものであって、データ処理装置
内のデータ転送時間の増加全防止することができる。

〔産業上の利用分野〕

本発明は二重化バスの制御方式、さらに詳しく云えば、
各種カードを二重化されたＡ系およびＢ系の二つの共通
バスで接続して構成したデータ処理装置における二重化
バスの制御方式に関する。

〔従来の技術〕

一般にデータ処理装置においては、マイクロプロセッサ
カード、メモリカード、入力カード、出力カード等の各
種カードが共通バスによって接続され、各カード間のデ
ータは上記共通バスにより各カード間を転送される。

データ処理装置を高信頼化する場合、各々のカードを多
重化することが行なわれている。共通バスについても、
この部分の故障がシステムダウンとなるため同じく二重
化を行なう。

第３図は、共通バスを二重化して信頼性を高めた一般的
のデータ処理装置の構成図である。図において、１０１
．１０１’はそれぞれマイクロプロセッサカード、１０
２はメモリカード、１０３は入力カード、１０４は出力
カードを示し、また１０７は外部入力信号線、１０８は
外部入力信号線でちゃ、さらにｎと３７とはそれぞれ同
様の共通バスであり、二重化され、２７がＡ系共通バス
ヲ、３７がＢ系共通バスを構成している。

共通バスｎ、３７は、データ転送全要求している複数の
マスク・カード（第３図においてはマイクロプロセッサ
カードが相当する。）の内の１つ全選択してバス使用権
を与える。パス使用権を得たマスタカードはデータ転送
の要求される相手カード、ｆ７にわちスレーブカード（
第３図のメモリカード、入力カ一ド、出力カード等が相
当）に対して、使用権を得た共通バスを介して必要なデ
ータの転送を行なう。

第４図は、従来技術によりバス二重化構成されたデータ
処理装置の接続図である。

第４図においては、第３図に示すデータ処理装置のうち
のマイクロプロセッサカード１０１　（マスタカード）
、メモリカード１０２　（スレーブカード）およびＡ系
共通バス２７、Ｂ系共通バス３７ヲ示し、他は省略しで
ある。

第３図および第４図において、もカードはそれぞれカー
ド本体、すなわち、マイクロプロセッサカード１０１で
はマイクロプロセッサ１．メモリカード１０２ではメモ
リ５、入力カード１０３においては入力回路、田方カー
ド１０４においては出力回路を有し、さらに各カードに
おいては、それぞれＡ系データ転送回路３．３’　、　
Ｂ系データ転送回路４゜４′を具備している。

第４図に示すように、マイクロプロセッサカード１０１
はＡ系およびＢ系の共通バスがおよび３７を介してメモ
リカード１０２に接続されており、Ａ系共通バス２７お
よびＢ系共通バス３７は同様の構成を有し、二重化され
ている。

第４図のマイクロプロセッサカード１０１において、１
は該カードの本体であるマイクロプロセッサ、２はバス
使用権制御回路、３はＡ系データ転送回路、４はＢ系デ
ータ転送回路、６はバス切替フリップフロップ、７はバ
ス切替スイッチを示す。

なお、１０はリード信号縁、１１はライト信号線、シは
データ転送終了信号線、１３はデータ転送異常信号線、
１４はアドレス信号線、１５はデータ信号縁、１６はバ
ス要求信号線、１７はバス転送許可信号線、１８はバス
切替信号線、１９はＢ系共通バスイネーブル信号線、２
ＯＩｉＡ系共通バスイネーブル信号線である。

また、メモリカード１０２において、３′および４′は
それぞれＡ系およびＢ系データ転送回路、５はメモリカ
ード１０２０本体であるメモリ、１０’　、　１１’　
。

１４’　、　１５’は上記と同様それぞれリード信号線
、ライト信号線、アドレス信号線、データ信号線であり
、４１　、４２はそれぞれオア回路を示す。

なお、共通バスの部分において、４０はバス使用権制御
信号線、ｎはＡ系共通パス、３７はＢ系共通バスであり
、Ａ系共通バスｎはリード信号線２１゜ライト信号線２
２．データ転送終了信号線２３．データ転送異常信号線
２４．アドレス信号線２５．データ信号縁２６を有し、
またＢ系共通バス３７も上記Ａ系共通パスｎと全く同様
の信号線を有する。

上記において、マイクロプロセッサカード１０１がマス
タカードとしてメモリカード１０２　（スレーブカード
）に対してメモリの読出し、書込みを行うものであるが
、この場合、マイクロプロセッサカード１０１のｉイク
ロプロセッサ１より信号ｉ１６にバス要求信号が送出さ
れ、バス使用権制御回路２は上記の信号を受けてバス要
求信号をバス使用権制御信号線４０に送る。この信号に
対して、Ａ系あるｂはＢ系共通バスｎあるいは３７の一
方が選択され、上記バス使用権制御回路２に選択された
共通バス、例えばＡ系共通バスの使用許可信号が返送さ
れる。これによりマイクロプロセッサカード１０１　（
マスタカード）はＡ系共通パスＩの使用権を得、バス使
用権制御回路２より信号線１７に共通バス転送許可信号
を送出し、Ａ系およびＢ系データ転送回路３．４をイネ
ーブルする。Ａ系共通バスｎの使用権を得たとの情報は
また信号線１６を介してマイクロプロセッサ１に達し、
信号線１８にバス切替信号を送出してバス切替フリップ
７０ツブ６をセットし、Ａ系共通バスイネーブル信号線
２０に信号を送出し、バス切替スイッチ７をＡ系データ
転送回路３側に切替える。

マイクロプロセッサカード１０１からメモリカード１０
２に書込みを行なう場合は、マイクロプロセッサ１から
信号線１１にライト信号を、信号線１４にアドレス信号
を、さらに信号線１５にデータ信号を送出する。ライト
信号は信号線１１より切替スイッチ７を経て、アドレス
信号は信号線１４を経て直接に、またデータ信号は信号
線１５および切替スイッチ７を経て、それぞれＡ系デー
タ転送回路３に達し、さらに共通バス２７に送出される
。

メモリカード１０２においては、Ａ系共通バス２７の信
号、Ｗ２２，２５および２６かう上記ライト信号とアド
レス信号とデータ信号とをＡ系データ転送回路３′で受
け、信号線１１’　、　１４’および１５′を介して、
メモリ５にそれぞれライト信号、アドレス信号およびデ
ータ信号を送る。

メモリ５において上記アドレスに上記データが書込まれ
る。

上記において、データ転送が正常に行なわれた場合は、
メモリカード１０２のＡ系データ転送回路３′に設けら
れているデータ転送の異常検出手段は異常を検出しない
ので、Ａ系データ転送回路３′はデータ転送終了信号を
Ａ系共通バス２７の信号線２３に送出し、この信号はプ
ロセッサカード１０１のＡ系データ転送回路３で受けら
れ、さらにマイクロプロセッサ１が信号ｉ１２を経てこ
のデータ転送終子信号を受信し、ここでデータ転送を終
了する。

読出しの場合は、マイクロプロセッサ１よす信号線ＩＯ
にリード信号が送出され、また信号線１４にアドレス信
号が送られ、これ等の信号は、上記と同様にしてメモリ
カード１０２に達し、メモリ５の上記アドレスからデー
タが読出されて、Ａ系データ転送回路３′を介してプロ
セッサカード１０１のＡ系データ転送回路３に達する。

このとき、該Ａ系データ転送回路３に設けられているデ
ータ転送の異常検出手段が異常を検出しなければ、デー
タ転送は正常に行なわれたものとしてＡ系データ転送回
路３は信号ＩＷ１２にデータ転送終了信号を送る。

上記の通り、データ転送が正常に行なわれた場合は、マ
イクロプロセッサ１は信号線ルからデータ転送終了信号
を受は取シ転送を終了する。

また、データ転送が異常であったときは、上記と同様に
、書込みの場合はメモリカード１０２のＡ系データ転送
回路３′がＡ系共通バスｎの信号！２４にデータ転送異
常信号を送出し、マイクロプロセッサカード１０１のＡ
系データ転送回路３が同信号＋Ｗ２４より該信号を受け
て信号線１３にデータ転送異常信号を送り、マイクロプ
ロセッサ１に通知する。

また、読出しの場合は、マイクロプロセッサカード１０
１のＡ系データ転送回路３でメモリ５がらの読出しデー
タを受けたとき、データ転送異常検出手段で異常を検出
すれば上記と同様、信号線１３にデータ転送異常信号を
送り、マイクロプロセッサ１に通知する。

上記のようにデータ転送が正常に行なわれたときはマイ
クロプロセッサは転送を終了するが、データ転送が異常
であったときは、マイクロプロセッサは上記のようにし
てこれを知多、データ転送のやり直しを行なったシ、バ
スの異常の判定を行なったりする。

二重化されたバスを有するデータ処理装置では、一方の
バスのみでデータ転送が行なわれ他方のバスは待機して
いる、いわゆる待機冗畏方式がとられる。すなわち、バ
ス切替スイッチ７によりＡ系。

Ｂ系いずれか一方のデータ転送回路がマイクロプロセッ
サ１と接続される。

バス切替スイッチ７は既に説明したようにバス切替フリ
ップ７０ツブ６で切替えられる。すなわち、マイクロプ
ロセッサ１はデータ転送異常信号（でより使用している
共通バスが異常と判明した場合、信号ｉ１８にバス切替
信号を送り、バス切替フリップフロップ６を反転させ、
バス切替スイッチ７を切替え、現在便用していたバスを
待機中のバスに切替える。

以上の従来の技術による構成において、データ転送異常
信号からバスの異常を判定してこれに対する対策を立て
るが、これにはいくつかの方法が知られている。

〔発明が解決しようとする問題点〕

上記の、従来の技術により二重化したバスを有するデー
タ処理装置においては、バスを経由するデータ転送の異
常を検出したら、通常はデータ転送をやり直し、８回連
続して異常ならばバスの永久的な異常と判定してバスの
切替を行なうが、この従来の手段では切替えるに要する
時間が長くなるという問題がある。

また、１回のデータ転送異常に遭遇したとき、直ちにバ
スを切替えてデータ転送をやり直した後、再び元のバス
に切替え、一定時間内に、あるいは一定の転送回数の間
に、再び異常があると、バスの異常と判定してバスを切
替える手段も知られているが、この手段も、やはりバス
の切替えとデータ転送のやり直しに時間がかがるという
問題がある。

本発明は、二重化されたバスを有するデータ処理装置に
おける上記の従来の技術による問題点を解決し、バスを
経由するデータ転送の異常に遭遇したとき、バスの切替
時間とデータ転送のやり亘し時間を小さくしようとする
ものである。

〔問題点を解決するための手段〕

上記の問題点は、本発明によれば、各種カードを二重化
されたＡ系およびＢ系の共通バスで接続して構成したデ
ータ処理装置において、上記各カードは、カード本体と
、上記Ａ系共通バスに接続されるＡ系データ転送回路と
、上記Ｂ系共通バスに接続されるＢ系データ転送回路と
、上記カード本体を上記Ａ系データ転送回路あるいはＢ
系データ転送回路に切替えるバス切替スイッチとを具備
し、 また、上記の各データ転送回路は転送を受けたデータの
転送の異常検出手段を具備し、上記各カード間でデータ
の転送を行なうに際しては、 データ転送を要求するマスタカードにおいては、その大
系およびＢ系のデータ転送回路に同一のデータ転送開坊
指示を与えて選択したスレーブカードに対してＡ系およ
びＢ系の二つの共通バスにより並列にデータ転送を行な
い、かつ上記マスタカードのＡ系およびＢ系データ転送
回路において、それぞれ上記のデータの転送の異常検出
手段が作動し、上記二つのＡ系およびＢ系の共通バスが
共にデータ転送異常であることを検出したときは、デー
タ転送のやり直しを行ない、いづれかの共通バスのデー
タ転送が正常なときは、該正常なバスのデータ転送回路
を上記バス切替スイッチによりカード本体に接続し、 また、データ転送が要求されたスレーブカードでは、上
記データ転送時に、該カードのＡ系およびＢ系データ転
送回路の上記のデータの転送の異常検出手段が作動し、
上記二つのＡ糸紐よひＢ系の共通バスが共にデータ転送
異常であることを検出したときは該カードのカード本体
の動作を禁止し、いづれかのバスが正常なときは上記バ
ス切替スイッチにより、該正常なバスのデータ転送回路
をカード本体に接続することによシ解決される。

〔実施例〕

以下、本発明の実施例を図面について詳細に説明する。

第１図は、本発明の実施例の接続図である。

第１図において、１０１はマイクロプロセッサカード、
１０２はメモリカード、２７はＡ系共通バス、３７はＢ
系共通バスである。第１図はデータ処理装置の一部を示
すものであって、上記Ａ系およびＢ系共通バス２７　、
３７には、さらに他のマイクロプロセッサカード、メモ
リカード、入力カード、出力カード等を接続することが
できるが、本発明の理解には関係がうすいから省略する
。図から容易に理解されるように、第１図に示すデータ
処理装置はＡ系およびＢ系共通バスがおよび３７によっ
て二重化バス構成を有している。

一１’（クコプロセッサ１０１に訃いて、１はマイクロ
プロセッサ、２はバス使用権制御回路、３はＡ系データ
転送回路、４はＢ系データ転送回路、８はバス切替スイ
ッチ、９はデータ信号切替スイッチ、ｌＯはリード信号
線、１１はライト信号線、■はデータ転送終了信号線、
１３’　、　１３’はそれぞれＡ系データ転送異常信号
線およびＢ系データ転送異常信号線、１３″はＡＢ両系
データ転送異常信号線、１４はアドレス信号線、１５は
データ信号線、４３はオアゲート、４４はアンドゲート
である。

メモリカード１０２において、３′はＡ系データ転送回
路、４′はＢ系データ転送回路、５はメモリ、８′ババ
ス切替スイツチ、９′はデータ信号切替スイッチ、１０
′はリード信号線、１２′はライト信号線、１３′はＡ
系データ転送異常信号線、１″ｆはＢ系データ転送異常
信号線、１３”’はＡＢ両系データ転送異常信号線、４
５はアンドゲートである。

バスの部分において、４０はバス使用権制御信号線、γ
はＡ系共通バス、３７はＢ系共通バスであり、Ａ系共通
バス２７はリード信号線２１．ライト信号線２２、デー
タ転送終了信号線２３．データ転送異常信号線２４．ア
ドレス信号線２５．データ信号線２６を有し、また、Ｂ
系共通バス３７も、上記と同様に、リード信号線３１．
ライト信号線３２．データ転送終了信号線お、デー°タ
転送異常信号線２４．アドレス信号線あ、データ信号線
２６を有する。

本発明における各カードは、それぞれカード本体、すな
わちマイクロプロセッサカード１０１ではマイクロプロ
セッサ１、メモリカード１０２ではメモリ５、その他図
示してないが入力カードにおいては入力回路、出力カー
ドにおいては出力回路をカード本体として有し、さらに
各カードにおいて、それぞれＡ系データ転送回路３．３
′等、Ｂ系デー夕転送回路４．４′等を具備し、さらに
、上記カード本体をＡ系データ転送回路あるいはＢ系デ
ータ転送回路に切替えるパス切替スイッチ全有している
。また、上記の谷データ転送回路は転送を受けたデータ
の転送の異常検出手段を有している。そしてＡ系および
Ｂ系データ転送回路はそれぞれＡ系およびＢ系共通バス
に接続される。

上記において、マイクロプロセッサカード１０１がデー
タ転送の要求を行なって、すなわちマスタカードとして
メモリカード１０２に対してメモリの読出し書込みを行
なう場合について説明する。この場合メモリカード１０
２はデータ転送の要求を受けるヌレープカードとなる。

本発明においては、メモリの読出し、書込み等において
データの転送を行なう際Ａ系およびＢ系の２つの共通バ
スｎ。

３７を並列に使用し、同一のデータを上記の２つの共通
バス２７　、３７により同時に転送するものである。

いま、例えば、マイクロプロセッサカード１０１からメ
モリカード１０２の内容と読出す（リードする）場合に
ついて説明する。

この場合、マイクロプロセッサカード１０１のマイクロ
プロセッサ１より信号線１６にバス要求信号が送出され
、バス使用権制御回路２は上記の信号を受けてバス要求
信号をバス使用権制御信号線４０に送る。この信号に対
してパヌ使用権を与えるバス使用許可信号が返送されれ
ば、バス使用権制御回路２は、この信号を得て、マイク
ロプロセッサカード１０１はＡ系およびＢ系の両共通パ
ス２７　、３７の使用権を得、また信号線１７に許可信
号を送出しＡ系データ転送回路３およびＢ系データ転送
回路４をイネーブルする。

マイクロプロセッサ１からその信号線ｌＯにリード信号
が送出され、また信号線１４にアドレス信号が送出され
る。上記２つの信号はそれぞれ２つに分岐して、それぞ
れがＡ系データ転送回路３およびＢ系データ転送回路４
に入力する。

なお、全べてのＡ系データ転送回路（３，３’）および
Ｂ系データ転送回路（４，４’）においてはデータ信号
の入力端および出力端において、例えｔよパリティチェ
ック回路のようなデータ転送の異常検出手段を備えてお
υ、転送されたデータの正常。

異常を検知する。

上記において、マイクロプロセッサカード１０１のＡ系
データ転送回路３は信号線１０から入力したリード信号
および信号線１４から入力したアドレス信号をＡ系共通
パスｎの信号線２１　、２５を経て、また、Ｂ系データ
転送回路４は同様にＢ系共通バス３７の信号線３１．３
５ｉ経て、それぞれメモリカード１０２のＡ系データ転
辺回路３′およびＢ系データ転送回路４′に転送する。

Ａ系データ転送回路３′は上記のリード信号をバス切替
スイッチ８′および信号線ｉｏ’　２経て、またアドレ
ス信号をバス切替スイッチ４８′および信号ｉ　１４’
を経てメモリ５へ送る。

これによりメモリ５から該当アドレスのデータが読出さ
れ、信号線１５′、バス切替スイッチ８′を経てＡ系デ
ータ転送回路３′に至シ、さらにＡ系共通バス２７の信
号線２６ヲ経て、マイクロプロセッサカード１０１のＡ
系データ転送回路３に転送寸れろうこのデータ信号はＡ
系データ転送回路３に設けられたデータ転送の異常検出
手段により検査され、正常であれば、Ａ系データ転送回
路３は信号線１２′にデータ転送終了信号を出し、バス
切替スイッチ８をＡ系データ転送回路３側へ切替え（図
示状態）正常な読出レデータが信号線１５を経てマイク
ロプロセッサ１へ渡される。

なお、Ｂ系においてデータ転送終了となると、バス切替
スイッチ８はＢ系データ転送回路４側へ切替わる。

両方のバスが共に正常であればバス切替スイッチ８はど
ちら國切替わっても正常なデータ転送が行なわれる。

上記のデータ転送において、Ａ系データ転送に異常があ
れば、Ａ系データ転送回路３より信号線１３′に異常信
号が、またＢ系データ転送に異常があればＢ系データ転
送回路４よ）信号線１３′に異常信号が送出され、これ
等は別々にマイクロプロセッサ１に入力されるので、従
来の方法でバスの異常判定を行なうことができる。Ａ系
、Ｂ系ともデータ転送に異常があれば、上記信号線１３
′および１３’上の２つの信号のアンドがアンドゲート
４４によつ上に信号が存在するときはＡ系、Ｂ系ともに
異常と判定し、データ転送をやシ直す。

マイクロプロセッサカード１０１からメモリカード１０
２に書込みを行うときは、マイクロプロセッサカード１
０１のマイクロプロセッサ１から既に説明したように信
号線１６にバス要求信号を送出し、Ａ系共通バス２７お
よびＢ系共通バス３７の使用権を得る。これにより前述
したようにＡ系およびＢ系データ転送回路３および４は
イネーブルされる。

マイクロプロセッサ１は信号線１１にライト信号を、信
号線１４にアドレス信号を、また、信号線１５にデータ
信号を送出する。信号線１１上のライト信号によりデー
タ信号切替スイッチ９が閉じる。そして上記信号線１１
　、１４および１５に送出されたライト信号、アドレス
信号およびデータ信号は２つに分岐して、それぞれがＡ
系データ転送回路３およびＢ系データ転送回路４に入力
する。そして、上記各信号は一方ではＡ系データ転送回
路３よりＡ系共通バス２７の信号線２１　、２５および
２６に経てメモリカード１０２のＡ系データ転送回路３
′に、また他方ではＢ系データ転送回路４よすＢ系共通
バス３７の信号線３１　、３５および３６を経て、メモ
リカード１０２のＢ系データ転送回路４′に転送される
。

Ａ系データ転送回路３′において、データ転送が正常に
行なわれたことが検出されれば信号線１３′に信号（デ
ータ転送異常信号）は送出されないからバス切替スイッ
チ８′は不動作であり、従って、Ａ系データ転送回路３
′で受けた上記の信号（ライト信号、アドレス″信号、
データ信号）をバス切替スイッチ８′および線１１’　
、　１４’　、　１５’を介してメモリ５に送り込む。

Ａ系データ転送回路３′において、データ転送に異常が
検出されれば、信号線１３′にデータ転送異常信号が送
出され、バス切替スイッチ８′が動作し、バス切替えを
行なう。このとき、Ｂ系データ転送回路４′においてデ
ータ転送に異常がなければ、Ｂ系データ転送回路４′に
転送された上記信号（ライト信号、アドレス信号、デー
タ信号）が切替えられたバス切替スイッチ８′および信
号線１１’　、　１４’　、　１５’を経てメモリ５に
送り込まれる。

なお、Ａ系およびＢ系の両方のデータ転送回路３’　、
　４’においてデータ転送に異常が検出されればアンド
・ゲート４５において信号？ｆ＃１３’および１３′上
のデータ転送異常信号のアンドがとられて信号線１３“
′に出力し、これによりバス切替スイッチ８′がいずれ
のバスも選択しないように作動し、誤った書込みを防止
する。

第２図は、第１図の実施例のリード（読出し）時の各信
号のタイムチャートである。

図において、１０１はマイクロプロセッサカード１０１
のマイクロプロセッサ１に入出力する信号線上の信号の
タイミングを示すものであり、１０は第１図の信号線１
０上のリード信号を、１２は同じく信が、３７はそれぞ
れＡ系共通バス２７およびＢ系共通バス３７の各信号線
上の信号のタイミングを示すものであり、２１　、３１
はそれぞれ信号線２１　、３１上のＡ系およびＢ系のリ
ード信号’ｉ、２３．３３はそれぞれＡ系およびＢ系の
データ転送終了信号ｔ、２４゜詞はそれぞれＡ系および
Ｂ系のデータ転送異常信号’ｉ、２５．３５はそれぞれ
Ａ系およびＢ系のアドレス信号を、２６　、３６はそれ
ぞれＡ系およびＢ系のデータ信号を示す。

１０２はメモリカード１０２のメモリ５に入出力する信
号線１０’　、　１４’　、　１５’上の信号のタイミ
ング全示すものであり、１０’はリード信号を、１４′
はアドレス信号を、１５’はデータ信号を示す。

なお、ＴｌはＡ系データ転送は正常であるがＢ系のデー
タ転送に異常がある場合、Ｔ２はＡ系、Ｂ系ともにデー
タ転送が正常の場合のタイムチャートを示している。

図のＴｌからも容易に理解できるようにいづれかの共通
バスのデータ転送が正常であれば、データ転送時間が増
加することはない。また、マスタカード（マイクロプロ
セッサカード）からスレーブカード（メモリカード）へ
のアドレス信号の転送が両系ともに正常であったときは
、読出したデータがスレーブカード（メモリカード）か
らマスタカードへ両系同時に転送されているので、マス
ク側でそのデータが正常か否かをチェックし、いづれで
も正常なデータを選択して使用することができる。

以上本発明の一実施例を説明したが、本発明は上記実施
例に限定されるものではなく、その技術的範囲内で種々
の変形が可能である。

〔発明の効果〕

本発明によれば、マイクロプロセッサカード（マスタカ
ード）およびメモリカード、入力カード。

出力カード等（スレーブカード）を二重化された共通バ
スによって接続して構成したデータ処理装置において、
二重化バスにより同時に同一のデータを転送し、両系共
データ転送異常の場合は、スレーブカードではスレーブ
カードの本体の作動の禁止を行なうとともにマスタカー
ドではすみやかにデータ転送のやり直しを行なうことが
でき、またいづれかのバスのデータ転送が正常な場合は
、正常なバスに切替えることができ、このようにしてデ
ータ転送時間の増加全防止できる効果がある。

【図面の簡単な説明】

第１図は本発明の実施例の接続図、 第２図は第１図の本発明の実施例のリード時の各信号の
タイムチャート、 第３図は二重化共通パス全盲する一般のデータ処理装置
の構成の概要を示す図、 第４図は従来の二重化共通バスを有するデータ処理装置
の接続°図である。 １・・・マイクロプロセッサ ２・・・バス使用権制御回路 ３．３′・・・Ａ系データ転送回路 ４．４′・・・Ｂ系データ転送回路 ５・・・メモリ ６・・・バス切替７リツプフロツプ ７・・・バス切替スイッチ ８．８′・・・バス切替スイッチ ９．９′・・・データ信号切替スイッチ１０　、　ｔｏ
’・・・リード信号線 １１　、１１’・・・ライト信号線 １２．１２’・・・データ転送信号線 １３　、１３’、　１３’　、　１３　”−・・データ
ｉ送異常信号ｉ１４　、１４’・・・アドレス信号線 １５．１５’・・・データ信号線 ２７・・・Ａ系共通バス ３７・・・Ｂ系共通バス １０１・・・マイクロプロセッサカード１０２・・・メ
モリカード 特許出願人　富士電機株式会社　（外１名）代理人弁理
士　玉　蟲　久五部　（外２名）第１図の本弁明の実理
Ｖ］のリード信号の各信号のタイムチャート第　２　図

Claims (1)

1. 【特許請求の範囲】 各種カードを二重化されたＡ系およびＢ系の共通バスで
   接続して構成したデータ処理装置において、 上記各カードは、カード本体と、上記Ａ系共通バスに接
   続されるＡ系データ転送回路と、上記Ｂ系共通バスに接
   続されるＢ系データ転送回路と、上記カード本体を上記
   Ａ系データ転送回路あるいはＢ系データ転送回路に切替
   えるバス切替スイツチとを具備し、 また、上記の各データ転送回路は転送を受けたデータの
   転送の異常検出手段を具備し、 上記各カード間でデータの転送を行なうに際しては、 データ転送を要求するマスタカードにおいては、そのＡ
   系およびＢ系のデータ転送回路に同一のデータ転送開始
   指示を与えて選択したスレーブカードに対して、Ａ系お
   よびＢ系の二つの共通バスにより並列にデータ転送を行
   ない、かつ上記マスタカードのＡ系およびＢ系データ転
   送回路においてそれぞれ上記のデータの転送の異常検出
   手段が作動し、上記二つのＡ系およびＢ系の共通バスが
   共にデータ転送異常であることを検出したときは、デー
   タ転送のやり直しを行ない、いづれかの共通バスのデー
   タ転送が正常なときは、該正常なバスのデータ転送回路
   を上記バス切替スイツチによりカード本体に接続し、 また、データ転送が要求されたスレーブカードでは、上
   記データ転送時に、該カードのＡ系およびＢ系データ転
   送回路の上記のデータの転送の異常検出手段が作動し、
   上記二つのＡ系およびＢ系の共通バスが共にデータ転送
   異常であることを検出したときは該カードのカード本体
   の動作を禁止し、いづれかのバスが正常なときは上記バ
   ス切替スイツチにより、該正常なバスのデータ転送回路
   をカード本体に接続することを特徴とする二重化バスの
   制御方式。