JPH0420495B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 各種カードを二重化されたＡ系およびＢ系の共
通バスで接続して構成したデータ処理装置におい
て、 上記各カード間でデータの転送を行なうに際し
ては、 データ転送を要求するマスタカードにおいて
は、そのＡ系およびＢ系のデータ転送回路に同一
のデータ転送開始指示を与えて選択したスレーブ
カードに対してＡ系およびＢ系の二つの共通バス
により並列にデータ転送を行ない、かつ上記マス
タカードのＡ系およびＢ系データ転送回路におい
て、それぞれ上記のデータの転送の異常検出手段
が作動し、上記二つのＡ系およびＢ系の共通バス
が共にデータ転送異常であることを検出したとき
は、データ転送のやり直しを行ない、いづれかの
共通バスのデータ転送が正常なときは、該正常な
バスのデータ転送回路を上記バス切替スイツチに
よりカード本体に接続し、 また、データ転送が要求されたスレーブカード
では、上記データ転送時に、該カードのＡ系およ
びＢ系データ転送回路の上記のデータの転送の異
常検出手段が作動し、上記二つのＡ系およびＢ系
の共通バスが共にデータ転送異常であることを検
出したときは該カードのカード本体の動作を禁止
し、いづれかのバスが正常なときは上記バス切替
スイツチにより、該正常なバスのデータ転送回路
をカード本体に接続するものであつて、データ処
理装置内のデータ転送時間の増加を防止すること
ができる。

〔産業上の利用分野〕

本発明は二重化バスの制御方式、さらに詳しく
云えば、各種カードを二重化されたＡ系およびＢ
系の二つの共通バスで接続して構成したデータ処
理装置における二重化バスの制御方式に関する。

〔従来の技術〕

一般にデータ処理装置においては、マイクロプ
ロセツサカード、メモリカード、入力カード、出
力カード等の各種カードが共通バスによつて接続
され、各カード間のデータは上記共通バスにより
各カード間を転送される。

データ処理装置を高信頼化する場合、各々のカ
ードを多重化することが行なわれている。共通バ
スについても、この部分の故障がシステムダウン
となるため同じく二重化を行なう。

第３図は、共通バスを二重化して信頼性を高め
た一般的のデータ処理装置の構成図である。図に
おいて、１０１，１０１′はそれぞれマイクロプ
ロセツサカード、１０２はメモリカード、１０３
は入力カード、１０４は出力カードを示し、また
１０７は外部入力信号線、１０８は外部出力信号
線であり、さらに２７と３７とはそれぞれ同様の
共通バスであり、二重化され、２７がＡ系共通バ
スを、３７がＢ系共通バスを構成している。

共通バス２７，３７は、データ転送を要求して
いる複数のマスタ・カード（第３図においてはマ
イクロプロセツサカードが相当する。）の内の１
つを選択してバス使用権を与える。バス使用権を
得たマスタカードはデータ転送の要求される相手
カード、すなわちスレーブカード（第３図のメモ
リカード、入力カード、出力カード等が相当）に
対して、使用権を得た共通バスを介して必要なデ
ータの転送を行なう。

第４図は、従来技術によりバス二重化構成され
たデータ処理装置の接続図である。

第４図においては、第３図に示すデータ処理装
置のうちのマイクロプロセツサカード１０１（マ
スタカード）、メモリカード１０２（スレーブカ
ード）およびＡ系共通バス２７、Ｂ系共通バス３
７を示し、他は省略してある。

第３図および第４図において、各カードはそれ
ぞれカード本体、すなわち、マイクロプロセツサ
カード１０１ではマイクロプロセツサ１、メモリ
カード１０２ではメモリ５、入力カード１０３に
おいては入力回路、出力カード１０４においては
出力回路を有し、さらに各カードにおいては、そ
れぞれＡ系データ転送回路３，３′、Ｂ系データ
転送回路４，４′を具備している。

第４図に示すように、マイクロプロセツサカー
ド１０１はＡ系およびＢ系の共通バス２７および
３７を介してメモリカード１０２に接続されてお
り、Ａ系共通バス２７およびＢ系共通バス３７は
同様の構成を有し、二重化されている。

第４図のマイクロプロセツサカード１０１にお
いて、１は該カードの本体であるマイクロプロセ
ツサ、２はバス使用権制御回路、３はＡ系データ
転送回路、４はＢ系データ転送回路、６はバス切
替フリツプフロツプ、７はバス切替スイツチを示
す。なお、１０はリード信号線、１１はライト信
号線、１２はデータ転送終了信号線、１３はデー
タ転送異常信号線、１４はアドレス信号線、１５
はデータ信号線、１６はバス要求信号線、１７は
バス転送許可信号線、１８はバス切替信号線、１
９はＢ系共通バスイネーブル信号線、２０はＡ系
共通バスイネーブル信号線である。

また、メモリカード１０２において、３′およ
び４′はそれぞれＡ系およびＢ系データ転送回路、
５はメモリカード１０２の本体であるメモリ、１
０′，１１′，１４′，１５′は上記と同様それぞれ
リード信号線、ライト信号線、アドレス信号線、
データ信号線であり、４１，４２はそれぞれオア
回路を示す。

なお、共通バスの部分において、４０はバス使
用権制御信号線、２７はＡ系共通バス、３７はＢ
系共通バスであり、Ａ系共通バス２７はリード信
号線２１、ライト信号線２２、データ転送終了信
号線２３、データ転送異常信号線２４、アドレス
信号線２５、データ信号線２６を有し、またＢ系
共通バス３７も上記Ａ系共通バス２７と全く同様
の信号線を有する。

上記において、マイクロプロセツサカード１０
１がマスタカードとしてメモリカード１０２（ス
レーブカード）に対してメモリの読出し、書込み
を行うものであるが、この場合、マイクロプロセ
ツサカード１０１のマイクロプロセツサ１より信
号線１６にバス要求信号が送出され、バス使用権
制御回路２は上記の信号を受けてバス要求信号を
バス使用権制御信号線４０に送る。この信号に対
して、Ａ系あるいはＢ系共通バス２７あるいは３
７の一方が選択され、上記バス使用権制御回路２
に選択された共通バス、例えばＡ系共通バスの使
用許可信号が返送される。これによりマイクロプ
ロセツサカード１０１（マスタカード）はＡ系共
通バス２７の使用権を得、バス使用権制御回路２
より信号線１７に共通バス転送許可信号を送出
し、Ａ系およびＢ系データ転送回路３，４をイネ
ーブルする。Ａ系共通バス２７の使用権を得たと
の情報はまた信号線１６を介してマイクロプロセ
ツサ１に達し、信号線１８にバス切替信号を送出
してバス切替フリツプフロツプ６をセツトし、Ａ
系共通バスイネーブル信号線２０に信号を送出
し、バス切替スイツチ７をＡ系データ転送回路３
側に切替える。

マイクロプロセツサカード１０１からメモリカ
ード１０２に書込みを行なう場合は、マイクロプ
ロセツサ１から信号線１１にライト信号を、信号
線１４にアドレス信号を、さらに信号線１５にデ
ータ信号を送出する。ライト信号は信号線１１よ
り切替スイツチ７を経て、アドレス信号は信号線
１４を経て直接に、またデータ信号は信号線１５
および切替スイツチ７を経て、それぞれＡ系デー
タ転送回路３に達し、さらに共通バス２７に送出
される。

メモリカード１０２においては、Ａ系共通バス
２７の信号線２２，２５および２６から上記ライ
ト信号とアドレス信号とデータ信号とをＡ系デー
タ転送回路３′で受け、信号線１１′，１４′およ
び１５′を介して、メモリ５にそれぞれライト信
号、アドレス信号およびデータ信号を送る。

メモリ５において上記アドレスに上記データが
書込まれる。

上記において、データ転送が正常に行なわれた
場合は、メモリカード１０２のＡ系データ転送回
路３′に設けられているデータ転送の異常検出手
段は異常を検出しないので、Ａ系データ転送回路
３′はデータ転送終了信号Ａ系共通バス２７の信
号線２３に送出し、この信号はプロセツサカード
１０１のＡ系データ転送回路３で受けられ、さら
にマイクロプロセツサ１が信号線１２を経てこの
データ転送終了信号を受信し、ここでデータ転送
を終了する。

読出しの場合は、マイクロプロセツサ１より信
号線１０にリード信号が送出され、また信号線１
４にアドレス信号が送られ、これ等の信号は、上
記と同様にしてメモリカード１０２に達し、メモ
リ５の上記アドレスからデータが読出されて、Ａ
系データ転送回路３′を介してプロセツサカード
１０１のＡ系データ転送回路３に達する。この
時、該Ａ系データ転送回路３に設けられているデ
ータ転送の異常検出手段が異常を検出しなけれ
ば、データ転送は正常に行なわれたものとしてＡ
系データ転送回路３は信号線１２にデータ転送終
了信号を送る。

上記の通り、データ転送が正常に行なわれた場
合は、マイクロプロセツサ１は信号線１２からデ
ータ転送終了信号を受け取り転送を終了する。

また、データ転送が異常であつたときは、上記
と同様に、書込みの場合はメモリカード１０２の
Ａ系データ転送回路３′がＡ系共通バス２７の信
号線２４にデータ転送異常信号を送出し、マイク
ロプロセツサカード１０１のＡ系データ転送回路
３が同信号線２４より該信号を受けて信号線１３
にデータ転送異常信号を送り、マイクロプロセツ
サ１に通知する。また、読出しの場合は、マイク
ロプロセツサカード１０１のＡ系データ転送回路
３でメモリ５からの読出しデータを受けたとき、
データ転送異常検出手段で異常を検出すれば上記
と同様、信号線１３にデータ転送異常信号を送
り、マイクロプロセツサ１に通知する。

上記のようにデータ転送が正常に行なわれたと
きはマイクロプロセツサは転送を終了するが、デ
ータ転送が異常であつたときは、マイクロプロセ
ツサは上記のようにしてこれを知り、データ転送
のやり直しを行なつたり、バスの異常の判定を行
なつたりする。

二重化されたバスを有するデータ処理装置で
は、一方のバスのみでデータ転送が行なわれ他方
のバスは待機している。いわゆる待機冗長方式が
とられる。すなわち、バス切替スイツチ７により
Ａ系、Ｂ系いずれか一方のデータ転送回路がマイ
クロプロセツサ１と接続される。

バス切替スイツチ７は既に説明したようにバス
切替フリツプフロツプ６で切替えられる。すなわ
ち、マイクロプロセツサ１はデータ転送異常信号
により使用している共通バスが異常と判明した場
合、信号線１８にバス切替信号を送り、バス切替
フリツプフロツプ６を反転させ、バス切替スイツ
チ７を切替え、現在使用していたバスを待機中の
バスに切替える。

以上の従来の技術による構成において、データ
転送異常信号からバスの異常を判定してこれに対
する対策を立てるが、これにはいくつかの方法が
知られている。

〔発明が解決しようとする問題点〕

上記の、従来の技術により二重化したバスを有
するデータ処理装置においては、バスを経由する
データ転送の異常を検出したら、通常はデータ転
送をやり直し、Ｎ回連続して異常ならばバスの永
久的な異常と判定してバスの切替を行なうが、こ
の従来の手段では切替えるに要する時間が長くな
るという問題がある。

また、１回のデータ転送異常に遭遇したとき、
直ちにバスを切替えてデータ転送をやり直した
後、再び元のバスに切替え、一定時間内に、ある
いは一定の転送回数の間に、再び異常があると、
バスの異常と判定してバスを切替える手段も知ら
れているが、この手段も、やはりバスの切替えと
データ転送のやり直しに時間がかかるという問題
がある。

本発明は、二重化されたバスを有するデータ処
理装置における上記の従来の技術による問題点を
解決し、バスを経由するデータ転送の異常に遭遇
したとき、バスの切替時間とデータ転送のやり直
し時間を小さくしようとするものである。

〔問題点を解決するための手段〕

上記の問題点は、本発明によれば、各種カード
を二重化されたＡ系およびＢ系の共通バスで接続
して構成したデータ処理装置において、 上記各カードは、カード本体と、上記Ａ系共通
バスに接続されるＡ系データ転送回路と、上記Ｂ
系共通バスに接続されるＢ系データ転送回路と、
上記カード本体を上記Ａ系データ転送回路あるい
はＢ系データ転送回路に切替えるバス切替えスイ
ツチとを具備し、 また、上記の各データ転送回路は転送を受けた
データの転送の異常検出手段を具備し、 上記各
カード間でデータの転送を行なうに際しては、 データ転送を要求するマスタカードにおいて
は、そのＡ系およびＢ系のデータ転送回路に同一
のデータ転送開始指示を与えて選択したスレーブ
カードに対してＡ系およびＢ系の二つの共通バス
により並列にデータ転送を行ない、かつ上記マス
タカードのＡ系およびＢ系データ転送回路におい
て、それぞれ上記のデータの転送の異常検出手段
が作動し、上記二つのＡ系およびＢ系の共通バス
が共にデータ転送異常であることを検出したとき
は、データ転送のやり直しを行ない、いづれかの
共通バスのデータ転送が正常なときは、該正常な
バスのデータ転送回路を上記バス切替スイツチに
よりカード本体に接続し、 また、データ転送が要求されたスレーブカード
では、上記データ転送時に、該カードＡ系および
Ｂ系データ転送回路の上記データの転送の異常検
出手段が作動し、上記二つのＡ系およびＢ系の共
通バスが共にデータ転送異常であることを検出し
たときは該カードのカード本体の動作を禁止し、
いづれかのバスが正常なときは上記バス切替スイ
ツチにより、該正常なバスのデータ転送回路をカ
ード本体に接続することにより解決される。

〔実施例〕

以下、本発明の実施例を図面について詳細に説
明する。

第１図は、本発明の実施例の接続図である。

第１図において、１０１はマイクロプロセツサ
カード、１０２はメモリカード、２７はＡ系共通
バス、３７はＢ系共通バスである。第１図はデー
タ処理装置の一部を示すものであつて、上記Ａ系
およびＢ系共通バス２７，３７には、さらに他の
マイクロプロセツサカード、メモリカード、入力
カード、出力カード等を接続することができる
が、本発明の理解には関係がうすいから省略す
る。図から容易に理解されるように、第１図に示
すデータ処理装置はＡ系およびＢ系共通バス２７
および３７によつて二重化バス構成を有してい
る。

マイクロプロセツサ１０１においては、１はマ
イクロプロセツサ、２はバス使用権制御回路、３
はＡ系データ転送回路、４はＢ系データ転送回
路、８はバス切替スイツチ、９はデータ信号切替
スイツチ、１０はリード信号線、１１はライト信
号線、１２はデータ転送終了信号線、１３′，１
３″はそれぞれＡ系データ転送異常信号線および
Ｂ系データ転送異常信号線、１３はAB両系デ
ータ転送異常信号線、１４はアドレス信号線、１
５はデータ信号線、４３はオアゲート、４４はア
ンドゲートである。

メモリカード１０２において、３′はＡ系デー
タ転送回路、４′はＢ系データ転送回路、５はメ
モリ、８′はバス切替スプリング、９′はデータ信
号切替スイツチ、１０′はリード信号線、１２′は
ライト信号線、１３′はＡ系データ転送異常信号
線、１３″はＢ系データ転送異常信号線、１３
はAB両系データ転送異常信号線、４５はアンド
ゲートである。

バスの部分において、４０はバス使用権制御信
号線、２７はＡ系共通バス、３７はＢ系共通バス
であり、Ａ系共通バス２７はリード信号線２１、
ライト信号線２２、データ転送終了信号線２３、
データ転送異常信号線２４、アドレス信号線２
５、データ信号線２６を有し、また、Ｂ系共通バ
ス３７も、上記と同様に、リード信号線３１、ラ
イト信号線３２、データ転送終了信号線３３、デ
ータ転送異常信号線２４、アドレス信号線３５、
データ信号線２６を有する。

本発明における各カードは、それぞれカード本
体、すなわちマイクロプロセツサカード１０１で
はマイクロプロセツサ１、メモリカード１０２で
はメモリ５、その他図示してないが入力カードに
おいては入力回路、出力カードにおいては出力回
路をカード本体として有し、さらに各カードにお
いて、それぞれＡ系データ転送回路３，３′等、
Ｂ系データ転送回路４，４′等を具備し、さらに、
上記カード本体をＡ系データ転送回路あるいはＢ
系データ転送回路に切替えるバス切替スイツチを
有している。また、上記の各データ転送回路は転
送を受けたデータの転送の異常検出手段を有して
いる。そしてＡ系およびＢ系データ転送回路はそ
れぞれＡ系およびＢ系共通バスに接続される。

上記において、マイクロプロセツサカード１０
１がデータ転送の要求を行なつて、すなわちマス
タカードとしてメモリカード１０２に対してメモ
リの読出し書込みを行なう場合について説明す
る。この場合メモリカード１０２はデータ転送の
要求を受けるスレーブカードとなる。本発明にお
いては、メモリの読出し、書込み等においてデー
タの転送を行なう際Ａ系およびＢ系の２つの共通
バス２７，３７を並列に使用し、同一のデータを
上記の２つの共通バス２７，３７により同時に転
送するものである。

いま、例えば、マイクロプロセツサカード１０
１からメモリカード１０２の内容と読出す（リー
ドする）場合について説明する。

この場合、マイクロプロセツサカード１０１の
マイクロプロセツサ１より信号線１６にバス要求
信号が送出され、バス使用権制御回路２は上記の
信号を受けてバス要求信号をバス使用権制御信号
線４０に送る。この信号に対してバス使用権を与
えるバス使用許可信号が返送されれば、バス使用
権制御回路２は、この信号を得て、マイクロプロ
セツサカード１０１はＡ系およびＢ系の両共通バ
ス２７，３７の使用権を得、また信号線１７に許
可信号を送出しＡ系データ転送回路３およびＢ系
データ転送回路４をイネーブルする。

マイクロプロセツサ１からその信号線１０にリ
ード信号が送出され、また信号線１４にアドレス
信号が送出される。上記２つの信号はそれぞれ２
つに分岐して、それぞれがＡ系データ転送回路３
およびＢ系データ転送回路４に入力する。

なお、全てのＡ系データ転送回路３，３′およ
びＢ系データ転送回路４，４′においてはデータ
信号の入力端および出力端において、例えばパリ
テイチエツク回路のようなデータ転送の異常検出
手段を備えており、転送されたデータの正常、異
常を検知する。

上記のおいて、マイクロプロセツサカード１０
１のＡ系データ転送回路３は信号線１０から入力
したリード信号および信号線１４から入力したア
ドレス信号をＡ系共通バス２７の信号線２１，２
５を経て、また、Ｂ系データ転送回路４は同様に
Ｂ系共通バス３７の信号線３１，３５を経て、そ
れぞれメモリカード１０２のＡ系データ転送回路
３′およびＢ系データ転送回路４′に転送する。

Ａ系データ転送回路３′は上記のリード信号を
バス切替スイツチ８′および信号線１０′を経て、
またアドレス信号をバス切替スイツチ４８′およ
び信号線１４′を経てメモリ５へ送る。

これによりメモリ５から該当アドレスのデータ
が読出され、信号線１５′、バス切替スイツチ
８′を経てＡ系データ転送回路３′に至り、さらに
Ａ系共通バス２７の信号線２６を経て、マイクロ
プロセツサカード１０１のＡ系データ転送回路３
に転送される。

このデータ信号はＡ系データ転送回路３に設け
られたデータ転送の異常検出手段により検査さ
れ、正常であれば、Ａ系データ転送回路３は信号
線１２′にデータ転送終了信号を出し、バス切替
スイツチ８をＡ系データ転送回路３側へ切替え
（（図示状態）正常な読出しデータ信号線１５を経
てマイクロプロセツサ１へ渡される。

なお、Ｂ系においてデータ転送終了となると、
バス切替スイツチ８はＢ系データ転送回路４側へ
切替わる。

両方のバスが共に正常であればバス切替スイツ
チ８はどちらに切替わつても正常なデータ転送が
行なわれる。

上記のデータ転送において、Ａ系データ転送に
異常があれば、Ａ系データ転送回路３より信号線
１３′に異常信号が、またＢ系データ転送に異常
があればＢ系データ転送回路４より信号線１３″
に異常信号が送出され、これ等は別々にマイクロ
プロセツサ１に入力されるので、従来の方法でバ
スの異常判定を行なうことができる。Ａ系、Ｂ系
ともデータ転送に異常があれば、上記信号線１
３′および１３″上の２つの信号のアンドがアンド
ゲート４４によつてとられ、信号線１３にのせ
てマイクロプロセツサ１へ与えられる。マイクロ
プロセツサ１は信号線１３上に信号が存在する
ときはＡ系、Ｂ系ともに異常と判定し、データ転
送をやり直す。

マイクロプロセツサカード１０１からメモリカ
ード１０２に書込みを行うときは、マイクロプロ
セツサカード１０１のマイクロプロセツサ１から
既に説明したように信号線１６にバス要求信号を
送出し、Ａ系共通バス２７およびＢ系共通バス３
７の使用権を得る。これにより前述したようにＡ
系およびＢ系データ転送回路３および４はイネー
ブルされる。

マイクロプロセツサ１は信号線１１にライト信
号を、信号線１４にアドレス信号を、また、信号
線１５にデータ信号を送出する。信号線１１上の
ライト信号によりデータ信号切替スイツチ９が閉
じる。そして上記信号線１１，１４および１５に
送出されたライト信号、アドレス信号およびデー
タ信号は２つに分岐して、それぞれＡ系データ転
送回路３およびＢ系データ転送回路４に入力す
る。そして、上記各信号は一方ではＡ系データ転
送回路３よりＡ系共通バス２７の信号線２１，２
５および２６を経てメモリカード１０２のＡ系デ
ータ転送回路３′に、また他方ではＢ系データ転
送回路４よりＢ系共通バス３７の信号線３１，３
５および３６を経て、メモリカード１０２のＢ系
データ転送回路４′に転送される。

Ａ系データ転送回路３′において、データ転送
が正常に行なわれたことが検出されれば信号線１
３′に信号（データ転送異常信号）は送出されな
いからバス切替スイツチ８′は不動作であり、従
つて、Ａ系データ転送回路３′で受けた上記の信
号（ライト信号、アドレス信号、データ信号）を
バス切替スイツチ８′および線１１′，１４′，１
５′を介してメモリ５に送り込む。

Ａ系データ転送回路３′において、データ転送
に異常が検出されれば、信号線１３′にデータ転
送異常信号が送出され、バス切替スイツチ８′が
動作し、バス切替えを行なう。このとき、Ｂ系デ
ータ転送回路４′においてデータ転送に異常がな
ければ、Ｂ系データ転送回路４′に転送された上
記信号（ライト信号、アドレス信号、データ信
号）が切替えられたバス切替スイツチ８′および
信号線１１′，１４′，１５′を経てメモリ５に送
り込まれる。

なお、Ａ系およびＢ系の両方のデータ転送回路
３′，４′においてデータ転送に異常が検出されれ
ばアンド・ゲート４５において信号線１３′およ
び１３″上のデータ転送異常信号のアンドがとら
れて信号線１３に出力し、これによりバス切替
スイツチ８′がいずれのバスも選択しないように
作動し、誤つた書込みを防止する。

第２図は、第１図の実施例のリード（読出し）
時の各信号のタイムチヤートである。

図において、１０１はマイクロプロセツサカー
ド１０１のマイクロプロセツサ１に入出力する信
号線上の信号のタイミングを示すものであり、１
０は第１図の信号線１０上のリード信号を、１２
は同じく信号線１２上のデータ転送終了信号を、
１４は信号線１４上のアドレス信号を、１５は信
号線１５上のデータ信号を示す。

２７，３７はそれぞれＡ系共通バス２７および
Ｂ系共通バス３７の各信号線上の信号のタイミン
グを示すものであり、２１，３１はそれぞれ信号
線２１，３１上のＡ系およびＢ系のリード信号
を、２３，３３はそれぞれＡ系およびＢ系のデー
タ転送終了信号を、２４，３４はそれぞれＡ系お
よびＢ系のデータ転送異常信号を、２５，３５は
それぞれＡ系およびＢ系のアドレス信号を、２
６，３６はそれぞれＡ系およびＢ系のデータ信号
を示す。

１０２はメモリカード１０２のメモリ５に入出
力する信号線１０′，１４′，１５′上の信号のタ
イミングを示すものであり、１０′はリード信号
を、１４′はアドレス信号を、１５′はデータ信号
を示す。

なお、T₁はＡ系データ転送は正常であるがＢ
系のデータ転送に異常がある場合、T₂はＡ系、
Ｂ系ともにデータ転送が正常の場合のタイムチヤ
ートを示している。

図のT₁からも容易に理解できるようにいづれ
かの共通バスのデータ転送が正常であれば、デー
タ転送時間が増加することはない。また、マスタ
カード（マイクロプロセツサカード）からスレー
ブカード（メモリカード）へのアドレス信号の転
送が両系ともに正常であつたときは、読出したデ
ータがスレーブカード（メモリカード）からマス
タカードへ両系同時に転送されているので、マス
タ側でそのデータが正常か否かをチエツクし、い
づれも正常なデータを選択して使用することがで
きる。

以上本発明の一実施例を説明したが、本発明は
上記実施例に限定されるものではなく、その技術
的範囲内で種々の変形が可能である。

〔発明の効果〕

本発明によれば、マイクロプロセツサカード
（マスタカード）およびメモリカード、入力カー
ド、出力カード等（スレーブカード）を二重化さ
れた共通バスによつて接続して構成した処理装置
において、二重化バスにより同時に同一のデータ
を転送し、両系共データ転送異常の場合は、スレ
ーブカードではスレーブカードの本体の作動の禁
止を行なうとともにマスタカードではすみやかに
データ転送のやり直しを行なうことができ、また
いづれかのバスのデータ転送が正常な場合は、正
常なバスに切替えることができ、このようにして
データ転送時間の増加を防止できる効果がある。

【図面の簡単な説明】

第１図は本発明の実施例の接続図、第２図は第
１図の本発明の実施例のリード時の各信号のタイ
ムチヤート、第３図は二重化共通バスを有する一
般のデータ処理装置の構成の概要を示す図、第４
図は従来の二重化共通バスを有するデータ処理装
置の接続図である。 １……マイクロプロセツサ、２……バス使用権
制御回路、３，３′……Ａ系データ転送回路、４，
４′……Ｂ系データ転送回路、５……メモリ、６
……バス切替フリツプフロツプ、７……バス切替
スイツチ、８，８′……バス切替スイツチ、９，
９′……データ信号切替スイツチ、１０，１０′…
…リード信号線、１１，１１′……ライト信号線、
１２，１２′……データ転送信号線、１３，１
３′，１３″，１３……データ転送異常信号線、
１４，１４′……アドレス信号線、１５，１５′…
…データ信号線、２７……Ａ系共通バス、３７…
…Ｂ系共通バス、１０１……マイクロプロセツサ
カード、１０２……メモリカード。

Claims (1)

1. 【特許請求の範囲】 １ 各種カードを二重化されたＡ系およびＢ系の
   共通バスで接続して構成したデータ処理装置にお
   いて、 上記各カードは、カード本体と、上記Ａ系共通
   バスに接続されるＡ系データ転送回路と、上記Ｂ
   系共通バスに接続されるＢ系データ転送回路と、
   上記カード本体を上記Ａ系データ転送回路あるい
   はＢ系データ転送回路に切替えるバス切替えスイ
   ツチとを具備し、 また、上記の各データ転送回路は転送を受けた
   データの転送の異常検出手段を具備し、 上記各カード間でデータの転送を行なうに際し
   ては、 データ転送を要求するマスタカードにおいて
   は、そのＡ系およびＢ系のデータ転送回路に同一
   のデータ転送開始指示を与えて選択したスレーブ
   カードに対して、Ａ系およびＢ系の二つの共通バ
   スにより並列にデータ転送を行ない、かつ上記マ
   スタカードのＡ系およびＢ系データ転送回路にお
   いてそれぞれ上記のデータの転送の異常検出手段
   が作動し、上記二つのＡ系およびＢ系の共通バス
   が共にデータ転送異常であることを検出したとき
   は、データ転送のやり直しを行ない、いづれかの
   共通バスのデータ転送が正常なときは、該正常な
   バスのデータ転送回路を上記バス切替スイツチに
   よりカード本体に接続し、 また、データ転送が要求されたスレーブカード
   では、上記データ転送時に、該カードのＡ系およ
   びＢ系データ転送回路の上記のデータの転送の異
   常検出手段が作動し、上記二つのＡ系およびＢ系
   の共通バスが共にデータ転送異常であることを検
   出したときは該カードのカード本体の動作を禁止
   し、いづれかのバスが正常なときは上記バス切替
   スイツチにより、該正常なバスのデータ転送回路
   をカード本体に接続することを特徴とする二重化
   バスの制御方式。