JPS593775B2 - バス要求処理装置 - Google Patents
バス要求処理装置Info
- Publication number
- JPS593775B2 JPS593775B2 JP55061723A JP6172380A JPS593775B2 JP S593775 B2 JPS593775 B2 JP S593775B2 JP 55061723 A JP55061723 A JP 55061723A JP 6172380 A JP6172380 A JP 6172380A JP S593775 B2 JPS593775 B2 JP S593775B2
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- Japan
- Prior art keywords
- bus
- devices
- signal
- bus request
- circuit
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
この発明は、マイクロプロセッサと複数の装置が共通バ
スを使用するように接続されている場合に、あらかじめ
定めた優先順位により共通バスの使用を制御するバス要
求処理装置についてのものである。
スを使用するように接続されている場合に、あらかじめ
定めた優先順位により共通バスの使用を制御するバス要
求処理装置についてのものである。
このような装置では、通常マイクロプロセッサ（以下、
ＣｐＵという）が共通バスを占有しており、ＣＰＵ以外
の装置が共通バスを使用するには次の過程が必要になる
。
ＣｐＵという）が共通バスを占有しており、ＣＰＵ以外
の装置が共通バスを使用するには次の過程が必要になる
。
（１）共通バスを使いたい装置からＣＰＵに対して共通
バスを使いたいというバス要求信号を送る。
バスを使いたいというバス要求信号を送る。
（２）ＣＰＵはそのバス要求信号に応じて共通バスの占
有をやめ、バス要求信号を出した装置に共通バスを使つ
てもよいというバス承認信号を送る。（３）バス要求信
号を出した装置はＣＰＵからのバス承認信号を確認して
から共通バスを使用する。
有をやめ、バス要求信号を出した装置に共通バスを使つ
てもよいというバス承認信号を送る。（３）バス要求信
号を出した装置はＣＰＵからのバス承認信号を確認して
から共通バスを使用する。
共通バスには、同時に異なる情報を伝達することはでき
ない。したがつて、複数の装置から同時に、または時間
的にずれてバス要求信号が出たときは、優先順位や動作
状態に応じてどれか１つの装置にだけバス承認信号を送
るように制御する必要がある。さらに、ＣＰＵへのバス
要求信号とＣｐＵからのバス承認信号は一対の信号線な
ので、各装置からのバス要求信号をＣｐＵへ送るための
手段と、バス承認信号を各装置に分配し、かつ選ばれた
装置にだけ伝達する手段とが必要になる。
ない。したがつて、複数の装置から同時に、または時間
的にずれてバス要求信号が出たときは、優先順位や動作
状態に応じてどれか１つの装置にだけバス承認信号を送
るように制御する必要がある。さらに、ＣＰＵへのバス
要求信号とＣｐＵからのバス承認信号は一対の信号線な
ので、各装置からのバス要求信号をＣｐＵへ送るための
手段と、バス承認信号を各装置に分配し、かつ選ばれた
装置にだけ伝達する手段とが必要になる。
このような場合の従来装置の構成例を第１図に示す。
通常は、ＣＰＵＩと複数の装置３ａ〜３ｃを共通バス２
で接続し、これらの装置を動作させる。複数の装置の例
としては、入出力装置・インタフェース回路・メモリ・
他のＣｐＵなどがある。装置３ａ〜３ｃは直接共通バス
２に接続されており、装置３ａ〜３ｃが同時に共通バス
２を使用しないような手段が必要になる。第１図で４ａ
〜４ｃはバス要求信号をＣＰＵＩに送る制御線、５ａ〜
５ｃはバス承認信号をＣＰＵｌから装置３ａ〜３ｃに送
る制御線である。
で接続し、これらの装置を動作させる。複数の装置の例
としては、入出力装置・インタフェース回路・メモリ・
他のＣｐＵなどがある。装置３ａ〜３ｃは直接共通バス
２に接続されており、装置３ａ〜３ｃが同時に共通バス
２を使用しないような手段が必要になる。第１図で４ａ
〜４ｃはバス要求信号をＣＰＵＩに送る制御線、５ａ〜
５ｃはバス承認信号をＣＰＵｌから装置３ａ〜３ｃに送
る制御線である。
これらの制御線は装置３ａ〜３ｃを直列に通つてＣＰＵ
ｌに接続される。これは、装置３ａ〜３ｃが共通バス２
を使つているかどうかの確認回路６ａ〜６ｃを各装置に
設け、この確認回路６ａ〜６ｃを相互に接続しておき、
装置３ａ〜３ｅのうちのどれかがバス要求信号を出すと
、共通バス２の使用状態をチエツクできるようにするた
めである。
ｌに接続される。これは、装置３ａ〜３ｃが共通バス２
を使つているかどうかの確認回路６ａ〜６ｃを各装置に
設け、この確認回路６ａ〜６ｃを相互に接続しておき、
装置３ａ〜３ｅのうちのどれかがバス要求信号を出すと
、共通バス２の使用状態をチエツクできるようにするた
めである。
第１図のような従来装置で共通バス２を使用する場合に
は、他の装置の状態で制約を受けたり、確認回路６ａ〜
６ｃが必要になつたりするなどの問題がある。
は、他の装置の状態で制約を受けたり、確認回路６ａ〜
６ｃが必要になつたりするなどの問題がある。
これらの問題はＣＰＵｌと各装置との間にＦｊＩ脚線４
ａ〜４ｃ，５ａ〜５ｃが一対しかないためである。この
発明は、各装置ごとにバス要求信号とバス承認信号を接
続するバス要求処理装置を設け、共通バス２を使用する
条件をこの要求処理装置で決めるようにしたものである
。
ａ〜４ｃ，５ａ〜５ｃが一対しかないためである。この
発明は、各装置ごとにバス要求信号とバス承認信号を接
続するバス要求処理装置を設け、共通バス２を使用する
条件をこの要求処理装置で決めるようにしたものである
。
以下、図面によりこの発明を詳細に説明する。まず、こ
の発明による実施例の構成図を第２図に示す。
の発明による実施例の構成図を第２図に示す。
図の７ａ〜７ｃは第１図の装置３ａ〜３ｃに対応する装
置であるが、第１図のような確認回路６ａ〜６ｃを取り
付けていない。８ａ〜８ｄはバス要求信号をＣＰＵｌへ
送る制御線、９ａ〜９ｄはバス承認信号をＣＰＵｌから
装置７ａ〜７ｃへ送る制御線、１０はバス要求処理装置
である。
置であるが、第１図のような確認回路６ａ〜６ｃを取り
付けていない。８ａ〜８ｄはバス要求信号をＣＰＵｌへ
送る制御線、９ａ〜９ｄはバス承認信号をＣＰＵｌから
装置７ａ〜７ｃへ送る制御線、１０はバス要求処理装置
である。
制御線８ａ〜８ｃはバス要求処理装置１０の入カへ並列
に接続され、制御線８ｄが１つのバス要求信号をＣＰＵ
ｌへ伝える。
に接続され、制御線８ｄが１つのバス要求信号をＣＰＵ
ｌへ伝える。
制御線９ｄはＣＰＵｌからのバス承認信号をバス要求処
理装置１０へ送り、制御線９ａ〜９ｅは装置７ａ〜７ｃ
にバス承認信号を送る。
理装置１０へ送り、制御線９ａ〜９ｅは装置７ａ〜７ｃ
にバス承認信号を送る。
この場合、制御線９ａ〜９ｃのなかでバス承認信号を実
際に送るのはバス要求処理装置１０で決めた１つの制御
線だけである。次に、第２図のバス要求処理装置１０の
構成例を第３図に示す。
際に送るのはバス要求処理装置１０で決めた１つの制御
線だけである。次に、第２図のバス要求処理装置１０の
構成例を第３図に示す。
第３図では第２図の装置７ｃ，制御線８ｃ，９ｃを省略
しているが、装置や匍脚線の数が増えても動作は同じで
ある。制御線８ａ，８ｂは装置７ａ，７ｂから優先順位
指定回路１１へ並列に人る。
しているが、装置や匍脚線の数が増えても動作は同じで
ある。制御線８ａ，８ｂは装置７ａ，７ｂから優先順位
指定回路１１へ並列に人る。
優先側位指定回路１１は装置７ａ，７ｂについてあらか
じめ定めた優先順位を与えるもので、第３図では装置７
ａの方が装置７ｂよりも順位が優先するものとする。優
先順位指定回路１１の出力と制御線９ｄからの信号はサ
ンプルホールド回路１２に入る。サンプルホールド回路
１２は、例えばラツチ形フリツブフロツプなどで構成さ
れており、制御線９ｄからの信号でその直前の出力状態
を保持する。サンプルホールド回路１２の出力は２つに
別れ、１つはゲート回路１３ａ〜１３ｃから制御線８ｄ
によりＣＰＵｌに達し、他の１つはゲート回路１４ａ，
１４ｂから制御線９ａ，９ｂにより装置７ａ，７ｂへバ
ス承認信号を送る。
じめ定めた優先順位を与えるもので、第３図では装置７
ａの方が装置７ｂよりも順位が優先するものとする。優
先順位指定回路１１の出力と制御線９ｄからの信号はサ
ンプルホールド回路１２に入る。サンプルホールド回路
１２は、例えばラツチ形フリツブフロツプなどで構成さ
れており、制御線９ｄからの信号でその直前の出力状態
を保持する。サンプルホールド回路１２の出力は２つに
別れ、１つはゲート回路１３ａ〜１３ｃから制御線８ｄ
によりＣＰＵｌに達し、他の１つはゲート回路１４ａ，
１４ｂから制御線９ａ，９ｂにより装置７ａ，７ｂへバ
ス承認信号を送る。
ゲート回路１３ａ，１３ｂはサンプルホールド回路１２
の出力と制御線８ａ，８ｂを入力とするアンド回路であ
り、ゲート回路１３ｅはゲート回路１３ａ，１３ｂの出
力を入力するオア回路である。
の出力と制御線８ａ，８ｂを入力とするアンド回路であ
り、ゲート回路１３ｅはゲート回路１３ａ，１３ｂの出
力を入力するオア回路である。
また、ゲート回路１４ａ，１４ｂはサンプルホールド回
路１２の出力と制御線９ｄを入力とするアンド回路であ
る。次に、第３図の優先指定回路１１の実施例回路を第
４図に示す。
路１２の出力と制御線９ｄを入力とするアンド回路であ
る。次に、第３図の優先指定回路１１の実施例回路を第
４図に示す。
図の１１ａはインバータ、１１ｂはアンド回路である。
第４図の入出力関係を論理レベル「１」・「０」で表わ
せば、次のようになる。
第４図の入出力関係を論理レベル「１」・「０」で表わ
せば、次のようになる。
０Ｄ８ａ＝「１」、８ｂ−「０」のとき、１５ａ＝「１
」、１５ｂ＝「０」ｏ（代） ８ａ＝「０」、８ｂ＝「
１」のとき、１５ａ一［０」、１５ｂ＝「１」。
」、１５ｂ＝「０」ｏ（代） ８ａ＝「０」、８ｂ＝「
１」のとき、１５ａ一［０」、１５ｂ＝「１」。
０３） ８ａ−「１」、８ｂ−「１」のとき、１５ａ＝
「１」、１５ｂ＝「Ｏ」。
「１」、１５ｂ＝「Ｏ」。
０４） ８ａ−「Ｏ」、８ｂ−「０」のとき、１５ａ［
０」、１５ｂ＝「Ｏ」。
０」、１５ｂ＝「Ｏ」。
すなわち、制御線８ａ，８ｂがそれぞれ単独で「１」の
ときは、入力の状態がそのまま制御線１５ａまたは１５
ｂにでるが、制御線８ａ，８ｂがともに「１」のときは
、優先順位にしたがつて制御線８ａの入力だけが御御線
１５ａに出る。
ときは、入力の状態がそのまま制御線１５ａまたは１５
ｂにでるが、制御線８ａ，８ｂがともに「１」のときは
、優先順位にしたがつて制御線８ａの入力だけが御御線
１５ａに出る。
第３図に戻つて、制御線８ａ，８ｂの状態により各制御
線がどのような状態になるかを説明す．る。（社） ８
ａ＝「１」、８ｂ−「Ｏ」のとき、１５ａ「１」、１５
ｂ−「Ｏ」、１６ａ−「１」、１６ｂ−「Ｏ」、１７ａ
−「１」、１７ｂ一「Ｏ」、８ｄ−「１」で９ｄ−「１
」になると、９ａ−「１」、９ｂ−「０」になる。（２
２） ８ａ＝「Ｏ」、８ｂ＝「１」のとき、（社）の状
態と逆になり、９ａ−「Ｏ」、９ｂ＝「１」になる。
線がどのような状態になるかを説明す．る。（社） ８
ａ＝「１」、８ｂ−「Ｏ」のとき、１５ａ「１」、１５
ｂ−「Ｏ」、１６ａ−「１」、１６ｂ−「Ｏ」、１７ａ
−「１」、１７ｂ一「Ｏ」、８ｄ−「１」で９ｄ−「１
」になると、９ａ−「１」、９ｂ−「０」になる。（２
２） ８ａ＝「Ｏ」、８ｂ＝「１」のとき、（社）の状
態と逆になり、９ａ−「Ｏ」、９ｂ＝「１」になる。
Ｃ９３） ８ａ−「１」、８ｂ＝「１」のとき、１５ａ
＝「１」、１５ｄ＝「０」、以下は（２０の状態と同Ｕ
になり、９ａ＝「１」、９ｂ＝「Ｏ」になる。
＝「１」、１５ｄ＝「０」、以下は（２０の状態と同Ｕ
になり、９ａ＝「１」、９ｂ＝「Ｏ」になる。
Ｃ２４） ８ａ−「Ｏ］、８ｂ−「０」のとき、各制御
線はすべて「０」になり、９ａ−「０」、９ｂ一［０」
になる。
線はすべて「０」になり、９ａ−「０」、９ｂ一［０」
になる。
（２Ｄ−（至）の状態を要約すると、次のとおりである
。装置７ａ，７ｂのどちらか１つからバス要求信号が出
ると、そのバス要求信号をＣＰＵｌに伝え、ＣＰＵｌか
らバス承認信号をバス要求信号を出した装置７ａまたは
７ｂに送る。
。装置７ａ，７ｂのどちらか１つからバス要求信号が出
ると、そのバス要求信号をＣＰＵｌに伝え、ＣＰＵｌか
らバス承認信号をバス要求信号を出した装置７ａまたは
７ｂに送る。
装置７ａ，７ｂから同時にバス要求信号が出たときは、
順位の優先する装置７ａにバス承認信号を送る。
順位の優先する装置７ａにバス承認信号を送る。
バス要求信号がなくなると、バス承認信号も出なくなり
、ＣＰＵｌだけが共通バス２を占有する。
、ＣＰＵｌだけが共通バス２を占有する。
装置７ａ，７ｂのどちらか１つがバス要求信号を出した
後に、他の装置がバス要求を出してきたときは、後の装
置がバス要求信号を出したときに前の装置がどういう状
態にあるかによつて異なつてくる。以下、これらをその
状態に分けて説明する。（３Ｄ装置７ａが先で、装置７
ｂが後のとき、１５ａ−「１」、１５ｂ＝「０」なので
、順序どおり装置７ａだけにバス承認信号を送る。
後に、他の装置がバス要求を出してきたときは、後の装
置がバス要求信号を出したときに前の装置がどういう状
態にあるかによつて異なつてくる。以下、これらをその
状態に分けて説明する。（３Ｄ装置７ａが先で、装置７
ｂが後のとき、１５ａ−「１」、１５ｂ＝「０」なので
、順序どおり装置７ａだけにバス承認信号を送る。
（支）装置７ｂが先で、装置７ａが後であり、装置７ｂ
にバス承認信号を送つているとき、１５ａ一「１」、１
５ｂ−「０」となるが、サンプルホールド回路１２が１
６ａ−「Ｏ」、１６ｂ「１」を保持しているので、装置
７ｂの動作が終るまで装置７ａは共通バス２を使うこと
はできない。（至）装置７ｂが先で、装置７ａが後であ
り、装置７ｂにバス承認信号を送つていないとき、１５
ａ−「１」、１５ｂ＝「０」となり、かつ、サンブルホ
ールド回路１２はまだ保持状態ではないので、１６ａ−
「１」、１６ｂ−「Ｏ」となり、装置７ａにバス承認信
号を送る。
にバス承認信号を送つているとき、１５ａ一「１」、１
５ｂ−「０」となるが、サンプルホールド回路１２が１
６ａ−「Ｏ」、１６ｂ「１」を保持しているので、装置
７ｂの動作が終るまで装置７ａは共通バス２を使うこと
はできない。（至）装置７ｂが先で、装置７ａが後であ
り、装置７ｂにバス承認信号を送つていないとき、１５
ａ−「１」、１５ｂ＝「０」となり、かつ、サンブルホ
ールド回路１２はまだ保持状態ではないので、１６ａ−
「１」、１６ｂ−「Ｏ」となり、装置７ａにバス承認信
号を送る。
以上のように、この発明によればバス要求信号とバス承
認信号を優先順位とタイミングの両方から制御すること
ができる。
認信号を優先順位とタイミングの両方から制御すること
ができる。
これにより、装置側からは装置相互間の動作には関係な
くバス要求信号をＣＰＵに送れるようになり、また、Ｃ
ＰＵ側からは装置個々の特性を判断することなく装置を
動作させることができるようになる。
くバス要求信号をＣＰＵに送れるようになり、また、Ｃ
ＰＵ側からは装置個々の特性を判断することなく装置を
動作させることができるようになる。
いいかえれば、１つのＣＰＵと複数の装置が共通バスの
使用については一対一で対応する形になり、共通バスを
集中管理することができる。
使用については一対一で対応する形になり、共通バスを
集中管理することができる。
第１図は従来装置の構成例、第２図はこの発明による実
施例の構成図、第３図は第２図の要求処理装置１０の構
成例、第４図は第３図の優先順位指定回路１１の実施例
回路。 １・・・・・・マイクロプロセツサ（ＣＰＵ）、２・・
・・・・共通バス、３ａ〜３ｃ・・・・・一装置、４ａ
〜４ｃ》５ａ〜５ｃ・・・・・・制御線、６・・・・・
・確認回路、７ａ〜７ｃ・・・・・・装置、８ａ〜８ｄ
，９ａ〜９ｄ・・・・・・制御線、１０・・・・・・バ
ス要求処理装置、１１・・・・・・優先順位指定回路、
１２・・・・・・サンプルホールド回路、１３ａ〜１３
ｃ，１４ａ，１４ｂ・・・・・・ゲート回路、１５ａ，
１５ｂ，１６ａ，１６ｂ，１７ａ，１７ｂ・・・・・・
制御線。
施例の構成図、第３図は第２図の要求処理装置１０の構
成例、第４図は第３図の優先順位指定回路１１の実施例
回路。 １・・・・・・マイクロプロセツサ（ＣＰＵ）、２・・
・・・・共通バス、３ａ〜３ｃ・・・・・一装置、４ａ
〜４ｃ》５ａ〜５ｃ・・・・・・制御線、６・・・・・
・確認回路、７ａ〜７ｃ・・・・・・装置、８ａ〜８ｄ
，９ａ〜９ｄ・・・・・・制御線、１０・・・・・・バ
ス要求処理装置、１１・・・・・・優先順位指定回路、
１２・・・・・・サンプルホールド回路、１３ａ〜１３
ｃ，１４ａ，１４ｂ・・・・・・ゲート回路、１５ａ，
１５ｂ，１６ａ，１６ｂ，１７ａ，１７ｂ・・・・・・
制御線。
Claims (1)
- １ マイクロプロセッサと複数の装置が共通バスを使用
するように接続されている場合において、この複数装置
からのバス要求信号を並列入力とし、この並列入力に対
しあらかじめ定めた優先順位を与える優先順位指定回路
と、この優先順位指定回路の出力と前記マイクロプロセ
ッサからのバス承認信号を入力とするサンプルホールド
回路と、このサンプルホールド回路の出力と前記バス要
求信号を入力とし、その出力を前記マイクロプロセッサ
に送る第１のゲート回路と、前記サンプルホールド回路
の出力と前記バス承認信号を入力とし、その出力を前記
複数装置に送る第２のゲート回路とを備え、前記複数装
置から１つ以上のバス要求信号が出ると、前記優先順位
と前記サンプルホールド回路の保持状態によつて前記複
数装置の１つにバス承認信号を送ることを特徴とするバ
ス要求処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55061723A JPS593775B2 (ja) | 1980-05-12 | 1980-05-12 | バス要求処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55061723A JPS593775B2 (ja) | 1980-05-12 | 1980-05-12 | バス要求処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56159726A JPS56159726A (en) | 1981-12-09 |
| JPS593775B2 true JPS593775B2 (ja) | 1984-01-26 |
Family
ID=13179419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55061723A Expired JPS593775B2 (ja) | 1980-05-12 | 1980-05-12 | バス要求処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593775B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61109167A (ja) * | 1984-11-01 | 1986-05-27 | Nec Corp | マルチμＣＰＵ制御方式 |
| JP2539064B2 (ja) * | 1989-12-27 | 1996-10-02 | 三菱電機株式会社 | マイクロプロセッサ |
| JPH03265058A (ja) * | 1990-03-15 | 1991-11-26 | Fujitsu Ltd | バス使用権制御方式 |
| JP3524337B2 (ja) | 1997-07-25 | 2004-05-10 | キヤノン株式会社 | バス管理装置及びそれを有する複合機器の制御装置 |
-
1980
- 1980-05-12 JP JP55061723A patent/JPS593775B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56159726A (en) | 1981-12-09 |
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