JPS62160540A - 二重化情報処理装置 - Google Patents
二重化情報処理装置Info
- Publication number
- JPS62160540A JPS62160540A JP61002030A JP203086A JPS62160540A JP S62160540 A JPS62160540 A JP S62160540A JP 61002030 A JP61002030 A JP 61002030A JP 203086 A JP203086 A JP 203086A JP S62160540 A JPS62160540 A JP S62160540A
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- JP
- Japan
- Prior art keywords
- current
- central processing
- stand
- circuit
- file
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、二重化情報処理装置に係り、特にファイルメ
モリの信頼性及び利用効率を高めるのに好適な二重化情
報処理装置に関する、〔発明の背景〕 第２図はファイルメモりな交絡接続した従来の二重化情
報処理装置の構成図である。第２図において、二重化さ
れたバス４，４′には夫々メインメモリ１．１’、中央
処理装置２．２’、システムコントローラ６．３′及び
接続ルート選択回路５゜５′が接続され、接続ルート選
択回路５．５′の２つの出力線１０．１０’は互いにマ
ルチ接続をとられてファイルメモリコントローラ（ＦＭ
Ｃ）６．６’に接続されている。ファイルメモリコント
ローラ６゜６′には夫々ファイルメモｌＪ７，７’が接
続されている。システムコントローラ６．３′にハ夫々
ルート選択制御回路１１．１１’があり、互いに交絡制
御線８．８′で接続されると共に、夫々制御線９．９′
により接続ルート選択回路５，５′を制御するようにな
っている。
モリの信頼性及び利用効率を高めるのに好適な二重化情
報処理装置に関する、〔発明の背景〕 第２図はファイルメモりな交絡接続した従来の二重化情
報処理装置の構成図である。第２図において、二重化さ
れたバス４，４′には夫々メインメモリ１．１’、中央
処理装置２．２’、システムコントローラ６．３′及び
接続ルート選択回路５゜５′が接続され、接続ルート選
択回路５．５′の２つの出力線１０．１０’は互いにマ
ルチ接続をとられてファイルメモリコントローラ（ＦＭ
Ｃ）６．６’に接続されている。ファイルメモリコント
ローラ６゜６′には夫々ファイルメモｌＪ７，７’が接
続されている。システムコントローラ６．３′にハ夫々
ルート選択制御回路１１．１１’があり、互いに交絡制
御線８．８′で接続されると共に、夫々制御線９．９′
により接続ルート選択回路５，５′を制御するようにな
っている。
この二重化情報処理装置で、予備系から現用系にファイ
ルメモリ６又は６′の使用槽な制御線８又は８′を介し
て要求し、現用系のルート選択制御回路１１又は１１′
か自系の接続ルート選択回路５又は５′を制御して現用
系のファイルメモリ６又は６′を予備系に接続する場合
、次の２つの問題がある。
ルメモリ６又は６′の使用槽な制御線８又は８′を介し
て要求し、現用系のルート選択制御回路１１又は１１′
か自系の接続ルート選択回路５又は５′を制御して現用
系のファイルメモリ６又は６′を予備系に接続する場合
、次の２つの問題がある。
第１は、二重化されたファイルメモリにアクセス出来る
のは、現用系、予備系のどちらか一方の中央処理装＠２
又は２′であるため、例えば予備系が初期設定のためフ
ァイルロードをしようとしても、現用系がオンライン処
理でアクセス中であれば、それが終るまで待たなければ
ならず、予備系の立上げが遅れてしまう。逆に、予備系
が使用している間は現用系はアクセス出来ない。
のは、現用系、予備系のどちらか一方の中央処理装＠２
又は２′であるため、例えば予備系が初期設定のためフ
ァイルロードをしようとしても、現用系がオンライン処
理でアクセス中であれば、それが終るまで待たなければ
ならず、予備系の立上げが遅れてしまう。逆に、予備系
が使用している間は現用系はアクセス出来ない。
第２は、接続ルート選択回路５．５′の出力が、系間で
マルチ接続されているため、一方の系がファイルメモリ
にアクセス中に、他方の系の電源が遮断したような場合
、アクセス中の信号線にノイズが入り、アクセスエラー
の原因となることである。
マルチ接続されているため、一方の系がファイルメモリ
にアクセス中に、他方の系の電源が遮断したような場合
、アクセス中の信号線にノイズが入り、アクセスエラー
の原因となることである。
尚、二重化情報処理装置に関するものとして特開昭５８
−３１３６４号がある。
−３１３６４号がある。
本発明の目的は、上記した従来技術の欠点をなくし、交
絡接続における全てのパタンの構成を可能とし、かつ信
頼性の高い二重化情報処理装置を提供することにある。
絡接続における全てのパタンの構成を可能とし、かつ信
頼性の高い二重化情報処理装置を提供することにある。
上記目的を達成するため、本発明では、ファイルメモリ
側に現用系のみの指示により制御される第２の接続ルー
ト選択回路を設け、更に、現用系のフチイルメモリへの
アクセス中にも、予備系のファイルメモリへの予備系中
央処理装置によるアクセスを可能とするためのアクセス
要求を現用系中央処理装置に連絡する回路を設ける。
側に現用系のみの指示により制御される第２の接続ルー
ト選択回路を設け、更に、現用系のフチイルメモリへの
アクセス中にも、予備系のファイルメモリへの予備系中
央処理装置によるアクセスを可能とするためのアクセス
要求を現用系中央処理装置に連絡する回路を設ける。
以下、本発明の一実施例を第１図を参照して説明する。
第１図は二重化情報処理装置のブロック構成図である。
第１図において、バス４に接続された系を現用系、バス
４′に接続された系を予備系とし、両系の構成は同一で
あるため現用系の構成のみ説明し、予備系の構成は現用
系と同一装置に同−符号十“ダッシュ′を付ｌ、て説明
を省略する。
４′に接続された系を予備系とし、両系の構成は同一で
あるため現用系の構成のみ説明し、予備系の構成は現用
系と同一装置に同−符号十“ダッシュ′を付ｌ、て説明
を省略する。
メインメモリ１と中央処理装置２とシステＬコントロー
ラ３及びアダプタ１９がバス４を介して相互に接続され
ている。アダプタ１９内には第１の接続ルート選択回路
１９−１と、後述の第２の接続ルート選択回路１２を制
御する命令デコード回路１９−２が設けられている。第
２の接続ルート選択回路１ン内には、第２選択回路１２
−１と、現用系からの指示にのみ従って第２選択回路１
２−１を制御する選択制御回路１２−２が設けられてい
る。
ラ３及びアダプタ１９がバス４を介して相互に接続され
ている。アダプタ１９内には第１の接続ルート選択回路
１９−１と、後述の第２の接続ルート選択回路１２を制
御する命令デコード回路１９−２が設けられている。第
２の接続ルート選択回路１ン内には、第２選択回路１２
−１と、現用系からの指示にのみ従って第２選択回路１
２−１を制御する選択制御回路１２−２が設けられてい
る。
システムコントローラ３内には、自系が現用系である轡
合にこれを表示する表示用Ｆ／Ｆ３−１と、自系の初期
設定をするための初期設定信号発生回路３−２と、ファ
イルメモリアクセス要求受付回路６−６を含み、該ファ
イルメモリアクセス要求受付回路３−３に予備系の初期
設定信号発生回路６−２′からの出力信号１７′が入力
する。受付回路３−３は、自系が現用系であれば、割込
信号１８により中央処理装置２に割込み、予備系よりフ
ァイルメモリのアクセス要求があったことを連絡するよ
うになっている。
合にこれを表示する表示用Ｆ／Ｆ３−１と、自系の初期
設定をするための初期設定信号発生回路３−２と、ファ
イルメモリアクセス要求受付回路６−６を含み、該ファ
イルメモリアクセス要求受付回路３−３に予備系の初期
設定信号発生回路６−２′からの出力信号１７′が入力
する。受付回路３−３は、自系が現用系であれば、割込
信号１８により中央処理装置２に割込み、予備系よりフ
ァイルメモリのアクセス要求があったことを連絡するよ
うになっている。
第２の接続ルート選択回路１２の第２選択回路１２−１
には、自系の接続ルート選択回路１９−１の２方路１６
．１６の内の一方と、他系の同回路１９−１′の２方路
１６’、１６’のうちの一方とが接続されている。この
第２選択回路１２−１は、この入力路１６又は１６′の
いずれか一方を選択し、ファイルメモリコントローラ６
を介してファイルメモリ７に接続する。この第２選択回
路１２−１は、前述した様に選択制御回路１２−２によ
り制御され、選択制御回路１２−２には、自系の命令デ
コード回路１９−２の出力信号１４及び表示用Ｆ／Ｆ
５−１の現用信号１３の他、他系の現用系表示用Ｆ／Ｆ
ｓ−１’の現用信号１３′が入力されている。選択制御
回路１２−２は、障害等により両系から現用信号を１３
．１！ｌ’同時に受けた場合には、信頼性を確保するた
め第２選択回路１２−１の制御を行わず、エラーとして
これを中央処理装置２に連絡する手段を有している。
には、自系の接続ルート選択回路１９−１の２方路１６
．１６の内の一方と、他系の同回路１９−１′の２方路
１６’、１６’のうちの一方とが接続されている。この
第２選択回路１２−１は、この入力路１６又は１６′の
いずれか一方を選択し、ファイルメモリコントローラ６
を介してファイルメモリ７に接続する。この第２選択回
路１２−１は、前述した様に選択制御回路１２−２によ
り制御され、選択制御回路１２−２には、自系の命令デ
コード回路１９−２の出力信号１４及び表示用Ｆ／Ｆ
５−１の現用信号１３の他、他系の現用系表示用Ｆ／Ｆ
ｓ−１’の現用信号１３′が入力されている。選択制御
回路１２−２は、障害等により両系から現用信号を１３
．１！ｌ’同時に受けた場合には、信頼性を確保するた
め第２選択回路１２−１の制御を行わず、エラーとして
これを中央処理装置２に連絡する手段を有している。
斯かる構成の二重化処理装置は、通常、現用系の中央処
理装置２が両系のファイルメモリ７゜７′を夫々現用、
予備としてアクセスできるようにルート設定しである。
理装置２が両系のファイルメモリ７゜７′を夫々現用、
予備としてアクセスできるようにルート設定しである。
ここで、予備系の中央処理装置２′が自系のファイルメ
モリ７′にアクセスしようとしてファイルメモリアクセ
ス要求をシステムコントローラ６′から６に出すと、シ
ステムコントローラ６の受付回路３−５が現用系の中央
処理装置２に割り込みをかげる。この結果、現用系の中
央処理装置２は制御信号を出力し、現用系及び予備系の
第２選択回路１２−１及び１２−１’を制御して、予備
系がファイルメモリ７′にアクセスできるようにし、現
用系は現用のファイルメモリ７を使用する。
モリ７′にアクセスしようとしてファイルメモリアクセ
ス要求をシステムコントローラ６′から６に出すと、シ
ステムコントローラ６の受付回路３−５が現用系の中央
処理装置２に割り込みをかげる。この結果、現用系の中
央処理装置２は制御信号を出力し、現用系及び予備系の
第２選択回路１２−１及び１２−１’を制御して、予備
系がファイルメモリ７′にアクセスできるようにし、現
用系は現用のファイルメモリ７を使用する。
本発明によれば、二重化された中央処理装置とファイル
メモリの交絡接続における全てのバタンの構成を、予備
系の電源断、あるいはプログラムの暴走等に影響される
ことなく得られ、信頼性及び利用効率が高（なる、
メモリの交絡接続における全てのバタンの構成を、予備
系の電源断、あるいはプログラムの暴走等に影響される
ことなく得られ、信頼性及び利用効率が高（なる、
第１図は本発明の一実施例に係る二重化情報処理装置の
ブロック構成図、第２図は従来の二重化情報処理装置の
ブロック構成図である。 １．１′・・・メインメモリ、２．２’・・・中央処理
装置、３．３′・・・システムコントローラ、３−３．
５−３’・・・ファイルメモリアクセス要求受付回路、
４．４′・・・バス、 ６．６’・・
・ファイルメモリコントローラ、７．７′・・・ファイ
ルメそり、 １２ 、１２’・・・第２の接続ルート選択回路、１９
．１９’・・・アダプタ、 １９−１ 、１９−１’・・・第１の接続ルート選択回
路。
ブロック構成図、第２図は従来の二重化情報処理装置の
ブロック構成図である。 １．１′・・・メインメモリ、２．２’・・・中央処理
装置、３．３′・・・システムコントローラ、３−３．
５−３’・・・ファイルメモリアクセス要求受付回路、
４．４′・・・バス、 ６．６’・・
・ファイルメモリコントローラ、７．７′・・・ファイ
ルメそり、 １２ 、１２’・・・第２の接続ルート選択回路、１９
．１９’・・・アダプタ、 １９−１ 、１９−１’・・・第１の接続ルート選択回
路。
Claims (1)
- １、現用系及び予備系共に中央処理装置とメインメモリ
とシステムコントローラとファイルメモリとを夫々有し
、中央処理装置及びメインメモリとファイルメモリとの
間を接続ルート選択装置で交絡接続した二重化情報処理
装置において、ファイルメモリ側に現用系からの指示に
のみ従ってルートを選択する第２の接続ルート選択装置
を設け、システムコントローラに他系からの初期設定信
号を受けて自系の中央処理装置に割込み等により予備系
のファイルメモリアクセス要求を連絡する手段を設けた
ことを特徴とする二重化情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002030A JPS62160540A (ja) | 1986-01-10 | 1986-01-10 | 二重化情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002030A JPS62160540A (ja) | 1986-01-10 | 1986-01-10 | 二重化情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62160540A true JPS62160540A (ja) | 1987-07-16 |
Family
ID=11517932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61002030A Pending JPS62160540A (ja) | 1986-01-10 | 1986-01-10 | 二重化情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62160540A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03179543A (ja) * | 1989-12-08 | 1991-08-05 | Nec Corp | データ等価方法および計算機システム |
| US6271058B1 (en) | 1998-01-06 | 2001-08-07 | Nec Corporation | Method of manufacturing semiconductor device in which semiconductor chip is mounted facedown on board |
-
1986
- 1986-01-10 JP JP61002030A patent/JPS62160540A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03179543A (ja) * | 1989-12-08 | 1991-08-05 | Nec Corp | データ等価方法および計算機システム |
| US6271058B1 (en) | 1998-01-06 | 2001-08-07 | Nec Corporation | Method of manufacturing semiconductor device in which semiconductor chip is mounted facedown on board |
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