JPS59106056A - フエイルセイフ式デ−タ処理システム - Google Patents

フエイルセイフ式デ−タ処理システム

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JPS59106056A
JPS59106056A JP58154225A JP15422583A JPS59106056A JP S59106056 A JPS59106056 A JP S59106056A JP 58154225 A JP58154225 A JP 58154225A JP 15422583 A JP15422583 A JP 15422583A JP S59106056 A JPS59106056 A JP S59106056A
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processors
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switch
units
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    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はフェイルセイフ（ｆａｉｌ　５ａｆｅ　）式デ
ータ処理システムに係る。
最近のデータ処理システムは、たとえばプロセス制御や
宇宙船の監視又は銀行業務のように、処理サイクルを中
断してはならない適用業務で使用されることが多くなっ
た。このようなシステムの保守作業又は障害はそのパフ
ォーマンスを一時的に低下させるけれども、処理中のジ
ョブを完全に停止させるには至らない。
このため、これらの適用業務に使用されるシステムには
冗長性が組込まれ、故障した構成要素が行っていた作業
を正常な構成要素で引続いて行わせるようにしている。
多くのシステムでは、エラー条件が検出されたときに必
要なスイッチング（再構成）を該システム自体で行う。
冗長システムの例は、Ａ、Ｅ、Ｃｏｏｐｅｒ　ｅｔ　ａ
ｌ　：“Ｄｅｖｅｌｏｐｍｅｎｔ　　ｏｆ　　０ｎ−Ｂ
ｏａｒｄ　　Ｓ’ｐａｃｅ　　ＣｏｍｐｕｔｅｒＳｙｓ
ｔｅｍｓ”ＩＢＭ　Ｊｏｕｒｎｌ　ｏｆ　Ｒｅ５ｅａｒ
ｃｈ　ａｎｄＤｅｖｅｌｏｐｍｅｎｔ：　、　Ｊａｎｕ
ａｒｙ　’　１９７６なる論文及び西ドイツ国特許出願
公開第２１０８８３６号明細書に記述されている。
このような複合システムは回路（ハードウェア）及び制
御プログラム（オペレーティング・システム）を巧妙に
適応させねばならず、従ってその設計及び製造には相当
の経費を必要する。多くの適用業務についてはかかる経
費は経済的に正当化されないので、計算機の使用は望ま
しいけれどもこれまで考慮されなかったし、また使用さ
れたとしても時間的にクリチカルでない側面に制限され
てきた。
〔発明の概要〕
従って、本発明の目的は、既存の計算機をそのまま使用
し且つ既存のオペレーティング・システムを僅かに変更
するだけで、前述のフェイルセイフ式データ処理システ
ムを実現することにある。
本発明の基本的な特徴は、一方のプロセッサが他方の（
故障）プロセッサのタスクを引継ぐことができるように
、多重プロセッサ・システム中のディスプレイ・ユニッ
トやプリンタ等の周辺ユニットをスイッチすることにあ
る。オンライン適用業務用に設計された最近の計算シス
テムは非常に多くのディスプレイ・ユニットへ接続され
、そして故障プロセッサへ接続された成るディスプレイ
ユニットのみをスイッチしなけわばならない場合が存在
する。このような状況で、他方のプロセッサ（これはそ
のディスプレイ・ユニット自体をも管理しなければなら
ない）がオーバロード状態になることを防止するために
は、簡単で安価なスイッチング手段を有することが不可
欠となる。従って、本発明が提供するスイッチング・ユ
ニツ１−は接続された周辺ユニットごとに１つの機械的
スイッチを含み、該スイッチをオペレーティング・プロ
グラムの制御下でセットする。他の周辺ユニットと同様
に、このスイッチング・ユニット自体はプロセッサの各
々へ接続され、かくて該プロセッサのハードウェア制御
に干渉することなく命令を受取るようにアドレスされる
。
２台のプロセッサは別々の端子（ポート）を通してこの
スイッチング・ユニットへ接続され、このスイッチング
・ユニットを通して互いに通信を行なうことができる。
かくて、２台の既存計算機を前述のスイッチング・ユニ
ットへ接続することにより、計算機ハードウェアへ干渉
することのない多重プロセッサ・システムが得られる。
必要な制御はオペレーティング・プログラムによって与
えられる。
計算機の残りの構成要素、たとえばチャネル及びディス
ク記憶装置のスイッチングを行なうために、最近のシス
テムに存在する機構（チャネル・スイッチ又はストリン
グ・スイッチ）が使用される。これらの構成要素をフェ
イルセイフにするため、ディスク記憶装置は２台を１組
として使用される。すなわち、一方のディスク記憶装置
の情報内容はあたかもミラー・イメージの如く他方のデ
ィスク記憶装置に二重化される。
本発明に従った多重プロセッサ・システムは、複数の周
辺ユニット及び最小数の回路を有するフェイルセイフ式
データ処理システムを提供することを可能にする。この
目的のために使用されるスイッチング・ユニットは、既
存のシステムに干渉することなくオペレーティング・プ
ログラムによって直接的に制御することが可能であり、
しかもその設計が簡単であるにも拘らず融通性及び信頼
性が高い。
〔実施態様の説明〕
以下図面を参照して本発明の実施態様を説明する。第１
図は、フェイルセイフ式多重プロセッサ・システムの１
例として、参照番号１０ａ及び１０ｂを付された２台の
プロセッサＣＰＵ　　Ａ及びＣＰＵ　　Ｂから成る２重
システムを示す。以下の説明では、それぞれのプロセッ
サに関連する同一の構成要素は添字ａ及びｂによって区
別されるものとし、またすべての図面において同一の構
成要素は同じ参照番号を有するものとする。各プロセッ
サのディスク記憶装置１００〜１０２は、チャネル（Ｃ
Ｈ）１３及び１４、バス１５、制御ユニット（ＣＵ）１
６並びに他のバス１９を介して接続される。それぞ九の
プロセッサのチャネル１３及び１４は、各チャネルへバ
ス１５を選択的に接続することができるように、チャネ
ル・スイッチ（図示せず）によって相互接続される。同
様に、制御ユニット１６からのバス１９は、ディスク記
憶装置１００〜１０２の少くとも１つのストリングを制
御ユニット１６の各々によって制御することができるよ
うに、ストリング・スイッチによって（バス１８と）相
互接続される。
これらのプロセッサの他の周辺ユニット、たとえばディ
スプレイ・ユニツ１〜１０３〜１０５又はプリンタ１０
６〜１０８は個々の同軸ケーブル１７を通してスイッチ
ング・ユニット１１の個々の端子と連結され、該スイッ
チング・ユニットは他方ではアダプタ回路１２ａ及び１
２ｂを通してプロセッサ１０ａ及び１０ｂのチャネル（
ｃＨ）へそれぞれ接続される。スイッチング・ユニット
１１の個々のスイッチのセツティングは、特定の時間に
特定の周辺ユニットと関連づけられるプロセッサを決定
する。
第１図に従って２重システムのチャネル・スイッチ及び
ストリング・スイッチに加えてスイッチング・ユニット
１１を設けることにより、各周辺ユニットをプロセッサ
の各々と選択的に関連づけることが可能となる。従って
、エラー検出時又は保守のために切離しが行われるよう
な場合には、当該計算システムの再構成を容易に実施す
ることができる。
第１図に従った２重システムの他の実施態様では、スイ
ッチング・ユニツ１−１１をチャネルを使用せずに直接
的にプロセッサＣＰＵ　　Ａ及びＣＰＵＢへ接続するこ
とができる。この場合、ストリング・スイッチ及びスイ
ッチング・ユニット１１は再構成のためにのみ使用され
ることになる。
第１図に概略的に示した個別的なディスク記憶装置１０
０〜１０２の代わりに、これらと同じ情報を受取る２重
式ディスク記憶装置を設けてもよい。このため、所与の
プログラムによって発行さ］した書込み命令の各々はオ
ペレーティング・システムのｆｌｉ！ｌ　＃の下で２重
化され、そして結合さ才した２台のディスク記憶装置に
ついて並行して使用される。かかる編成は可の−を改良
することに加えて、読取り動作のアクセス時間が減少す
るという他の利点をも与える。というのは、こ、ｈらの
ディスク記憶装置における読取り／書込みヘッドを互い
に独立して位置づけることができるからである。
信頼性を一層向上させるために、前述の２重式ディスク
記憶装置を別々のストリングで接続することもできる。
第２図は、第１図の２重システムを構成する２台のプロ
セッサＣＰＵ　　Ａ及びＣＰＵ　　Ｂに対する作業の分
散方法を例示する。中断してはならない適用業務プログ
ラム２０ａ及び２’ｌｂは、両方のプロセッサで走行す
る。このため、それぞれのシステムに設けられた非活動
的な待機プログラム２０ｂ及び２１ａは、他方のシステ
ムが故障したとき処理中の作業を中断発生点から再開さ
せることができる。この待機プログラム２０ｂ又は２１
ａを起動する前に、良好に規定された（たとえば使用さ
れたファイルの）システム・ステータスス復元するため
に再始動ルーチンが実行されねばならない。処理される
データはディスク記憶装置１００ａ及び１００ｂ中のフ
ァイル及びデータ・バンクにそれぞれ記憶され、そして
第１図に関連して説明したように複数の接続が再構成さ
れた後、待機プログラム２０ｂ又は２１ａによってこれ
をアクセスすることができる。
主プログラムの状態をそれぞれの待機プログラム２０ｂ
及び２１ａへ通知するために、各プロセッサには通信手
段（たとえばプログラム）２５ａ及び２５ｂがそれぞれ
設けられ、該通信手段は活動プログラム（たとえば２０
ａ）及びファイルの状態を与えられてこれをディスク記
憶装置２８中のファイルを通して他方のプロセッサへ供
給する。
ディスク記憶装置２８は生ぜられた変更ステータスを記
憶する。このような通信手段２５ａ及び２５ｂが設けら
れていないと、待機プログラム２０ｂ及び２１ａは処理
中の作業を再開する前に故障プロセッサのステータスを
復元しなげおばならない。
プロセッサの各々は使用度の高い適用業務プログラム２
０ａ、２１ｂ及び他方のプロセッサのための待機プログ
ラム２１ａ、２０ｂに加えて、中断による悪影響の度合
いが小さい他の適用業務プログラム２２ａ及び２２ｂを
含む。これらの適用業務プログラムは、中断時にスイッ
チされないような周辺ユニット（たとえば、ディスク記
憶装置１０１、プリンタ２３及びディスプレイ・ユニッ
ト２４）に関連するものでよい。これらの適用業務プロ
グラム２２ａ及び２２ｂが中断されるのは、たとえば一
方のプロセッサが他方のプロセッサの使用度の高い適用
業務プログラム２０ａ又は２１ｂを引継ぐにあたって追
加の容量を必要しするような場合である。
両プロセッサＣ’ＰＵＡ及びＣＰＵ　　Ｂのオペレーテ
ィング・システムはモニタ手段２７ａ及び２７ｂを含み
、該モニタ手段はそれ自体のプロセッサ又は他方のプロ
セッサの状態を継続的にモニタする。通常の動作中、こ
れらのモニタ手段の各々は、他方のモニタ手段によって
周期的インターバルで検知されるような活動符号（時間
マーク）を、ディスク記憶装置２９へ供給する。これら
の活動符号が存在しない場合には、個々のケースで必要
となるシステム全体の再構成が、依然として正常なプロ
セッサによって開始される。このため、スイッチング・
ユニット１１及びチャネル・スイッチ又はス１−リング
・スイッチへ命令が与えられる。
第３図は、ディスプレイ・ユニット及びプリンタの如き
周辺ユニットに対するスイッチング・ユニット１１の代
表的な設計を示す。接続可能なディスプレイ・ユニット
１０３〜１０５に対応する機械的な双投スイッチ３３ａ
〜３３ｃが設けられ、該スイッチは手動的に又はスイッ
チ制御３２によってセットされうる。スイッチ制御３２
はデータ転送デバイス３１を通して命令を受取り、該デ
バイスは線３６ａ及び３６ｂを介してプロセッサＣＰＵ
　　Ａ及びＣＰＵ　　Ｂへそれぞれ接続される。
これと同じ通路に沿って、スイッチ制御３２は各スイッ
チのセツティング情報をＣＰＵ　　Ａ及びＣＰＵ　　Ｂ
へ供給する。
スイッチ３３の２出力は同軸ケーブル３４又は３５を通
して集線装置１２ａ又は１２ｂへ接続され、該集線装置
はこれらの同軸ケーブルの各々を（たとえば時分割式に
）プロセッサＣＰＵ　　Ａ又はＣＰＵ　　Ｂと連結する
。スイッチング・ユニット１１の前面には、機械的スイ
ッチ３３の各々を手動的に作動させるためのボタンと、
それぞれのスイッチ・セツティングを指示するためのイ
ンジケータ・ランプが設けられる。
スイッチング・ユニツｈｌｌを使用することにより、接
続された周辺ユニット１０３〜１０５の各々をプロセッ
サＣＰＵ　　Ａ又４＊ＣＰＵ　　Ｂ（７）１つと選択的
に関連づけることができる。この関連づけは、特定の周
辺ユニットを特定の適用業務プログラムと関連づける存
めに、操作員によって手動的に又はプログラム制御の下
で自動的に行うことができる。エラー検出時には、中断
不能な適用業務プログラムと関連する周辺ユニットを故
障プロセッサから他のプロセッサヘスイツチすることが
できる。このため、正常なプロセッサの周辺ユニットの
うち優先順位が低い作業を割当てられた周辺ユニットを
切離すことにより、オーバロードを防止することが必要
になる場合がある。この切離しを自動的に行うため、も
はや活動的でない周辺ユニットはそのスイッチを故障プ
ロセッサへ接続するようにされる。
スイッチ３３は、同軸ケーブル３４及び３５の芯線及び
シールド線を同時にスイッチすることができるように、
双投型の自己保持式磁気リレーとして設計することが望
ましい。このようなリレーはそれぞれのセツティングを
保持するのにエネルギーを必要としないからである。
第４図は、スイッチング・ユニット１１におけるデータ
転送デバイス３１及びスイッチ制御３２の詳細を示すス
イッチ３３ａ〜３３ｃは、スイッチ選択及び制御論理４
１に応答するドライバ４０によって作動される。スイッ
チ選択及び制御論理４１はメモリ４６を有するマイクロ
プロセッサ４５から命令を受取る。マイクロプロセッサ
４５中で走行すべきプログラムは動作制御４４ａ及び４
４ｂによって開始され、該動作制御はプロセッサＣＰＵ
　　Ａ及びＣＰＵ　　’Ｂから線３６ａ及び３６ｂ、ド
ライバ４２ａ及び４２ｂ、直並列化回路（ＳＥＲＤＥＳ
）４３ａ及び４３ｂを介して受取られる命令によって制
御される。線３６ａ及び３６ｂは、他の周辺ユニットを
プロセッサへ接続するために使用されるものと同様の同
軸ケーブルである。マイクロプロセッサ４５及び動作制
御４４を適当にプログラムすることにより、スイッチン
グ・ユニット１１は選択されたスイッチをセットするた
るめの命令を与えられるときプロセッサによって通常の
周辺ユニツ１〜と同様にアドレスされる。かくて、ドラ
イバ４２ａ及び４２ｂは、他の周辺ユニツ１〜は同様の
様式で設計される。たとえば、ドライバ４２ａ及び４２
ｂの各々は、パルス成形手段、クロック発生器、同期パ
ルスとデータ・パルスを分離するための手段を含んでも
よい。
プロセッサＣＰＵ　　Ａ又はＣＰＵ　　Ｂとスイッチン
グ・ユニット１１との間のデータ転送は、直接の接続に
よるか又は中間の制御ユニットによって行なうことがで
きる。たとえば、所与のプロセッサがスイッチング・ユ
ニット１１のアドレスを供給する場合、制御ユニット又
はスイッチング・ユニットはこのアドレスを認識し、こ
れにより転送線上で利用可能な信号を受取って処理する
ように動作する。前述のように、スイッチング・ユニッ
ト１１中でマイクロプロセッサ４５を使用すると、該ス
イッチング・ユニットをすべての可能な転送プロセス及
びインタフェース条件へ適応させることが可能となる。
たとえば、スイッチング・ユニット１１はいわゆるＲ３
３２６方式に従ったデ”−夕を受取るようにスイッチさ
れうる。
スイッチング・ユニット１１は同軸ケーブル３６ａ及び
３６ｂに対する２端子を有し、そしてこれらの端子は内
部データ通路（たとえば＃４８又はマイクロプロセッサ
）を通して互いに接続されるので、このスイッチング・
ユニット】Ｉを通してプロセッサＣＰＵ　　Ａ及びＣＰ
Ｕ　　Ｂの間でデータを交換することも可能である。こ
のことは共通に使用されるディスク記憶装置（たとえば
２８又は２９）の通信路の代わりに、又はそ九に加えて
行なうことができる。このため、転送ステップを開始す
るプロセッサはたとえばスイッチング・ユニット１１を
アドレスし、該スイッチング・ユニットはこれに応じて
受取られたデータを（メモリ４６で）バッファする。そ
の後、第２の接続プロセッサへ対応する信号が送られる
と、このプロセッサはバッファされたデータを取出すか
又は記憶する。
プロセッサＣＰＵ　　Ａ及びＣＰＵ　　Ｂの間のこの接
続チャネルは、前記したフェイルセイフ式データ処理シ
ステムを形成するように既存のプロセッサを接続するの
に役立つ。
各プロセッサごとに１つの端子（ポート）をスイッチン
グ・ユニツ１−１１に設けると、次のような利点が得ら
れる。
２台のプロセッサ間に新しい通信路が開設される。
メモリ４６における２台のプロセッサの読取り及び書込
み動作を並行モードで行なうことができる。
２台のプロセッサは（データ交換のため又はスイッチン
グ・ユニット１１へ命令を与えるため）このスイッチン
グ・ユニット１１を他の周辺ユニットと同様にアドレス
することができる。
２台以上のプロセッサを備えたデータ処理システムでは
、スイッチング・ユニット１１に２つ以上のボートを設
けることが可能である。代替的に、結合された複数のス
イッチング・ユニットの端子を互いに連結することもで
きる。
第５図は第４図におけるスイッチ選択及び制御論理４１
の詳細を示す。３２スイツチのうち１スイツチのセツテ
ィングを変更するための符号化選択信号は５本の線から
成る選択線５０へ加えられ、３２個のスイッチ・デコー
ダ５２のすべてへ供給される。アドレスされたデコーダ
５２はゲート回路５３ａ及び５３ｂへ開放パルスを供給
する。ゲート回路５３ａ及び５３ｂの第２人力は、当該
スイッチのセット位置を指示する線５１ａ及び５１ｂへ
それぞわ接続される。所望のスイッチング・パルスの長
さは、スイッチング・デコーダ５２へ接続された線５１
ｃによって指示される。次いで、アドレスされたゲート
回路５３ａ又は５３ｂは、スイッチ３３ａ又は３３ｂに
おけるリレー・コイル５５ａ又は５５ｂのドライバ５４
ａ又は５４ｂへ制御パルスを供給する。スイッチ・セツ
ティングは線５９を通して検知され、ラッチ回路５６に
記憶される。この場合、ラッチ回路５６はインジケータ
・ランプ５８ａ及び５８ｂに対するドライバ５ｙａ及び
：５７ｂのうち１つを作動させる。またスイッチ・セツ
ティングは、（たとえば該スイッチの手動操作の後）２
台のプロセッサへ接続される線５９ａを通して第４図の
マイクロプロセッサ４５によっても検知される。
一方のプロセッサの要求に応じてスイッチングユニット
１１がスイッチ・セツティングを変更する限り、他方の
プロセッサはこのスイッチング・ユニット１１をアクセ
スすることができないので、不定の状態が存在すること
はありえない。変更されたスイッチ・セツティングは、
当該変更を要求しなかったプロセッサにも通知される。
もし接続すべき周辺ユニットの数がスイッチング・ユニ
ット１１中に存在するスイッチの数を超えるならば、複
数のスイッチングユニット１１を第６Ａ図に示すように
並列に接続することができる。こにようにすると、スイ
ッチング°ユニット１１中のデータ転送デバイス３１は
線６０を通して直列接続され、かくて２台のプロセッサ
によってアドレスすることができる。
２台以上のプロセッサを備えたシステムでは、周辺ユニ
ットをＣＰＵ　　ＡないしＣＰＵ　、０のうち１台へ選
択的に接続することができるように、複数のスイッチン
グ・五ニット１１を直列に接続することができる（第６
Ｂ図参照）。このようにして接続されたすべてのスイッ
チング・ユニット１１のデータ転送デバイス３１は、バ
ス６１を通してループ形成で接続される。さらに、１つ
のスイッチング・ユニット（たとえば１１ａ）は線６２
を通してプロセッサの各々へ星形状に接続され、かくて
他のスイッチング・ユニットとの間のデータ交換を行な
わしめる。
スイッチング・ユニット１１をブロック６２で直列に接
続するかおりに、すべてのプメセッサヘ接続されたデー
タ転送デバイス３１からスイッチング信号を受取るよう
に多重ポールのプラグを使用することも可能である。
スイッチング・ユニット１１は２台のプメセッサＣＰＵ
　　Ａ及びＣＰＵ　　Ｂを結合するための主要なエレメ
ントであから、それ自身は高度にフェイルセイフでなけ
ればならない。この要件は、電源故障時にもセツティン
グを保持するような型式のスイッチを使用することによ
って満足される。
スイッチング・ユニット１１中の転送手段を電源故障か
ら保護するには、緊急用の電池を使用すればよい。
【図面の簡単な説明】
第１図はスイッチ可能な周辺ユニットを備えた２重化プ
ロセッサ・システムの概略図、第２図は第１図のプロセ
ッサで遂行されるプロセスの概略図、第３図は周辺ユニ
ットに関連するスイッチング・ユニットの概略図、第４
図は第３図のスイッチング・ユニットの詳細ブロック図
、第５図は第３図及び第４図のスイッチング・ユニット
の機械的スイッチに関連するスイッチ選択及び制御論理
を示すブロック図、第６Ａ図及び第６Ｂ図は第４図の複
数のスイッチング・ユニットを並列及び直列に接続した
例をそれぞれ示す図である。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　　頓　　宮　　孝　　−（外１名）

Claims (1)

    【特許請求の範囲】
  1. 複数のプロセッサ及び該プロセッサのいずれかへ接続さ
    れる複数の周辺ユニットを備えたフェイルセイフ式デー
    タ処理システムであって、前記周辺ユニットにそれぞれ
    関連する複数のスイッチ及び前記プロセッサに関連する
    複数のボートを有するスイッチング・ユニットを設け、
    前記スイッチング・ユニットが前記プロセッサの各々に
    よってアドレスされるように該スイッチング・ユニット
    の前記ボートを関連する前記プロセッサへそれぞれ接続
    し、前記複数の周辺ユニットが選択された前記プロセッ
    サへ接続されるように該周辺ユニットを前記スイッチの
    入力へそれぞれ接続し且つ該スイッチの出力を前記プロ
    セッサへそれぞれ接続し、いずれかの前記プロセッサで
    故障又は異常状態が生じたとき正常な前記プロセッサか
    ら前記入イツチング・ユニットへ命令を与えて前記スイ
    ッチを選択的に作動させることにより故障又は異常プロ
    セッサへ接続されていた周辺ユニットを正常なプロセッ
    サへ接続替えするようにしたことを特徴とする、フェイ
    ルセイフ式データ処理システム。
JP58154225A 1982-12-07 1983-08-25 フエイルセイフ式デ−タ処理システム Granted JPS59106056A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP82111312A EP0109981B1 (de) 1982-12-07 1982-12-07 Ausfallgesicherte Datenverarbeitungsanlage
EP82111312.3 1982-12-07

Publications (2)

Publication Number Publication Date
JPS59106056A true JPS59106056A (ja) 1984-06-19
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