JPH05175980A - 系間交絡通信制御方式 - Google Patents
系間交絡通信制御方式Info
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- JPH05175980A JPH05175980A JP3340728A JP34072891A JPH05175980A JP H05175980 A JPH05175980 A JP H05175980A JP 3340728 A JP3340728 A JP 3340728A JP 34072891 A JP34072891 A JP 34072891A JP H05175980 A JPH05175980 A JP H05175980A
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- common bus
- communication
- bus interface
- bus
- control
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Abstract
(57)【要約】
【目的】本発明は二重化された中央処理装置とチャネル
制御装置で構成されたデータ処理装置を備えたシステム
における系間交絡通信制御方式に関し，一方の系で動作
中に共通バスや，チャネル制御装置等の障害が発生して
も系切替を行うことなく同じ系の通信バスを介する通信
を維持することを目的とする。 【構成】複数の二重化されたデータ処理装置が各系の共
通バス，通信制御装置を介して対応する通信バスに接続
される。各系の通信制御装置は，二重化された共通バス
インタフェース装置に接続され，二重化された共通バス
インタフェース装置の一方及び他系の共通バスインタフ
ェース装置の一方とが接続され，それらの一方を選択し
て対応する通信バスとの通信制御を行うリングバスイン
タフェース装置が設けられ，自系の共通バスに関係する
各部に障害が発生すると，他系の共通バスインタフェー
ス装置を介して通信を行うよう構成する。
制御装置で構成されたデータ処理装置を備えたシステム
における系間交絡通信制御方式に関し，一方の系で動作
中に共通バスや，チャネル制御装置等の障害が発生して
も系切替を行うことなく同じ系の通信バスを介する通信
を維持することを目的とする。 【構成】複数の二重化されたデータ処理装置が各系の共
通バス，通信制御装置を介して対応する通信バスに接続
される。各系の通信制御装置は，二重化された共通バス
インタフェース装置に接続され，二重化された共通バス
インタフェース装置の一方及び他系の共通バスインタフ
ェース装置の一方とが接続され，それらの一方を選択し
て対応する通信バスとの通信制御を行うリングバスイン
タフェース装置が設けられ，自系の共通バスに関係する
各部に障害が発生すると，他系の共通バスインタフェー
ス装置を介して通信を行うよう構成する。
Description
【０００１】
【産業上の利用分野】本発明は複数の二重化された中央
処理装置とチャネル制御装置で構成されたデータ処理装
置がそれぞれチャネル制御装置から共通バスを介して制
御される複数の通信制御装置と，各通信制御装置を相互
に接続する二重化されたリングバスとで構成されるマル
チプロセッサシステムにおける系間交絡通信制御方式に
関する。
処理装置とチャネル制御装置で構成されたデータ処理装
置がそれぞれチャネル制御装置から共通バスを介して制
御される複数の通信制御装置と，各通信制御装置を相互
に接続する二重化されたリングバスとで構成されるマル
チプロセッサシステムにおける系間交絡通信制御方式に
関する。
【０００２】二重化されたデータ処理装置がそれぞれ通
信制御装置を介して通信を行うマルチプロセッサシステ
ムでは，通信制御装置が各系に対応した通信バスと接続
されている。そのため二重化されたデータ処理装置のチ
ャネル制御装置や，チャネル制御装置と入出力装置や通
信制御装置を接続する共通バス等に障害が発生すると，
通信制御装置自体に障害が発生しない場合にも，通信バ
スを予備の系に切替える必要がある。この場合，システ
ム全体に対して影響が及ぶためその改善が望まれてい
る。
信制御装置を介して通信を行うマルチプロセッサシステ
ムでは，通信制御装置が各系に対応した通信バスと接続
されている。そのため二重化されたデータ処理装置のチ
ャネル制御装置や，チャネル制御装置と入出力装置や通
信制御装置を接続する共通バス等に障害が発生すると，
通信制御装置自体に障害が発生しない場合にも，通信バ
スを予備の系に切替える必要がある。この場合，システ
ム全体に対して影響が及ぶためその改善が望まれてい
る。
【０００３】
【従来の技術】図５は従来例の説明図である。図５にお
いて，ＣＰＵ０〜ＣＰＵｎは中央処理装置であり図には
それぞれ１台だけを示すが実際には２台設けられてい
る，ＣＨＣ００，ＣＨＣ０１は中央処理装置ＣＰＵ０に
接続された０系と１系のチャネル制御装置である。中央
処理装置ＣＰＵと０系及び１系のチャネル制御装置ＣＨ
Ｃとでプロセッサを構成する。同様に，ＣＰＵ１，ＣＰ
Ｕ２・・とそれぞれに接続する二重化されたチャネル制
御装置が設けられ，中央処理装置ＣＰＵｎは０系と１系
のチャネル制御装置ＣＨＣｎ０，ＣＨＣｎ１に接続され
ている。
いて，ＣＰＵ０〜ＣＰＵｎは中央処理装置であり図には
それぞれ１台だけを示すが実際には２台設けられてい
る，ＣＨＣ００，ＣＨＣ０１は中央処理装置ＣＰＵ０に
接続された０系と１系のチャネル制御装置である。中央
処理装置ＣＰＵと０系及び１系のチャネル制御装置ＣＨ
Ｃとでプロセッサを構成する。同様に，ＣＰＵ１，ＣＰ
Ｕ２・・とそれぞれに接続する二重化されたチャネル制
御装置が設けられ，中央処理装置ＣＰＵｎは０系と１系
のチャネル制御装置ＣＨＣｎ０，ＣＨＣｎ１に接続され
ている。
【０００４】Ｃバス０，Ｃバス１は０系と１系のそれぞ
れのチャネル制御装置ＣＨＣと後述するＩＯＣやＣＢＩ
Ｕとを接続する０系及び１系の共通バス，ＩＯＣは各共
通バスに接続されたＩＯ制御装置，ＣＢＩＵは各共通バ
スに接続された共通バスインタフェース装置（C-Bus In
terface Unit),ＲＢＩＵはＣＢＩＵに接続されリングバ
スとのインタフェース制御を行うリングバスインタフェ
ース装置（Ring BUS Interface Unit)，０系リングバス
及び１系リングバスは光リングバスであり，例えばＦＤ
ＤＩ（Fiber Distributed Data Interface) プロトコル
のような高速光ＬＡＮにより通信が行われる。なお，上
記のＣＢＩＵとＲＢＩＵを合わせた装置を通信制御装置
（ＣＣＵ：Communication Control Unit) という。
れのチャネル制御装置ＣＨＣと後述するＩＯＣやＣＢＩ
Ｕとを接続する０系及び１系の共通バス，ＩＯＣは各共
通バスに接続されたＩＯ制御装置，ＣＢＩＵは各共通バ
スに接続された共通バスインタフェース装置（C-Bus In
terface Unit),ＲＢＩＵはＣＢＩＵに接続されリングバ
スとのインタフェース制御を行うリングバスインタフェ
ース装置（Ring BUS Interface Unit)，０系リングバス
及び１系リングバスは光リングバスであり，例えばＦＤ
ＤＩ（Fiber Distributed Data Interface) プロトコル
のような高速光ＬＡＮにより通信が行われる。なお，上
記のＣＢＩＵとＲＢＩＵを合わせた装置を通信制御装置
（ＣＣＵ：Communication Control Unit) という。
【０００５】図５に示す，各中央処理装置ＣＰＵはそれ
ぞれ二重化されたチャネル制御装置ＣＨＣによりＣバス
と接続され，ＩＯ制御装置（ＩＯＣ），ＣＢＩＵ及びＲ
ＢＩＵを介してリングバスと接続され，各プロセッサの
ＣＰＵ間のデータの送受信が実行される。二重化された
リングバスは, 通常は０系リングバスと１系リングバス
の一方を現用系とし，他方を待機系として使用し，障害
が発生すると系を切替えて現用系を予備系へ，予備系を
現用系とする。
ぞれ二重化されたチャネル制御装置ＣＨＣによりＣバス
と接続され，ＩＯ制御装置（ＩＯＣ），ＣＢＩＵ及びＲ
ＢＩＵを介してリングバスと接続され，各プロセッサの
ＣＰＵ間のデータの送受信が実行される。二重化された
リングバスは, 通常は０系リングバスと１系リングバス
の一方を現用系とし，他方を待機系として使用し，障害
が発生すると系を切替えて現用系を予備系へ，予備系を
現用系とする。
【０００６】このようなマルチプロセッサシステムは，
例えば交換機の制御システムとして構成され，複数の中
央処理装置ＣＰＵにより負荷分散されたネットワークの
制御装置（管理プロセッサＭＰＲや，複数の呼処理プロ
セッサＣＰＲに対応する）として構成される。
例えば交換機の制御システムとして構成され，複数の中
央処理装置ＣＰＵにより負荷分散されたネットワークの
制御装置（管理プロセッサＭＰＲや，複数の呼処理プロ
セッサＣＰＲに対応する）として構成される。
【０００７】このシステムにおいて，０系を現用系とし
て使用している時，中央処理装置ＣＰＵ０に接続してい
るチャネル制御装置ＣＨＣ００または，チャネル制御装
置ＣＨＣ００に接続するＣバス０またはＩＯ制御装置Ｉ
ＯＣの何れかに障害が発生すると，ＣＰＵ０から０系リ
ングバスへの接続ができなくなる。この場合，通信制御
装置を構成するＣＢＩＵとＲＢＩＵは正常であっても，
ＣＰＵ０と他のプロセッサとの通信ができなくなるた
め，系切替えが行われる。その結果，ＣＰＵ０はチャネ
ル制御装置ＣＨＣ０１，Ｃバス１及びＣＢＩＵ，ＲＢＩ
Ｕを通って１系リングバスに接続し，他の各中央処理装
置ＣＰＵ１，ＣＰＵ２・・ＣＰＵｎについても同様に１
系の各装置やＣバス１を介して１系リングバスと接続さ
れる。
て使用している時，中央処理装置ＣＰＵ０に接続してい
るチャネル制御装置ＣＨＣ００または，チャネル制御装
置ＣＨＣ００に接続するＣバス０またはＩＯ制御装置Ｉ
ＯＣの何れかに障害が発生すると，ＣＰＵ０から０系リ
ングバスへの接続ができなくなる。この場合，通信制御
装置を構成するＣＢＩＵとＲＢＩＵは正常であっても，
ＣＰＵ０と他のプロセッサとの通信ができなくなるた
め，系切替えが行われる。その結果，ＣＰＵ０はチャネ
ル制御装置ＣＨＣ０１，Ｃバス１及びＣＢＩＵ，ＲＢＩ
Ｕを通って１系リングバスに接続し，他の各中央処理装
置ＣＰＵ１，ＣＰＵ２・・ＣＰＵｎについても同様に１
系の各装置やＣバス１を介して１系リングバスと接続さ
れる。
【０００８】
【発明が解決しようとする課題】上記したように従来の
方式では通信制御装置（ＣＢＩＵ，ＲＢＩＵ）が各系の
リングバスに対応して設けられていたため，その系の共
通バス（Ｃバス）に障害が発生したり，ＩＯ制御装置の
障害またはチャネル制御装置ＣＨＣの障害等により，そ
の系での通信制御装置を経由して他の中央制御装置との
通信ができなくなる。この場合，サービスを一旦停止し
て全てのプロセッサについてチャネル制御装置や共通バ
ス及び通信制御装置（ＣＢＩＵ，ＲＢＩＵ）について系
切替の制御動作を行わなければならないという問題があ
った。
方式では通信制御装置（ＣＢＩＵ，ＲＢＩＵ）が各系の
リングバスに対応して設けられていたため，その系の共
通バス（Ｃバス）に障害が発生したり，ＩＯ制御装置の
障害またはチャネル制御装置ＣＨＣの障害等により，そ
の系での通信制御装置を経由して他の中央制御装置との
通信ができなくなる。この場合，サービスを一旦停止し
て全てのプロセッサについてチャネル制御装置や共通バ
ス及び通信制御装置（ＣＢＩＵ，ＲＢＩＵ）について系
切替の制御動作を行わなければならないという問題があ
った。
【０００９】本発明は共通バスや，チャネル制御装置等
の障害が発生しても系切替を行うことなく同じ通信バス
を介する通信を維持することができる系間交絡通信制御
方式を提供することを目的とする。
の障害が発生しても系切替を行うことなく同じ通信バス
を介する通信を維持することができる系間交絡通信制御
方式を提供することを目的とする。
【００１０】
【課題を解決するための手段】図１は本発明の原理構成
図である。図１において，１０ａ，１０ｂは０系と１系
の中央制御装置（ＣＣ０，ＣＣ１），１１ａ，１１ｂは
チャネル制御装置（ＣＨＣ０，ＣＨＣ１），１２ａ，１
２ｂは０系と１系の共通バス（Ｃバス），１３ａ，１３
ｂはそれぞれ０系及び１系の共通バスに接続されたＩＯ
制御装置（ＩＯＣ０，ＩＯＣ１），１４ａ，１４ｂは０
系の共通バス１２ａに接続された共通バスインタフェー
ス装置（ＣＢＩＵ００，ＣＢＩＵ０１），１５ａ，１５
ｂは１系の共通バス１２ｂに接続された共通バスインタ
フェース装置（ＣＢＩＵ１１，ＣＢＩＵ１０），１６
ａ，１６ｂは０系と１系のリングバスインタフェース装
置（ＲＢＩＵ０，ＲＢＩＵ１），１７ａ，１７ｂは０系
リングバスと１系リングバスを表す。
図である。図１において，１０ａ，１０ｂは０系と１系
の中央制御装置（ＣＣ０，ＣＣ１），１１ａ，１１ｂは
チャネル制御装置（ＣＨＣ０，ＣＨＣ１），１２ａ，１
２ｂは０系と１系の共通バス（Ｃバス），１３ａ，１３
ｂはそれぞれ０系及び１系の共通バスに接続されたＩＯ
制御装置（ＩＯＣ０，ＩＯＣ１），１４ａ，１４ｂは０
系の共通バス１２ａに接続された共通バスインタフェー
ス装置（ＣＢＩＵ００，ＣＢＩＵ０１），１５ａ，１５
ｂは１系の共通バス１２ｂに接続された共通バスインタ
フェース装置（ＣＢＩＵ１１，ＣＢＩＵ１０），１６
ａ，１６ｂは０系と１系のリングバスインタフェース装
置（ＲＢＩＵ０，ＲＢＩＵ１），１７ａ，１７ｂは０系
リングバスと１系リングバスを表す。
【００１１】この図には二重化された中央制御装置ＣＣ
とチャネル制御装置ＣＨＣとで構成するプロセッサが１
台だけ示されているが，実際には図１に示す各部を含む
複数のプロセッサが通信バスに接続されている。また，
図１には複数のプロセッサ間の通信をリング状の通信バ
スを使用する例を示すが，他の形式の通信バス例えば，
共通バス状やスター状等にも適用される。
とチャネル制御装置ＣＨＣとで構成するプロセッサが１
台だけ示されているが，実際には図１に示す各部を含む
複数のプロセッサが通信バスに接続されている。また，
図１には複数のプロセッサ間の通信をリング状の通信バ
スを使用する例を示すが，他の形式の通信バス例えば，
共通バス状やスター状等にも適用される。
【００１２】本発明は，０系と１系の各通信制御装置に
おいて，それぞれの共通バスインタフェース装置を二重
化して，それぞれの一方の共通バスインタフェース装置
は自系のリングバスインタフェース装置を介して自系の
リングバスに接続し，他方は他系のリングバスインタフ
ェース装置を介して他系のリングバスに接続し，各系の
リングバスインタフェース装置は通常は自系の共通バス
に接続した共通バスインタフェース装置を選択し，自系
の共通バスの障害等の場合には他系の共通バスに接続す
る共通バスインタフェース装置を選択して自系のリング
バスを介する通信を行うものである。
おいて，それぞれの共通バスインタフェース装置を二重
化して，それぞれの一方の共通バスインタフェース装置
は自系のリングバスインタフェース装置を介して自系の
リングバスに接続し，他方は他系のリングバスインタフ
ェース装置を介して他系のリングバスに接続し，各系の
リングバスインタフェース装置は通常は自系の共通バス
に接続した共通バスインタフェース装置を選択し，自系
の共通バスの障害等の場合には他系の共通バスに接続す
る共通バスインタフェース装置を選択して自系のリング
バスを介する通信を行うものである。
【００１３】
【作用】図１において，現在は０系の各装置が現用系と
して動作しているものとする。この時，中央制御装置１
０ａがチャネル制御装置１１ａから共通バス１２ａと接
続し，共通バス１２ａから共通バスインタフェース装置
１４ａ及びリングバスインタフェース装置１６ａを介し
て０系リングバス１７ａに接続して他のプロセッサ（中
央制御装置，チャネル制御装置）と通信が行われ，他の
１系は待機系として動作していないものとする。なお，
中央制御装置１０ａと１０ｂは図１に示すようにチャネ
ル制御装置１１ａと１１ｂの何れに接続できるように交
差接続されている。
して動作しているものとする。この時，中央制御装置１
０ａがチャネル制御装置１１ａから共通バス１２ａと接
続し，共通バス１２ａから共通バスインタフェース装置
１４ａ及びリングバスインタフェース装置１６ａを介し
て０系リングバス１７ａに接続して他のプロセッサ（中
央制御装置，チャネル制御装置）と通信が行われ，他の
１系は待機系として動作していないものとする。なお，
中央制御装置１０ａと１０ｂは図１に示すようにチャネ
ル制御装置１１ａと１１ｂの何れに接続できるように交
差接続されている。
【００１４】この時，チャネル制御装置１１ａまたは共
通バス１２ａ或いはＩＯ制御装置１３ａに障害が発生し
共通バス１２ａを介する通信ができないことが分かると
（診断動作等による），中央制御装置１０ａは０系のチ
ャネル制御装置１１ａを使用せず，１系のチャネル制御
装置１１ｂ及び共通バス１２ｂを介して共通バスインタ
フェース装置１５ｂに対しルート切換えの指示を送る。
これに応じて共通バスインタフェース装置１５ｂからリ
ングバスインタフェース装置１６ａに対してルート切換
え要求が送出される。
通バス１２ａ或いはＩＯ制御装置１３ａに障害が発生し
共通バス１２ａを介する通信ができないことが分かると
（診断動作等による），中央制御装置１０ａは０系のチ
ャネル制御装置１１ａを使用せず，１系のチャネル制御
装置１１ｂ及び共通バス１２ｂを介して共通バスインタ
フェース装置１５ｂに対しルート切換えの指示を送る。
これに応じて共通バスインタフェース装置１５ｂからリ
ングバスインタフェース装置１６ａに対してルート切換
え要求が送出される。
【００１５】するとリングバスインタフェース装置１６
ａでは，それまで共通バスインタフェース装置１４ａ側
を現用系として設定していた状態から共通バスインタフ
ェース装置１５ｂ側を現用系とする状態にルートを切り
換える。これにより，中央制御装置１０ａはチャネル制
御装置１１ｂ，共通バス１２ｂ，共通バスインタフェー
ス装置１５ｂ，リングバスインタフェース装置１６ａの
系間交絡通信のルートにより０系リングバス１７ａとの
通信路が形成されて，他のプロセッサとの間の通信を行
うことができる。
ａでは，それまで共通バスインタフェース装置１４ａ側
を現用系として設定していた状態から共通バスインタフ
ェース装置１５ｂ側を現用系とする状態にルートを切り
換える。これにより，中央制御装置１０ａはチャネル制
御装置１１ｂ，共通バス１２ｂ，共通バスインタフェー
ス装置１５ｂ，リングバスインタフェース装置１６ａの
系間交絡通信のルートにより０系リングバス１７ａとの
通信路が形成されて，他のプロセッサとの間の通信を行
うことができる。
【００１６】同様に１系の装置を介して１系リングバス
１７ｂにより通信を行っている時，１系の共通バス１２
ｂやチャネル制御装置１１ｂ等に障害が発生した場合
は，チャネル制御装置１１ａ，共通バス１２ａを介して
共通バスインタフェース装置１４ｂに対しルート切換え
の指示を送るとことにより，リングバスインタフェース
装置１６ｂは共通バスインタフェース装置１４ｂを介す
る系間交絡通信のルートにより１系リングバス１７ｂを
介する通信を維持することができる。
１７ｂにより通信を行っている時，１系の共通バス１２
ｂやチャネル制御装置１１ｂ等に障害が発生した場合
は，チャネル制御装置１１ａ，共通バス１２ａを介して
共通バスインタフェース装置１４ｂに対しルート切換え
の指示を送るとことにより，リングバスインタフェース
装置１６ｂは共通バスインタフェース装置１４ｂを介す
る系間交絡通信のルートにより１系リングバス１７ｂを
介する通信を維持することができる。
【００１７】
【実施例】図２は実施例の構成図である。図３はレジス
タの説明図である。図２の実施例には上記の図１の原理
による系間交絡通信を行う共通バスインタフェース装置
（ＣＢＩＵ）とリングバスインタフェース装置（ＲＢＩ
Ｕ）の構成が示され，特に図１の０系のＣＢＩＵ００
（１４ａ）と１系のＣＢＩＵ１０（１５ｂ）及びこの２
つのＣＢＩＵに接続するＲＢＩＵ０（１６ａ）のそれぞ
れの内部及び相互の接続構成が示されている。
タの説明図である。図２の実施例には上記の図１の原理
による系間交絡通信を行う共通バスインタフェース装置
（ＣＢＩＵ）とリングバスインタフェース装置（ＲＢＩ
Ｕ）の構成が示され，特に図１の０系のＣＢＩＵ００
（１４ａ）と１系のＣＢＩＵ１０（１５ｂ）及びこの２
つのＣＢＩＵに接続するＲＢＩＵ０（１６ａ）のそれぞ
れの内部及び相互の接続構成が示されている。
【００１８】図２において，１２ａ，１２ｂはそれぞれ
図１と同様に０系の共通バス（Ｃ−ＢＵＳ＃０），１系
の共通バス（Ｃ−ＢＵＳ＃１），１４ａはＣＢＩＵ０
０，１５ｂはＣＢＩＵ１０，１６ａは０系のＲＢＩＵ
０，１７ａは０系リングバス（ＲｉｎｇＢｕｓ＃０）で
ある。
図１と同様に０系の共通バス（Ｃ−ＢＵＳ＃０），１系
の共通バス（Ｃ−ＢＵＳ＃１），１４ａはＣＢＩＵ０
０，１５ｂはＣＢＩＵ１０，１６ａは０系のＲＢＩＵ
０，１７ａは０系リングバス（ＲｉｎｇＢｕｓ＃０）で
ある。
【００１９】ＣＢＩＵ００（１４ａ）及びＣＢＩＵ１０
（１５ｂ）は同様の構成であり，ＣＢＵＳ−ＩＮＦ（１
４０，１５０）は共通バスインタフェース制御部，ＲＴ
−ＲＥＧ（１４１，１５１）はルート制御のための複数
のソフト制御用レジスタから成るルート制御レジスタ
群，ＩＯ−ＲＥＧ（１４２，１５２）は通信制御のため
の複数のソフト制御用レジスタからなる入出力制御レジ
スタ群，Ｄ／Ｒ（１４３，１５３）はドライバ・レシー
バを含むルート制御インタフェース，ＩＯ−Ｄ／Ｒ（１
４４，１５４）はドライバ・レシーバを含む通信制御の
ための入出力信号インタフェースである。また，ルート
制御レジスタ群１４１，１５１とルート制御インタフェ
ース１４３，１５３間で送受される信号Ｒｅｑはルート
切換え要求信号（パルス信号）であり，信号Ｒｅｓはル
ート確定状態を通知するルート切換え応答信号（レベル
信号）である。
（１５ｂ）は同様の構成であり，ＣＢＵＳ−ＩＮＦ（１
４０，１５０）は共通バスインタフェース制御部，ＲＴ
−ＲＥＧ（１４１，１５１）はルート制御のための複数
のソフト制御用レジスタから成るルート制御レジスタ
群，ＩＯ−ＲＥＧ（１４２，１５２）は通信制御のため
の複数のソフト制御用レジスタからなる入出力制御レジ
スタ群，Ｄ／Ｒ（１４３，１５３）はドライバ・レシー
バを含むルート制御インタフェース，ＩＯ−Ｄ／Ｒ（１
４４，１５４）はドライバ・レシーバを含む通信制御の
ための入出力信号インタフェースである。また，ルート
制御レジスタ群１４１，１５１とルート制御インタフェ
ース１４３，１５３間で送受される信号Ｒｅｑはルート
切換え要求信号（パルス信号）であり，信号Ｒｅｓはル
ート確定状態を通知するルート切換え応答信号（レベル
信号）である。
【００２０】ＣＢＩＵ００，ＣＢＩＵ１０内の上記ルー
ト制御レジスタ群（ＲＴ−ＲＥＧ）１４１，１５１は，
図３のＡ．に示すようにルート指示を行うレジスタＲＴ
ＣＭ(Route Command Register)と, ルート状態を表すレ
ジスタＲＴＳＴ（Route Status Register)とで構成され
る。また図３のＢ．に示すように上記入出力制御レジス
タ群（ＩＯ−ＲＥＧ）は，装置の状態表示を行うＤＳＲ
（Device Status Register),データの転送量を指示する
ＷＣＲ(Word Count Register) ，主記憶アドレスを指示
するレジスタＭＡＲ（Memory Address Register)及び動
作モードを指示するレジスタＣＭＲ(Command Register)
とで構成される。
ト制御レジスタ群（ＲＴ−ＲＥＧ）１４１，１５１は，
図３のＡ．に示すようにルート指示を行うレジスタＲＴ
ＣＭ(Route Command Register)と, ルート状態を表すレ
ジスタＲＴＳＴ（Route Status Register)とで構成され
る。また図３のＢ．に示すように上記入出力制御レジス
タ群（ＩＯ−ＲＥＧ）は，装置の状態表示を行うＤＳＲ
（Device Status Register),データの転送量を指示する
ＷＣＲ(Word Count Register) ，主記憶アドレスを指示
するレジスタＭＡＲ（Memory Address Register)及び動
作モードを指示するレジスタＣＭＲ(Command Register)
とで構成される。
【００２１】次にＲＢＩＵ０（１６ａ）において，ＩＯ
−Ｄ／Ｒ（１６０，１６２）は上記のＩＯ−Ｄ／Ｒ１４
４等と同様の入出力信号インタフェース，ＲＴ−ＣＴＬ
（１６１）はＲＢＩＵ側のルート制御部，ＮＰ（１６
３）は通信制御用のマイクロプロセッサであるノードプ
ロセッサ，ＲＡＭ（１６４）は通信処理用の一時記憶メ
モリ，ＲＯＭ（１６５）は通信制御用のファームウェア
を記憶する固定記憶装置，ＲＩＮＧ−ＩＮＦ（１６６）
は通信バスインタフェース制御部である。また，ルート
制御部（ＲＴ−ＣＴＬ）１６１内のＤ／Ｒ０，Ｄ／Ｒ１
はルート制御インタフェース，ＲＴＦはこのＲＢＩＵ
（１６ａ）が，現在のどのＣＢＩＵと接続して通信を行
っているかを示すルート指示フリップフロップ，ＡＮＤ
１，ＡＮＤ２及びＯＲは切換え要求判定回路を構成する
アンド回路及びオア回路である。
−Ｄ／Ｒ（１６０，１６２）は上記のＩＯ−Ｄ／Ｒ１４
４等と同様の入出力信号インタフェース，ＲＴ−ＣＴＬ
（１６１）はＲＢＩＵ側のルート制御部，ＮＰ（１６
３）は通信制御用のマイクロプロセッサであるノードプ
ロセッサ，ＲＡＭ（１６４）は通信処理用の一時記憶メ
モリ，ＲＯＭ（１６５）は通信制御用のファームウェア
を記憶する固定記憶装置，ＲＩＮＧ−ＩＮＦ（１６６）
は通信バスインタフェース制御部である。また，ルート
制御部（ＲＴ−ＣＴＬ）１６１内のＤ／Ｒ０，Ｄ／Ｒ１
はルート制御インタフェース，ＲＴＦはこのＲＢＩＵ
（１６ａ）が，現在のどのＣＢＩＵと接続して通信を行
っているかを示すルート指示フリップフロップ，ＡＮＤ
１，ＡＮＤ２及びＯＲは切換え要求判定回路を構成する
アンド回路及びオア回路である。
【００２２】図２の動作を説明すると，現在ＣＢＩＵ０
０（１４ａ）が現用系（ＡＣＴ），ＣＢＩＵ１０（１５
ｂ）が予備系（ＳＢＹ）になって動作しているものとす
る。この時，ルート制御部（ＲＴ−ＣＴＬ）１６１のル
ート指示フリップフロップＲＴＦは，端子Ｑから“０”
を出力し，端子ＱＮ（Ｑの反転出力を発生する端子）か
ら“１”か出力され，アンド回路２（ＡＮＤ２）がイネ
ーブル状態になっている。この状態において，現用系で
ある０系の共通バス１２ａまたは図１に示すチャネル制
御装置（ＣＨＣ０）や入出力制御装置（ＩＯＣ０）の何
れかに障害が発生して０系の共通バス１２ａを介する通
信ができなくなって，ルート切換え制御をソフトにより
指示する場合の動作を動作順に説明する。
０（１４ａ）が現用系（ＡＣＴ），ＣＢＩＵ１０（１５
ｂ）が予備系（ＳＢＹ）になって動作しているものとす
る。この時，ルート制御部（ＲＴ−ＣＴＬ）１６１のル
ート指示フリップフロップＲＴＦは，端子Ｑから“０”
を出力し，端子ＱＮ（Ｑの反転出力を発生する端子）か
ら“１”か出力され，アンド回路２（ＡＮＤ２）がイネ
ーブル状態になっている。この状態において，現用系で
ある０系の共通バス１２ａまたは図１に示すチャネル制
御装置（ＣＨＣ０）や入出力制御装置（ＩＯＣ０）の何
れかに障害が発生して０系の共通バス１２ａを介する通
信ができなくなって，ルート切換え制御をソフトにより
指示する場合の動作を動作順に説明する。
【００２３】(1) 予備系（ＳＢＹ）である１系のチャネ
ル制御装置（図１のＣＨＣ１）からＣＢＩＵ１０のルー
ト制御レジスタ群１５１のレジスタＲＴＣＭ（図３）に
対しそのＡＣＴビット（Ｒｅｑ：ルート切換え要求を表
示）に“１”を書き込む。
ル制御装置（図１のＣＨＣ１）からＣＢＩＵ１０のルー
ト制御レジスタ群１５１のレジスタＲＴＣＭ（図３）に
対しそのＡＣＴビット（Ｒｅｑ：ルート切換え要求を表
示）に“１”を書き込む。
【００２４】(2) レジスタＲＴＣＭに書き込まれたＡＣ
Ｔビットの“１”は，ＲＴ−ＲＥＧ１５１から，ＣＢＩ
Ｕ１０のＤ／Ｒ１５３からＲＢＩＵ１６ａのＤ／Ｒ１を
経由してＲＴ−ＣＴＬ１６１へルート切換え要求パルス
信号（＝Ｒｅｑ）として送られる。
Ｔビットの“１”は，ＲＴ−ＲＥＧ１５１から，ＣＢＩ
Ｕ１０のＤ／Ｒ１５３からＲＢＩＵ１６ａのＤ／Ｒ１を
経由してＲＴ−ＣＴＬ１６１へルート切換え要求パルス
信号（＝Ｒｅｑ）として送られる。
【００２５】(3) 送られてきたルート切換え要求パルス
信号は，ＲＢＩＵ１６ａ内のアンド回路（ＡＮＤ１，Ａ
ＮＤ２）とオア回路（ＯＲ）で構成する切換え要求判定
回路において有効／無効が判定される。この場合，ＳＢ
Ｙ系（１系）のＣＢＩＵ１０（１５ｂ）からのルート切
換え要求なので，アンド回路ＡＮＤ２，オア回路ＯＲか
ら“１”が出力され（有効なルート切換え要求の判定出
力），ノードプロセッサＮＰ１６３の端子ＩＮＴ（割り
込み入力）に対し割り込みが通知される。
信号は，ＲＢＩＵ１６ａ内のアンド回路（ＡＮＤ１，Ａ
ＮＤ２）とオア回路（ＯＲ）で構成する切換え要求判定
回路において有効／無効が判定される。この場合，ＳＢ
Ｙ系（１系）のＣＢＩＵ１０（１５ｂ）からのルート切
換え要求なので，アンド回路ＡＮＤ２，オア回路ＯＲか
ら“１”が出力され（有効なルート切換え要求の判定出
力），ノードプロセッサＮＰ１６３の端子ＩＮＴ（割り
込み入力）に対し割り込みが通知される。
【００２６】(4) この割り込み通知を受けたノードプロ
セッサＮＰ１６３は，ＲＯＭ１６５のファームウェア中
のルート制御モジュールを起動してルート制御動作を実
行する。
セッサＮＰ１６３は，ＲＯＭ１６５のファームウェア中
のルート制御モジュールを起動してルート制御動作を実
行する。
【００２７】(5) ノードプロセッサＮＰ１６３は，ＲＴ
−ＣＴＬ１６１のルート指示フリップフロップＲＴＦを
書き換え，現在のルート状態を反転させる。この結果Ｒ
ＴＦの端子Ｑは“１”，端子ＱＮは“０”になる。
−ＣＴＬ１６１のルート指示フリップフロップＲＴＦを
書き換え，現在のルート状態を反転させる。この結果Ｒ
ＴＦの端子Ｑは“１”，端子ＱＮは“０”になる。
【００２８】(6) 上記の(5) によりＣＢＩＵ００（１４
ａ）がＡＣＴからＳＢＹとなり，ＣＢＩＵ１０（１５
ｂ）がＳＢＹかＡＣＴとなってルート切り換えが実行さ
れる。そして，ＣＢＩＵ１０（１５ｂ）とＲＢＩＵ１６
ａ間の入出力信号インタフェース（ＩＯ−Ｄ／Ｒ）１６
２は端子ＥＮに“１”が供給されるので有効化される。
ａ）がＡＣＴからＳＢＹとなり，ＣＢＩＵ１０（１５
ｂ）がＳＢＹかＡＣＴとなってルート切り換えが実行さ
れる。そして，ＣＢＩＵ１０（１５ｂ）とＲＢＩＵ１６
ａ間の入出力信号インタフェース（ＩＯ−Ｄ／Ｒ）１６
２は端子ＥＮに“１”が供給されるので有効化される。
【００２９】(7) ＣＢＩＵ１０（１５ｂ）が現用系（Ａ
ＣＴ），ＣＢＩＵ００（１４ａ）が予備系（ＳＢＹ）と
なり，ＣＢＩＵ１０−ＲＢＩＵ１６ａ間の入出力インタ
フェースが能動状態となり，ＣＢＩＵ００−ＲＢＩＵ１
６ａ間の入出力インタフェースが無効化される。
ＣＴ），ＣＢＩＵ００（１４ａ）が予備系（ＳＢＹ）と
なり，ＣＢＩＵ１０−ＲＢＩＵ１６ａ間の入出力インタ
フェースが能動状態となり，ＣＢＩＵ００−ＲＢＩＵ１
６ａ間の入出力インタフェースが無効化される。
【００３０】(8) 新しいルート状態は，ＲＢＩＵ１６ａ
内のルート指示フリップフロップＲＴＦ，ルート制御イ
ンタフェース（Ｄ／Ｒ０，Ｄ／Ｒ１）を経由して，それ
ぞれＣＢＩＵ００，ＣＢＩＵ１０のルート制御インタフ
ェース１４３，１５３を介してルート制御レジスタ群
（ＲＴ−ＲＥＧ）１４１，１５１へＲｅｓ信号（レベル
信号）として供給され，それぞれのレジスタＲＴＳＴ
（図３のＡ．参照）のＡＣＴビット表示を書き換える。
この結果，ＣＢＩＵ００側のレジスタＲＴＳＴのＡＣＴ
ビット＝０（ＳＢＹ状態），ＣＢＩＵ１０側のレジスタ
ＲＴＳＴのＡＣＴビット＝１（ＡＣＴ状態）となる。
内のルート指示フリップフロップＲＴＦ，ルート制御イ
ンタフェース（Ｄ／Ｒ０，Ｄ／Ｒ１）を経由して，それ
ぞれＣＢＩＵ００，ＣＢＩＵ１０のルート制御インタフ
ェース１４３，１５３を介してルート制御レジスタ群
（ＲＴ−ＲＥＧ）１４１，１５１へＲｅｓ信号（レベル
信号）として供給され，それぞれのレジスタＲＴＳＴ
（図３のＡ．参照）のＡＣＴビット表示を書き換える。
この結果，ＣＢＩＵ００側のレジスタＲＴＳＴのＡＣＴ
ビット＝０（ＳＢＹ状態），ＣＢＩＵ１０側のレジスタ
ＲＴＳＴのＡＣＴビット＝１（ＡＣＴ状態）となる。
【００３１】上位装置はソフトにより共通バス１２ｂ経
由で，このルート制御レジスタ群（ＲＴ−ＲＥＧ）１５
１を読み取ることによりルート切換えの実行完了を認識
できる。
由で，このルート制御レジスタ群（ＲＴ−ＲＥＧ）１５
１を読み取ることによりルート切換えの実行完了を認識
できる。
【００３２】(9) ソフトは，ルート切換えを確認後，Ｃ
ＢＩＵ１０の入出力制御レジスタ群１５２を介して共通
バス１２ｂを経由して上位装置（チャネル制御装置ＣＨ
Ｃ，中央制御装置ＣＣ）との通信動作を実行し，リング
バス１７ａを介する他プロセッサとの通信が行われる。
ＢＩＵ１０の入出力制御レジスタ群１５２を介して共通
バス１２ｂを経由して上位装置（チャネル制御装置ＣＨ
Ｃ，中央制御装置ＣＣ）との通信動作を実行し，リング
バス１７ａを介する他プロセッサとの通信が行われる。
【００３３】上記の実施例はリングバスに接続したリン
グバスインタフェース装置（ＲＢＩＵ）に対して０系，
１系の共通バス（Ｃバス）に接続する共通バスインタフ
ェース装置（ＣＢＩＵ）との系間交絡通信の構成につい
て説明したが，同様の原理によりリングバスではない他
の装置への接続する場合にも実施することができる。
グバスインタフェース装置（ＲＢＩＵ）に対して０系，
１系の共通バス（Ｃバス）に接続する共通バスインタフ
ェース装置（ＣＢＩＵ）との系間交絡通信の構成につい
て説明したが，同様の原理によりリングバスではない他
の装置への接続する場合にも実施することができる。
【００３４】図４は他の実施例の構成図である。図４で
は，０系の共通バス（Ｃ−ＢＵＳ＃０）と１系の共通バ
ス（Ｃ−ＢＵＳ＃１）がそれぞれ上位のチャネル制御装
置及び中央制御装置（図示されない）に接続している。
これらの各共通バスに対して上記図１及び図２の場合と
同様に０系の共通バスインタフェース装置（ＣＢＩＵ０
０，ＣＢＩＵ０１）と１系の共通バスインタフェース装
置（ＣＢＩＵ１０，ＣＢＩＵ１１）が接続され，その中
の共通バスインタフェース装置ＣＢＩＵ０１とＣＢＩＵ
１０は系間交絡通信のために設けられている。共通バス
インタフェース装置ＣＢＩＵは各系の入出力装置（Ｉ
Ｏ）への接続制御を行う入出力制御ユニット（ＩＯＣＵ
０，ＩＯＣＵ１）に接続される。この入出力制御ユニッ
ト（ＩＯＣＵ）は上記図２におけるＲＢＩＵ（リングバ
スインタフェース装置）に対応し，リングバスとの通信
機能の代わりに入出力装置（ＩＯ）との送受信機能を備
える。
は，０系の共通バス（Ｃ−ＢＵＳ＃０）と１系の共通バ
ス（Ｃ−ＢＵＳ＃１）がそれぞれ上位のチャネル制御装
置及び中央制御装置（図示されない）に接続している。
これらの各共通バスに対して上記図１及び図２の場合と
同様に０系の共通バスインタフェース装置（ＣＢＩＵ０
０，ＣＢＩＵ０１）と１系の共通バスインタフェース装
置（ＣＢＩＵ１０，ＣＢＩＵ１１）が接続され，その中
の共通バスインタフェース装置ＣＢＩＵ０１とＣＢＩＵ
１０は系間交絡通信のために設けられている。共通バス
インタフェース装置ＣＢＩＵは各系の入出力装置（Ｉ
Ｏ）への接続制御を行う入出力制御ユニット（ＩＯＣＵ
０，ＩＯＣＵ１）に接続される。この入出力制御ユニッ
ト（ＩＯＣＵ）は上記図２におけるＲＢＩＵ（リングバ
スインタフェース装置）に対応し，リングバスとの通信
機能の代わりに入出力装置（ＩＯ）との送受信機能を備
える。
【００３５】この図４の構成でも，０系の共通バス（Ｃ
−ＢＵＳ＃０）や，チャネル制御装置等に障害が発生し
た時，上記の実施例（図２，図３）と同様のルート制御
動作が行われる。この場合，他系の共通バス（Ｃ−ＢＵ
Ｓ＃１）及び共通バスインタフェース装置ＣＢＩＵ１０
を介して入出力制御ユニットＩＯＣＵ０に接続するルー
トが形成されて０系の入出力装置ＩＯとの接続が行われ
る。
−ＢＵＳ＃０）や，チャネル制御装置等に障害が発生し
た時，上記の実施例（図２，図３）と同様のルート制御
動作が行われる。この場合，他系の共通バス（Ｃ−ＢＵ
Ｓ＃１）及び共通バスインタフェース装置ＣＢＩＵ１０
を介して入出力制御ユニットＩＯＣＵ０に接続するルー
トが形成されて０系の入出力装置ＩＯとの接続が行われ
る。
【００３６】
【発明の効果】本発明によれば複数の二重化されたデー
タ処理装置が各系の共通バスを介して通信制御装置に接
続され，各系の通信バスを介して通信を行うシステムに
おいて，一方の現用の共通バスに障害または関係する装
置に障害が発生しても，通信バスに接続された装置が正
常である限り他系との系間交絡通信を行うことにより通
信バスの系切換えを行うことなく通信を継続することが
できる。このため，通信バスのサービスダウンが発生せ
ずシステムの信頼性を向上できる。
タ処理装置が各系の共通バスを介して通信制御装置に接
続され，各系の通信バスを介して通信を行うシステムに
おいて，一方の現用の共通バスに障害または関係する装
置に障害が発生しても，通信バスに接続された装置が正
常である限り他系との系間交絡通信を行うことにより通
信バスの系切換えを行うことなく通信を継続することが
できる。このため，通信バスのサービスダウンが発生せ
ずシステムの信頼性を向上できる。
【００３７】また，二重化された通信バス以外の他の装
置（例えば入出力制御装置）が接続されたシステムで
も，同様に本発明の系間交絡通信制御により共通バスま
たはチャネル制御装置等に障害が発生した時に同じ系の
装置を介した接続により動作を継続することができる。
置（例えば入出力制御装置）が接続されたシステムで
も，同様に本発明の系間交絡通信制御により共通バスま
たはチャネル制御装置等に障害が発生した時に同じ系の
装置を介した接続により動作を継続することができる。
【図１】本発明の原理構成図である。
【図２】実施例の構成図である。
【図３】レジスタの説明図である。
【図４】他の実施例の構成図である。
【図５】従来例の説明図である。
１０ａ，１０ｂ ０系と１系の中央制御装置（ＣＣ
０，ＣＣ１） １１ａ，１１ｂ ０系と１系のチャネル制御装置
（ＣＨＣ０，ＣＨＣ１） １２ａ，１２ｂ ０系と１系の共通バス（Ｃバス） １３ａ，１３ｂ ０系及び１系のＩＯ制御装置（Ｉ
ＯＣ０，ＩＯＣ１） １４ａ，１４ｂ ０系の共通バスインタフェース装
置（ＣＢＩＵ００，ＣＢＩＵ０１） １５ａ，１５ｂ １系の共通バスインタフェース装
置（ＣＢＩＵ１１，ＣＢＩＵ１０） １６ａ，１６ｂ ０系と１系のリングバスインタフ
ェース装置（ＲＢＩＵ０，ＲＢＩＵ１） １７ａ，１７ｂ ０系リングバスと１系リングバス
０，ＣＣ１） １１ａ，１１ｂ ０系と１系のチャネル制御装置
（ＣＨＣ０，ＣＨＣ１） １２ａ，１２ｂ ０系と１系の共通バス（Ｃバス） １３ａ，１３ｂ ０系及び１系のＩＯ制御装置（Ｉ
ＯＣ０，ＩＯＣ１） １４ａ，１４ｂ ０系の共通バスインタフェース装
置（ＣＢＩＵ００，ＣＢＩＵ０１） １５ａ，１５ｂ １系の共通バスインタフェース装
置（ＣＢＩＵ１１，ＣＢＩＵ１０） １６ａ，１６ｂ ０系と１系のリングバスインタフ
ェース装置（ＲＢＩＵ０，ＲＢＩＵ１） １７ａ，１７ｂ ０系リングバスと１系リングバス
Claims (3)
- 【請求項１】 複数の二重化された中央処理装置とチャ
ネル制御装置で構成されたデータ処理装置が各系のチャ
ネル制御装置から共通バスを介して制御される通信制御
装置に接続され，各系の各通信制御装置を相互に接続す
る二重化された通信バスを備えたマルチプロセッサシス
テムにおいて， 各系の通信制御装置は，共通バスを介してデータ処理装
置とのインタフェース制御を行う二重化された共通バス
インタフェース装置と， 該二重化された共通バスインタフェース装置の一方及び
他系の共通バスインタフェース装置の一方が接続され，
両者の中の一方を選択して対応する通信バスとの通信制
御を行うリングバスインタフェース装置とを備え， 自系の共通バスに関係する各部に障害が発生すると，前
記他系の共通バスインタフェース装置を介して自系のデ
ータ処理装置から自系の通信バスによる通信を行うこと
を特徴とする系間交絡通信制御方式。 - 【請求項２】 請求項１において， 共通バスインタフェース装置は，上位装置からのルート
切換え要求及びルート状態を指示するレジスタを備え， リングバスインタフェース装置は共通バスインタフェー
ス装置からのルート切換え要求を受け取ると，要求に対
応するルート切換え制御を行うルート制御回路を備える
ことを特徴とする系間交絡通信制御方式。 - 【請求項３】 二重化された中央処理装置とチャネル制
御装置で構成されたデータ処理装置が各系のチャネル制
御装置から共通バスを介して制御される複数の入出力制
御装置に接続され，各系の入出力制御装置に接続する二
重化された入出力装置を備えたシステムにおいて， 各系の共通バスにそれぞれデータ処理装置とのインタフ
ェース制御を行う二重化された共通バスインタフェース
装置を接続し， 各系の入出力制御装置には該二重化された共通バスイン
タフェース装置の一方及び他系の共通バスインタフェー
ス装置の一方が接続され，その一方を選択して対応する
入出力装置と接続を行い， 自系の共通バスに関係する各部に障害が発生すると，前
記他系の共通バスインタフェース装置を介して自系のデ
ータ処理装置から自系の入出力装置との接続を行うこと
を特徴とする系間交絡通信制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3340728A JPH05175980A (ja) | 1991-12-24 | 1991-12-24 | 系間交絡通信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3340728A JPH05175980A (ja) | 1991-12-24 | 1991-12-24 | 系間交絡通信制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175980A true JPH05175980A (ja) | 1993-07-13 |
Family
ID=18339746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3340728A Withdrawn JPH05175980A (ja) | 1991-12-24 | 1991-12-24 | 系間交絡通信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175980A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008146575A (ja) * | 2006-12-13 | 2008-06-26 | Fuji Xerox Co Ltd | ネットワーク制御装置およびその制御方法 |
| JP2010231723A (ja) * | 2009-03-30 | 2010-10-14 | Nec Computertechno Ltd | マルチプロセッサシステム、ノードコントローラ、障害回復方式 |
-
1991
- 1991-12-24 JP JP3340728A patent/JPH05175980A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008146575A (ja) * | 2006-12-13 | 2008-06-26 | Fuji Xerox Co Ltd | ネットワーク制御装置およびその制御方法 |
| JP2010231723A (ja) * | 2009-03-30 | 2010-10-14 | Nec Computertechno Ltd | マルチプロセッサシステム、ノードコントローラ、障害回復方式 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |