JPS628832B2 - - Google Patents
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- Publication number
- JPS628832B2 JPS628832B2 JP53124765A JP12476578A JPS628832B2 JP S628832 B2 JPS628832 B2 JP S628832B2 JP 53124765 A JP53124765 A JP 53124765A JP 12476578 A JP12476578 A JP 12476578A JP S628832 B2 JPS628832 B2 JP S628832B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- control
- processing device
- route
- mode
- Prior art date
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- Expired
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- 238000012545 processing Methods 0.000 claims description 32
- 230000010365 information processing Effects 0.000 claims description 5
- 238000004891 communication Methods 0.000 claims description 4
- 238000012546 transfer Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明は共通バスを用いて各装置間のデータ通
信を行う情報処理装置に関する。
信を行う情報処理装置に関する。
近年情報処理装置が扱うデータ量が膨大とな
り、さらに処理能力の大きい情報処理装置が要求
されている。その実現手段として負荷機能を複数
の処理装置で分散し、複数処理装置間のデータの
送受を共通バスを用いて行う方法がとられてい
る。
り、さらに処理能力の大きい情報処理装置が要求
されている。その実現手段として負荷機能を複数
の処理装置で分散し、複数処理装置間のデータの
送受を共通バスを用いて行う方法がとられてい
る。
このときシステムの信頼性を維持するために、
共通バスを二重化する方法がとられることが多
い。各処理装置とバスの接続方法には通常ルート
フリツプフロツプ（以下「ルートFF」という。）
などを使用し、ルート制御を行うことにより接続
する方法が知られている。
共通バスを二重化する方法がとられることが多
い。各処理装置とバスの接続方法には通常ルート
フリツプフロツプ（以下「ルートFF」という。）
などを使用し、ルート制御を行うことにより接続
する方法が知られている。
この従来のルート制御により接続バスを決める
方法では、ルートをその都度制御することが必要
で、さらに片方のバスの障害時には障害バスに接
続されている処理装置の全部のルートを切替える
必要があつた。
方法では、ルートをその都度制御することが必要
で、さらに片方のバスの障害時には障害バスに接
続されている処理装置の全部のルートを切替える
必要があつた。
本発明はこれを改良するもので、ルートの片方
が故障したときにも、各装置毎にルートFFを切
替える必要のない管理の簡単な装置を提供するこ
とを目的とする。
が故障したときにも、各装置毎にルートFFを切
替える必要のない管理の簡単な装置を提供するこ
とを目的とする。
本発明は二重化されている共通バスに複数個の
処理装置が接続され、共通バスを使用してデータ
の転送を行うとき、バスにそれぞれ主および従の
モードを設けて、処理装置がそのルートFFの極
性と前記バスのモードに従つて接続できるバスを
一義的に決めておくことによつて、バスの片方が
故障した場合（特に主バス）に、ルートFFを
個々の処理装置毎に切替えることなしに、バスの
モードを切替えることにより転送に使うバスを切
替えて、正常転送を可能とする装置を提供する。
処理装置が接続され、共通バスを使用してデータ
の転送を行うとき、バスにそれぞれ主および従の
モードを設けて、処理装置がそのルートFFの極
性と前記バスのモードに従つて接続できるバスを
一義的に決めておくことによつて、バスの片方が
故障した場合（特に主バス）に、ルートFFを
個々の処理装置毎に切替えることなしに、バスの
モードを切替えることにより転送に使うバスを切
替えて、正常転送を可能とする装置を提供する。
バス制御装置のもとで制御されるバスが二重化
されていて、このバス各々に複数処理装置が接続
される場合に、従来装置ではルートFF等により
どちらのバスで転送を行うかを制御していた。こ
の場合、障害が発生するとその障害バスに接続さ
れている処理装置のルートFFを全部切替える必
要があつた。そこでバスにバスのモードを規定す
る制御線を設け、その制御線と前記処理装置のル
ートFFの極性とにより接続されるバスを一義的
に決めておくことにより、バス障害時にはバスの
側のモードを切替えることで、常に正常バスにて
転送を行わせることができる。
されていて、このバス各々に複数処理装置が接続
される場合に、従来装置ではルートFF等により
どちらのバスで転送を行うかを制御していた。こ
の場合、障害が発生するとその障害バスに接続さ
れている処理装置のルートFFを全部切替える必
要があつた。そこでバスにバスのモードを規定す
る制御線を設け、その制御線と前記処理装置のル
ートFFの極性とにより接続されるバスを一義的
に決めておくことにより、バス障害時にはバスの
側のモードを切替えることで、常に正常バスにて
転送を行わせることができる。
次に図面を参照して詳細に説明する。
先ず本発明の対象になつている情報処理システ
ムは、第１図に示す構成となつている。１１，１
２はバス制御装置、２１，２２，２３は処理装
置、３１，３２，３３はバスアダプタ、４１，４
２はバスである。バス制御装置１１にはバス４１
が接続され、そのバス４１にはバスアダプタ３
１，３２，３３を介して、処理装置２１，２２，
２３が接続されている。同様にしてバス制御装置
１２には、バス４２が接続され、そのバス４２に
は、バスアダプタ３１，３２，３３を介して処理
装置２１，２２，２３が接続されている。
ムは、第１図に示す構成となつている。１１，１
２はバス制御装置、２１，２２，２３は処理装
置、３１，３２，３３はバスアダプタ、４１，４
２はバスである。バス制御装置１１にはバス４１
が接続され、そのバス４１にはバスアダプタ３
１，３２，３３を介して、処理装置２１，２２，
２３が接続されている。同様にしてバス制御装置
１２には、バス４２が接続され、そのバス４２に
は、バスアダプタ３１，３２，３３を介して処理
装置２１，２２，２３が接続されている。
このような構成で、従来例のバス接続方法の一
例を第２図に示す。５１はルート制御フリツプフ
ロツプ、６１，６２はケーブルレシーバー、７
１，７２はケーブルドライバーである。処理装置
２１はバスアダプタ３１の内部にあるルートFF
５１を制御する。このルートFF５１によりバス
４１を介しての転送を可能とするか、バス４２を
介しての転送を可能とするかが制御される。
例を第２図に示す。５１はルート制御フリツプフ
ロツプ、６１，６２はケーブルレシーバー、７
１，７２はケーブルドライバーである。処理装置
２１はバスアダプタ３１の内部にあるルートFF
５１を制御する。このルートFF５１によりバス
４１を介しての転送を可能とするか、バス４２を
介しての転送を可能とするかが制御される。
いま、ルートFF５１が論理レベル「１」の場
合、バスドライバー７２および６２が有効とな
り、バス４２を介しての通信が可能となる。
合、バスドライバー７２および６２が有効とな
り、バス４２を介しての通信が可能となる。
同様にしてルートFF５１が論理レベル「０」
の場合には、バスドライバー７１およびバスレシ
ーバー６１が有効となり、バス４１を介して通信
可能となる。このように、処理装置２１がバス４
１を介して転送を行つているときに、バス４１に
障害が発生すると、ルートFF５１を「０」から
「１」に切替えて、バス４２を介して処理装置２
１の転送を可能とするよう制御される。
の場合には、バスドライバー７１およびバスレシ
ーバー６１が有効となり、バス４１を介して通信
可能となる。このように、処理装置２１がバス４
１を介して転送を行つているときに、バス４１に
障害が発生すると、ルートFF５１を「０」から
「１」に切替えて、バス４２を介して処理装置２
１の転送を可能とするよう制御される。
これに対し、第３図は本発明実施例のバス接続
の構成図である。バス４１および４２は、データ
線４１ａおよび４２ａに並行して、それぞれ制御
線４１ｂおよび４２ｂが備えられている。これら
はバスアダプタ３１に引込まれて、データ線４１
ａおよび４２ａはそれぞれ、バスレシーバー６１
および６２の入力に接続されるとともに、バスド
ライバー７１および７２の出力が接続されてい
る。このバスレシーバー６１，６２およびバスド
ライバー７１，７２の制御入力（論理レベル
「０」でアクテイブとなる反転入力）には、それ
ぞれ排他的論理和回路８１および８２の出力が接
続されている。この排他的論理和回路８１および
８２の入力には、ルートFF５１の出力が共通に
与えられるとともに、それぞれ各バスの制御線４
１ａおよび４２ａが与えられている。
の構成図である。バス４１および４２は、データ
線４１ａおよび４２ａに並行して、それぞれ制御
線４１ｂおよび４２ｂが備えられている。これら
はバスアダプタ３１に引込まれて、データ線４１
ａおよび４２ａはそれぞれ、バスレシーバー６１
および６２の入力に接続されるとともに、バスド
ライバー７１および７２の出力が接続されてい
る。このバスレシーバー６１，６２およびバスド
ライバー７１，７２の制御入力（論理レベル
「０」でアクテイブとなる反転入力）には、それ
ぞれ排他的論理和回路８１および８２の出力が接
続されている。この排他的論理和回路８１および
８２の入力には、ルートFF５１の出力が共通に
与えられるとともに、それぞれ各バスの制御線４
１ａおよび４２ａが与えられている。
このような構成の装置では、ルートFF５１の
出力が論理「１」であるときには、バス４１のモ
ード制御線４１ｂが「１」で主バス、バス４２の
モード制御線４２ｂが「０」で従バス指示とする
と、排他的論理和回路８１の出力が「０」とな
り、ケーブルドライバー７１およびケーブルレシ
ーバー６１が有効となり、処理装置２１はバス４
１を介して転送が可能となる。同様にルートFF
５１の出力が論理「０」の場合には、処理装置２
１はバス４２を介して転送が可能となる。
出力が論理「１」であるときには、バス４１のモ
ード制御線４１ｂが「１」で主バス、バス４２の
モード制御線４２ｂが「０」で従バス指示とする
と、排他的論理和回路８１の出力が「０」とな
り、ケーブルドライバー７１およびケーブルレシ
ーバー６１が有効となり、処理装置２１はバス４
１を介して転送が可能となる。同様にルートFF
５１の出力が論理「０」の場合には、処理装置２
１はバス４２を介して転送が可能となる。
いま、処理装置２１が主バス４１を介して転送
を行つているときに、主バス４１が故障すると、
バス制御装置１１がそれを検出して主バスと従バ
スを反転させ、バス４２を主バスに、バス４１を
従バスとする切替を行う。これは、バスに並行す
る制御線４１ｂおよび４２ｂの信号を入れかえる
ことにより行われ、ルートFF５１が関与しな
い。このような動作により、ルートFF５１はそ
の出力論理が「１」のとき主バスを使用し、
「０」のとき従バスを使用するよう制御を継続す
る。従つてこのルートFF５１を制御するデータ
処理装置には何ら関係なく処理を中断することな
く、また負荷のかかることもなく転送動作を継続
することができる。
を行つているときに、主バス４１が故障すると、
バス制御装置１１がそれを検出して主バスと従バ
スを反転させ、バス４２を主バスに、バス４１を
従バスとする切替を行う。これは、バスに並行す
る制御線４１ｂおよび４２ｂの信号を入れかえる
ことにより行われ、ルートFF５１が関与しな
い。このような動作により、ルートFF５１はそ
の出力論理が「１」のとき主バスを使用し、
「０」のとき従バスを使用するよう制御を継続す
る。従つてこのルートFF５１を制御するデータ
処理装置には何ら関係なく処理を中断することな
く、また負荷のかかることもなく転送動作を継続
することができる。
以上述べたように、本発明によれば二重化され
たバスを用いての処理装置間のデータの転送を行
う場合に、二重化されたバスに主バスおよび従バ
スのモード切替手段を設け、このバスモードと処
理装置の持つルートFFの極性とにより接続され
るバスを決めることによつて、各処理装置のバス
接続ルートを管理することなく、接続バスの切替
を可能とする。これにより、処理装置はバス制御
の負担が軽減される効果がある。
たバスを用いての処理装置間のデータの転送を行
う場合に、二重化されたバスに主バスおよび従バ
スのモード切替手段を設け、このバスモードと処
理装置の持つルートFFの極性とにより接続され
るバスを決めることによつて、各処理装置のバス
接続ルートを管理することなく、接続バスの切替
を可能とする。これにより、処理装置はバス制御
の負担が軽減される効果がある。
第１図は本発明を実施する装置のシステム構成
の一例を示す図。第２図は従来のバス接続制御の
一例を示す図。第３図は本発明実施例バス接続制
御の構成図。 １１，１２…バス制御装置、２１，２２，２３
…処理装置、３１，３２，３３…バスアダプタ、
４１，４２…バス、４１ａ，４２ａ…バス情報
線、４１ｂ，４２ｂ…バスモード制御線、５１…
ルートFF、６１，６２…バスレシーバー、７
１，７２…バスドライバー、８１，８２…排他的
論理和回路。
の一例を示す図。第２図は従来のバス接続制御の
一例を示す図。第３図は本発明実施例バス接続制
御の構成図。 １１，１２…バス制御装置、２１，２２，２３
…処理装置、３１，３２，３３…バスアダプタ、
４１，４２…バス、４１ａ，４２ａ…バス情報
線、４１ｂ，４２ｂ…バスモード制御線、５１…
ルートFF、６１，６２…バスレシーバー、７
１，７２…バスドライバー、８１，８２…排他的
論理和回路。
Claims (1)
- 【特許請求の範囲】 １ 共通バスを用いて複数の処理装置間の通信を
行う情報処理装置において、 前記共通バスは、それぞれバス制御装置により
制御されるバスに二重化され、その二重化された
バスにはそれぞれの使用モードを規定する制御線
を備え、 各処理装置に対応して、 その処理装置が前記二重化されたバスのどちら
を主バスとして接続するかを決定する制御フリツ
プフロツプと、 この制御フリツプフロツプの出力と前記制御線
の使用モードを規定する出力との排他的論理和を
とることにより、前記制御線の使用モードが正常
であるときにその処理装置を前記制御フリツプフ
ロツプが選択する主バスに接続し、その使用モー
ドが障害であるときにはその処理装置を前記制御
フリツプフロツプが選択する従バスに接続する手
段と を備えたことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12476578A JPS5552130A (en) | 1978-10-11 | 1978-10-11 | Information processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12476578A JPS5552130A (en) | 1978-10-11 | 1978-10-11 | Information processing unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5552130A JPS5552130A (en) | 1980-04-16 |
| JPS628832B2 true JPS628832B2 (ja) | 1987-02-25 |
Family
ID=14893550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12476578A Granted JPS5552130A (en) | 1978-10-11 | 1978-10-11 | Information processing unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5552130A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4490785A (en) * | 1982-05-07 | 1984-12-25 | Digital Equipment Corporation | Dual path bus structure for computer interconnection |
| JPS6075957A (ja) * | 1983-09-30 | 1985-04-30 | Fujitsu Ltd | 母線群選択制御方式 |
| JPS6282452A (ja) * | 1985-10-07 | 1987-04-15 | Nec Corp | デ−タ転送装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114843A (ja) * | 1973-02-28 | 1974-11-01 | ||
| JPS5393741A (en) * | 1977-01-26 | 1978-08-17 | Hokushin Electric Works | Duplex data transfer system |
-
1978
- 1978-10-11 JP JP12476578A patent/JPS5552130A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114843A (ja) * | 1973-02-28 | 1974-11-01 | ||
| JPS5393741A (en) * | 1977-01-26 | 1978-08-17 | Hokushin Electric Works | Duplex data transfer system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5552130A (en) | 1980-04-16 |
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