JPS6146550A - バス間結合装置 - Google Patents
バス間結合装置Info
- Publication number
- JPS6146550A JPS6146550A JP16816684A JP16816684A JPS6146550A JP S6146550 A JPS6146550 A JP S6146550A JP 16816684 A JP16816684 A JP 16816684A JP 16816684 A JP16816684 A JP 16816684A JP S6146550 A JPS6146550 A JP S6146550A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- transfer
- control circuit
- transfer control
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理システムにおいて、２組のデータ転送
バス間を接続するバス間結合装置の方式情報処理システ
ムにおいて、入出力装置はチャネル装置等を経て、中央
処理装置、主記憶制御装置等に接続されるが、それらの
チャネル装置、中央処理装置、主記憶制御装置等は相互
の情報授受手段として、データ転送バス（以下において
は、省略して単にバスという）に接続されている。この
ような目的のバスの制御方式、転送データ幅等は、一般
に各機種によって異なる。
バス間を接続するバス間結合装置の方式情報処理システ
ムにおいて、入出力装置はチャネル装置等を経て、中央
処理装置、主記憶制御装置等に接続されるが、それらの
チャネル装置、中央処理装置、主記憶制御装置等は相互
の情報授受手段として、データ転送バス（以下において
は、省略して単にバスという）に接続されている。この
ような目的のバスの制御方式、転送データ幅等は、一般
に各機種によって異なる。
一方、情報処理システムの構成の融通性を増す経済的な
方法として、ある機種の情報処理システムで使用するよ
うに開発された入出力装置を、それと異なる機種に接続
して使用したいという要求がある。
方法として、ある機種の情報処理システムで使用するよ
うに開発された入出力装置を、それと異なる機種に接続
して使用したいという要求がある。
か＼る要求を実現する一方式として、−上記の一般に異
なる方式のバス間を接続して相互のデータ転送を可能と
するバス間結合装置を使用するごとにより、目的の入出
力装置を接続できるチャネル装置等を異なる機種の主記
憶装置等と接続することを可能にする方式が使用されて
いる。
なる方式のバス間を接続して相互のデータ転送を可能と
するバス間結合装置を使用するごとにより、目的の入出
力装置を接続できるチャネル装置等を異なる機種の主記
憶装置等と接続することを可能にする方式が使用されて
いる。
〔従来の技術）
第２図はバス間結合装置を設けた情報処理システムの一
構成例を示す図である。
構成例を示す図である。
中央処理装置１、主記憶装置２、チャネル装置３がバス
４によって接続され、相互間のデータ及び制御情報等の
転送が行われる。各種の入出力装置５はチャネル装置３
によって、このシステムに接続する。
４によって接続され、相互間のデータ及び制御情報等の
転送が行われる。各種の入出力装置５はチャネル装置３
によって、このシステムに接続する。
上記のシステムで、例えば他機種システム用の入出力装
置８を使用するために、バス４と異なる方式のバス６に
接続するように構成されたチャネル装Ｗ７を接続する場
合に、バス間結合装置９によりバス４とバス６を接続し
て、チャネル装置７と中央処理装置１、主記憶装置２等
との間の情報転送を可能にする。
置８を使用するために、バス４と異なる方式のバス６に
接続するように構成されたチャネル装Ｗ７を接続する場
合に、バス間結合装置９によりバス４とバス６を接続し
て、チャネル装置７と中央処理装置１、主記憶装置２等
との間の情報転送を可能にする。
バス間結合装置９は第３図に例示するように、バス制御
回路１０．１１及び転送制御回路１２から構成され、バ
ス制御回路１０及び１１は、それぞれバス４及びバス６
の制御方式に従って、該当バスによる転送情報の送受信
を実行する。
回路１０．１１及び転送制御回路１２から構成され、バ
ス制御回路１０及び１１は、それぞれバス４及びバス６
の制御方式に従って、該当バスによる転送情報の送受信
を実行する。
転送制御回路１２は、バス制御回路１０．１１の一方で
受信した転送情報及び制御情報を、他方のバスの制御方
式に合うように形式変換して、該他方のバス制御回路に
中継する。
受信した転送情報及び制御情報を、他方のバスの制御方
式に合うように形式変換して、該他方のバス制御回路に
中継する。
このために、転送制御回路１２は例えばバッファレジス
タ１３を持ち、例えば一方のバス制御回路１１でバス６
から受信した転送データ、送信要求等の転送制御情報、
発信元アドレス、転送先アドレス等をバッファレジスタ
１３に受は取り、転送データの形式変換、及び要すれば
アドレスその他の制御情報の変換を行い、これを他方の
バス制御回路１０に転送して、該回路を起動する。
タ１３を持ち、例えば一方のバス制御回路１１でバス６
から受信した転送データ、送信要求等の転送制御情報、
発信元アドレス、転送先アドレス等をバッファレジスタ
１３に受は取り、転送データの形式変換、及び要すれば
アドレスその他の制御情報の変換を行い、これを他方の
バス制御回路１０に転送して、該回路を起動する。
前記のバス間結合装置９の動作によれば、例えばバス６
からバス４の方向へデータを転送する場合に、まずバス
６を使用して、発信元装置である例えばチャネル装置７
からバス間結合装置９のバス制御回路１１を経てバッフ
ァレジスタ１３までのデータ転送が行われ、次に所要の
変換処理の後、バッファレジスタ１３からバス制御回路
１０を経て、宛先装置である例えば主記憶装置２へ、バ
ス４を使用するデータ転送が行われる。
からバス４の方向へデータを転送する場合に、まずバス
６を使用して、発信元装置である例えばチャネル装置７
からバス間結合装置９のバス制御回路１１を経てバッフ
ァレジスタ１３までのデータ転送が行われ、次に所要の
変換処理の後、バッファレジスタ１３からバス制御回路
１０を経て、宛先装置である例えば主記憶装置２へ、バ
ス４を使用するデータ転送が行われる。
このようにして、バス間結合装置９を経由する情報転送
では、２個のバスの転送が時間的に直列に実行され、そ
の間バス間結合装置が占有されて他の転送要求は処理さ
れないので、バス間結合装置９を経由する情報転送の転
送容量は、単一のバスの半分程度になるという問題があ
る。
では、２個のバスの転送が時間的に直列に実行され、そ
の間バス間結合装置が占有されて他の転送要求は処理さ
れないので、バス間結合装置９を経由する情報転送の転
送容量は、単一のバスの半分程度になるという問題があ
る。
前記の問題点は、情報処理システムの２組のデータ転送
バスを結合し、一方のバスに接続された装置と他方のバ
スに接続された装置との間のデータ転送を行うに際し、
複数の転送制御回路を設け、該転送制御回路の各々は、
上記一方のバスに接続された装置から転送されたデータ
及び所要の制御情報を受信して保持し、上記他方のバス
の空き状態を検出したとき、該保持しているデータを該
他方のバスに接続された装置へ転送するように構成され
た本発明のバス間結合装置によって解決される。
バスを結合し、一方のバスに接続された装置と他方のバ
スに接続された装置との間のデータ転送を行うに際し、
複数の転送制御回路を設け、該転送制御回路の各々は、
上記一方のバスに接続された装置から転送されたデータ
及び所要の制御情報を受信して保持し、上記他方のバス
の空き状態を検出したとき、該保持しているデータを該
他方のバスに接続された装置へ転送するように構成され
た本発明のバス間結合装置によって解決される。
即ち、従来のバス間結合装置を経由する情報転送では、
一方のバスで情報転送が行われているとき、他方のバス
は空き状態になる。
一方のバスで情報転送が行われているとき、他方のバス
は空き状態になる。
従って、一方のバスを使用中に、他方のバスの他の転送
要求を処理できるように、バス間結合装置を複数の転送
制御回路を持つ構成とし、転送要求が生じたとき使用さ
れていない転送制御回路が選ばれて、要求の生じたバス
のバス制御回路１０と接続して転送情報を受信し、バッ
ファレジスタに保持する。
要求を処理できるように、バス間結合装置を複数の転送
制御回路を持つ構成とし、転送要求が生じたとき使用さ
れていない転送制御回路が選ばれて、要求の生じたバス
のバス制御回路１０と接続して転送情報を受信し、バッ
ファレジスタに保持する。
このとき他方のバスでは、他の転送制御回路による転送
情報の送信又は受信が実行されることができ、その転送
が終了するのを待って、さきにバッファレジスタに転送
情報を受信した転送制御回路が転送を開始するようにす
る。
情報の送信又は受信が実行されることができ、その転送
が終了するのを待って、さきにバッファレジスタに転送
情報を受信した転送制御回路が転送を開始するようにす
る。
このような構成により、バス間結合装置を経由する情報
転送容量を単一のバスと同程度の容量まで高めることが
できる。
転送容量を単一のバスと同程度の容量まで高めることが
できる。
更に、このように複数の転送制御回路を持つことにより
、転送制御回路に障害が発生しても、１組の転送制御回
路が正常に動作する限り、システムの稼動を続けるよう
にすることができるので、システムの可用性を向上する
ことができる。
、転送制御回路に障害が発生しても、１組の転送制御回
路が正常に動作する限り、システムの稼動を続けるよう
にすることができるので、システムの可用性を向上する
ことができる。
第１図（ａ）は本発明一実施例のバス間結合装置の構成
を示すブロック図である。
を示すブロック図である。
このバス間結合装置９は、バス制御回路１０及び１１、
及びそれらを共通に使用する、複数（本例では３組とす
る）の転送制御回路１２−１〜１２−３で構成する。
及びそれらを共通に使用する、複数（本例では３組とす
る）の転送制御回路１２−１〜１２−３で構成する。
各転送制御回路１２−１〜１２−３は、それぞれ中継す
る転送情報及び関連する制御情報を保持するためのバッ
ファレジスタ１３−１〜１３−３ヲ持つ。
る転送情報及び関連する制御情報を保持するためのバッ
ファレジスタ１３−１〜１３−３ヲ持つ。
例えば、バス６に接続されるチャネル装置７（第２図）
から転送要求が出されると、バス制御回路１１は従来と
同様にこの要求を処理するが、このとき、まず空きの転
送制御回路１２−１〜１２−３の１を選択して切換え回
路２１により接続し、その転送制御回路１２−１〜１２
−３にバス６から受信した情報笈びその他の制御情報を
転送する。
から転送要求が出されると、バス制御回路１１は従来と
同様にこの要求を処理するが、このとき、まず空きの転
送制御回路１２−１〜１２−３の１を選択して切換え回
路２１により接続し、その転送制御回路１２−１〜１２
−３にバス６から受信した情報笈びその他の制御情報を
転送する。
所要の情報の受信及び転送制御回路への転送を終了する
と、バス制御回路１１は切換え回路２１を復旧し、バス
制御回路１１は他の転送要求を受付可能な状態になる。
と、バス制御回路１１は切換え回路２１を復旧し、バス
制御回路１１は他の転送要求を受付可能な状態になる。
バス制御回路１１から、所要の転送情報及びその他の制
御情報をバッファレジスタ１３−１〜１３−３に受は取
った転送制御回路１２−１〜１２−３は、その情報につ
いて形式変換等の処理を従来と同様に行った後、バス制
御回路１０が空き状態であることを条件として、切換え
回路２０を制御してバス制御回路１０と接続し、バッフ
ァレジスタ１３−１〜１３−３にある制御情報に従って
、転送情報をバス４へ送出する。
御情報をバッファレジスタ１３−１〜１３−３に受は取
った転送制御回路１２−１〜１２−３は、その情報につ
いて形式変換等の処理を従来と同様に行った後、バス制
御回路１０が空き状態であることを条件として、切換え
回路２０を制御してバス制御回路１０と接続し、バッフ
ァレジスタ１３−１〜１３−３にある制御情報に従って
、転送情報をバス４へ送出する。
第１図（ｂｌは切換え回路２１を制御するための、転送
制御回路の選択回路の一例である。
制御回路の選択回路の一例である。
信号線３０はバス制御回路１１からの選択要求であり、
信号線３１−１〜３１−３は各転送制御回路１２−１〜
１２−３の使用中状態の表示、信号線３２−１〜３２−
３は各転送制御回路１２−１〜１２−３が障害の状態に
おいてオンにされている障害表示である。
信号線３１−１〜３１−３は各転送制御回路１２−１〜
１２−３の使用中状態の表示、信号線３２−１〜３２−
３は各転送制御回路１２−１〜１２−３が障害の状態に
おいてオンにされている障害表示である。
図のゲート回路の組合せにより、信号綿３１−１〜３１
−３と３２−１〜３２−３の両信号ともオフである転送
制御回路が１２−１から１２−３への優先順に選択され
るので、信号線３０に要求信号が出されると、選択され
た１転送制御回路に対応するラッチ３３−１〜３３−３
の１つがセットされる。ラッチ３３−１〜３３−３の出
力は切換え回路２１のゲートを制御して転送制御回路１
２−１〜１２−３の１とバス制御回路１１との接続を構
成する。バス制御回路１１からリセット線３４の信号で
ラッチ３３−１〜３３−３をリセットすることにより、
切換え回路２１の接続は断たれる。
−３と３２−１〜３２−３の両信号ともオフである転送
制御回路が１２−１から１２−３への優先順に選択され
るので、信号線３０に要求信号が出されると、選択され
た１転送制御回路に対応するラッチ３３−１〜３３−３
の１つがセットされる。ラッチ３３−１〜３３−３の出
力は切換え回路２１のゲートを制御して転送制御回路１
２−１〜１２−３の１とバス制御回路１１との接続を構
成する。バス制御回路１１からリセット線３４の信号で
ラッチ３３−１〜３３−３をリセットすることにより、
切換え回路２１の接続は断たれる。
第１図（ｃｌは切換え回路２０を制御する選択回路の一
例であり、信号線４０−１〜４０−３に各転送制御回路
１２−１〜１２−３から要求信号を出すと、前記と同様
の優先順で、信号を出している転送制御回路１２−１〜
１２−３の１が選択される。
例であり、信号線４０−１〜４０−３に各転送制御回路
１２−１〜１２−３から要求信号を出すと、前記と同様
の優先順で、信号を出している転送制御回路１２−１〜
１２−３の１が選択される。
信号綿４１にバス制御回路１０から空き表示があると、
選択された転送制御回路に対応するラッチ４２−１〜４
２−３の１がセントされ、その出力により切換え回路２
０のゲートを制御して転送制御回路１２−１〜１２−３
の１とバス制御回路１０との接続を構成する。
選択された転送制御回路に対応するラッチ４２−１〜４
２−３の１がセントされ、その出力により切換え回路２
０のゲートを制御して転送制御回路１２−１〜１２−３
の１とバス制御回路１０との接続を構成する。
ラッチ４２−１〜４２−３がセットされると、信号線４
１は直ちにオフ状態となる。
１は直ちにオフ状態となる。
この接続は、例えばバス制御回路１０からリセット線４
３に信号を出して、ラッチ４２−１〜４２−３をリセッ
トするごとにより切断される。
３に信号を出して、ラッチ４２−１〜４２−３をリセッ
トするごとにより切断される。
以上の説明から明らかなように本発明によれば、バス間
結合装置の情報転送容量を改善するので、情報処理シス
テムの処理能力を向上するという著しい工業的効果があ
る。
結合装置の情報転送容量を改善するので、情報処理シス
テムの処理能力を向上するという著しい工業的効果があ
る。
第１図（ａ）は本発明一実施例構成を示すブロック図、
第１図（ｂｌ、Ｉｃ）は選択回路の構成例を示す図、第
２図は情報処理システムの構成図、 第３図はバス間結合装置の従来例のブロック図である。 図において、 １は中央処理装置、 ２は主記憶装置、３．７はチャ
ネル装置、４．６はバス、５．８は入出力装置、 ９は
バス間結合装置、１０．１１はバス制御回路、 １２．１２−１〜１２−３は転送制御回路、２０．２１
は切換え回路を示す。 代理人 弁理士 検量 宏四部 第１ 図 ＜ａ＞ 茅１図 （１）） ｎ 第１図（、Ｇ’） 晃乙叉 篇３ 図
第１図（ｂｌ、Ｉｃ）は選択回路の構成例を示す図、第
２図は情報処理システムの構成図、 第３図はバス間結合装置の従来例のブロック図である。 図において、 １は中央処理装置、 ２は主記憶装置、３．７はチャ
ネル装置、４．６はバス、５．８は入出力装置、 ９は
バス間結合装置、１０．１１はバス制御回路、 １２．１２−１〜１２−３は転送制御回路、２０．２１
は切換え回路を示す。 代理人 弁理士 検量 宏四部 第１ 図 ＜ａ＞ 茅１図 （１）） ｎ 第１図（、Ｇ’） 晃乙叉 篇３ 図
Claims (1)
- 情報処理システムの２組のデータ転送バスを結合し、一
方のバスに接続された装置と他方のバスに接続された装
置との間のデータ転送を行うに際し、複数の転送制御回
路を設け、該転送制御回路の各々は、上記一方のバスに
接続された装置から転送されたデータ及び所要の制御情
報を受信して保持し、上記他方のバスの空き状態を検出
したとき、該保持しているデータを該他方のバスに接続
された装置へ転送するように構成されてなることを特徴
とするバス間結合装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16816684A JPS6146550A (ja) | 1984-08-11 | 1984-08-11 | バス間結合装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16816684A JPS6146550A (ja) | 1984-08-11 | 1984-08-11 | バス間結合装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6146550A true JPS6146550A (ja) | 1986-03-06 |
Family
ID=15863027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16816684A Pending JPS6146550A (ja) | 1984-08-11 | 1984-08-11 | バス間結合装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6146550A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04369065A (ja) * | 1991-06-18 | 1992-12-21 | Mitsubishi Electric Corp | ダイレクトメモリアクセスコントローラ |
| JPH06262405A (ja) * | 1993-03-05 | 1994-09-20 | Toshiba Tungaloy Co Ltd | 工具用被覆部品 |
| JPH11134288A (ja) * | 1997-10-28 | 1999-05-21 | Nec Corp | バスコントローラ |
| JP4630462B2 (ja) * | 1999-02-23 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 集積回路及びそれを用いた情報処理装置 |
-
1984
- 1984-08-11 JP JP16816684A patent/JPS6146550A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04369065A (ja) * | 1991-06-18 | 1992-12-21 | Mitsubishi Electric Corp | ダイレクトメモリアクセスコントローラ |
| JPH06262405A (ja) * | 1993-03-05 | 1994-09-20 | Toshiba Tungaloy Co Ltd | 工具用被覆部品 |
| JPH11134288A (ja) * | 1997-10-28 | 1999-05-21 | Nec Corp | バスコントローラ |
| JP4630462B2 (ja) * | 1999-02-23 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 集積回路及びそれを用いた情報処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0451938A2 (en) | Multiple cluster signal processor | |
| US4417303A (en) | Multi-processor data communication bus structure | |
| US5664142A (en) | Chained DMA devices for crossing common buses | |
| JPS6146550A (ja) | バス間結合装置 | |
| JPS61271555A (ja) | ダイレクトメモリアクセス転送方式 | |
| JP2705955B2 (ja) | 並列情報処理装置 | |
| JPS6367702B2 (ja) | ||
| JPH0223060B2 (ja) | ||
| JPH01191967A (ja) | データ通信処理方式 | |
| JP3086245B2 (ja) | 他系アクセス指定装置 | |
| JPS628832B2 (ja) | ||
| JPH09326813A (ja) | 通信端末装置 | |
| JP2616010B2 (ja) | パケットネットワーク | |
| JPH027212B2 (ja) | ||
| JP2666782B2 (ja) | 多重バス制御システム | |
| JPH0895927A (ja) | 大規模相互接続スイッチ | |
| JPS62181551A (ja) | ゲ−トウエイ装置 | |
| JPH01228350A (ja) | パケット交換機 | |
| JPH0233218B2 (ja) | ||
| JPS60137A (ja) | 伝送装置の送受信デ−タの転送方式 | |
| JPH0113575B2 (ja) | ||
| JPS62245355A (ja) | バス中継装置 | |
| JPS6115461B2 (ja) | ||
| JPH03269661A (ja) | バス権要求方式 | |
| JPS62200947A (ja) | バス中継装置 |