JPH01228350A

JPH01228350A - パケット交換機

Info

Publication number: JPH01228350A
Application number: JP63055507A
Authority: JP
Inventors: Shoji Fujino; 尚司藤野; Susumu Tominaga; 進富永; Naoki Matsudaira; 直樹松平; Takashi Tazaki; 田崎　堅志; Tomohiko Awazu; 粟津　知彦
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-03-09
Filing date: 1988-03-09
Publication date: 1989-09-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目　次〕概要産業上の利用分野従来の技術（第１５図）発明が解決しようとする課題課題を解決するための手段（第１図（ａ）〜（Ｃ））作
用実施例（ａ）請求項１〜５に対応する実施例（第２図〜第８図）（ｂ）請求項６〜７に対応する実施例（第９図〜第１２図）（Ｃ）請求項８に対応する実施例（第１３図〜第１４図）発明の効果〔概　要〕バスマトリクス構成および多重化バス構成のパケット交
換機において、各入力回路、各交差点メモリあるいは各出力回路でバス
の分散制御を可能にし、パケット交換制御の簡易化を図
ることを目的とし、複数の入通信路からのパケットを蓄積する入力回路と、
複数の出通信路へ送出するパケットを蓄積する出力回路
と、所定数の入力回路が共有する入力バスと、所定数の
出力回路が共有する出力バスと、マトリクス配置された
各入力バスと各出力バスとの交点に設けられ、入力バス
からのパケットを蓄積し対応する出力バスに送出する交
差点メモリとを備え、各入力回路および各交差点メモリ
に、入力バスの使用権を獲得しパケットの宛先に応じた
転送制御を行なう入力バスパケット送信手段および受信
手段を備え、各交差点メモリおよび各出力回路に、出力
バスの使用権を獲得しパケットの宛先に応じた転送制御
を行なう出力バスパケット送信手段および受信手段を備
えて構成する。

〔産業上の利用分野〕

本発明は、高速大容量のパケット交換機の改良に関する
。

特に、入通信路に対応する入力バスおよび出通信路に対
応する出力バスをバスマトリクス構成し、さらに各バス
をそれぞれ多重化使用する構成において、各入力回路、
各交差点メモリあるいは各出力回路でバスの分散制御を
可能にし、パケット交換制御の簡易化を図ったパケット
交換機に関する。

また、入力回路あるいは交差点メモリでそれぞれ複数の
入力バスあるいは出力バスのバス制御を可能にし、パケ
ット交換の処理時間（待ち合わせ時間）を短縮し、効率
化を図ることができるパケット交換機に関する。

さらに、優先度の高いパケット（音声パケット）につい
ては交換機内の遅延時間を短縮することができるパケッ
ト交換機に関する。

〔従来の技術〕

従来、パケット交換機の交換処理能力を向上させるため
の構成として、たとえば特開昭６１−１４４９４５号公
報あるいは特開昭６１−２１６５４５号公報において、
バスマトリクス方式が提案されている。

パスマトリクス方式は、各入通信路に対応する入力バス
と、各出通信路に対応する出力バスとをマトリクス状に
配置し、その交点に設けられた交差点メモリ（ＦＩＦＯ
）を介して、各入通信路と各出通信路との間のパケット
交換制御を行なう構成である。

すなわち、入通信路からの入力パケットは、対応する入
力パケット転送回路を介して、出通信路に対応する出力
バスとの交点に設けられた交差点メモリに書き込まれる
。また、各交差点メモリに書き込まれたパケットは、出
通信路に対応する出力パケット転送回路に転送され、出
通信路から出力される。このような構成により、内部幅
幀が軽減され円滑なパケット交換処理を可能にすること
ができるというものである（特開昭６１−１４４９４５
号公報）。

さらに、前記特開昭６１−２１６５４５号公報には、こ
のようなパスマトリクス方式において、入力バスおよび
出力バスを効率よく使用するために、入力パケット転送
回路および出力パケット転送回路により、各々のバスを
多重化して使用する構成が示されている。

第１５図は、そこに示される従来のパケット交換機のブ
ロック構成図である。

図において、各入通信路９０１から到着するパケットは
、対応する入力回路９１０に蓄積される。

入力回路９１０は、対応する入力バス９０５ごとに多重
接続されている。各入力バス９０５ごとに設けられてい
る入力パケット転送回路９５０は、それぞれ対応する入
力バス９０５を介して各入力回路９１０に蓄積されてい
るパケットを順次抽出し、各パケットごとに転送先出通
信路を識別して対応する交差点メモリ９２０に蓄積する
。

各出力バス９０７ごとに設けられている出力パケット転
送回路９７０は、それぞれ対応する出力バス９０７を介
して各交差点メモリ９２０から蓄積されているパケット
を順次抽出し、同様に対応する出力回路９３０に蓄積す
る。

各出力回路９３０のパケットは、対応する出通信路９０
３に送出される。

〔発明が解決しようとする課題〕

ところで、このような従来例構成では、入力パケット転
送回路９５０は、入力バス９０５に多重接続されている
各入力回路９１０から順次パケットを抽出し、かつ転送
先出通信路に対応した交差点メモリ９２０にそのパケッ
トを転送しており、各入力バス９０５ごとにそれぞれ複
数の入力回路９１０と、複数の交差点メモリ９２０との
間のパケット転送処理が集中制御される構成になってい
た。

また、出力パケット転送回路９７０においても同様に、
各出力バス９０７ごとにそれぞれ複数の交差点メモリ９
２０と複数の出力回路９３０との間のパケット転送処理
が集中制御される構成であった。

このように、入力パケット転送回路９５０および出力パ
ケット転送回路９７０は、それぞれ対応する入力バスあ
るいは出力バスごとにパケット転送処理の集中制御を行
なう構成であるので、いずれかのパケット転送回路が故
障した場合には、それが収容されている入力バスあるい
は出力バスは使用できなくなることがあった。

すなわち、故障したパケット転送回路に対応するバスに
多重化されている複数の入通信路あるいは複数の出通信
路がすべてダウンし、多重化度に比例して影響が拡大す
る問題点があった。

本発明は、このような従来の問題点を解決するもので、
各入力回路、各交差点メモリあるいは各出力回路で、そ
れぞれパケットの転送処理を分散制御することができる
パケット交換機を提供することを目的とする。

また、パケット交換制御の効率化を図ることができ、さ
らに優先度の高いパケットについては交換機内の遅延時
間を短縮することができるパケット交換機を提供するこ
とを目的とする。

〔課題を解決するための手段〕

第１図は、本発明の原理ブロック図である。

なお、第１図（ａ）に示す原理ブロック図は請求項１〜
５に対応し、第１図ｂ）に示す原理ブロック図は請求項
６〜７に対応し、第１図（Ｃ）に示す原理ブロック図は
請求項８に対応する。

第１図（ａ）において、入力回路１１０は、複数の入通
信路１０１から到着するパケットをそれぞれ蓄積する。

出力回路１３０は、複数の出通信路１０３へ送出するパ
ケットをそれぞれ蓄積する。

所定数の入力回路がパケットを送出するために共有する
入力バス１０５、および所定数の出力回路がパケットを
受信するために共有する出力バス１０７は、マトリクス
配置される構成である。

交差点メモリ１２０は、各入力バスと各出力バスとの交
点に設けられ、パケットの宛先に応じて入力バスから取
り込まれたパケットを蓄積し、対応する出力バスに送出
する。

入力バス１０５を介して接続される各入力回路１１０お
よび各交差点メモリ１２０に備えられる入力バスパケッ
ト送信手段１１５および入力バスパケット受信手段１２
１は、入力バスの使用権を獲得し、パケットの宛先に応
じた転送制御を行なう。

出力バス１０７を介して接続される各交差点メモリ１２
０および各出力回路１３０に備えられる出力バスパケッ
ト送信手段１２７および出力バスパケット受信手段１３
１は、出力バスの使用権を獲得し、パケットの宛先に応
じた転送制御を行なう。

なお、入力バスパケット送信手段１１５は、入力バスに
接続される入力回路間で送信権を調停し、送信権を獲得
した入力回路がその人力バスに対応する交差点メモリ宛
のパケットを送出する構成であり、入力バスパケット受
信手段１２１は、入力バスに送出された自交差点メモリ
宛のパケットを選択受信する構成であることが好ましい
。

入力バスパケット受信手段１２１は、入力バスに接続さ
れる交差点メモリ間で受信権を調停し、受信権を獲得し
た交差点メモリがその入力バスを介して、各入力回路に
自交差点メモリ宛パケットの転送を指示し、それに応じ
て送出されたパケットを受信する構成であり、入力バス
パケット送信手段１１５は、交差点メモリからのパケッ
ト転送指示に応じて対応するパケットを送出する構成で
あることが好ましい。

出力バスパケット送信手段１２７は、出力バスに接続さ
れる交差点メモリ間で送信権を調停し、送信権を獲得し
た交差点メモリがその出力バスに対応する出力回路宛の
パケットを送出する構成であり、出力バスパケット受信
手段１３１は、出力バスに送出された自出力回路宛のパ
ケットを選択受信する構成であることが好ましい。

出力バスパケット受信手段１３１は、出力バスに接続さ
れる出力回路間で受信権を調停し、受信権を獲得した出
力回路がその出力バスを介して、各交差点メモリに自出
力回路宛パケットの転送を指示し、それに応じて送出さ
れたパケットを受信する構成であり、出力バスパケット
送信手段１２７は、出力回路からのパケット転送指示に
応じて対応するパケットを送出する構成であることが好
ましい。

第１図ら）において、入力バスパケット送信手段１１５
は、複数の入力バスの送信権を調停する構成であり、ま
た出力バスパケット送信手段１２７は、複数の出力バス
の送信権を調停する構成であり、出力バスパケット受信
手段１３１は、それぞれ同列の交差点メモリの出力バス
に対する接続パターンに対応して複数の出力バスに接続
される構成である。

第１図（Ｃ）において、各入力回路１１０には、接続さ
れる入力バスの送信権を調停し、送信権を獲得した入力
回路がその入力バスに対応する交差点メモリ宛のパケッ
トを送出する入力バスパケット送信手段１１５、および
対応する出力バスの送信権を調停し、送信権を獲得した
入力回路がその出力バスに対応する出力回路宛のパケッ
トを送出する出力バスパケット送信手段１１７の少なく
ともいずれか一方の手段が備えられる。

各交差点メモリ１２０に備えられる入力バスパケット受
信手段１２１は、入力バスに送出された自交差点メモリ
宛のパケットを選択受信し、出力バスパケット送信手段
１２７は、接続される出力バスの送信権を調停し、送信
権を獲得した交差点メモリがその出力バスに対応する出
力回路宛のパケットを送出する。

各出力回路１３０に備えられる出力バスパケット受信手
段１３１は、出力バスに送出された自出力回路宛のパケ
ットを選択受信する。

〔作　用〕

本発明は、入力回路１１０および交差点メモリ１２０に
備えられた入力バスパケット送信手段１１５および入力
バスパケット受信手段１２１が、入力バス１０５の使用
権を獲得し、入力回路１１Ｏから宛先アドレスに対応す
る交差点メモリ１２０へのパケット転送制御を行なう。

また、交差点メモリ１２０および出力回路工３０に備え
られた出力バスパケット送信手段１２７および出力バス
パケット受信手段１３１が、出力バス１０７の使用権を
獲得し、交差点メモリ１２．０から宛先アドレスに対応
する出力回路１３０へのパケット転送制御を行なう。

このように、各入力回路１１０、各交差点メモリ１２０
あるいは各出力回路１３０で、入力バス１０５および出
力バス１０７の分散制御を行ない、それぞれの間でパケ
ット転送処理を行なうことにより、パケット交換制御の
簡易化を図ることができる。

また、所定の入力回路あるいは所定の交差点メモリで、
複数の入力バスあるいは出力バスに対するバス制御を可
能にし、それぞれの間でパケット転送制御を行なうこと
により、パケット交換制御の効率化を図ることができる
。

また、入力回路１１０に備えられた入力バスパケット送
信手段１１５が、それぞれ対応する入力バス１０５の使
用権を獲得し、入力回路１１０から宛先アドレスに対応
する交差点メモリ１２０へのパケット転送制御を行なう
とともに、出力バスパケット送信手段１１７が、それぞ
れ対応する出力バス１０７の使用権を獲得し、入力回路
１１０から宛先アドレスに対応する出力回路１３０への
パケット転送制御を行なう。

二のように、所定の入力回路で直接出力バスに対するバ
ス制御を可能にすることにより、優先度の高いパケット
については交換機内の交換処理に伴う遅延時間を短縮す
ることができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

（ａ）　　請求項１〜５に対応する実施例ここでは、ま
ず入力バスを介して接続される入力回路および交差点メ
モリに設けられる入力バスパケット送信手段（第１図（
ａ）、１１５）および入力バスパケット受信手段（第１
図（ａ）、１２１）について、請求項２および請求項３
に対応する実施例を示す。

すなわち、請求項２に対応する実施例は、入力回路間で
入力バスの使用権（以下、「パケット送信権」という。

）を調停し、パケット送信権を獲得した入力回路から入
力バスに送出されたパケットが、宛先対応の交差点メモ
リに受信される構成（以下、「パケット送信権獲得方式
」という。）である。

また、請求項３に対応する実施例は、交差点メモリ間で
入力バスの使用権（以下、「パケット受信権」という。

）を調停し、パケット受信権を獲得した交差点メモリが
、入力バスを介して各入力回路からその交差点メモリ宛
パケットを吸い上げる構成Ｃ以下、ｒパケット受信権獲
得方式ｊという。）である。

第２図は、パケット送信権獲得方式の実施例を示すブロ
ック構成図である。

図において、入力バス２０５には、多重化される所定数
ｎの入力回路２１０１〜７および各出力バス２０７．〜
．に対応する複数の交差点メモリ２２０１〜．が接続さ
れる。

各入力回路２１０．〜７は、それぞれデータ処理部２１
１、バッファメモリ部２１３および送信権獲得制御部２
１５を有する。入通信路２０１からの入力パケットは、
データ処理部２１１を介してバッファメモリ部２１３に
蓄積される。入力回路間で入力バス２０５のパケット送
信権を調停する送信権獲得制御部２１５は、パケット送
信権獲得後にバッファメモリ部２１３を制御し、入力バ
ス２０５に送信待ちパケットを送出させる。

各交差点メモリ２２０．〜１は、それぞれアドレスフィ
ルタ２２１およびバッファメモリ部２２３を有する。入
力バス２０５から取り込まれるパケットは、アドレスフ
ィルタ２２１を介してその宛先アドレスに基づきバッフ
ァメモリ部２２３に蓄積される。

第３図は、パケット送信権獲得方式の処理手順を示す図
である。

第２図および第３図において、 ■　各入力回路２１０．〜７の送信権獲得制御部２１５
が、入力回路間で入力バス２０５の使用権を調停し、パ
ケット送信権を獲得する。

■　パケット送信権を獲得した入力回路２１０が、送信
権獲得ＩＩＪ御部２１５の制御により、バッファメモリ
部２１３に蓄積されている送信待ちパケットを入力バス
２０５に送出する。なお、このパケットには、各出通信
路に対応する出力回路、あるいは各出力バスに対応する
交差点メモリの宛先アドレスが付加される。

■　各交差点メモリ２２０１〜．のアドレスフィルタ２
２１が、受信するパケットの宛先アドレスを判断し、そ
の宛先アドレスに対応する交差点メモリ２２０がそのパ
ケットをバッファメモリ部２２３に書き込む。

なお、送信権獲得制御部２１５における入力バス２０５
の使用権（パケット送信権）の獲得調停方法は、公知の
バス型構造における多重アクセス機能の実現アルゴリズ
ムが流用できる。たとえば、所定の規則に従って入力バ
スにランダムアクセスを行ない、衝突検出による調停を
行ないパケット送信権を獲得するｒＣ３ＭＡ／ＣＤ方式
」、あるいは各入力回路２１０．〜．の間でトークン（
送信権）の受は渡しを行ない、トークンを受は取った送
信権獲得制御部２１５が、送信待ちパケットの送出制御
を行なう「トークンパッシング方式」の利用が可能であ
る。

また、第２図に示す実施例では、送信権獲得制御とパケ
ット転送が、１本の入力バスで共用される構成例を示し
たが、制御を容易にするためにそれぞれ分離する構成と
してもよい。なお、その場合に、さらにパケットの宛先
アドレスに対応する交差点メモリに対して受信指示を行
なう制御線を付加すれば、各交差点メモリにおいてパケ
ットの宛先判断を行なう必要はない（アドレスフィルタ
２２１は不要）。

第４図は、パケット受信権獲得方式の実施例を示すブロ
ック構成図である。

図において、人力バス３０５には、多重化される所定数
ｎの入力回路３１０１〜７、および出力バス３０７．〜
．に対応する複数の交差点メモリ３２０、〜．が接続さ
れる。

各入力回路３１０＋−は、それぞれデータ処理部３１１
、バッファメモリ部３１３およびパケット送信制御部３
１５を有する。大通信路３０１からの入力パケットは、
データ処理部３１１を介してバッファメモリ部３１３に
蓄積される。入力バス３０５を介して交差点メモリ３２
０からのポーリングを受けるパケット送信制御部３１５
は、バッファメモリ部３１３を制御し、入力バス３０５
にその交差点メモリ宛の送信待ちパケットを送出させる
。

各交差点メモリ３２０．〜１は、それぞれ受信権獲得制
御部３２１およびバッファメモリ部３２３を有する。交
差点メモリ間で入力バス３０５のパケット受信権を調停
する受信権獲得制御部３２１は、パケット受信権獲得後
に入力バス３０５を介して各入力回路３１０．〜７にポ
ーリングを行ない、またバッファメモリ部３２３を制御
し、ポーリングに応じて入力バス３０５に送出されたパ
ケットを取り込み蓄積する。

第５図は、パケット受信権獲得方式の処理手順を示す図
である。

第４図および第５図において、 ■　各交差点メモリ３２０．〜０の受信権獲得制御部３
２１が、交差点メモリ間で入力バス３０５の使用権を調
停し、パケット受信権を獲得する。

■　パケット受信権を獲得した交差点メモリ３２０が、
受信権獲得制御部３２１の制御により、入力バス３０５
を介して各入力回路３１０．〜７をポーリングし、自交
差点メモリ宛パケットの転送を指示する。

■　ポーリングされた入力回路３１０が、パケット送信
制御部３１５の制御により、バッファメモリ部３１３か
ら対応する宛先アドレスを有する送信待ちパケットを入
力バス３０５に送出する。

■　ポーリングを行った交差点メモリ３２０が、受信権
獲得制御部３２１の制御により、ポーリングされた入力
回路３１０から入力バス３０５に送出されたパケットを
受信し、そのバッファメモリ部３２３に書き込む。

なお、受信権獲得制御部３２１における入力バス３０５
のパケット受信権の獲得調停方法は、パケット送信権の
獲得調停方法のトークン（送信権）の受は渡しと同様に
行なうことができる（なお、この場合にはトークン（送
信権）に対してリスン（受信権）の受は渡しとなる）。

また、ポーリングに対応するパケット転送と、各交差点
メモリ間のリスン（受信権）の受は渡しのタイミングは
、（ｉ）パケット受信権を獲得した交差点メモリ３２０が
、各入力回路３１０１〜、に対して順次ポーリングを行
ない、その交差点メモリ宛パケットを−通り吸い上げて
から、次の交差点メモリにリスンを渡す、（ｉｉ　）パケット受信権を獲得した交差点メモリ３２
０が、各入力回路３１０．〜７に対して順次ポーリング
を行なうが、その交差点メモリ宛パケットの転送が行な
われるごとに、次の交差点メモリにリスンを渡す、このいずれの場合であってもよい。

第６図は、（ｉｉ　）の場合に対応する受信権獲得制御
部３２１の動作アルゴリズムを示すフローチャートであ
る。

パケット受信権を獲得した交差点メモリ３２０は、入力
回路３１０＋（ｉは１〜ｎの整数）のポーリングを行な
い、入力回路３１０．にこの交差点メモリ宛の送信待ち
パケットがあるか否かを判断する。

ポーリングされた入力回路３１０正に、対応する宛先ア
ドレスを有する送信待ちパケットがない場合には、次の
入力回路３１０ｉ、、に対してポーリングを行なう。

対応する宛先アドレスを有する送信待ちパケットがある
場合には、その入力回路３１Ｏ３に対してパケットの送
信指示を行なう。一方、バッファメモリ部３２３に対し
て、送信指示に基づいて入力バス３０５に送出されたパ
ケットの受信指示を行なう。

ここで、入力回路３１０．から交差点メモリ３２０に、
たとえば一つのパケットの転送が行われると、パケット
受信権（リスン）を他の交差点メモリに渡す。

なお、順次ポーリングする入力回路に対応する宛先アド
レスを有する送信待ちパケットがなく、全入力回路に対
するポーリングが一巡した場合（ｉ　＞ｎ）にも、同様
に他の交差点メモリにバケット受信権（リスン）が渡さ
れる。

また、送信待ちパケットの有る無しにかかわらず、その
都度パケット受信権を他の交差点メモリに渡すようにし
てもよい。いずれの場合においても、次回にパケット受
信権を獲得したときには、次の入力回路がポーリングさ
れるように設定される。

また、第４図に示す実施例では、受信権獲得制御とパケ
ット転送が、１本の入力バスで共用される構成例を示し
たが、制御を容易にするためにそれぞれ分離する構成と
してもよい。

以上、入力バスを介して接続される入力回路と交差点メ
モリとの間でパケット転送制御を行なう入力バスパケッ
ト送信手段および入力バスパケット受信手段において、
「パケット送信権獲得方式」および「パケット受信権獲
得方弐ノについてそれぞれ説明したが、出力バスを介し
て接続される交差点メモリおよび出力回路に設けられる
出力バスパケット送信手段（第１図（ａ）、１２７）お
よび出力バスパケット受信手段（第１図（ａ）、１３１
）においても、同様に「パケット送信権獲得方式」ある
いは「パケット受信権獲得方式」が適用される。

この出力バスパケット送信手段および出力バスパケット
受信手段におけるパケット送信権獲得方式（請求項４に
対応）は、第７図に示すように、交差点メモリ４２０に
送信権獲得制御部４２７を備え、出力バス４０７のパケ
ット送信権獲得に応じてバッファメモリ部４２３から出
力バス４０７にパケットを送出し、出力回路４３０にア
ドレスフィルタ４３１を備え、対応する宛先アドレスを
有するパケットをバッファメモリ部４３３に取り込み、
データ処理部４３５を介して出通信路４０３に送出する
構成である。

また、出力バスパケット送信手段および出力バスパケッ
ト受信手段におけるパケット受信権獲得方式（請求項５
に対応）は、第８図に示すように、出力回路５３０に受
信権獲得制御部５３１を備え、出力バス５０７のパケッ
ト受信権獲得に応じて各交差点メモリ５２０にポーリン
グを行ない、交差点メモリ５２０にパケット送信制御部
５２７を備え、ポーリングに対してその出力回路宛のパ
ケットを出力バス５０７に送出し、出力回路５３０では
そのパケットをバッファメモリ部５３３に取り込み、デ
ータ処理部５３５を介して出通信路５０３に送出する構
成である。

このように、出力バスパケット送信手段および出力バス
パケット受信手段は、入力バスパケット送信手段および
入力バスパケット受信手段における「入力回路−人力バ
ス−交差点メモリ」の関係を、「交差点メモリー出力バ
ス−出力回路」の関係に置換することにより同様に説明
できるので、その詳細説明は省略する。

ところで、本発明のパケット交換機は、入力バスおよび
出力バスの制御手段として、それぞれ「パケット送信権
獲得方式」あるいは「パケット受信権獲得方式」のいず
れかをとる構成であり、その組み合わせは４通りが可能
であるが、各構成およびその動作はそれぞれ独立してお
り、第２図〜第６図に示す入力バスパケット送信手段お
よび入力バスパケット受信手段の実施例の説明により、
その動作は容易に類推できる。

すなわち、パケット交換機としての動作は、入力バスの
パケット送信権獲得あるいはパケット受信権獲得により
、入力回路から宛先アドレスに対応する交差点メモリに
パケットを転送し、さらに出力バスのパケット送信権獲
得あるいはパケット受信権獲得により、交差点メモリか
ら宛先アドレスに対応する出力回路にパケットを転送す
ることにより交換処理を行なうものである。

（ｂ）　　請求項６〜７に対応する実施例第９図は、請
求項６に対応する複数の入力バスに接続される入力回路
の一実施例を示すブロック構成図である。

ここでは、三本の入力バスと二本の出力バスによる構成
例を示す。

図において、入力回路６１０１１．　６１０１２は、入
力バス６０５．および入力バス６０５□に接続され、入
力回路６１０．、．６１０□２は、入力バス６０５□お
よび入力バス６０５３に接続され、入力回路６１０３＋
、　　６１０３２は、入力バス６ｏ５３および入力バス
６０５．に接続される。

各入力回路６１０□〜６１ｏ３□は、それぞれ入通信路
６０Ｌ＋〜６０１３□とのインタフェースをとるデータ
処理部６１１、バッファメモリ部６１３および対応する
入力バスのパケット送信権の獲得制御を行なう送信権獲
得制御部６１５，６１６を有する。

入通信路６０１１□からの入力パケットは、データ処理
部６１１を介してバッファメモリ部６１３に蓄積される
。入力バス６０５．にｉ続される送信権獲得制御部６１
５は、入力バス６０５．に接続される他の入力回路６１
０ｚ、６１０３□　６１０３２との間で、その入力バス
のパケット送信権を調停する。入力バス６０５□に接続
される送信権獲得制御部６１６は、入力バス６０５□に
接続さレル他ノ入力回路６１０．、、　６１０．、、　
６１０２２との間でパケット送信権を調停する。送信権
獲得制御部６１５，６１６は、パケット送信権獲得後に
それぞれバッファメモリ部６１３を制御して対応する入
力バスに送信待ちパケットを送出させる。

人力バス６０５．〜６０５３と出力バス６０７．。

６０７！はマトリクス状に配置され、各交点にそれぞれ
交差点メモリ６２０．、．６２０１２，６２０□１゜６
２０２□、６２０３．．６２０．□が設けられる。

各交差点メモリ６２０＋＋〜６２０３□は、入力バスか
らのパケット受信に関する構成として、それぞれ自交差
点メモリ宛のパケットの選択受信を行なうアドレスフィ
ルタ６２１およびバッファメモリ部６２３を有する。

大力バス６０５１〜６０５３から取り込まれるパケット
は、アドレスフィルタ６２１を介してその宛先アドレス
に基づきバッファメモリ部６２３に蓄積される。すなわ
ち、交差点メモリ６２０．。

〜６２０３１には、出力バス６０７．に対応する出力回
路宛のパケットが蓄積される。

なお、第９図に示す実施例では、入力回路６１Ｏａｔお
よび出力バス６０７．との交点に設けられた交差点メモ
リ６２０．、．６２０□１．６２０３１に着目し、その
構成および動作について説明するが、他の入力回路およ
び交差点メモリにおいてもその構成および動作は同様で
ある。

以上の構成に基づいて、パケット送信権獲得方式による
入力回路から交差点メモリへのパケット転送動作につい
て説明する。

■　入力回路６１０＋ｚの送信権獲得制御部６１５゜６
１６が、各入力バス６０５．，６０５．に接続される入
力回路間でパケット送信権を調停し、それぞれ独自にパ
ケット送信権を獲得する。

■　パケット送信権を獲得した送信権獲得制御部６１５
．６１６は、バッファメモリ部６１３に蓄積されている
送信待ちパケットを対応する入力バス６０５Ｉ、６０５
ｔに送出する。なお、このパケットには、各出通信路に
対応する出力回路、あるいは各出力バスに対応する交差
点メモリの宛先アドレスが付加される。

■　各交差点メモリ６２０□〜６２０３□のアドレスフ
ィルタ６２１は、受信するパケットの宛先アドレスを判
断し、その宛先アドレスに対応する交差点メモリがその
パケットをバッファメモリ部６２３に書き込む。

すなわち、たとえば出力バス６０７．に接続されている
出力回路宛のパケットが、入力回路６１０．２から対応
する交差点メモリに転送される経路は、入力バス６０５
１のパケット送信権が獲得できた場合には、送信権獲得
制御部６１５の制御により入力バス６０５．を介して交
差点メモリ６２０□に転送蓄積され、入力バス６０５２
のパケット送信権が獲得できた場合には、送信権獲得制
御部６１６の制御により入力バス６０５□を介して交差
点メモリ６２０□１に転送蓄積される。

なお、送信権獲得制御部６１５，６１６におけるパケッ
ト送信権の獲得調停方法は、前述のようにｒＣ３ＭＡ／
ＣＤ方式」などの利用が可能である。

このように、一つの入力回路が複数の入力バスに対して
、並行してパケット送信権の獲得制御を行なうことによ
り、バスの使用効率が上がり、またパケット送信権獲得
要求の競合を緩和することができる。

なお、複数の入力バスに対するパケット送信権が同時に
獲得できた場合には、いずれが一方を選択するか、ある
いは送信待ちにある複数のパケットをそれぞれ各入力バ
スに送出するようにしてもよい。

第１０図は、この後者の場合に対応する入力回路のバッ
ファメモリ部（第９図、６１３）の一実施例を示すブロ
ック構成図である。すなわち、各送信権獲得制御部のパ
ケット送信要求に応じて、別個のパケットを非同期にそ
れぞれの入力バスに送出できるように、先入れ先出しメ
モリＣ以下、「ＦＩＦＯ，という。）６５１，６５３お
よびセレクタ６５５，６５７を備える構成である。

図において、ＦＩＦＯ書込み制御回路６６１には、デー
タ処理部（第９図、６１１）から送出されるバケット書
込み要求信号ａ、およびＦＩＦＯ６５１，６５３から出
力されるＦｒＦＯａ’態信号すが大信号れ、各信号入力
に応じて各送信権獲得制御部（第９図、６１５，６１６
）に送信権獲得要求信号Ｃを送出し、セレクタ６６３に
選択制御信号ｄを送出する。

データ処理部から送出されるパケットｅは、セレクタ６
６３を介していずれか一方のＦＩＦＯ６５１，６５３に
書き込まれる。ＰＩＦＯ６５１の出力はセレクタ６５５
，６５７の一方の入力に接続され、ＰＩＦＯ６５３の出
力はセレクタ６５５゜６５７の他方の入力に接続される
。

ＦＩＦＯ続出し制御回路６６５には、送信権獲得制御部
（６１５，６１６）から送出されるパケット送信要求信
号ｆ、およびＦＩＦＯ６５１，６５３から出力されるＦ
ＩＦＯ状態信号すが入力され、各信号入力に応じてセレ
クタ６５５，６５７に選択制御信号ｇを送出する。

セレクタ６５５，６５７は、選択制御信号ｇに応じてそ
れぞれ切り替えられる。セレクタ６５５の出力は第一の
入力バス（第９図、６ＯＳ＋）に接続され、セレクタ６
５７の出力は第二の入力バス（第９図、６０５□）に接
続される。

このような構成により、入力パケットはＦＩＦ０６５５
．６５７の空き状態に応じて、そのいずれか一方のＦＩ
ＦＯに書き込まれ、パケット送信権の獲得に応じたパケ
ット送信要求信号ｆにより、対応するセレクタを介して
ＦＩＦＯ６５１，６５３の一方の出力パケットが選択送
出される。

なお、接続される二つの入力バスのパケット送信権が同
時に獲得できた場合には、ＦＩＦＯ続出し制御回路６６
５は、たとえばセレクタ６５５がＦＩＦＯ６５１の出力
を選択送出し、セレクタ６５７がＦ［ＦＯ６５３の出力
を選択送出するように制御を行なう。すなわち、二つの
パケットを各入力バスに同時にかつ独立して送出するこ
とができる。

以上説明した実施例では、すべての入力回路がそれぞれ
二つの入力バスに接続される構成例を示したが、一つあ
るいは三つ以上の入力バスに接続される入力回路を任意
に設けてもよい。その場合の送信権獲得制御部は、各入
力バスに対応して設けられる。

また、ここに示す実施例ではパケット送信権獲得方式が
適用されるので、入力回路と入力バスとの接続設定は容
易であり、各入力回路は対応する入通信路の状態に対応
して、入力バスの容量の範囲内で入力バスへの接続パタ
ーンをそれぞれ独立に設定することができる。すなわち
、第９図に示す実施例では、例えば入力回路６１０ｚお
よび入力回路６１０１□は、ともに入力バス６０５１お
よび６０５□に接続される構成であるが、一方の入力回
路が入力バス６０５．と入力バス６０５□、他方の入力
回路が入力バス６０５１と入力バス６０５、のように接
続されてもよい。

第１１図は、請求項７に対応する複数の出力バスに接続
される交差点メモリおよび出力回路の一実施例を示すブ
ロック構成図である。

ここでは、三本の入力バスと三本の出力バスによる構成
例を示す。

図において、入カバスフ０５．〜７０５３と出カバスフ
０７１〜７０７３はマトリクス状に配置され、各交点に
それぞれ交差点メモリ７２０目〜７２０１ｆｆ、７２０
□１〜７２０ｔ３．　７２０．ｌｌ−７２０゜が設けら
れる。出力回路７３０．、．７３０□１．７３０１ｚ、
　　７３０ｚｔ、７３０１ｓ、１３０ｚｓは、それぞれ
同列にある交差点メモリの出力バスに対する接続パター
ンに応じた出力バスに接続される。

すなわち、交差点メモリ７２０１□　７２０□１が出カ
バスフ０７Ｉおよび７０７□に接続されるのに対して、
出力回路７３０１１および７３０！Ｉはそれぞれ出カバ
スフ０７．および７０７□に接続される。同様に、交差
点メモリ７２０．２．１２０□２が出カバスフ０７□お
よび７０７．に接続されるのに対して、出力回路７３０
＋ｚおよび１３０ｔ＊はそれぞれ出カバスフ０７！およ
び７０７．に接続される。また、交差点メモリ７２’０
１３．　７２０□。

が出カバスフ０７３および７０７１に接続され、交差点
メモリ７２０ｚｚが出カバスフ０７．および７０７２に
接続されるのに対して、出力回路７３０＋ｉおよび１３
０ｚｓはそれぞれ出カバスフ０７１．７０７□および７
０７．に接続される。

なお、交差点メモリ７２０３１および１２０３ｚは、こ
こではぞれぞれ一つの出力バスのみに接続される。

各交差点メモリ７２０□〜７２０ｚ＊は、それぞれ自交
差点メモリ宛のパケットの選択受信を行なうアドレスフ
ィルタ７２１、バッファメモリ部７２３および接続され
る出力バスに対するパケット送信権の獲得制御を行なう
送信権獲得制御部７２７．７２８を有する。

入カバスフ０５１からの入力パケットは、前述したよう
に、アドレスフィルタ７２１を介してその宛先アドレス
に基づきバッファメモリ部７２３に蓄積される。出カバ
スフ０７．に接続される送信権獲得制御部７２７は、出
カバスフ０７．に接続される他の交差点メモリ７２０□
＋、７２０＋ｓ。

１２０ｚｓとの間で、その出力バスのパケット送信権を
調停する。出カバスフ０７□に接続される送信権獲得制
御部７２８は、出カバスフ０７．に接続される他の交差
点メモリ７２０□、、７２０．□。

７２０ｒｔ、　　７２０３ｚ、　　７２０３３との間で
、その出力バスのパケット送信権を調停する。送信権獲
得制御部７２７．７２８は、パケット送信権獲得後にそ
れぞれバッファメモリ部７２３を制御して対応する出力
バスに送信待ちパケットを送出させる。

出力回路７３０．１〜７３０□、は、各出力バスに対応
したアドレスフィルタ７３１，７３２、バッファメモリ
部７３３および出通信路７０３．．〜７０３□、とのイ
ンタフェースをとるデータ処理部７３５を有する。

出カバスフ０７．および７０７□から取り込まれるパケ
ットは、それぞれアドレスフィルタ７３１．７３２を介
してその宛先アドレスに基づきバッファメモリ部７３３
に蓄積される。バッファメモリ部７３３の出力は、デー
タ処理部７３５を介して出通信路７０３□に送出される
。

なお、第１１図に示す実施例では、交差点メモリ７２０
□および出カバスフ０７．．７０７□に接続される出力
回路７３０．、に着目してその構成および動作について
説明するが、他の交差点メモリおよび出力回路において
もその構成および動作は同様である。

また、各交差点メモリは、前述した入力回路と入力バス
との関係のように、出力バスへの接続パターンはそれぞ
れ独立であるが、各出力回路は同列の交差点メモリのそ
れに準する必要がある。

たとえば、第三列の交差点メモリ７２０１３．７２０ｚ
３．　７２０ｓ−ｓでは、出カバスフ０７．に対応する
出力回路７３０゜、７３０ｇ３宛のパケットの交換処理
が行なわれるので、出カバスフ０７．の他に接続される
出カバスフ０７．，７０７□に対応して、出力回路７３
０＋３．７３０□３は出カバスフ０７１〜７０７．に接
続される必要がある。

以上の構成に基づいて、パケット送信権獲得制御による
交差点メモリから出力回路へのパケット転送動作につい
て説明する。

■　交差点メモリ７２０．の送信権獲得制御部７２７．
７２８が、各出カバスフ０７．，７０７゜に接続される
交差点メモリ間でパケット送信権を調停し、それぞれ独
自にパケット送信権を獲得する。

■　パケット送信権を獲得した送信権獲得制御部７２７
．７２８は、バッファメモリ部７２３に蓄積されている
送信待ちパケットを対応する出カバスフ０７＋　、１０
１ｔに送出する。

■　出力回路７３０＋＋のアドレスフィルタ７３１゜７
３２は、受信するパケットの宛先アドレスを判断し、そ
の宛先アドレスに対応する出力回路がそのパケットをバ
ッファメモリ部７３３に書き込む。

すなわち、たとえば出カバスフ０７．に接続されている
出力回路宛のパケットが、交差点メモリ７２０＋＋から
対応する出力回路７３０．に転送される経路は、出カバ
スフ０７．のパケット送信権が獲得できた場合には、送
信権獲得制御部７２７の制御により出カバスフ０７．を
介して出力回路７３０、に転送され、アドレスフィルタ
７３１を介してバッファメモリ部７３３に蓄積される。

また、出カバスフ０７！のパケット送信権が獲得できた
場合には、送信権獲得制御部７２８の制御により出カバ
スフ０７！を介して出力回路７３０．１に転送され、ア
ドレスフィルタ７３２を介してバッファメモリ部７３３
に蓄積される。

このように、交差点メモリから出力回路へのパケット転
送は、パケット送信権の獲得状況に応じて対応する出力
バスを介して行なわれる。

なお、パケット送信権の獲得調停方法は前述した通りで
ある。

また、複数の出力バスに対するパケット送信権が同時に
獲得できた場合の対処方法は、前述した入力回路におけ
る場合と同様であり、第１０図に示す入力回路のバッフ
ァメモリ部の構成をそのまま交差点メモリのバッファメ
モリ部に置き換えることが可能である。

また、出力回路のバッファメモリ部７３３は、接続され
る出力バスが２本の場合には２ボートメモリを用いる構
成、あるいは接続される出力バスの数に応じた独立のＦ
ＩＦＯを用いる構成などがある。

第１２図は、この後者の場合に対応する出力回路のバッ
ファメモリ部（第１１図、７３３）の一実施例のブロッ
ク構成図である。すなわち、二つのＦＩＦＯ７５１，７
５３とセレクタ７５５を備える構成である。

図において、各アドレスフィルタ（第１１図、７３１．
７３２）から送出されるパケットａ、ｂは、それぞれ対
応するＦＩＦＯ７５１，７５３に書き込まれる。各ＦＩ
ＦＯから出力されるＦＩＦＯ状態信状態信号上れぞれデ
ータ処理部（第１１図、７３５）に入力され、それに応
じてセレクタ７５５に選択制御信号ｄが送出され、対応
するＦＩＦＯの読み出しが行なわれ、読み出されたパケ
ッｌ−ｅがデータ処理部（７３５）に送出される。

以上、入力回路と、交差点メモリおよび出力回路とにお
ける本発明実施例構成およびその動作についてそれぞれ
独立した形式で説明したが、本発明のパケット交換機で
はそれらを組み合わせた構成であり、通常、各入力バス
および各出力バスの使用頻度に応じて最適な複数バス接
続構成がとられる。

（Ｃ）　　請求項８に対応する実施例第１３図は、請求項８に対応するパケット交換機の一実
施例を示すブロック構成図である。

ここでは、二本の入力バスと二本の出力バスによる構成
例を示す。

図において、入力回路８１０１１．　８１０．、は入力
バス８０５．に接続され、入力回路８１０！１゜８１０
ｚｚは入力バス８０５ｚに接続される。

各入力回路８１０□〜８１０ｚｇは、それぞれ入通信路
８０１□〜８０１ｏとのインタフェースをとるデータ処
理部８１１．バッファメモリ部８１３および対応する入
力バスのパケット送信権の獲得制御を行なう送信権獲得
制御部８１５を有する。

入通信路８０１＋ｚからの入力パケットは、データ処理
部８１１を介してバッファメモリ部８１３に蓄積される
。入力バス８０５．に接続される送信権獲得制御部８１
５は、入力バス８０５１に接続される他の入力回路８１
０＋ｔとの間でその入力バスのパケット送信権を調停し
、パケット送信権獲得後にバッファメモリ部８１３を制
御して対応する入力バスに送信待ちパケットを送出させ
る。

入力バスｓｏｓ＋、ｓｏ５ｇと出力バス８０７□８０７
ｔはマトリクス状に配置され、各交点にそれぞれ交差点
メモリ８２０＋＋、８２０＋＊、８２０ｚ＋。

８２０２、が設けられる。

各交差点メモリ８２０１．〜８２０゜は、それぞれ自交
差点メモリ宛のパケットの選択受信を行なうアドレスフ
ィルタ８２１、バッファメモリ部８２３および対応する
出力バスのパケット送信権の獲得制御を行なう送信権獲
得制御部８２７を有する。

入力バス８０５．からの入力パケットは、アドレスフィ
ルタ８２１を介してその宛先アドレスに基づきバッファ
メモリ部８２３に蓄積される。出力バス８０７１に接続
される送信権獲得制御部８２７は、出力バス８０７１に
接続される他の交差点メモリ８２０ｇ＋との間でその出
力バスのパケット送信権を調停し、パケット送信権獲得
後にバッファメモリ部８２３を制御して対応する出力バ
スに送信待ちパケットを送出させる。

出力バス８０７１には出力回路８３０１．．８３０□１
が接続され、出力バス８０７□には出力回路８３０Ｉｚ
、　　８３０ｚｔが接続される。

各出力回路８３０Ｉｌ〜８３０゜は、それぞれ自出力回
路宛のパケットの選択受信を行なうアドレスフィルタ８
３１１バッファメモリ部８３３および出通信路８０３．
１〜８０３ｚｔとのインタフェースをとるデータ処理部
８３５を存する。

出力バス８０７．から取り込まれるパケットは、アドレ
スフィルタ８３１を介してその宛先アドレスに基づきバ
ッファメモリ部８３３に蓄積される。

バッファメモリ部８３３の出力は、データ処理部８３５
を介して出通信路８０３．．に送出される。

なお、第１３図に示す実施例では、入力回路８工０＋ｇ
＋交差点メモリ８２０１１および出力回路８３０□に着
目してその構成および動作について説明するが、他の入
力回路、交差点メモリおよび出力回路においてもその構
成および動作は同様である。

また、送信権獲得制御部８１７，８１８および入力回路
８１０ｚｇについては後述する。

請求項８に示す本発明の特徴とするところは、以上の構
成において、入力回路が所定の出力バスに対するパケッ
ト送信権を獲得し、交差点メモリを介することなく所定
の出力回路にパケット転送を直接行なうことができる構
成にある。

すなわち、入力回路８１０＋ｚにおいて、出力バス８０
７．のパケット送信権の獲得制御を行なう送信権獲得制
御部８１７と、出力バス８０７□のパケット送信権の獲
得制御を行なう送信権獲得制御部８１８とを備え、所定
のパケットはこの送信権獲得制御部８１７，８１８の制
御の下で、バッファメモリ部８１３から直接対応する出
力バスに送出され、対応する出力回路に転送される。

なお、入力回路８１０□２は入力バス８０５！および出
力バス８０７１の各パケット送信権の獲得制御を行なう
構成であり、入力回路８１０ｚｓは出力バス８０７□の
みのパケット送信権の獲得制御を行なう構成である。

したがって、入力回路８１０＋ｚの送信権獲得制御部８
１７は、出力バス８０７Ｉに接続される交差点メモリ８
２０１１．８２０！Ｉおよび入力回路８１０！富との間
で、相互にパケット送信権の獲得制御を行ない、送信権
獲得制御部８１８は、出力バス８０７ｔに接続される交
差点メモリ８２０＋ｚ。

８２０ｇｇおよび入力回路８１０□３との間で、相互に
パケット送信権の獲得制御を行なう。

このような構成において、入力回路５ｔｏｔｚあるいは
入力回路８１０□２に人力されるパケットのうち、所定
の出力バス（出力回路）宛のパケットには優先度が設定
され、それに基づいて対応する送信権獲得制御部がそれ
ぞれ起動される。すなわち、本実施例に示す入力回路８
１　Ｌｘ、　　８１０！！では、各パケットはあらかじ
め設定されている宛先および優先度に応じて、入力バス
あるいは対応する出力バスのいずれかに送出される構成
であり、かつそれぞれ独立に処理されるようになってい
る。

第１４図は、このような構成に対応する入力回路のバッ
ファメモリ部（第１３図、８Ｉ３）の一実施例を示すブ
ロック構成図である。すなわち、入力パケットの優先度
に応じて、それぞれ対応する入力バスあるいは出力バス
にそれぞれ独立して送出できるように、セレクタ８５１
と、Ｆ　Ｉ　ＦＯ８５３，８５５，８５７を備える。

図において、ＰＩＦＯ８５３には非優先パケットが格納
され、ＰＩＦＯ８５５には第一の出力バス（第１３図、
８０７．）に送出される優先パケットが格納され、ＰＩ
ＦＯ８５７には第二の出力バス（第１３図、８０７□）
に送出される優先パケットが格納される。

ＦＩＦＯ書込み制御回路８６１には、データ処理部（第
１３図、８１１）から送出されるパケット書込み要求信
号ａが入力され、入力パケットの優先度に応じて対応す
る送信権獲得制御部（第１３図、８１５．８１７．８１
８）に送信権獲得要求信号すを送出し、セレクタ８５１
に選択制御信号Ｃを送出する。

データ処理部から送出されるパケットｄは、セレクタ８
５１を介していずれか一つのＦＩＦＯに書き込まれる。

ＰＩＦＯ８５３の出力は入力バス（第１３図、８０５．
）に接続され、ＰＩＦＯ８５５の出力は第一の出力バス
（第１３図、８０７＋）に接続され、ＰＩＦＯ８５７の
出力は第二の出力バス（第１３図、８０７□）に接続さ
れる。

ＦＩＦＯ読出し制御回路８６３には、各送信権獲得制御
部（８１５，８１７，８１８）から送出されるパケット
送信要求信号ｅが入力され、各ＦＩＦＯに読出し制御信
号ｆを送出する。

このような構成により、入力パケットはその優先度に応
じていずれか一つのＦＩＦＯに書き込まれ、パケット送
信権の獲得に応じたパケット送信要求信号ｅにより、対
応するＦＩＦＯからパケットが送出される。

以下、第１３図および第１４図を参照して、パケット送
信権獲得方式による入力回路８１０．＊から出力回路８
３０＋＋へのパケット転送動作について説明する。

■　入力回路８１０＋ｚは、入力されるパケットの宛先
および優先度に応じた送信権獲得制御部８１５．８１７
．８１８を起動し、対応する入力バス８０５１あるいは
出力バス８０７＋　、８０１ｔのパケット送信権を獲得
する。

■　パケット送信権を獲得した送信権獲得制御部は、バ
ッファメモリ部８１３に蓄積されている送信待ちパケッ
トを対応する入力バス８０５．あるいは出力バス８０７
．．８０７ｔに送出する。なお、このパケットには、各
出通信路に対応する出力回路、あるいは各出力バスに対
応する交差点メモリの宛先アドレスが付加される。

■　入力バス８０５Ｉに送出されたパケットは、交差点
メモリ８２０．、．８２０．２のアドレスフィルタ８２
１に取り込まれて宛先アドレスが判断され、その宛先ア
ドレスに対応した交差点メモリのバッファメモリ部８２
３に書き込まれる。

■　交差点メモリ８２０□は、出力バス８０７１に接続
される交差点メモリ８２０ｚ＋および入力回路８１０．
！、８１０□２の各送信権獲得制御部８１７との間でパ
ケット送信権の調停を行ない、出力バス８０７Ｉに対す
るパケット送信権を獲得する。

■　入力回路８１０．ｚあるいは交差点メモリ８２０５
．から出力バス８０７１に送出されたパケットは、出力
回路８３０□、８３０ｇ＋のアドレスフィルタ８３１に
取り込まれて宛先アドレスが判断され、その宛先アドレ
スに対応した出力回路のバッファメモリ部８３３に書き
込まれる。

このように、例えば出力バス８０７１に接続される出力
回路８３０＋＋あるいは出力回路８３０□宛のパケット
は、その優先度が高い場合には、送信権獲得制御部８１
７が出力バス８０７．のパケット送信権を獲得し、交差
点メモリを介することなく入力回路から出力回路へ直接
転送される。

また、優先度が低いパケットは、送信権獲得制御部８１
５が入力バス８０５Ｉのパケット送信権を獲得し、対応
する交差点メモリ８２０□に転送され、さらに交差点メ
モリ８２０目で出力バス８０７、のパケット送信権獲得
により所定の出力回路に転送される。

なお、入力回路８１０ｇｇの接続例では、出力バス８０
７１に接続される出力回路８３０１１．８３０□１宛の
パケットは、出力バス８０７．のパケット送信権獲得制
御により交差点メモリを介することなく直接に行なわれ
、出力バス８０７□に接続される出力回路８３０１！、
８３０ｇｚ宛のパケットは、入力バス８０１ｔのパケッ
ト送信権獲得制御により交差点メモリ８２０□２を介し
て行なわれるように、それぞれ分離する構成としてもよ
い。

また、入力回路８１０ｚｓの接続例では、入力パケット
はすべて出力バス８０７．に接続される出力回路８３０
．ｚ、　　８３０ｔｚ宛のパケットであり、これらは出
力バス８０７ｇのパケット送信権獲得制御により交差点
メモリを介することなく直接に行なわれる。

また、入力回路８１０１１，８１０□の接続例では、入
力パケットの宛先および優先度にかかわりなく、すべて
入力バス８０７．．８０１ｔのパケット送信権獲得制御
により交差点メモリ８２０．。

〜８２０ｏを介して行なわれる。

ここで、入力パケットに設定される「優先度」について
説明する。

通常、入力パケットが、交差点メモリを介して入力回路
から宛先に対応する出力回路に転送される場合には、交
差点メモリの通過に所定の遅延時間を要していた。それ
に対して、入力回路が出力バスのパケット送信権獲得制
御を直接行ない、交差点メモリを介することなく所定の
出力回路にパケットを転送すれば、この遅延時間が不要
となり高速処理が可能となる。

このように、パケット交換機内部の通過遅延を短縮する
必要があるパケット、たとえば音声パケットなどの実時
間処理を必要とするパケットの交換処理を行なう場合に
、それを「優先度」が高いパケットとして設定し、対応
する入力回路に取り込むように構成することにより、パ
ケット交換の高速処理を行なうことができる。

なお、各入力回路は、取り扱う通信の種別に応じて、（
ａ）入力バスのみに対するパケット送信機能を有するも
の（８１０＋ｔ、８１０□）　、（ｂ）特定の出力バス
のみに対するパケット送信機能を有するもの（８１０ｔ
ｓ＞　、（Ｃ）入力バスと所定の出力バスに対するパケ
ット送信機能を有するもの（８１０□。

８１０゜）などがあるが、一部の出力バスにパケット送
信権獲得制御が集中しても、必ずしもそのスループット
が向上するとはいえないために、その配置構成の最適化
を図る必要がある。

なお、送信権獲得制御部におけるパケット送信権の獲得
調停方法は、前述のようにｒｃｓＭＡ／ＣＤ方式」など
の利用が可能である。この場合には、各入力回路は入力
バスあるいは所定の出力バスへの接続パターンをそれぞ
れ独立に設定することができるとともに、その接続設定
は容易である。

〔発明の効果〕

上述したように、本発明によれば、各入力バスあるいは
各出力バスを介して接続される回路間で、パケット送信
権あるいはパケット受信権の調停を行ないバスの分散制
御を可能にすることにより、各入出力バスごとに必要で
あったパケット転送回路を不要にすることができる。し
たがって、構成および交換制御の簡易化が可能となる。

また、入力回路あるいは交差点メモリがそれぞれ複数の
入力バスあるいは出力バスに接続される構成であれば、
使用頻度の小さいバスを有効に活用して交換機としての
スループットを向上させ、効率化を図ることができる。

その場合には、バス障害に対する迂回経路としての利用
も可能である。

また、所定の入力回路が直接出力バスを制御できる構成
であれば、一部の優先パケットについてはパケット交換
機内の通過遅延を短縮し、高速処理を可能にすることが
できる。その場合には、入力バス障害に対する迂回経路
としての利用も可能である。

このように、構成および交換制御の簡易化とともに、高
信輔性および高速大容量のパケット交換機を容易に実現
することができ、実用的には極めて有用である。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図はパケット送信権獲得方式の実施例を示すブロッ
ク構成図、第３図はパケット送信権獲得方式の処理手順を示す図、第４図はパケット受信権獲得方式の実施例を示すブロッ
ク構°成図、第５図はパケット受信権獲得方式の処理手順を示す図、第６図は受信権獲得制御部の動作アルゴリズムを示すフ
ローチャート、第７図、第８図は出力パケット転送制御手段に対応する
実施例を示すブロック構成図、第９図は複数の入力バスに接続される入力回路の一実施
例を示すブロック構成図、゛第１０図は入力回路のバッファメモリ部の一実施例を示
すブロック構成図、第１１図は複数の出力バスに接続される交差点メモリお
よび出力回路の一実施例を示すブロック構成図、第１２図は出力回路のバッファメモリ部の一実施例を示
すブロック構成図、第１３図は請求項８に対応するパケット交換機の一実施
例を示すブロック構成図、第１４図はバッファメモリ部の一実施例を示すブロック
構成図、第１５図は従来のパケット交換機のブロック構成図であ
る。図において、１０１は入通信路、１０３は出通信路、１０５は入力バス、１０７は出力バス、１１０は入力回路、１１５は入力バスパケット送信手段、１１７は出力バスパケット送信手段、１２０は交差点メモリ、１２１は入力バスパケット受信手段、１２７は出力バスパケット送信手段、１３０は出力回路、１３１は出力バスパケット受信手段、２１５は送信権獲得制御部、２２１はアドレスフィルタ、３１５はパケット送信制御部、３２１は受信権獲得制御部、４２７は送信権獲得制御部、４３１はアドレスフィルタ、５２７はパケット送信制御部、５３１は受信権獲得制御部、６１５，６１６は送信権獲得制御部、６２１はアドレスフィルタ、７２１はアドレスフィルタ、７２７．７２８は送信権獲得制御部、７３１．７３２はアドレスフィルタ、８１５．８１７，８１８は送信権獲得制御部、８２１は
アドレスフィルタ、８２７は送信権獲得制御部、８３１はアドレスフィルタである。；と′１力１１ス１＼’７十Ｉｊ伐ｈ￥３．五カバＺ１
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Claims

【特許請求の範囲】

（１）複数の入通信路（１０１）から到着するパケット
をそれぞれ蓄積する入力回路（１１０）と、複数の出通
信路（１０３）へ送出するパケットをそれぞれ蓄積する
出力回路（１３０）と、所定数の入力回路がパケットを
送出するために共有する入力バス（１０５）と、所定数の出力回路がパケットを受信するために共有する
出力バス（１０７）と、マトリクス配置された各入力バスと各出力バスとの交点
に設けられ、入力バスから取り込まれたパケットを蓄積
し対応する出力バスに送出する交差点メモリ（１２０）
とを備え、各入通信路（１０１）から到着するパケットが
交差点メモリ（１２０）を介して宛先に応じた出通信路
（１０３）に転送される構成のパケット交換機において
、前記入力バス（１０５）を介して接続される各入力回路
（１１０）および各交差点メモリ（１２０）に、それぞ
れ入力バスの使用権を獲得し前記パケットの宛先に応じ
た転送制御を行なう入力バスパケット送信手段（１１５
）および入力バスパケット受信手段（１２１）を備え、前記出力バス（１０７）を介して接続される各交差点メ
モリ（１２０）および各出力回路（１３０）に、それぞ
れ出力バスの使用権を獲得し前記パケットの宛先に応じ
た転送制御を行なう出力バスパケット送信手段（１２７
）および出力バスパケット受信手段（１３１）を備えたことを特徴とするパケット交換機。
（２）入力バスパケット送信手段（１１５）は、入力バ
スに接続される入力回路間で送信権を調停し、送信権を
獲得した入力回路がその入力バスに対応する交差点メモ
リ宛のパケットを送出する構成であり、入力バスパケッ
ト受信手段（１２１）は、入力バスに送出された自交差
点メモリ宛のパケットを選択受信する構成である請求項
１に記載のパケット交換機。
（３）入力バスパケット受信手段（１２１）は、入力バ
スに接続される交差点メモリ間で受信権を調停し、受信
権を獲得した交差点メモリがその入力バスを介して、各
入力回路に自交差点メモリ宛パケットの転送を指示し、
それに応じて送出されたパケットを受信する構成であり
、入力バスパケット送信手段（１１５）は、交差点メモ
リからのパケット転送指示に応じて対応するパケットを
送出する構成である請求項１に記載のパケット交換機。
（４）出力バスパケット送信手段（１２７）は、出力バ
スに接続される交差点メモリ間で送信権を調停し、送信
権を獲得した交差点メモリがその出力バスに対応する出
力回路宛のパケットを送出する構成であり、出力バスパ
ケット受信手段（１３１）は、出力バスに送出された自
出力回路宛のパケットを選択受信する構成である請求項
１に記載のパケット交換機。
（５）出力バスパケット受信手段（１３１）は、出力バ
スに接続される出力回路間で受信権を調停し、受信権を
獲得した出力回路がその出力バスを介して、各交差点メ
モリに自出力回路宛パケットの転送を指示し、それに応
じて送出されたパケットを受信する構成であり、出力バ
スパケット送信手段（１２７）は、出力回路からのパケ
ット転送指示に応じて対応するパケットを送出する構成
である請求項１に記載のパケット交換機。
（６）請求項２に記載のパケット交換機において、入力
バスパケット送信手段（１１５）は、複数の入力バスの
送信権を調停する構成であることを特徴とするパケット
交換機。
（７）請求項４に記載のパケット交換機において、出力
バスパケット送信手段（１２７）は、複数の出力バスの
送信権を調停する構成であり、出力バスパケット受信手
段（１３１）は、それぞれ同列の交差点メモリの出力バ
スに対する接続パターンに対応して複数の出力バスに接
続される構成であることを特徴とするパケット交換機。
（８）複数の入通信路（１０１）から到着するパケット
をそれぞれ蓄積する入力回路（１１０）と、複数の出通
信路（１０３）へ送出するパケットをそれぞれ蓄積する
出力回路（１３０）と、所定数の入力回路がパケットを
送出するために共有する入力バス（１０５）と、所定数の出力回路がパケットを受信するために共有する
出力バス（１０７）と、マトリクス配置された各入力バスと各出力バスとの交点
に設けられ、入力バスから取り込まれたパケットを蓄積
し対応する出力バスに送出する交差点メモリ（１２０）
とを備え、各入通信路（１０１）から到着するパケットが
交差点メモリ（１２０）を介して宛先に応じた出通信路
（１０３）に転送される構成のパケット交換機において
、各入力回路（１１０）は、接続される入力バスの送信権
を調停し、送信権を獲得した入力回路がその入力バスに
対応する交差点メモリ宛のパケットを送出する入力バス
パケット送信手段（１１５）、および対応する出力バス
の送信権を調停し、送信権を獲得した入力回路がその出
力バスに対応する出力回路宛のパケットを送出する出力
バスパケット送信手段（１１７）の少なくともいずれか
一方の手段を備え、各交差点メモリ（１２０）は、入力バスに送出された自
交差点メモリ宛のパケットを選択受信する入力バスパケ
ット受信手段（１２１）と、接続される出力バスの送信
権を調停し、送信権を獲得した交差点メモリがその出力
バスに対応する出力回路宛のパケットを送出する出力バ
スパケット送信手段（１２７）とを備え、各出力回路（１３０）は、出力バスに送出された自出力
回路宛のパケットを選択受信する出力バスパケット受信
手段（１３１）を備えたことを特徴とするパケット交換機。