JPH0552118B2 - - Google Patents

Description

請求の範囲 １ 入力ポートと出力ポートとの間で通信路を完
成するための第１及び第２のスイツチ手段と、 加入者が発した情報を表すデータワードを送信
するため及びインタフエースモジユールの二つを
規定するアドレス部を含む制御メツセージを送信
するため、該第１及び第２のスイツチ手段の所定
の入力ポートに各々接続され、加入者が発した情
報を表すデータワードを受信するため及び制御メ
ツセージを受信するため、該第１及び第２のスイ
ツチ手段の所定の出力ポートに各々接続された複
数個のインタフエースモジユールと、 インタフエースモジユールの一つを規定するア
ドレス部を含む制御メツセージを送信するため該
第１及び第２のスイツチ手段の各々の入力ポート
に接続され、制御メツセージを受信するため該第
１及び第２のスイツチ手段の各々の出力ポートに
接続された制御分配手段と、 該第１のスイツチ手段は加入者が発した情報を
表すデータワードを該インタフエースモジユール
の少なくとも二つの間で伝送し、制御メツセージ
を該インタフエースモジユールの一つと該制御分
配手段との間で伝送し、該第２のスイツチ手段も
また制御メツセージを該インタフエースモジユー
ルの一つと該制御分配手段との間で伝送するよう
に、該複数個のインタフエースモジユールと該第
１及び第２のスイツチ手段とを制御する制御手段
とを含むことを特徴とする時分割交換システム。

２ 請求の範囲第１項に記載の時分割交換システ
ムにおいて、 該制御分配手段はさらに、該第１のスイツチ手
段から受信された各制御メツセージを、その制御
メツセージのアドレス部によつて規定されるイン
タフエースモジユールに関連したチヤネルを通し
て該第１のスイツチ手段の該入力ポートの一つに
送信する手段と、該第２のスイツチ手段から受信
された各制御メツセージを、その制御メツセージ
のアドレス部によつて規定されるインタフエース
モジユールに関連したチヤネルを通して該第２の
スイツチ手段の該入力ポートの一つに送信する手
段とを含み、 該第１のスイツチ手段はさらに所定のチヤネル
で該制御分配手段から受信された各制御メツセー
ジを、その所定のチヤネルに関連したインタフエ
ースモジユールに接続された該第１のスイツチ手
段の該出力ポートの一つに伝送する手段を含み、
そして 該第２のスイツチ手段はさらに所定のチヤネル
で該制御分配手段から受信された各制御メツセー
ジを、その所定のチヤネルに関連したインタフエ
ースモジユールに接続された該第２のスイツチ手
段の該出力ポートの一つに伝送する手段を含むこ
とを特徴とする時分割交換システム。

３ 請求の範囲第１項に記載の時分割交換システ
ムにおいて、 該制御手段はさらに該時分割交換システムを制
御する中央制御装置を含み、そして 該複数個のインタフエースモジユールの各々は
さらに中央制御装置を規定するアドレス部を含む
制御メツセージを送信する手段を含み、 該制御分配手段はさらに該中央制御装置を規定
するアドレス部を含む各制御メツセージを該中央
制御装置に対して送信する手段を含むことを特徴
とする時分割交換システム。

４ 請求の範囲第３項に記載の時分割交換システ
ムにおいて、 該中央制御装置はインタフエースモジユールの
一つを規定するアドレス部を含む制御メツセージ
を発生する手段と、該制御メツセージを該制御分
配手段に送信するための手段とを含むことを特徴
とする時分割交換システム。

技術分野 本発明は分散制御交換公式、特に冗長な装置を
持つ方式に関する。

発明の背景 伝統的には、蓄積プログラム制御通信交換方式
にはメモリーに記憶されたプログラムに応動して
システムの交換を制御する単一の処理装置が設け
られている。技術とシステム設計の発展によつ
て、或る種の定形的な機能を主処理装置から分離
し、その処理時間をもつと複雑なシステム機能と
判定のためにとつておくことが望ましいことがわ
かつてきた。今日では、さらにより複雑なシステ
ム機能と判定をいくつかのインテリジエント処理
装置に分配したシステムが設計されるようになつ
てきた。

通信交換システムの分散制御の利点を実現する
ために、システムの信頼性を犠牲にするようなこ
とはあつてはならない。特定のシステムの構成要
素の故障が生じても、処理装置の間の通信リンク
の完全性が維持されるようになつていることが本
質的に重要である。通信交換システムで典型的に
設定される信頼性の目標を実現するためには、
屡々これらのシステムを冗長なハードウエアで実
現する必要がある。例えば、冗長な交換ネツトワ
ークを設けたときには、現用のネツトワークはそ
れが故障したと判定されるまで、すべてのトラヒ
ツクを取扱う。故障したときには予備のネツトワ
ークがアクテイブになり、故障が診断され、回復
処置が実行される間トラヒツクを取扱う。しか
し、或る種の周知の分散制御交換システムでは、
加入者を相互接続するのに用いるのと同一の交換
ネツトワークの一部が処理装置の間の制御情報を
伝送するのに用いられる。このようなシステムの
実現の際に、もし冗長な交換ネツトワークが含ま
れていれば、現用の交換ネツトワークの故障によ
つて生じた処理装置間の通信の途絶のために、シ
ステムの回復が不必要に複雑で時間がかかるもの
になる。

発明の要約 本発明は、現用のネツトワークの故障の後でも
急速なシステムの回復が実現できるように、予備
ネツトワークを通しての制御リンクが使用できる
ようになつた処理装置間の制御リンクが両方の交
換ネツトワークを経由して選択的に維持される、
現用と予備の両方の交換ネツトワークを持つ分散
制御交換方式を提供する。

本発明による時分割交換システムは、第１およ
び第２の時分割空間スイツチと、制御回路と、複
数個のインタフエースモジユールを含んでいる。
制御回路は制御メツセージを送受する。各々のイ
ンタフエースモジユールは、加入者が発生した情
報を表わす制御メツセージとデータワードを送受
信する。第１のスイツチはインタフエースモジユ
ールの間で加入者の発生した情報を表わすデータ
ワードを選択的に伝送し、またインタフエースモ
ジユールと制御回路の間で制御メツセージを伝送
する。第２のスイツチはインタフエースモジユー
ルと制御回路の間で制御メツセージのある種のも
のを伝送する。

加入者の発生した情報を表わすデータワード
は、現用として指定された、スイツチユニツトの
内の選択されたものによつてインタフエースモジ
ユールの間で伝送される。与えられたインタフエ
ースモジユールの現用の制御ユニツトによつて送
信され、中央制御ユニツトあるいは他のインタフ
エースモジユールの現用制御ユニツトを宛先とす
る制御メツセージは、スイツチユニツトのいずれ
かとそれに関連する制御分配ユニツトによつて伝
送される。制御分配ユニツトの各々は、入来した
制御メツセージをそれに関連する時分割スイツチ
ユニツトを経由してインタフエースモジユールに
送るかあるいは中央制御に送る。中央制御は制御
分配ユニツトとそれに関連するスイツチユニツト
を経由して制御メツセージを送受することによつ
てシステムの動作を指示する。時分割スイツチユ
ニツトを経由した制御リンクの構成は完全に選択
可能である。例えば、或る時点の構成では、すべ
ての制御メツセージは現用のスイツチユニツトを
経由して伝送され、他の時点ではすべての制御メ
ツセージを予備のスイツチユニツトを経由して伝
送するように構成される。或る構成では、第１の
制御メツセージは現用のスイツチユニツトによつ
て伝送され、第２の制御メツセージが予備のスイ
ツチユニツトによつて伝送される。現用のスイツ
チユニツトの故障の場合には、中央制御は予備の
スイツチユニツトを通してインタフエースモジユ
ール内の現用の制御ユニツトと現用のリンクを経
由して通信することによつてシステムの回復を迅
速に調整する。

【図面の簡単な説明】

第１図および第２図は、第８図に従つて配列さ
れる本発明の原理を示す時分割交換システムのブ
ロツク図； 第３図ないし第６図は、第９図に従つて配列さ
れる第１図および第２図に示したシステムの一部
の詳細なブロツク図； 第７図は、第１図および第２図に示したシステ
ムに含まれる制御分配ユニツトの回路図である。

詳細な説明 第１図および第２図は、第８図に従つて配列さ
れ、加入者セツト２３ないし２６のような加入者
セツトを相互接続するのに使用される本発明の一
実施例たる二重化された時分割交換システムを図
示している。第１図および第２図の実施例は、
各々が64入力ポートと64出力ポートを有する時分
割空間スイツチを含む時分割スイツチユニツト１
０および１０′が含まれている。ここで、時分割
スイツチユニツト１０及び１０′は前述の交換ネ
ツトワークに相当する。この実施例は、さらに31
対のタイムスロツト入替（TSI）ユニツトを含ん
でおり、そのうち対１１，１１′および１２，１
２′が図示されている。各々のTSIユニツト１１，
１１′，１２および１２′は両方向のタイムスロツ
ト入替装置を含んでいる。任意の与えられた時点
で、各々のTSIユニツトの対の内の一方だけが現
用として指定され、他方は予備として指定され、
またスイツチユニツト１０および１０′の一方だ
けが現用として指定され、他方が予備として指定
される。TSIユニツト１１および１１′の現用の
方は、二つの入力ポートに対してデータワードを
送出し、１対の二重化リンクインタフエース６
９，６９′の対応する一方を経由してスイツチユ
ニツト１０，１０′のうちの現用の方の二つの出
力ポートからデータワードを受信する。同様に、
TSIユニツト１２および１２′の現用の方は、二
つの入力ポートに対してデータワードを送出し、
１対の二重化リンクインタフエース７１および７
１′の対応する一方を経由して現用のスイツチユ
ニツトの出力ポートからデータワードを受信す
る。この実施例においては、TSIユニツト１１は
線６８および７０を経由してインタフエース６９
に接続され、次に線１３および１４を経由してス
イツチユニツト１０の入力ポートに接続され、さ
らに線１５および１６を経由してスイツチユニツ
ト１０の二つの出力ポートに接続されている。
TSIユニツト１１はまた線６８，７０によつてイ
ンタフエース６９′に接続され、次に線１３′及び
１４′を経由してスイツチユニツト１０′の二つの
入力ポートに接続され、また線１５′および１
６′を経由してスイツチユニツト１０′の二つの出
力ポートに接続されている。同様に、TSIユニツ
ト１１′は線６８′および７０′によつてインタフ
エース６９′に接続され、次に線１３′，１４′，
１５′および１６′を経由してスイツチユニツト１
０′に接続されている。TSIユニツト１１′はま
た、線６８′および７０を経由してインタフエー
ス６９に接続されており、次に、線１３，１４，
１５および１６を経由してスイツチユニツト１０
に接続されている。例えば、TSIユニツト１１と
スイツチユニツト１０が現用として指定されたと
きには、TSIユニツト１１は両方のインタフエー
ス６９および６９′に対してデータワードを送信
するが、インタフエース６９からだけデータワー
ドを受信する。予備のTSIユニツト１１′はまた
インタフエース６９から送信されたデータワード
を受信する。

以下の説明において、スイツチユニツト１０お
よび１０′の入力および出力ポートは、入出力ポ
ート対と呼ばれる。与えられた入出力ポート対の
入力ポートに対するデータワード源はまた、その
対の出力ポートからのデータワードの宛先ともな
るので、このような用語が使用されるのである。
第１図および第２図で示されるように、スイツチ
ユニツト１０の入出力ポート対１はまた、線１３
および１５に接続されている。各々の線１３ない
し１６と１３′ないし１６′は、各々が256個の時
分割チヤネルを含む125マイクロ秒のフレームで
デイジタル情報を伝送する。従つて、各々の現用
のタイムスロツト入替ユニツトは、各々の125マ
イクロ秒のフレームの間に512チヤネルのデイジ
タル情報を送受する。

タイムスロツト入替ユニツトの各々の対は、１
対の制御ユニツトと一義的に接続されている。そ
のうち制御ユニツト１７および１７′は、TSIユ
ニツト１１および１１′と接続されており、制御
ユニツト１８および１８′はTSIユニツト１２お
よび１２′と接続されている。任意の与えられた
時点で、ある対の両方のタイムスロツト入替ユニ
ツトは、その制御ユニツトが現用であるとして指
定された制御ユニツトの接続された対の一方の制
御ユニツトの制御下に動作する。さらに、各々の
タイムスロツト入替ユニツトは複数個のラインユ
ニツトに接続されており、そのうち第１図と第２
図には、ラインユニツト１９ないし２２が個々の
時分割多重線を経由して接続されているのが示さ
れている。この実施例においては、ラインユニツ
ト１９および２０は、TSIユニツト１１および１
１′に接続されており、ラインユニツト２１およ
び２２はTSIユニツト１２および１２′に接続さ
れている。この実施例のラインユニツトの各々
は、多数の加入者セツトに接続されているが、そ
のうち加入者セツト２３ないし２６が図示されて
いる。各々のタイムスロツト入替ユニツトに接続
されたラインユニツトの正確な数と各ラインユニ
ツトに接続された加入者セツトの正確な数は、取
扱うべき加入者の数とこれらの加入者の発呼率に
よつて決められる。各ラインユニツトは、複数個
の加入者セツト、例えば、２３ないし２６からの
周知のタイプのアナログループを接続し、アナロ
グ通話信号を含む呼情報をデイジタルデータワー
ドに変換し、これを関連するタイムスロツト入替
ユニツトに送出する。さらに、各々のラインユニ
ツトは、加入者セツトからのサービス要求を検出
し、これらの加入者セツトに対する或る種の信号
情報を発生する。それから音声サンプルがとられ
て符号化される特定の加入者セツトと、結果とし
て得られた符号をラインユニツトとそれに接続さ
れたタイムスロツト入替ユニツトの間で送信する
のに使用される特定の時分割チヤネルは、現用の
タイムスロツト入替ユニツトに関連した制御ユニ
ツトによつて決定される。

加入者セツト、ラインユニツト、タイムスロツ
ト入替ユニツトおよび二重化されたリンクインタ
フエースの間の関係は、相互接続された各ユニツ
トのグループの各々について本質的に同等であ
る。従つて、以下の説明は直接には加入者セツト
２３、ラインユニツト１９、TSIユニツト１１お
よび１１′、インタフエースユニツト６９および
６９′について行なうが、これはこのようなユニ
ツトの他のグループのすべてについての関係を示
している。この例について、TSIユニツト１１と
スイツチユニツト１０が現用として指定され、
TSIユニツト１１′とスイツチユニツト１０′が予
備として指定されたと仮定しよう。ラインユニツ
ト１９は、各々の加入者セツトに接続されたライ
ンを走査してサービスの要求を検出する。このよ
うな要求が検出されたときに、ラインユニツト１
９は制御ユニツト１７に対してメツセージを送出
し、要求を示し、要求している加入者セツトを識
別する。制御ユニツト１７は、サービス要求に従
つて必要な翻訳を実行して、要求している加入者
セツトと利用可能な装置を識別し、加入者セツト
２３からTSIユニツト１１に対して情報を伝送す
るのにラインユニツト１９とTSIユニツト１１の
間の複数個の時分割チヤネルのうちのどれを使用
するかを定めるメツセージをラインユニツト１９
に対して送出する。このメツセージに従つて、ラ
インユニツト１９は加入者セツト２３からのアナ
ログ情報をデイジタルデータワードに符号化し、
結果として得られたデータワードを割当てられた
チヤネルに送出する。

ラインユニツト１９とTSIユニツト１１の間の
時分割チヤネルが与えられた加入者セツトに割当
てられた後で、制御ユニツト１７は割当てられた
チヤネルで伝送された情報をサンプリングするこ
とによつて、加入者セツトからの信号情報を検出
する。制御ユニツト１７は、加入者のチヤネルか
らの信号情報、他の制御ユニツトたとえば１８
と、中央制御ユニツト３０からの制御メツセージ
に応動して、ユニツト１１のタイムスロツト入替
機能を制御する。次に、適切に配列されたデータ
ワードがそれぞれ現用のスイツチユニツト１０と
予備のスイツチユニツト１０′に対応するインタ
フエース６９および６９′に伝送される。前述し
たように、二重化されたリンクインタフエースと
スイツチユニツト１０の間の各々の時分割多重線
は、125マイクロ秒のフレームの中に256個のチヤ
ネルを有している。これらのチヤネルは、その発
生順に１から256の数字の順番で呼ばれる。チヤ
ネルのこのような順序は、与えられたチヤネルが
125マイクロ秒ごとに利用できるように繰り返し
て発生する。タイムスロツト入替装置と二重化さ
れたリンクインタフエースは、ラインユニツトか
ら受信されたデータワードを取り込み、これらを
制御ユニツト１７の制御下に二重化されたリンク
インタフエースと時分割スイツチユニツト１０の
間の時分割ライン上のチヤネルに与える。

スイツチユニツト１０と１０′は本質的に同様
であり各々は125マイクロ秒のフレームが256タイ
ムスロツトを含むようなタイムスロツトのくりか
えしのフレームで動作する。各タイムスロツトの
間に、例えば時分割スイツチユニツト１０は、そ
の64個の入力ポートに受信されたデータワード
を、制御メモリ２９に記憶されたタイムスロツト
制御情報に従つて、その64個の出力ポートのうち
の任意のものに接続することができる。スイツチ
ユニツト１０を通る接続の構成パターンは、それ
自身で256タイムスロツトごとにくりかえし、各
タイムスロツトは１から256までの順序で数字を
割り当てられる。従つて、第１のタイムスロツト
TS１の間に線１３上のチヤネル１の情報はスイ
ツチユニツト１０によつて出力ポート６４にスイ
ツチされ、一方、次のタイムスロツトTS２では、
線１３上のチヤネル２は出力ポートｎにスイツチ
されるかもしれない。タイムスロツト制御情報は
中央制御３０によつて経路４９を通して制御メモ
リー２９に書き込まれ、中央制御３０はこの制御
情報を種々の制御ユニツト、例えば１７および１
８から誘導する。制御メモリー２９に書き込まれ
たと同一のタイムスロツト制御情報はまた経路４
９′を経由してスイツチユニツト１０′の制御メモ
リー２９′に書き込まれる。

中央制御３０と制御ユニツト１７および１８は
二重化されたリンクインタフエースとスイツチユ
ニツト１０および１０′の間の時分割多重線、例
えば１３乃至１６′の制御チヤネルと呼ばれる選
択されたチヤネルを利用して制御メツセージを授
受する。この実施例においては、各々の制御メツ
セージは複数個の制御ワードを含み、各制御チヤ
ネルは256時分割チヤネルのフレームごとに１つ
の制御ワードを伝送することができる。与えられ
た入出力ポート対に関連する２つの時分割多重線
の同一のチヤネルが制御チヤネルとして予め定義
されている。さらに、与えられたチヤネルは与え
られたスイツチユニツトのラインの１つの対につ
いてだけ制御チヤネルとして使用される。例え
ば、もしチヤネル１が線１３とそれに関連する線
１５の制御チヤネルとして使用されたとすると、
スイツチユニツト１０に接続された他の線はチヤ
ネル１を制御チヤネルとして使用することはな
い。同様に、もしチヤネル１が線１３′および関
連した線１５′の制御チヤネルとして使用されれ
ば、スイツチユニツト１０′への他の線はチヤネ
ル１を制御チヤネルとして使用することはない。
同一の番号のタイムスロツトが制御チヤネルとし
て使用されているような各タイムスロツトの間で
は、スイツチユニツト１０はその制御チヤネルを
占有しているデータワードを64番目の出力ポート
に接続し、64番目の入力ポートを上述した制御チ
ヤネルに関連した出力ポートに接続する。以下の
説明はチヤネル１が線１３および１５の制御チヤ
ネルであり、チヤネル２が線１４および１６の制
御チヤネルであるような本実施例についての説明
である。タイムスロツトTS１の間で、制御メモ
リー２９からの情報は、他の接続と共に、線１３
のチヤネル１の制御ワードが出力ポート６４に接
続され、入力ポート６４のチヤネル１の制御ワー
ドが線１５に接続されることを規定する。同様に
タイムスロツトTS２の間では、制御メモリー２
９からの情報は線１４のチヤネル２の制御ワード
が出力ポート６４に接続され、入力ポート６４の
チヤネル２の制御ワードが線１６に接続されるこ
とを規定する。このように動作しているときに、
出力ポート６４はスイツチユニツト１０から、そ
のスイツチユニツトに送信されたのと同一の番号
を持つチヤネルのすべての制御ワードを受信す
る。さらに、各々の制御チヤネルは、その制御チ
ヤネルと同一の番号を持つタイムスロツトの間に
入力ポート６４から制御ワードを受信するように
接続されている。64番目の出力ポートにスイツチ
された制御ワードは制御分配ユニツト３１に送信
され、これはその制御ワードをその制御チヤネル
に関連した位置に一時的に記憶する。制御チヤネ
ルとユニツト３１の記憶位置の関連が記憶された
情報源を規定する。

制御ユニツト、例えば１７からの各制御メツセ
ージは、開始文字、宛先部、信号情報部および終
了文字から成つている。宛先部は制御メツセージ
の予期される宛先を一義的に規定する。制御分配
ユニツト３１は各制御メツセージの宛先部を解釈
し、制御メツセージの適切な宛先を判定し、その
宛先ユニツトに関連した制御チヤネルと同一の番
号を持つチヤネルで、スイツチユニツト１０の入
力ポート６４に対するメツセージを再送する。

上述したように動作しているとき、制御ユニツ
ト１７は制御ユニツト１８を示す宛先部を持つ制
御メツセージの形式でそのくりかえし制御チヤネ
ルの間に制御ワードを送信することによつて、制
御ユニツト１８に対して制御メツセージを伝送す
る。制御分配ユニツト３１は制御ワードを累積
し、宛先部を解釈し、制御ユニツト１８に関連し
た制御チヤネルと同一の番号を持つチヤネルの間
に入力ポート６４に対してメツセージを再送す
る。制御メツセージはまた、制御メツセージの宛
先部に中央制御３０を指定することによつて中央
制御３０に対して伝送される。これが行なわれた
ときに、制御分配ユニツト３１はメツセージをス
イツチユニツト１０に戻すのではなく、通信リン
ク３２を経由して中央制御３０に対して伝送す
る。同様に、制御分配ユニツト３１に対して、特
定の制御ユニツト、例えば、１７を指定する宛先
部を持つ制御メツセージを送信することによつ
て、メツセージは中央制御３０から制御ユニツト
に送信される。この伝送はまた通信リンク３２を
利用して行なわれる。一例として、中央制御３０
は時分割スイツチユニツト１０および１０′の現
用あるいは予備の状態を示す状態表示を含む制御
メツセージを発生して送信する。

制御ユニツト、例えば１７，１７′，１８及び
１８′の各々は、関連する制御ユニツトの制御用
のプログラムと、制御ユニツトの１次機能、関連
するタイムスロツト入れ替えユニツト及び関連す
る加入者に関するデータとを記憶するメモリー５
７（第３図）を含んでいる。メモリー５７はサー
ビスクラス、加入者の利得あるいは減衰の範囲、
料金選択情報及び通常の呼取扱い手順からの変
更、例えば着信加入者保持あるいは両者保持に関
する情報を記憶している。与えられたメモリー５
７の内容の大部分は他の制御ユニツトあるいは中
央制御に接続された記憶装置には記憶されていな
い。しかし、これは保守の目的ではバルクメモリ
ー（図示せず）には記憶されている。メモリー５
７中の情報の一部、例えば着信加入者保持あるい
は両者保持の情報は、主として他の制御ユニツト
によつて実行される機能に関連している。この情
報はデータの重複を避け、このような情報の集中
記憶による非能率を防止するために加入者に関連
して記憶される。先に述べた制御分配ユニツト３
１を通る制御チヤネルを利用した構成は、この呼
に関連した情報を他の制御ユニツトと中央制御に
送信するために利用される。

システムの種々の二重化された部分の間の相互
関係についての理解を得るために、TSIユニツト
１１、それに関連した制御ユニツト１７、スイツ
チユニツト１０とそれに関連したインタフエース
６９が現用として指定され、TSIユニツト１１′、
それに関連した制御ユニツト１７′、スイツチユ
ニツト１０′、それに関連したインタフエース６
９′は予備として指定されたものと仮定しよう。
現用のTSIユニツト１１はラインユニツトから受
信されたデータワードを512チヤネルの線６８を
経由して両方のインタフエース６９および６９′
に伝送する。予備ユニツト１１′は同様にデータ
ワードを線６８′を経由して両方のインタフエー
ス６９および６９′に伝送する。各インタフエー
ス６９および６９′は制御ユニツト１７の制御下
に、現用のタイムスロツト入替ユニツトに接続さ
れた線６８と６８′の一方を選択する。今の実施
例では線６８からのデータワードが受信され、さ
らに送信されることになる。現用の制御ユニツト
１７はフレーム当りで２つの制御ワードを送信
し、２本の導体９１と９２の各々について１個の
制御ワードをインタフエース６９および６９′の
各々に与える。予備の制御ユニツト１７′は２本
の導体９１′および９２′を経由して両方のインタ
フエース６９および６９′に接続されており、こ
れは制御ユニツト１７′が現用であるときに制御
ワードを送信するのに使用される。制御ユニツト
１７′が予備であるときには、導体９１′および９
２′には論理０が存在する。インタフエース６９
および６９′の各々は制御ユニツト１７の制御下
に、それを通してその先の伝送のために制御ワー
ドが受信される４本の導体９１，９２，９１′，
９２′の内の２本を選択する。例えば、インタフ
エース６９は導体９１および９２′を選択し、二
重化されたリンクインタフエース６９′は導体９
１′および９２′を選択する。各インタフエース６
９および６９′は線６８で受信されたデータワー
ドを分割して、２本の256チヤネルの時分割多重
線に乗せて、スイツチユニツト１０に送出する。
二重化されたリンクインタフエース６９は次に導
体９１を通して制御ユニツト１７から受信された
データワードを線１３のタイムスロツトTS１に
挿入し、導体９２′を通して制御ユニツト１７′か
ら受信された論理０を、線１４のタイムスロツト
TS２に挿入する。同様に、インタフエース６
９′は導体９１′を通して制御ユニツト１７′から
受信された論理０を線１３′のタイムスロツトTS
１に挿入し、また導体９２を通して制御ユニツト
１７から受信された制御ワードを線１４′のタイ
ムスロツトTS２に挿入する。先に述べたように、
現用のスイツチユニツト１０は制御メモリーの制
御下にポートの間の接続のパターンを繰返して設
定する。スイツチユニツト１０′は予備として指
定されているが、これも制御メモリー２９′の制
御下にポートの間の同一の接続パターンを繰返し
ている。この例に従えば、導体９１を通して制御
ユニツト１７によつて送信された制御ワードは、
インタフエース６９と現用のスイツチユニツト１
０を経由して制御分配ユニツト３１に伝送され、
制御ユニツト１７によつて導体９２に送信された
制御ワードはインタフエース６９′と予備のスイ
ツチユニツト１０′を経由して制御分配ユニツト
３１′に与えられる。典型的な例では、スイツチ
ユニツト１０を通る制御リンクは呼処理に関する
メツセージに使用され、スイツチユニツト１０′
を通る制御リンクは管理と保守のメツセージに使
用される。

制御分配ユニツト３１および３１′から現用の
制御ユニツトへの制御メツセージの流れは、上述
したシーケンスとは本質的に逆である。制御ユニ
ツト１７を宛先とする呼処理に関連した制御ワー
ドは制御分配ユニツト３１からスイツチユニツト
１０に伝送され、線１５のタイムスロツトTS１
に与えられる。同様に制御ユニツトを宛先とする
管理と保守に関連する制御ワードは制御分配ユニ
ツト３１′からスイツチユニツト１０′に伝送さ
れ、線１６′のタイムスロツトTS２に与えられ
る。理論０は線１６のタイムスロツトTS２と線
１５′のタイムスロツトTS１に挿入される。二重
化されたリンクインタフエース６９は線１５と線
１６上のデータワードを組合わせて、これを線７
０のユニツト１１および１１′に送信する。スイ
ツチユニツト１０から受信された制御ワードは、
この例では線１５のタイムスロツトTS１の呼処
理に関連した制御ワードと線１６のタイムスロツ
トTS２の理論０であるが、これらはインタフエ
ース６９によつて抽出され、導体９３および９４
を通して、両方の制御ユニツト１７および１７′
に送出される。同様にインタフエース６９′は線
１５′および１６′上のデータワードを組合わせ、
組合わされたデータの流れを線７０′を経由して
TSIユニツト１１および１１′に送信する。イン
タフエース６９′はまたスイツチユニツト１０′か
らの制御ワードを抽出し、−−この例では線１
５′のタイムスロツトTS１の理論０と線１６′の
タイムスロツトTS２の管理と保守に関連した制
御ワード−−を導体９３′および９４′を通して両
方の制御ユニツト１７および１７′に送出する。
タイムスロツト入替ユニツトは制御ユニツト１７
の制御によつて、現用の二重化されたリンクイン
タフエースに接続された２本の線の内の一方−−
この例では線７０−−を選択し、それからデータ
ワードを受信する。制御ユニツト１７はまた呼処
理に関連した制御ワードと管理と保守に関連した
制御ワードがインタフエース６９および６９′か
ら送信される２本の導体を４本の導体９３，９
４，９３′および９４′の内から選択する。−−こ
の例ではこれは導体９３および９４′である。制
御ユニツト１７′は同様にそれが現用モードにな
つたときに４本の導体９３，９４，９３′および
９４′から２本を選択することができる。両方の
TSIユニツト１１および１１′は各々のラインユ
ニツト、例えば１９および２０に対してデータワ
ードを送信するが、ラインユニツトは加入者に伝
送するために現用のユニツト１１からのデータワ
ードを選択する。

上述した例では、音声を表わすデータワードは
ユニツト１１とインタフエース６９を経由してラ
インユニツト１９とスイツチユニツト１０の間で
伝送される。しかし、制御リンクは制御ユニツト
１７から両方のユニツト３１および３１′に対し
て維持されている。ユニツト３１へのリンクはイ
ンタフエース６９とユニツト１０を経由し、ユニ
ツト３１′へのリンクはインタフエース６９′とユ
ニツト１０′を経由する。スイツチユニツト１０
が故障した場合にも、中央制御３０はまだユニツ
ト３１′、スイツチユニツト１０′およびインタフ
エース６９′を経由して制御ユニツト１７と通信
することができる。典型的なシナリオでは、中央
制御３０はスイツチユニツト１０の故障状態を示
すメツセージを制御ユニツト１７に対して伝送す
る。制御ユニツト１７はこのメツセージに応動し
てTSIユニツト１１および１１′、インタフエー
ス６９および６９′それに制御ユニツト１７その
ものの中で行なわれている選択を変更して、音声
を表わすデータワードが、ユニツト１１およびイ
ンタフエース６９′を経由してラインユニツト１
９とスイツチユニツト１０′の間で伝送されるよ
うにする。このような状況においては、制御ユニ
ツト１７と分配ユニツト３１′の間でインタフエ
ース６９′とスイツチユニツト１０′を経由した２
つの制御リンクが維持される。

第３図乃至第６図は第９図に従つて配列され、
TSIユニツト１１および１１′、制御ユニツト１
７および１７′、インタフエース６９および６
９′それにその間の接続を詳細に示している。第
３図に示したユニツト１１と制御ユニツト１７は
第５図に示したユニツト１１′および制御ユニツ
ト１７′と本質的に同等であるから第３図および
第５図の両方で対応する構成要素は同一の番号で
示されている。同様に、それぞれ第４図および第
６図で示した本質的に同等なインタフエース６９
および６９′の対応する構成部分は、これらの両
方の図面で同一の番号で識別される。以下に示す
説明において、特定の構成部分を参照するときに
は、それを図示した図を括弧内に示すことによつ
て識別する。

ユニツト１１と１１′は本質的に同等であるか
ら、ここではユニツト１１（第３図）を説明す
る。８個のラインユニツトの各々の出力、例えば
１９，２０は各々が16ビツトの64デイジタルチヤ
ネルを有する繰返しのフレームを有している。こ
の情報はユニツト１１の中のマルチプレクサ６０
に送信される。マルチプレクサ６０は８個のライ
ンユニツトからの出力信号を受信し、その信号は
各々の125マイクロ秒のフレームについて512チヤ
ネルの出力線６２にフオーマツト変更されて送信
される。同様に、デマルチプレクサ６１は各16ビ
ツトの512チヤネルを送信タイムスロツト入替装
置５３から線６３で受信し、このチヤネルは予め
定められた構成で８個のラインユニツトに分配さ
れる。線６２の与えられたチヤネルで伝送された
情報は受信タイムスロツトメモリー５０のそのチ
ヤネルに一義的に関連した記憶位置に記憶され
る。

与えられたデータワードが記憶される特定の記
憶位置は、タイムスロツトカウンタ５４によつて
発生されるタイムスロツト指定信号によつて規定
される。タイムスロツトカウンタ５４はタイムス
ロツト当り１つのタイムスロツト指定の割合で
512のタイムスロツト指定のくりかえしのシーケ
ンスを発生する。与えられたデータワードが受信
されるタイムスロツトの間に発生される特定のタ
イムスロツト指定が、そのデータワードを記憶す
る受信タイムスロツト入替装置５０の中の記憶位
置を決定する。またデータワードはタイムスロツ
ト当り１データワードの割合で受信タイムスロツ
ト入替装置５０から読み出される。与えられたタ
イムスロツトの間に受信タイムスロツト入替装置
から読み出されるべきデータワードの記憶アドレ
スは制御RAM５５を読むことによつて得られ
る。制御RAM５５のカウンタ５４からのタイム
スロツト指定によつて規定されるアドレスはタイ
ムスロツトに１回の割合で読み出され、このよう
にして読み出された量は受信タイムスロツト入替
装置５０に対して、そのタイムスロツトの読み出
しアドレスとして送信される。受信タイムスロツ
ト入替装置５０から読み出されたデータワードは
線６８を経由してインタフエース６９（第４図）
と６９′（第６図）に送信される。インタフエー
ス６９および６９′からのデータワードは線７０
および７０′によつて受信される。制御レジスタ
４１（第３図）の１ビツトによつて制御されるス
イツチ４２（第３図）が、制御RAM５５（第３
図）からのアドレスによつて指定される位置に入
来したデータワードを記憶する送信タイムスロツ
ト入替装置５３（第３図）に対応する２本の線７
０，７０′の内の１本を選択する。現用の制御ユ
ニツト１７（第３図）の処理装置６６はスイツチ
ユニツト１０（第２図）と二重化リンクインタフ
エース６９（第４図）の現用状態を表示するため
に、バス５９を経由して制御レジスタ４１（第３
図）に適切なビツトを書き込む。データワードは
送信タイムスロツト入替装置５３（第３図）のカ
ウンタ５４（第３図）によつて指定されるアドレ
スから読み出される。このようにして読み出され
たデータワードは線６３を通してラインユニツト
に伝送される。制御RAM５５（第３図）は各々
が特定の回路、例えば送信タイムスロツト入替装
置５３（第３図）と対応した多数の制御メモリー
によつて実現されることに注意されたい。制御メ
モリーの特定の構成法は本発明にとつては本質的
ではなく、ユニツト１１（第３図）の内部のタイ
ミングと回路の要求によつて決まるものである。
受信タイムスロツト入替装置５０、制御RAM５
５、タイムスロツトカウンタ５４および送信タイ
ムスロツト入替装置５３によつて実行されるタイ
ムスロツト入替の一般的な原理は当業者には周知
であり、ここでは詳しく述べない。タイムスロツ
トメモリーとの間でデータを読み書きする１つの
構成はJ.W.Lurtzの米国特許4035584に詳しく述
べられている。

次に交換システムの種々の制御装置の間の１次
通信モードについて説明しよう。以上の例と同様
にユニツト１１、それに接続された制御ユニツト
１７、スイツチユニツト１０およびそれに接続さ
れたインタフエース６９が現用であると指定さ
れ、ユニツト１１′、それに接続された制御ユニ
ツト１７′、スイツチユニツト１０′およびそれに
接続されたインタフエース６９′は予備であると
指定される。現用の制御ユニツト１７（第３図）
の処理装置６６はダイヤルされた数字が完了する
と、そのダイヤルされた番号に応答して、そのダ
イヤルされた番号に関する翻訳を実行し、中央制
御３０（第２図）のための呼処理メツセージを形
成し、スイツチユニツト１０（第２図）を通し
て、呼のために空きタイムスロツトを設定する。
処理装置６６（第３図）はまた管理あるいは保守
のメツセージを形成する。これらの制御メツセー
ジは処理装置６６（第３図）によつて、メモリー
５７（第３図）に記憶される。当業者には周知の
形の直接メモリーアクセス（DMA）ユニツト５
８（第３図）が、フレーム当りに１制御ワードの
割合でメツセージの各々を読み出す。DMAユニ
ツト５８（第３図）は各々の二重化リンクインタ
フエース６９（第４図）および６９′（第６図）
の２つのリンクインタフエース７８および７９に
対して導体９１を通して各々の呼処理制御ワード
を送出する。同様に、DMAユニツト５８（第３
図）は各々の管理あるいは保守の制御ワードを
各々の二重化リンクインタフエース６９（第４
図）および６９′（第６図）のリンクインタフエ
ース７８および７９に対して導体９２を通して送
出する。導体９１および９２は４個のスイツチ４
４の各々の４個の入力端子の内の２つに接続され
ており、１つのスイツチ４４は各々の二重化され
たリンクインタフエース６９（第４図）および６
９′（第６図）のリンクインタフエース７８およ
び７９に含まれている（第４図および第６図には
４個のスイツチの内の２つだけが示されてい
る。）。各スイツチ４４（第４図および第６図）の
他の２つの入力端子は２本の導体９１′および９
２′を通して予備の制御ユニツト１７′（第５図）
のDMAユニツト５８に接続されており、導体９
１′および９２′は制御ユニツト１７′が現用のと
きには制御メツセージを伝送するのに使用され、
制御ユニツト１７′が予備のときには論理０を送
信するのに使用される。関連した制御レジスタ４
３（第４図、第６図）の２ビツトによつて制御さ
れた各スイツチ４４（第４図、第６図）は制御ワ
ード源レジスタ８０（第４図、第６図）に接続す
るものとして４本の導体９１，９２，９１′，９
２′の内の１本を選択する。現用の制御ユニツト
１７（第３図）、プロセツサ６６は、バス５９を
経由して、関連したスイツチ４４（第４図、第６
図）によつて行なわれる選択を決定するために、
バス５９を経由して制御レジスタ４３（第４図、
第６図）の各々に適切なビツトを書き込む。現在
の例では、導体９１は二重化リンクインタフエー
ス６９（第４図）のリンクインタフエース７８の
制御ワード源レジスタ８０に接続されている。ま
た導体９２は二重化リンクインタフエース６９′
（第６図）のリンクインタフエース７９の制御ワ
ード源レジスタ８０に接続されている。同様に、
導体９１′は二重化リンクインタフエース６９′
（第６図）のリンクインタフエース７８の制御ワ
ード源レジスタ８０（図示せず）に接続されてお
り、導体９２′は二重化リンクインタフエース６
９（第４図）のリンクインタフエース７９の制御
ワード源レジスタ８０（図示せず）に接続されて
いる。二重化リンクインタフエース６９（第４
図）はマルチプレクサ７３、２個のデマルチプレ
クサ７４，７５および２個のリンクインタフエー
ス７８，７９を含んでいる。デマルチプレクサ７
４（第４図）は時分割多重線６８を経由してタイ
ムスロツト入替装置１１（第３図）の受信タイム
スロツト入替装置５０からデータワードを受信す
るように接続されている。デマルチプレクサ７５
（第４図）は時分割多重線６８′を経由してタイム
スロツト入替装置１１′（第５図）の受信タイム
スロツト入替装置５０からデータワードを受信す
るように接続されている。マルチプレクサ７３
（第４図）は時分割多重線７０を経由してタイム
スロツト入替装置１１（第３図）および１１′
（第５図）の各々の送信タイムスロツト入替装置
５３に対してデータワードを送信するように接続
されている。タイムスロツト入替装置１１（第３
図）、マルチプレクサ７３（第４図）、デマルチプ
レクサ７４（第４図）および二重化リンクインタ
フエース６９（第４図）のリンクインタフエース
７８および７９の関係は、タイムスロツト入替装
置１１′（第５図）、マルチプレクサ７３（第４
図）、デマルチプレクサ７５（第４図）および二
重化リンクインタフエース６９（第４図）の関係
と本質的に同一であるから、ここでは前者だけを
詳細に説明する。両方の時分割多重線６８および
７０は125マイクロ秒のフレーム当り512チヤネル
の周波数でデータワードを伝送していることを想
起されたい。デマルチプレクサ７４（第４図）
は、各々の偶数番目のチヤネルのデータワードを
時分割多重線７７に、各々の奇数番目のチヤネル
を時分割多重線７６に送出することによつて、時
分割多重線６８に受信された情報を２本の時分割
多重線７６および７７に分割する。従つて、時分
割多重線７６および７７の各々はフレーム当り
256チヤネルの周波数で情報を伝送する。マルチ
プレクサ７３（第４図）は２本の256チヤネルの
時分割多重線１９５および１９６上の情報を512
チヤネルの時分割多重線７０上に組合わせる。こ
の組合わせは時分割多重線１９５からのデータワ
ードを時分割多重線７０上の奇数番目のチヤネル
に送出し、一方時分割多重線１９６からのデータ
ワードを偶数番目のチヤネルに送出するようにし
て時分割多重線から１９５および１９６からのデ
ータワードを交互に送出することによつて実行さ
れる。この実施例においては、時分割多重線７６
および１９５はリンクインタフエース７８（第４
図）に接続されており、時分割多重線７７および
１９６はリンクインタフエース７９（第４図）に
接続される。タイムスロツト入替装置１１（第３
図）はフレーム当り512タイムスロツト（チヤネ
ル）で動作し、一方リンクインタフエース７８
（第４図）および７９（第４図）と時分割スイツ
チユニツト１０（第２図）はフレーム当り256タ
イムスロツト（チヤネル）で動作する。さらに、
タイムスロツト入替装置１１（第３図）との間で
送受されるデータワードのチヤネルは完全に同期
している。すなわち、与えられた番号を持つチヤ
ネルがタイムスロツト入替装置１１（第３図）か
らリンクインタフエース７８によつて受信された
ときには、両方のリンクインタフエース７８（第
４図）および７９（第４図）はタイムスロツト入
替装置１１（第３図）に関して同一の番号を持つ
チヤネルを送受することになる。分割後の同期を
保つために、時分割多重線６８上のすべての奇数
番目のチヤネルはデマルチプレクサ７４（第４
図）によつて遅延され、従つて奇数番目のチヤネ
ルとそれにただちに続く偶数番目のチヤネルは本
質的に同時に時分割多重線７６および７７のそれ
ぞれのものによつて送出される。同様に、時分割
多重線１９６上のリンクインタフエース７９（第
４図）からの各データワードはマルチプレクサ７
３によつて遅延され、これは時分割多重線１９５
に接続されたリンクインタフエース７８（第４
図）によつて本質的に同時に受信されたデータワ
ードの直後に、時分割多重線７０を伝送されるこ
とになる。

各リンクインターフエースはスイツチ４５を含
み、該スイツチ４５は関連する制御レジスタ４３
（第４図および第６図）の１ビツトの制御下に、
現用のタイムスロツト入替装置に対応する256チ
ヤネル時分割多重線２本の内の１本を選択し、そ
こからデータワードが受信されさらに他へ伝送さ
れる（４個のスイツチのうち２個４５，４個の制
御レジスタのうちの２個４３だけが第４図および
第６図に図示されている。）現用の制御ユニツト
１７（第３図）はバス５９を経由してタイムスロ
ツト入替装置１１（第３図）の現用状態を指示す
るために、制御レジスタ４３（第４図および第６
図）の各々に適切なビツトを書き込む。現在の例
ではスイツチ４５（第４図）はデマルチプレクサ
７５（第４図）からの線７６′ではなく、デマル
チプレクサ７４（第４図）からの線７６を選択す
る。スイツチ４５（第４図）は線７６を通して受
信されたデータワードを256チヤネルの時分割多
重線１９７を通してフレーミング同期回路１９９
（第４図）に送信する。回路１９９はバツフアメ
モリ（図示せず）を含み、時分割多重線１５を通
してリンクインタフエース７８（第４図）によつ
て受信されたデータワードが、必ずしも時分割多
重線１３上に伝送されるデータワードとチヤネル
同期していなくても、時分割多重線１９７と１９
５の間でチヤネル同期が保たれるようにする。回
路１９９（第４図）はまた線１３上に伝送される
各データワードにフレーミングビツトを挿入し、
線１５上で受信されるフレーミングパターンをチ
エツクする。回路１９９（第４図）に関する動作
の詳細は本発明には重要ではないが、前述した米
国特許4280217に示されている。

二重化リンクインタフエース６９（第４図）の
両方のリンクインタフエース７８および７９のタ
イミングはクロツク回復回路８４（第４図）によ
つて与えられる。これは２つの時分割多重線１５
および１６の内のいずれかから入来ビツト流を受
信し、それから32.768メガヘルツのクロツク信号
を回復する。関連する制御レジスタ４６の１ビツ
トによつて制御されるスイツチ４７（第４図）が
線１５あるいは線１６の選択を行なう。現用の制
御ユニツト１７（第３図）のプロセツサ６６はバ
ス５９を経由して制御レジスタ４６（第４図）に
適切なビツトを書き込む。二重化リンクインタフ
エース６９（第４図）の両方のリンクインタフエ
ース７８および７９のフレーミングおよび同期化
回路１９９はクロツク回復回路８４（第４図）か
ら共通のクロツク信号を受信するので、時分割多
重線１５および１６に対して同期を要求しなくて
も、時分割多重線１９５および１９６は同期状態
に保たれる。さらに二重化リンクインタフエース
６９（第４図）および６９′（第６図）のクロツ
ク回復回路８４（第４図および第６図）をマスタ
ー／スレーブモードで動作させることによつて二
重化リンクインタフエース６９（第４図）および
６９′（第６図）は同期状態に保たれる。各々の
クロツク回復回路８４（第４図および第６図）の
マスター／スレーブ状態は制御レジスタ４６（第
４図および第６図）に関連した１ビツトによつて
制御される。各々のクロツク回復回路８４（第４
図および第６図）にはフエーズロツクループ（図
示せず）が含まれている。二重化リンクインタフ
エース６９（第４図）のクロツク回復回路がマス
ターであるときには、これは同期を保つために導
体１９１を経由して二重化リンクインタフエース
６９′（第６図）のスレーブクロツク回復回路８
４のフエーズロツクループに対してタイミング信
号を送出する。同様に、二重化リンクインタフエ
ース６９′（第６図）のクロツク回復回路８４が
マスターであれば、これは導体１９２を通して二
重化リンクインタフエース６９（第４図）のスレ
ーブクロツク回復回路８４のフエーズロツクルー
プに対してタイミング信号を送出する。クロツク
回復回路８４（第４図および第６図）によつて回
復された同期したクロツク信号はタイムスロツト
カウンタ５４（第３図および第５図）を駆動し、
従つて現用のタイムスロツト入替ユニツト１１
（第３図）と予備のタイムスロツト入替ユニツト
１１′（第５図）の動作もまた同期される。

この例ではスイツチ４５（第４図）は現用のタ
イムスロツト入替ユニツト１１（第３図）から入
来したデータワードを選択して256チヤネルの時
分割多重線１９７を通して、フレーミング同期回
路１９９（第４図）に送出していることを想起さ
れたい。しかしながら、制御ワード源レジスタ８
０（第４図）の内容は線１９７上の所定の制御タ
イムスロツトに入れられる。例えば、二重化リン
クインタフエース６９（第４図）のリンクインタ
フエースにおいて、制御ユニツト１７（第３図）
のDMAユニツト５８から導体９１上に受信され
た呼処理に関連した制御ワードは線１９７（第４
図）上のタイムスロツトTS１に入れられる。

与えられたリンクインタフエースにおいて、制
御メツセージの送受の両方に同一のチヤネルが使
用される。制御メツセージを伝送するために与え
られるリンクインタフエースで使用される特定の
チヤネルは制御チヤネルレジスタ８１（第４図お
よび第６図）中にプリセツトされ記憶されてい
る。リンクインタフエース７８（第４図および第
６図）中のフレーミング同期回路１９９の読み出
しアドレス発生器（図示せず）は、与えられた二
重化リンクインタフエース６９（第４図）あるい
は６９′（第６図）の両方のリンクインタフエー
ス７８および７９によつて使用するために、256
チヤネルの時分割多重線１９５上の出のデータと
同期して256個の読み出しアドレスのくりかえし
のシーケンスを発生する。二重化リンクインタフ
エース６９（第４図）の読み出しアドレス発生器
によつて発生された各々の読み出しアドレスは、
導体１９８を経由して、比較器９１（第４図）に
伝送され、これは制御チヤネルレジスタ８１に記
憶されたプリセツトた制御チヤネルの宛先を読み
出しアドレスと比較する。比較器９１（第４図）
によつて、その瞬間の読み出しアドレスが制御チ
ヤネルの宛先と同一であると判定されると、これ
はゲゲート信号を発生し、このゲート信号が制御
メツセージ源レジスタ８０（第４図）と制御メツ
セージ宛先レジスタ９２（第４図）とに伝送され
る。制御ワード源レジスタ８０（第４図）は比較
器９１（第４図）からのゲート信号に応動して、
その内容を時分割多重線１９７にゲートし、これ
によつて制御ワードを送出する。制御ワード宛先
レジスタ９２（第４図）は比較器９１（第４図）
からのゲート信号に応動して、時分割多重線１９
５上の情報を記憶する。その特定のチヤネルの間
における時分割多重線１９５上の情報は、制御ユ
ニツト１７（第３図）によつて利用されるべき制
御チヤネルの内容である。次の制御チヤネルが生
起する前に、二重化リンクインタフエース６９
（第４図）のリンクインタフエース７８の宛先レ
ジスタ９２の制御ワードの内容は導体９３を通し
て両方の制御ユニツト１７（第３図）および１
７′（第５図）に伝送される。同様に、二重化リ
ンクインタフエース６９（第４図）のリンクイン
タフエース７９と二重化リンクインタフエース６
９′（第６図）のリンクインタフエース７８およ
び７９の制御ワード宛先レジスタ９２の内容は対
応する導体９４，９３′および９４′を通して両方
の制御ユニツト１７（第３図）および１７′（第
５図）に伝達される。制御ユニツト１７に含まれ
たスイツチ３９（第３図）は、関連した制御レジ
スタ３８（第３図）の４ビツトの制御下にDMA
ユニツト５８（第３図）の入力端子に接続される
べき４本の導体９３，９４，９３′および９４′の
内の任意の２本を選択する。現用の制御ユニツト
１７（第３図）のプロセツサ６６はバス５９を経
由して、制御レジスタ３８（第３図）に適切なビ
ツトを書き込む。この例の場合には、導体９３お
よび９４′が選択され、二重化リンクインタフエ
ース６９（第４図）のリンクインタフエース７８
からの呼処理に関連した制御ワードと、二重化リ
ンクインタフエース６９′（第６図）のリンクイ
ンタフエース７９からの管理および保守に関連し
た制御ワードがDMAユニツト５８（第３図）の
動作によつてメモリー５７（第３図）に伝送され
る。制御ユニツト１７′（第５図）はまた制御ユ
ニツト１７′（第５図）が現用であるときに使用
するためのスイツチ３９（第５図）と制御レジス
タ３８（第５図）を含んでいる。

タイムスロツト入替ユニツト１１（第３図）お
よび１１′（第５図）、制御ユニツト１７（第３
図）および１７′（第５図）、それに二重化リンク
インタフエース６９（第４図）および６９′（第
６図）は全体としてインタフエースモジユールと
呼ばれる。両方のタイムスロツト入替ユニツト１
１（第３図）および１１′（第５図）のタイムス
ロツト入替機能とインタフエースモジユール内部
のタイミング源のデータ路および制御リンクの構
成はバス５９を経由して現用の制御ユニツト１７
（第３図）のプロセツサ６６によつて制御される。
プロセツサ６６は制御レジスタ３８，４１，４３
および４６（第３図乃至第６図）の内の適切なも
のに書き込むことによつて、インタフエースモジ
ユール内のすべてのスイツチ３９，４２，４５，
４７（第３図乃至第６図）の各々の状態を制御す
る。制御ユニツト１７′（第５図）が現用である
ときには、プロセツサ６６はバス５９′を経由し
てインタフエースモジユール内のすべての制御レ
ジスタ３８，４１，４３および４６（第３図乃至
第６図）に書き込みを行なうことができる。

この例では、１つの制御リンクが現用の制御ユ
ニツト１７（第３図）のプロセツサから導体９１
および９３と二重化リンクインタフエース６９
（第４図）のリンクインタフエース７８を経由し
て、現用の時分割スイツチユニツト１０（第２
図）に向けて保持され、現用の制御ユニツト１７
（第３図）のプロセツサ６６から導体９２および
９４′と二重化リンクインタフエース６９′（第６
図）のリンクインタフエース７９を経由して予備
のスイツチユニツト１０′（第２図）に対して、
１つの制御リンクが保持される。現用の時分割ス
イツチユニツト１０（第２図）が故障した場合に
は、予備の時分割スイツチユニツト１０′（第２
図）を通る制御リンクと二重化リンクインタフエ
ース６９′（第６図）のリンクインタフエース７
９を経由して現用の制御ユニツト１７（第３図）
のプロセツサ６６に対してメツセージが送られ
る。このメツセージに応動して、現用の制御ユニ
ツト１７（第３図）のプロセツサ６６は二重化リ
ンクインタフエース６９′（第６図）のリンクイ
ンタフエース７８の制御レジスタ４３（図示せ
ず）と制御ユニツト１７（第３図）の制御レジス
タ３８に対して書き込みを行ない、導体９１およ
び９３′と二重化リンクインタフエース６９′（第
６図）のリンクインタフエース７８を経由して、
制御ユニツト１７（第３図）のプロセツサ６６か
ら時分割スイツチユニツト１０′（第２図）への
第２の制御リンクが設定されるようにする。現用
の制御ユニツト１７（第３図）のプロセツサ６６
はまた制御レジスタ４１（第３図および第５図）
に対して書込みを行ない、両方のタイムスロツト
入替ユニツト１１（第３図）および１１′（第５
図）が、時分割スイツチユニツト１０′（第２図）
から512チヤネルの時分割多重線７０′上のデータ
ワードを受信するようにする。

時分割スイツチユニツト１０および１０′（第
２図）の各々は時分割空間スイツチを含み、これ
はその入力ポートと出力ポートの各々の経路を完
成するのに各々488ナノ秒で動作する256個のタイ
ムスロツトのフレームで動作するようになつてい
る。各々タイムスロツトの間に接続されるべき入
力ポートと出力ポートの間のスイツチ経路を規定
する制御情報は、制御メモリー、例えば２９に記
憶されており、これは、このような接続を設定す
るために各タイムスロツトごとに読み出される。
各々の制御タイムスロツトは入出力ポート対６４
に接続された時分割多重線１５０及び１５１を経
由して時分割スイツチユニツト１０によつて制御
分配ユニツト３１に送出される。時分割スイツチ
ユニツト１０と制御分配ユニツト３１の間の関係
は時分割スイツチユニツト１０′と制御分配ユニ
ツト３１′の間の関係と本質的に同一であるから、
ここでは前者の関係だけを詳しく述べよう。以下
の説明においては、与えられた制御ユニツトから
の制御タイムスロツトは送信制御タイムスロツト
と呼ばれ、一方、与えられた制御ユニツトへの制
御タイムスロツトは受信制御タイムスロツトと呼
ばれる。第７図に詳しく図示した制御分配ユニツ
トはリンクインタフエース回路１５２を含むが、
これはフレーミング同期回路１９９と本質的に同
等なものである。時分割多重線１５０上で受信さ
れた各々の制御ワードは、その制御ワードに関連
した送信制御タイムスロツトで、リンクインタフ
エース回路１５２から制御分配ユニツト入力回路
１５３に並列に伝送される。制御分配ユニツト入
力回路１５３に伝送される各制御ワードのタイム
スロツト番号は通信路１５４を経由して本質的に
同時にタイミング回路１５５に伝送される。この
ように伝送されたタイミングスロツト番号はリン
クインタフエース１５２の読み出しアドレス発生
器（図示せず）によつて発生される。制御分配ユ
ニツト入力回路１５３は本質的には１つの入力ポ
ートと256個の出力ポートを有するデマルチプレ
クサである。制御分配ユニツト入力回路１５３の
入力ポートで受信された各制御ワードは通信路１
５４に伝送されるタイムスロツト番号によつて規
定される256個の出力ポートの内のただ一つに対
して送信される。

この実施例では31個の現用の制御ユニツト、例
えば１７があり、各々は２つの送信制御タイムス
ロツトと２つの受信制御タイムスロツトにアクセ
スできる。従つて、時分割多重線１５０を通つて
リンクインタフエース回路１５２に対して伝送さ
れる情報は最大62送信制御タイムスロツトを含む
ことになる。同様に、時分割多重線１５１は時分
割スイツチユニツト１０に対して最大62制御タイ
ムスロツトを返送することになる。従つて、制御
分配ユニツト入力回路１５３は62個だけの現用の
出力ポートを必要とすることになる。この実施例
においては、これらの現用の出力ポートはフレー
ムのはじめの62タイムスロツトに関連しており、
番号TS１乃至TS６２で呼ばれる。制御分配ユニ
ツト入力回路１５３のタイムスロツトTS１に関
連した出力ポートはバツフアレジスタ１５８に接
続されており、タイムスロツトTS６２に関連し
た出力ポートはバツフアレジスタ１５９に接続さ
れている。送信制御タイムスロツトTS１に関連
した制御回路１８５は残りの61個の送信制御タイ
ムスロツトに関連した制御回路と本質的に同等で
ある。従つて、ここではタイムスロツトTS１に
関連した制御回路１８５についてだけ説明する。
バツフアレジスタ１５８は先着順（FIFO）バツ
フア１６０のデータ入力端子に接続されており、
このバツフアはその書き込み制御端子Ｗの論理
“１”パルスに応動してその第１の記憶セルにバ
ツフアレジスタ１５８の内容を書き込む。先着順
バツフアの周知の原理に従えば、その第１のセル
にどのような情報が与えられても、それはまだ占
有されない最後のセルまで伝搬して行き、この情
報は先着順バツフアから情報が読み取られるまで
保持されることになる。先着順バツフア１６０は
さらに読み出し制御端子Ｒを持つている。この読
み出し制御端子Ｒに論理“１”パルスが与えられ
ると、最後のメモリーセルの内容が先着順バツフ
アから送出され、バツフアのすべての他のセルの
内容は出力に向けて１セルだけシフトされる。

タイムスロツト入替ユニツト、例えば１１から
の各制御メツセージは開始文字で始まり、終了文
字で終ることを想起していただきたい。バツフア
レジスタ１５８の内容は開始比較器１６２と終了
比較器１６３に連続的に送られる。開始比較器１
６２は比較回路と開始文字を記憶するレジスタを
含んでいる。バツフアレジスタ１５８の内容が記
憶された開始文字と一致したときには、開始比較
器１６２はフリツプフロツプ１６４のセツト入力
に論理“１”を送る。フリツプフロツプ１６４が
セツト状態にあるときには、これはその論理
“１”の出力端子に論理“１”の信号を発生し、
これがANDゲート１６５に送られる。ANDゲー
ト１６５の出力端子は先着順バツフア１６０の書
き込み制御端子Ｗに接続されている。ANDゲー
ト１６５の他の入力はタイミング回路１５５の端
子t₂に接続されている。タイミング回路１５５は
端子t₂からタイムスロツトTS２の間に生ずる時
刻t₂でフレーム毎に１パルスの割合で生ずる一連
のパルスを送信する。タイミング回路１５５はｎ
者択一のデコーダを含んでおり、これは通信路１
５４を伝送されたタイムスロツト番号を受信し
て、入力タイムスロツト番号に対応する256個の
出力端子の内のただ一つに論理“１”のパルスを
与える。タイムスロツトTS２の間に論理“１”
のパルスを受信したこれらの端子の内の特定のも
のが、ANDゲート１６５の入力に対して信号t₂
を送出する。

バツフアレジスタ１５８において開始文字を受
信した後で、各フレームのタイムスロツトTS１
の間にバツフアレジスタ１５８に新しい制御ワー
ドが入れられる。さらに先着順バツフア１６０の
制御端子Ｗに各パルスt₂が送信されるたびに、バ
ツフアレジスタ１５８の内容が先着順バツフア１
６０の第１の記憶セルに記憶されることになる。
この動作はバツフアレジスタ１５８に終了文字が
記憶されるまで継続される。

終了比較器１６３は比較回路と終了文字を記憶
するレジスタを含んでいる。終了比較器１６３は
バツフアレジスタ１５８に記憶された文字が終了
比較器１６３に記憶された終了文字に一致すると
わかつたときに、論理“１”の出力パルスを発生
する。この論理“１”の出力パルスは遅延ユニツ
ト１６６を経由して、フリツプフロツプ１６４の
リセツト入力に送信される。遅延ユニツト１６６
は１タイムスロツトより大きい時間幅の間、論理
“１”のパルスを遅延させる。フリツプフロツプ
１６４によつて論理“１”の信号が受信されたと
きに、そのフリツプフロツプはリセツトして、論
理“０”をその論理“１”の出力端子に発生し、
これがANDゲート１６５を禁止してそれ以上の
t₂のタイミングパルスが先着順バツフア１６０の
制御端子Ｗに与えられないようにする。

終了比較器１６３はレジスタ１５８に終了文字
を検出すると、またバス１６７を経由してCDU
制御器１６８にフラグ信号を送出する。このフラ
グ信号は先着順バツフア１６０によつて完全な制
御メツセージが受信されたことを示す。CDU制
御器１６８は制御回路、例えば１８５からの各フ
ラグ信号に応動して、その制御メツセージを記憶
する先着順バツフアからの完全な制御メツセージ
を読み出す。この実施例では、64者択一デコーダ
１６９に対して読み出されるべき制御メツセージ
を含む先着順バツフアを規定する６ビツト符号を
送信することによつて、CDU制御器１６８はこ
のような読み出し動作を開始する。64者択一のデ
コーダ１６９は制御分配ユニツト（CDU）制御
器１６８からの６ビツト符号に応動して、制御メ
ツセージを記憶した先着順バツフアの読み出し制
御回路に関連したANDゲートに論理“１”を与
える。この例では先着順バツフア１６０は制御メ
ツセージを記憶している。従つて、64者択一デコ
ーダ１６９に送信された６ビツト符号は先着順バ
ツフア１６０に関連したANDゲート１７０を規
定する。この６ビツト符号に応動して、64者択一
のデコーダ１６９はANDゲート１７０に対して
論理“１”を送信する。さらに制御分配ユニツト
制御器１６８はANDゲート１７０の他の入力に
対して２メガヘルツの周波数で一連のパルスを送
出する。他の制御回路でも、これに対応する
ANDゲート１７０に対して一連の２メガヘルツ
のパルスが送信されることに注意していただきた
い。ANDゲート１７０はデコーダ１６９から論
理“１”を受信しているから、先着順バツフア１
６０の読み出し制御端子Ｒに対して、ANDゲー
ト１７０によつて２メガヘルツのパルスが送出さ
れる。これらのパルスの各々に応動して、制御ワ
ードが先着順バツフア１６０から読み出され、バ
ス１７６を経由してCDU制御器１６８に送信さ
れる。CDU制御器１６８がバス１７６から受信
された情報に終了文字を検出したときには、これ
は２メガヘルツのパルスの送出を終了する。
CDU制御器１６８は受信先着順バツフア、例え
ば１６０および１６１から読み出された各制御ワ
ードを記憶するのに利用される記憶回路を含んで
いる。完全な制御メツセージが受信されて記憶さ
れたときに、CDU制御器１６８はその制御メツ
セージの宛先部分を読み、制御メツセージが中央
制御３０に伝送されるべきものであるかあるいは
制御ユニツト、例えば１７および１８の内の１つ
に伝送されるべきものであるかを判定する。制御
メツセージの宛先部によつて、制御部３０宛てで
あることが判定されると、制御分配ユニツト制御
器１６８はその内部記憶から制御メツセージを読
み取り、その制御メツセージを通信路３２を経由
して中央制御３０に送信する。その代りに、宛先
部によつて制御ユニツトが指定されたときには、
制御分配ユニツト制御器１６８は、指定された制
御ユニツトに関連した特定の受信制御タイムスロ
ツトを計算する。その特定の受信制御タイムスロ
ツトは、制御分配ユニツト制御器１６８からの中
に記憶された翻訳テーブルから決定される。

この実施例における制御分配ユニツト３１は、
第２の複数個の先着順バツフアを含んでおり、そ
の内で第７図には先着順バツフア１７１および１
７２が含まれている。先着順バツフア１７１およ
び１７２は出力レジスタ１７３および１７４のそ
れぞれに関連している。各々の先着順バツフアと
それに関連した出力レジスタは時分割多重スイツ
チ１０の各々の制御メツセージによつて規定され
る宛先に関連した受信制御タイムスロツトで、制
御ワードを送信するのに利用される。ここで述べ
ている例では、先着順バツフア１６０から制御分
配ユニツト制御器１６８に対して転送される制御
メツセージはタイムスロツト６２（TS６２）を
受信制御タイムスロツトとして用いるモジユール
を宛先としている。制御分配ユニツトは64者択一
のデコーダ１６９に対して先着順バツフア１７１
に関連した制御回路１８６を一義的に規定する６
ビツト符号を送出する。64者択一デコーダ１６９
によつて発生された論理“１”はANDゲート１
７５に与えられ、その出力端子は先着順バツフア
１７１の書き込み制御端子Ｗに接続されている。
さらにCDU制御器１６８は制御メツセージの
各々の制御ワードを読み出しはじめ、それをすべ
ての先着順バツフア、例えば１７１および１７２
に共通に接続されたバス１７６に与える。各制御
ワードの先着順バツフアへの送信と本質的に同時
に、制御分配ユニツト制御器１６８は、論理
“１”のパルスをANDゲート１７５と他の制御回
路の各々の等価なANDゲートに対して送出する。
ANDゲート１７５は64者択一のデコーダ１６９
から論理“１”を受信するから、それだけが制御
分配ユニツト制御器１６８からの論理“１”のパ
ルスを、それに接続された先着順バツフア１７１
の端子Ｗに対して通過させる。その書き込み制御
端子Ｗに受信された各々の論理“１”のパルスに
応動して、先着順バツフア１７１はバス１７６上
の制御ワードをその入力記憶セルに書き込む。前
述したように、このような制御ワードはバツフア
の出力記憶位置に伝搬する。先着順バツフア１７
１の読み出し制御端子Ｒはタイミング回路１５５
に接続されて、それが信号t₆₁を受信するように
なつている。従つて、各々のt₆₁のタイムスロツ
トの間の先着順バツフア１７１の最後の記憶位置
の制御ワードは出力レジスタ１７３に対して送出
される。

CDU制御器１６８はまた制御メツセージの伝
送機能の開始時点で、フリツプフロツプ１７７の
セツト入力端子に対して開始信号を送出する。フ
リツプフロツプ１７７の論理“１”の出力は
ANDゲート１７８に与えられ、その出力は出力
レジスタ１７３のゲート制御端子に接続されてい
る。さらにANDゲート１７８はその入力として
信号t₆₂を受信する。従つて、フリツプフロツプ
１７７がセツトされたあとでは、各々の信号t₆₂
に応動して、論理“１”のパルスが出力レジスタ
１７３に与えられる。出力レジスタ１７３に送出
力される各々の制御ワードはt₆₂パルスに応動し
てタイムスロツトRS６２の間にCDU出力回路１
７９に送信される。フリツプフロツプ１７７がセ
ツトされる前は、CDU出力回路１７９には信号
はゲートされない。

先着順バツフア１７１から読み出された各制御
ワードはまた終了比較回路１８０の入力に与えら
れるが、これはまた終了比較回路１６３と本質的
に同等になつている。先着順バツフア１７１から
出力レジスタ１７３に送信されている文字が終了
文字であることを終了比較回路１８０が検出した
ときには、これは論理“１”のパルスを発生し、
これは遅延回路１８１を通してフリツプフロツプ
１７７のリセツト端子に伝送される。遅延回路１
８１は１タイムスロツト以上の時間の間終了比較
回路からの論理“１”のパルスを遅延させる。こ
の方法によつて、終了文字の伝送のあとでは、そ
れ以上のt₆₂信号が出力レジスタ１７３に伝送さ
れるのを禁止するために、フリツプフロツプ１７
７がリセツトされる。

CDU出力回路１７９は256個の入力ポートと１
個の出力ポートとを有するマルチプレクサであ
る。入力ポートの内の始めの62個は各々タイムス
ロツト出力レジスタ、例えば１７３および１７４
の１つと一義的に関連している。タイミング回路
１５５からのタイムスロツト計数信号に応動し
て、制御分配ユニツト出力回路１７９は出力レジ
スタ、例えば１７３および１７４からの制御ワー
ドをその出力ポートに送出する。出力ポートは次
にリンクインタフエース回路１５２に接続されて
おり、これは前述したように、それによつて受信
された制御ワードを時分割多重スイツチユニツト
１０に送信するように動作する。

中央制御３０はまた制御ユニツト、例えば１７
および１８に送信するべき制御メツセージを発生
する。中央制御３０によつて発生される各々の制
御メツセージは制御メツセージを受信するべき特
定の制御ユニツトを示す宛先部を含んでいる。制
御メツセージは中央制御３０から通信路３２を経
由して制御分配ユニツト制御器１６８に伝送され
る。制御分配ユニツト制御器１６８は中央制御３
０から受信された各制御メツセージを記憶し、先
に述べたように各々の宛先部を読み取つて、その
制御メツセージの宛先である制御ユニツトを判定
する。制御分配ユニツト制御器１６８はこれが先
着順バツフア１６０および１６１から受信された
制御メツセージを送信するのと同一の方法で、中
央制御３０からの制御メツセージを送出する。中
央制御３０は本質的に同一の方法で通信路３２′
を経由して制御分配ユニツト３１′と通信する。