JP2581002B2 - Ｌａｎ間接続装置 - Google Patents
Ｌａｎ間接続装置Info
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Description
【０００１】
【産業上の利用分野】本発明はＬＡＮ間接続装置に関
し、特に複数のローカルエリアネットワーク（ＬＡＮ）
を相互接続するマルチポートブリッジまたはマルチポー
トルータのパケット転送方式に関する。
し、特に複数のローカルエリアネットワーク（ＬＡＮ）
を相互接続するマルチポートブリッジまたはマルチポー
トルータのパケット転送方式に関する。
【０００２】
【従来の技術】従来、この種のＬＡＮ間接続装置におい
ては、図４に示すように、ＬＡＮコントローラ４０〜４
３各々に対応してパケットメモリ３６〜３９を配置し、
これらパケットメモリ３６〜３９及びＬＡＮコントロー
ラ４０〜４３をバスブリッジ３２〜３５を介してバス１
２０に接続している。
ては、図４に示すように、ＬＡＮコントローラ４０〜４
３各々に対応してパケットメモリ３６〜３９を配置し、
これらパケットメモリ３６〜３９及びＬＡＮコントロー
ラ４０〜４３をバスブリッジ３２〜３５を介してバス１
２０に接続している。
【０００３】尚、パケットメモリ３６〜３９各々には受
信パケットがバッファされ、またバス１２０には転送処
理プロセッサ３１及びローカルメモリ４４が夫々接続さ
れている。
信パケットがバッファされ、またバス１２０には転送処
理プロセッサ３１及びローカルメモリ４４が夫々接続さ
れている。
【０００４】上記の構成において、例えばＬＡＮコント
ローラ４０からＬＡＮコントローラ４３にパケット転送
を行う場合、転送処理プロセッサ３１はパケットメモリ
３６に格納されたパケットヘッダを見て転送先を決定す
る。
ローラ４０からＬＡＮコントローラ４３にパケット転送
を行う場合、転送処理プロセッサ３１はパケットメモリ
３６に格納されたパケットヘッダを見て転送先を決定す
る。
【０００５】その後に、転送処理プロセッサ３１はパケ
ットを受信したＬＡＮコントローラ４０のパケットメモ
リ３６から転送先のＬＡＮコントローラ４３のパケット
メモリ３９にパケットデータをコピーする。ＬＡＮコン
トローラ４３はパケットメモリ３９のパケットデータを
ネットワークに転送する。これによって、ＬＡＮコント
ローラ４０からＬＡＮコントローラ４３へのパケット転
送が完了する。
ットを受信したＬＡＮコントローラ４０のパケットメモ
リ３６から転送先のＬＡＮコントローラ４３のパケット
メモリ３９にパケットデータをコピーする。ＬＡＮコン
トローラ４３はパケットメモリ３９のパケットデータを
ネットワークに転送する。これによって、ＬＡＮコント
ローラ４０からＬＡＮコントローラ４３へのパケット転
送が完了する。
【０００６】また、上記の構成以外のＬＡＮ間接続装置
として、図５に示すように、複数のＬＡＮコントローラ
５３〜５６と転送処理プロセッサ５１とによって共有さ
れる共有メモリ５２を具備したものがある。尚、転送処
理プロセッサ５１にはローカルメモリ５７が接続されて
いる。
として、図５に示すように、複数のＬＡＮコントローラ
５３〜５６と転送処理プロセッサ５１とによって共有さ
れる共有メモリ５２を具備したものがある。尚、転送処
理プロセッサ５１にはローカルメモリ５７が接続されて
いる。
【０００７】この構成において、例えばＬＡＮコントロ
ーラ５３からＬＡＮコントローラ５６にパケット転送を
行う場合、ＬＡＮコントローラ５３は受信パケットを共
有メモリ５２上にストアする。
ーラ５３からＬＡＮコントローラ５６にパケット転送を
行う場合、ＬＡＮコントローラ５３は受信パケットを共
有メモリ５２上にストアする。
【０００８】転送処理プロセッサ５１はＬＡＮコントロ
ーラ５３によって共有メモリ５２にストアされた受信パ
ケットのバッファのポインタを転送先のＬＡＮコーント
ローラ５６に通知する。
ーラ５３によって共有メモリ５２にストアされた受信パ
ケットのバッファのポインタを転送先のＬＡＮコーント
ローラ５６に通知する。
【０００９】ＬＡＮコーントローラ５６はそのポインタ
を基に共有メモリ５２からＬＡＮコントローラ５３で受
信されたパケットを読出す。これによって、ＬＡＮコン
トローラ５３からＬＡＮコントローラ５６へのパケット
転送が完了する。
を基に共有メモリ５２からＬＡＮコントローラ５３で受
信されたパケットを読出す。これによって、ＬＡＮコン
トローラ５３からＬＡＮコントローラ５６へのパケット
転送が完了する。
【００１０】
【発明が解決しようとする課題】上述した従来のＬＡＮ
間接続装置では、ＬＡＮコントローラ各々と転送処理プ
ロセッサとの間でパケットメモリを共有し、受信パケッ
トがバッファされたパケットメモリから転送先のパケッ
トメモリにパケットデータをコピーする方法の場合、パ
ケット長に比例してパケット転送時の遅延が大きくなっ
てしまう。
間接続装置では、ＬＡＮコントローラ各々と転送処理プ
ロセッサとの間でパケットメモリを共有し、受信パケッ
トがバッファされたパケットメモリから転送先のパケッ
トメモリにパケットデータをコピーする方法の場合、パ
ケット長に比例してパケット転送時の遅延が大きくなっ
てしまう。
【００１１】また、この方法では一般に転送処理プロセ
ッサがパケットデータのコピーを行っているので、転送
処理プロセッサの処理能力の一部がパケット転送に使用
されてしまうため、パケット転送のスループットが劣化
してしまう。
ッサがパケットデータのコピーを行っているので、転送
処理プロセッサの処理能力の一部がパケット転送に使用
されてしまうため、パケット転送のスループットが劣化
してしまう。
【００１２】一方、ＬＡＮコントローラと転送処理プロ
セッサとによって共有メモリを共有し、受信したパケッ
トデータを共有メモリにストアすることでパケット転送
を行う方法の場合、パケットメモリ間でコピーする方法
に比べてパケット転送の遅延は減少する。
セッサとによって共有メモリを共有し、受信したパケッ
トデータを共有メモリにストアすることでパケット転送
を行う方法の場合、パケットメモリ間でコピーする方法
に比べてパケット転送の遅延は減少する。
【００１３】しかしながら、この方法では全てのＬＡＮ
コントローラからのアクセスが競合すると、ＬＡＮコン
トローラにおいてＤＭＡオーバランやアンダランがおき
ないようにアクセス待ち時間を保証する必要がある。
コントローラからのアクセスが競合すると、ＬＡＮコン
トローラにおいてＤＭＡオーバランやアンダランがおき
ないようにアクセス待ち時間を保証する必要がある。
【００１４】特に、共有メモリのポート数が複数になる
と、メモリを極めて高帯域に設計しなければならず、各
ＬＡＮコントローラのアクセス速度に比べて非常に高速
なバスあるいは高速なメモリを用いた高帯域マルチポー
トメモリを実現する必要があるが、その高帯域マルチポ
ートメモリの実現は非常に困難である。
と、メモリを極めて高帯域に設計しなければならず、各
ＬＡＮコントローラのアクセス速度に比べて非常に高速
なバスあるいは高速なメモリを用いた高帯域マルチポー
トメモリを実現する必要があるが、その高帯域マルチポ
ートメモリの実現は非常に困難である。
【００１５】そこで、本発明の目的は上記の問題点を解
消し、製作困難な高帯域マルチポートメモリを用いるこ
となく、転送遅延を小さくすることができるＬＡＮ間接
続装置を提供することにある。
消し、製作困難な高帯域マルチポートメモリを用いるこ
となく、転送遅延を小さくすることができるＬＡＮ間接
続装置を提供することにある。
【００１６】
【課題を解決するための手段】本発明によるＬＡＮ間接
続装置は、複数のローカルエリアネットワークに接続さ
れかつ複数のローカルエリアネットワーク各々の間でパ
ケットを中継するＬＡＮ間接続装置であって、対応する
ローカルエリアネットワークへのアクセス制御を行う複
数のＬＡＮコントローラと、前記パケットを格納しかつ
一方のポートが対応するＬＡＮコントローラに固定的に
接続された複数の２ポートメモリと、前記複数の２ポー
トメモリ各々の他のポートを前記複数の２ポートメモリ
各々に対応するローカルエリアネットワーク以外のロー
カルエリアネットワークに接続自在とする接続手段と、
前記パケットを格納する２ポートメモリとそのパケット
の出力先のＬＡＮコントローラとを接続するよう前記接
続手段を制御する制御手段とを備えている。
続装置は、複数のローカルエリアネットワークに接続さ
れかつ複数のローカルエリアネットワーク各々の間でパ
ケットを中継するＬＡＮ間接続装置であって、対応する
ローカルエリアネットワークへのアクセス制御を行う複
数のＬＡＮコントローラと、前記パケットを格納しかつ
一方のポートが対応するＬＡＮコントローラに固定的に
接続された複数の２ポートメモリと、前記複数の２ポー
トメモリ各々の他のポートを前記複数の２ポートメモリ
各々に対応するローカルエリアネットワーク以外のロー
カルエリアネットワークに接続自在とする接続手段と、
前記パケットを格納する２ポートメモリとそのパケット
の出力先のＬＡＮコントローラとを接続するよう前記接
続手段を制御する制御手段とを備えている。
【００１７】
【作用】受信バッファを２ポート化して各ポートからの
同時読出しを可能とし、送信側のＬＡＮコントローラと
２ポートメモリとをパケットバス相互結合機構によって
ポイント−ポイント間固定接続にしてバス競合をなく
す。
同時読出しを可能とし、送信側のＬＡＮコントローラと
２ポートメモリとをパケットバス相互結合機構によって
ポイント−ポイント間固定接続にしてバス競合をなく
す。
【００１８】これによって、高帯域のメモリ回路や３ポ
ート以上の多重ポートメモリといった製作困難な高性能
の高帯域マルチポートメモリを用いることなく、パケッ
ト転送が可能となる。この場合、各ＬＡＮポート間のバ
ッファコピーが不要となるので、転送遅延が小さくな
り、転送時間が少なくなる。
ート以上の多重ポートメモリといった製作困難な高性能
の高帯域マルチポートメモリを用いることなく、パケッ
ト転送が可能となる。この場合、各ＬＡＮポート間のバ
ッファコピーが不要となるので、転送遅延が小さくな
り、転送時間が少なくなる。
【００１９】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００２０】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、ＬＡＮ間接続装置１は転送
処理プロセッサ２と、キャッシュメモリ３と、ＲＡＭ４
と、ＲＯＭ５と、プロセッサバスセレクタ６と、パケッ
トバス相互結合機構７と、割込コントローラ８と、２ポ
ートメモリ９〜１２と、ＬＡＮコントローラ１３〜１６
とから構成されている。
ック図である。図において、ＬＡＮ間接続装置１は転送
処理プロセッサ２と、キャッシュメモリ３と、ＲＡＭ４
と、ＲＯＭ５と、プロセッサバスセレクタ６と、パケッ
トバス相互結合機構７と、割込コントローラ８と、２ポ
ートメモリ９〜１２と、ＬＡＮコントローラ１３〜１６
とから構成されている。
【００２１】転送処理プロセッサ２にはプロセッサバス
１００を介してキャッシュメモリ３とＲＡＭ４とＲＯＭ
５とプロセッサバスセレクタ６とパケットバス相互結合
機構７とに接続されており、パケットのヘッダ処理及び
中継先へのフォワーディング処理を実行する。
１００を介してキャッシュメモリ３とＲＡＭ４とＲＯＭ
５とプロセッサバスセレクタ６とパケットバス相互結合
機構７とに接続されており、パケットのヘッダ処理及び
中継先へのフォワーディング処理を実行する。
【００２２】キャッシュメモリ３は命令及びデータをバ
ッファ記憶して転送処理プロセッサ２の処理速度を上げ
るために設けられている。ＲＡＭ４はＲＯＭ５に格納さ
れたプログラムをロードして実行し、データを格納する
ために設けられている。
ッファ記憶して転送処理プロセッサ２の処理速度を上げ
るために設けられている。ＲＡＭ４はＲＯＭ５に格納さ
れたプログラムをロードして実行し、データを格納する
ために設けられている。
【００２３】ＬＡＮコントローラ１３〜１６は各々独立
したローカルエリアネットワーク（以下、ＬＡＮとす
る）１７〜１９及びサーバ２０に接続され、各ＬＡＮ１
７〜１９の２層以下のアクセス制御及び送受信バッファ
管理を行う。
したローカルエリアネットワーク（以下、ＬＡＮとす
る）１７〜１９及びサーバ２０に接続され、各ＬＡＮ１
７〜１９の２層以下のアクセス制御及び送受信バッファ
管理を行う。
【００２４】ここで、ＬＡＮコントローラ１３はＬＡＮ
１７を介して端末２１，２２に接続され、ＬＡＮコント
ローラ１４はＬＡＮ１８を介して端末２３，２４に接続
され、ＬＡＮコントローラ１５はＬＡＮ１９を介して端
末２５，２６に接続され、ＬＡＮコントローラ１６は直
結でサーバ２０に接続されている。
１７を介して端末２１，２２に接続され、ＬＡＮコント
ローラ１４はＬＡＮ１８を介して端末２３，２４に接続
され、ＬＡＮコントローラ１５はＬＡＮ１９を介して端
末２５，２６に接続され、ＬＡＮコントローラ１６は直
結でサーバ２０に接続されている。
【００２５】また、ＬＡＮコントローラ１３〜１６はＬ
ＡＮコントローラバス１０１〜１０４を介して２ポート
メモリ９〜１２に夫々接続されている。
ＡＮコントローラバス１０１〜１０４を介して２ポート
メモリ９〜１２に夫々接続されている。
【００２６】２ポートメモリ９〜１２は夫々一方のポー
トに対応するＬＡＮコントローラ１３〜１６からのＬＡ
Ｎコントローラバス１０１〜１０４が固定的に接続され
ており、他方のポートにパケットバス１１１〜１１４を
介してパケットバス相互結合機構７が接続されている。
トに対応するＬＡＮコントローラ１３〜１６からのＬＡ
Ｎコントローラバス１０１〜１０４が固定的に接続され
ており、他方のポートにパケットバス１１１〜１１４を
介してパケットバス相互結合機構７が接続されている。
【００２７】また、２ポートメモリ９〜１２は受信した
パケットを格納してバッファリングし、ＬＡＮコントロ
ーラ１３〜１６のバッファ管理情報を格納するために使
用される。
パケットを格納してバッファリングし、ＬＡＮコントロ
ーラ１３〜１６のバッファ管理情報を格納するために使
用される。
【００２８】パケットバス相互結合機構７にはパケット
バス１１１〜１１４を接続するためのポートＡ〜Ｄと、
ＬＡＮコントローラバス１０１〜１０４を接続するため
のポートＷ〜Ｚとが設けられており、ＬＡＮコントロー
ラバス１０１〜１０４とパケットバス１１１〜１１４と
を任意の組合せで選択的に接続する。
バス１１１〜１１４を接続するためのポートＡ〜Ｄと、
ＬＡＮコントローラバス１０１〜１０４を接続するため
のポートＷ〜Ｚとが設けられており、ＬＡＮコントロー
ラバス１０１〜１０４とパケットバス１１１〜１１４と
を任意の組合せで選択的に接続する。
【００２９】プロセッサバスセレクタ６はプロセッサバ
ス１００の信号のアドレスをデコードし、そのアドレス
に対応するＬＡＮコントローラバス１０１〜１０４とプ
ロセッサバス１００とを結合して転送処理プロセッサ２
から各ＬＡＮコントローラ１３〜１６のＩ／Ｏポートや
２ポートメモリ９〜１２へのアクセスを可能にする。
ス１００の信号のアドレスをデコードし、そのアドレス
に対応するＬＡＮコントローラバス１０１〜１０４とプ
ロセッサバス１００とを結合して転送処理プロセッサ２
から各ＬＡＮコントローラ１３〜１６のＩ／Ｏポートや
２ポートメモリ９〜１２へのアクセスを可能にする。
【００３０】割込コントローラ８は各ＬＡＮコントロー
ラ１３〜１６からの割込み信号を受信して転送処理プロ
セッサ２への割込みを制御する。
ラ１３〜１６からの割込み信号を受信して転送処理プロ
セッサ２への割込みを制御する。
【００３１】以下、図１を用いて本発明の一実施例の動
作について説明する。ここで、端末２１からサーバ２０
へのＴＣＰ／ＩＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｃｏｎ
ｔｒｏｌ Ｐｒｏｔｏｃｏｌ／Ｉｎｔｅｒｎｅｔ Ｐｒ
ｏｔｏｃｏｌ）パケットをＯＳＩ（Ｏｐｅｎ Ｓｙｓｔ
ｅｍｓ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）３層でルー
ティングするものとする。
作について説明する。ここで、端末２１からサーバ２０
へのＴＣＰ／ＩＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｃｏｎ
ｔｒｏｌ Ｐｒｏｔｏｃｏｌ／Ｉｎｔｅｒｎｅｔ Ｐｒ
ｏｔｏｃｏｌ）パケットをＯＳＩ（Ｏｐｅｎ Ｓｙｓｔ
ｅｍｓ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）３層でルー
ティングするものとする。
【００３２】端末２１から送信するＩＰパケットは端末
２１内でＬＡＮ１７に適応するＭＡＣ（Ｍｅｄｉａ Ａ
ｃｃｅｓｓ Ｃｏｎｔｒｏｌ）ヘッダが付加され、ＬＡ
Ｎコントローラ１３が持つＭＡＣアドレスを宛先とする
ＭＡＣフレームにカプセルされてＬＡＮ１７上を通って
ＬＡＮコントローラ１３に受信される。
２１内でＬＡＮ１７に適応するＭＡＣ（Ｍｅｄｉａ Ａ
ｃｃｅｓｓ Ｃｏｎｔｒｏｌ）ヘッダが付加され、ＬＡ
Ｎコントローラ１３が持つＭＡＣアドレスを宛先とする
ＭＡＣフレームにカプセルされてＬＡＮ１７上を通って
ＬＡＮコントローラ１３に受信される。
【００３３】ＬＡＮコントローラ１３は自分宛てのフレ
ームであることを認識すると、ＬＡＮコントローラバス
１０１の使用権を獲得してＭＡＣフレームをＤＭＡ転送
によって２ポートメモリ９上に転送する。
ームであることを認識すると、ＬＡＮコントローラバス
１０１の使用権を獲得してＭＡＣフレームをＤＭＡ転送
によって２ポートメモリ９上に転送する。
【００３４】同時に、ＬＡＮコントローラ１３は受信フ
レームの格納されたバッファの位置を示すポインタとフ
レームの受信ステータス（例えば、エラーがあったか
等）とを情報として持つ受信バッファディスクリプタを
作成し、その受信バッファディスクリプタを受信キュー
に格納して転送処理プロセッサ２に割込みをかける。
レームの格納されたバッファの位置を示すポインタとフ
レームの受信ステータス（例えば、エラーがあったか
等）とを情報として持つ受信バッファディスクリプタを
作成し、その受信バッファディスクリプタを受信キュー
に格納して転送処理プロセッサ２に割込みをかける。
【００３５】受信キューは予め転送処理プロセッサ２と
取決めた２ポートメモリ９上の領域に格納しておく。割
込み信号はプロセッサバスセレクタ６を経由して割込コ
ントローラ８に入力され、割込コントローラ８で他のＬ
ＡＮコントローラ１４〜１６からの割込み信号との間の
調整を行い、その後に転送処理プロセッサ２に対して実
際に割込みをかける。
取決めた２ポートメモリ９上の領域に格納しておく。割
込み信号はプロセッサバスセレクタ６を経由して割込コ
ントローラ８に入力され、割込コントローラ８で他のＬ
ＡＮコントローラ１４〜１６からの割込み信号との間の
調整を行い、その後に転送処理プロセッサ２に対して実
際に割込みをかける。
【００３６】転送処理プロセッサ２は割込コントローラ
８からの割込み信号を受付けると、割込み要因を調べて
ＬＡＮコントローラ１３からの受信割込みであることを
知ると、２ポートメモリ９に格納された受信キューを参
照する。
８からの割込み信号を受付けると、割込み要因を調べて
ＬＡＮコントローラ１３からの受信割込みであることを
知ると、２ポートメモリ９に格納された受信キューを参
照する。
【００３７】転送処理プロセッサ２は受信バッファの情
報を持つ受信バッファディスクリプタを受信キューから
外して保持するとともに、受信バッファからのパケット
ヘッダ部分をＲＡＭ４にコピーする。
報を持つ受信バッファディスクリプタを受信キューから
外して保持するとともに、受信バッファからのパケット
ヘッダ部分をＲＡＭ４にコピーする。
【００３８】このとき同時に、キャッシュメモリ３上に
もそれらの情報がロードされる。パケットのヘッダ部分
は可変長であるため、予め定めた固定長、例えば６４オ
クテット程度をコピーし、ヘッダ処理の過程で必要とな
ったときに追加してコピーを行う。
もそれらの情報がロードされる。パケットのヘッダ部分
は可変長であるため、予め定めた固定長、例えば６４オ
クテット程度をコピーし、ヘッダ処理の過程で必要とな
ったときに追加してコピーを行う。
【００３９】転送処理プロセッサ２はコピーしたヘッダ
情報のうち、まずＭＡＣヘッダを解析し、ＭＡＣアドレ
スによるフィルタリング及びプロトコルタイプの識別を
ソフトウェアによって行う。
情報のうち、まずＭＡＣヘッダを解析し、ＭＡＣアドレ
スによるフィルタリング及びプロトコルタイプの識別を
ソフトウェアによって行う。
【００４０】転送処理プロセッサ２は受信したプロトコ
ルタイプのルーティングをサポートしているならば、対
応するプロトコル処理モジュールにパケットを引渡す。
また、転送処理プロセッサ２はルーティングできないプ
ロトコルで、ブリッジをサポートする場合はブリッジ処
理モジュールにパケットを引渡し、サポートしない場合
にはそのパケットを廃棄する。
ルタイプのルーティングをサポートしているならば、対
応するプロトコル処理モジュールにパケットを引渡す。
また、転送処理プロセッサ２はルーティングできないプ
ロトコルで、ブリッジをサポートする場合はブリッジ処
理モジュールにパケットを引渡し、サポートしない場合
にはそのパケットを廃棄する。
【００４１】上記のＭＡＣフレームはプロトコルがＩＰ
であるため、ＩＰ処理のソフトウェアモジュールに渡さ
れる。ＩＰ処理モジュールはＩＰヘッダの検査を行った
後に宛先ＩＰアドレスを参照し、ルーティング処理すべ
きアドレスかどうかを判定する。
であるため、ＩＰ処理のソフトウェアモジュールに渡さ
れる。ＩＰ処理モジュールはＩＰヘッダの検査を行った
後に宛先ＩＰアドレスを参照し、ルーティング処理すべ
きアドレスかどうかを判定する。
【００４２】ルーティングテーブルを検索して宛先ＩＰ
アドレスに到達させるためにはどのネットワーク、具体
的にはそのネットワークに接続されているＬＡＮコント
ローラがどれから出力すればいいかを知る。もしも、到
達する経路が不明である場合にはそのパケットを破棄す
る。
アドレスに到達させるためにはどのネットワーク、具体
的にはそのネットワークに接続されているＬＡＮコント
ローラがどれから出力すればいいかを知る。もしも、到
達する経路が不明である場合にはそのパケットを破棄す
る。
【００４３】上記の例の場合、転送処理プロセッサ２は
ルーティングテーブルからそのパケットをＬＡＮコント
ローラ１６に転送すればよいことを知り、受信バッファ
ディスクリプタ内に出力先を記憶する。
ルーティングテーブルからそのパケットをＬＡＮコント
ローラ１６に転送すればよいことを知り、受信バッファ
ディスクリプタ内に出力先を記憶する。
【００４４】次に、転送処理プロセッサ２は送出先ネッ
トワークの２層以下のプロトコルスタック及び送出可能
な最大フレーム長（ＭＴＵサイズ）等の情報を調べ、パ
ケットの分割が必要ならばフラグメント処理を行う。
トワークの２層以下のプロトコルスタック及び送出可能
な最大フレーム長（ＭＴＵサイズ）等の情報を調べ、パ
ケットの分割が必要ならばフラグメント処理を行う。
【００４５】また、転送処理プロセッサ２は宛先ＩＰア
ドレスからＭＡＣアドレスを検索してＭＡＣヘッダを生
成してパケットに付加（ＩＰパケットのカプセル化）
し、宛先へのＭＡＣフレームを生成する。
ドレスからＭＡＣアドレスを検索してＭＡＣヘッダを生
成してパケットに付加（ＩＰパケットのカプセル化）
し、宛先へのＭＡＣフレームを生成する。
【００４６】この操作は２ポートメモリ９上の受信パケ
ットを対象に行われ、ヘッダ部の変換やパケット分割が
あるときにはポインタ操作等を実施することになる。Ｉ
Ｐ以外のプロトコル処理モジュール及びブリッジモジュ
ールの処理もこれと同様である。
ットを対象に行われ、ヘッダ部の変換やパケット分割が
あるときにはポインタ操作等を実施することになる。Ｉ
Ｐ以外のプロトコル処理モジュール及びブリッジモジュ
ールの処理もこれと同様である。
【００４７】宛先へのＭＡＣフレームが格納された２ポ
ートメモリ９をＬＡＮコントローラ１６から直接アクセ
スさせるためには、パケットバス１１１をＬＡＮコント
ローラバス１０４に接続しなければならない。これは転
送処理プロセッサ２からパケットバス相互結合機構７を
操作することによって行われる。
ートメモリ９をＬＡＮコントローラ１６から直接アクセ
スさせるためには、パケットバス１１１をＬＡＮコント
ローラバス１０４に接続しなければならない。これは転
送処理プロセッサ２からパケットバス相互結合機構７を
操作することによって行われる。
【００４８】転送処理プロセッサ２は宛先へのＭＡＣフ
レームを転送するため、パケットバス相互結合機構７を
セットしてパケットバス１１１をＬＡＮコントローラバ
ス１０４に接続する。
レームを転送するため、パケットバス相互結合機構７を
セットしてパケットバス１１１をＬＡＮコントローラバ
ス１０４に接続する。
【００４９】このとき、パケットバス１１１またはＬＡ
Ｎコントローラバス１０４のいずれかが使用中の場合、
転送処理プロセッサ２はＲＡＭ４上に設けた各ＬＡＮコ
ントローラ１３〜１６別の出力待ちキューに受信バッフ
ァディスクリプタをつなぐ。
Ｎコントローラバス１０４のいずれかが使用中の場合、
転送処理プロセッサ２はＲＡＭ４上に設けた各ＬＡＮコ
ントローラ１３〜１６別の出力待ちキューに受信バッフ
ァディスクリプタをつなぐ。
【００５０】パケットバス１１１をＬＡＮコントローラ
バス１０４に接続すると、転送処理プロセッサ２は２ポ
ートメモリ１２にプロセッサバスセレクタ６経由でアク
セスし、ＬＡＮコントローラ１６の送信キューに受信バ
ッファディスクリプタをつなぎ、ＬＡＮコントローラ１
６に送信割込みをかける。
バス１０４に接続すると、転送処理プロセッサ２は２ポ
ートメモリ１２にプロセッサバスセレクタ６経由でアク
セスし、ＬＡＮコントローラ１６の送信キューに受信バ
ッファディスクリプタをつなぎ、ＬＡＮコントローラ１
６に送信割込みをかける。
【００５１】ＬＡＮコントローラ１６はネットワークの
アイドルを検出し、送信キューの受信バッファディスク
リプタを参照して２ポートメモリ９から宛先へのＭＡＣ
フレームを直接ＤＭＡ転送しながらネットワークに対し
て送信する。
アイドルを検出し、送信キューの受信バッファディスク
リプタを参照して２ポートメモリ９から宛先へのＭＡＣ
フレームを直接ＤＭＡ転送しながらネットワークに対し
て送信する。
【００５２】すなわち、ＬＡＮコントローラ１６は自回
路に対応する２ポートメモリ１２からパケットを取出し
て送信するのではなく、２ポートメモリ９に格納された
受信パケットを２ポートメモリ９から直接取出して送信
するので、２ポートメモリ９と２ポートメモリ１２との
間でのコピーは発生しない。
路に対応する２ポートメモリ１２からパケットを取出し
て送信するのではなく、２ポートメモリ９に格納された
受信パケットを２ポートメモリ９から直接取出して送信
するので、２ポートメモリ９と２ポートメモリ１２との
間でのコピーは発生しない。
【００５３】転送処理プロセッサ２はＬＡＮコントロー
ラ１６に送信割込みをかけると、ＩＰパケットに関する
処理を終了し、次の受信パケット処理を開始する。
ラ１６に送信割込みをかけると、ＩＰパケットに関する
処理を終了し、次の受信パケット処理を開始する。
【００５４】ＬＡＮコントローラ１６はパケットの送信
が終了すると、転送処理プロセッサ２に送信終了割込み
をかけ、転送処理プロセッサ２に送信完了を通知する。
転送処理プロセッサ２はパケットバス相互結合機構７の
接続を解除するようスイッチテーブルを変更し、スイッ
チ駆動信号を出力する。
が終了すると、転送処理プロセッサ２に送信終了割込み
をかけ、転送処理プロセッサ２に送信完了を通知する。
転送処理プロセッサ２はパケットバス相互結合機構７の
接続を解除するようスイッチテーブルを変更し、スイッ
チ駆動信号を出力する。
【００５５】転送処理プロセッサ２はＲＡＭ４上のＬＡ
Ｎコントローラ１６に対応する送信待ちキューを参照し
て保留されている受信バッファディスクリプタがあれ
ば、パケットバスの接続を試みる。パケットバス側がビ
ジーであれば、再度受信バッファディスクリプタは保留
される。
Ｎコントローラ１６に対応する送信待ちキューを参照し
て保留されている受信バッファディスクリプタがあれ
ば、パケットバスの接続を試みる。パケットバス側がビ
ジーであれば、再度受信バッファディスクリプタは保留
される。
【００５６】本発明の一実施例では２ポートメモリ９〜
１２として両ポートから同時に読出しが可能な構造のメ
モリを使用し、２ポートメモリ９〜１２への書込みはＬ
ＡＮコントローラ１３〜１６側のポートからのみに制限
することで、データのコヒーレンシの保証を容易にする
ことができる。
１２として両ポートから同時に読出しが可能な構造のメ
モリを使用し、２ポートメモリ９〜１２への書込みはＬ
ＡＮコントローラ１３〜１６側のポートからのみに制限
することで、データのコヒーレンシの保証を容易にする
ことができる。
【００５７】２ポートメモリ９〜１２の両ポートからの
同時読出しが行えるので、同一の２ポートメモリ９〜１
２にパケット受信とパケット送信とが同時に発生しても
それらの調停を行う必要はない。したがって、パケット
送信中の２ポートメモリ９〜１２へのパケット受信が発
生しても、ＤＭＡのオーバランやアンダランを生ずるこ
とはない。
同時読出しが行えるので、同一の２ポートメモリ９〜１
２にパケット受信とパケット送信とが同時に発生しても
それらの調停を行う必要はない。したがって、パケット
送信中の２ポートメモリ９〜１２へのパケット受信が発
生しても、ＤＭＡのオーバランやアンダランを生ずるこ
とはない。
【００５８】また、転送処理プロセッサ２は各ＬＡＮコ
ントローラ１３〜１６のブロックＤＭＡ転送期間中の２
ポートメモリ９〜１２にはアクセスできないが、ＬＡＮ
がイーサネットやトークンリングのように比較的低速で
あれば、ＬＡＮコントローラ１３〜１６のＤＭＡ転送に
占有される帯域は比較的小さい。
ントローラ１３〜１６のブロックＤＭＡ転送期間中の２
ポートメモリ９〜１２にはアクセスできないが、ＬＡＮ
がイーサネットやトークンリングのように比較的低速で
あれば、ＬＡＮコントローラ１３〜１６のＤＭＡ転送に
占有される帯域は比較的小さい。
【００５９】例えば、イーサネットの場合、送受信時に
は１０Ｍｂｐｓ（１．２５Ｍｂｙｔｅ／ｓ）程度しか占
有しないし、転送処理プロセッサ２のアクセスは送受信
キュー及びヘッダのアクセスのみに限定されるため、帯
域もあまり大きくない。
は１０Ｍｂｐｓ（１．２５Ｍｂｙｔｅ／ｓ）程度しか占
有しないし、転送処理プロセッサ２のアクセスは送受信
キュー及びヘッダのアクセスのみに限定されるため、帯
域もあまり大きくない。
【００６０】したがって、ＬＡＮコントローラバス１０
１〜１０４に要求される帯域はあまり大きくないので、
バス周辺回路や２ポートメモリ素子に要求されるアクセ
ス速度も高速である必要はない。
１〜１０４に要求される帯域はあまり大きくないので、
バス周辺回路や２ポートメモリ素子に要求されるアクセ
ス速度も高速である必要はない。
【００６１】図２は図１のパケットバス相互結合機構７
の構成を示す図であり、図３は図２のスイッチマトリク
ス部７２の構成を示す図である。これらの図において、
パケットバス相互結合機構７はエンコーダ７１とスイッ
チマトリクス部７２とから構成されている。
の構成を示す図であり、図３は図２のスイッチマトリク
ス部７２の構成を示す図である。これらの図において、
パケットバス相互結合機構７はエンコーダ７１とスイッ
チマトリクス部７２とから構成されている。
【００６２】スイッチマトリクス部７２はポートＡ〜Ｄ
各々に接続されたパケットバス１１１〜１１４と、ポー
トＷ〜Ｚ各々に接続されたＬＡＮコントローラバス１０
１〜１０４とを相互に接続するための１６個のスイッチ
ＳＷ−ＡＷ，ＳＷ−ＡＸ，ＳＷ−ＡＹ，ＳＷ−ＡＺ，Ｓ
Ｗ−ＢＷ，ＳＷ−ＢＸ，ＳＷ−ＢＹ，ＳＷ−ＢＺ，ＳＷ
−ＣＷ，ＳＷ−ＣＸ，ＳＷ−ＣＹ，ＳＷ−ＣＺ，ＳＷ−
ＤＷ，ＳＷ−ＤＸ，ＳＷ−ＤＹ，ＳＷ−ＤＺが設けられ
ている。
各々に接続されたパケットバス１１１〜１１４と、ポー
トＷ〜Ｚ各々に接続されたＬＡＮコントローラバス１０
１〜１０４とを相互に接続するための１６個のスイッチ
ＳＷ−ＡＷ，ＳＷ−ＡＸ，ＳＷ−ＡＹ，ＳＷ−ＡＺ，Ｓ
Ｗ−ＢＷ，ＳＷ−ＢＸ，ＳＷ−ＢＹ，ＳＷ−ＢＺ，ＳＷ
−ＣＷ，ＳＷ−ＣＸ，ＳＷ−ＣＹ，ＳＷ−ＣＺ，ＳＷ−
ＤＷ，ＳＷ−ＤＸ，ＳＷ−ＤＹ，ＳＷ−ＤＺが設けられ
ている。
【００６３】これらの１６個のスイッチのオン／オフを
外部から制御することで、ポートＡ〜ＤをポートＷ〜Ｚ
に任意に接続することが可能になる。例えば、ポートＡ
をポートＸに接続するためにはスイッチＳＷ−ＡＸをオ
ンにする。
外部から制御することで、ポートＡ〜ＤをポートＷ〜Ｚ
に任意に接続することが可能になる。例えば、ポートＡ
をポートＸに接続するためにはスイッチＳＷ−ＡＸをオ
ンにする。
【００６４】スイッチマトリクス部７２へのスイッチ駆
動信号は１６本の２値信号で済むので、４ビットの信号
を転送処理プロセッサ２からエンコーダ７１に与え、エ
ンコーダ７１で１６ビットのスイッチ駆動信号に変換さ
せてスイッチマトリクス部７２に出力する。
動信号は１６本の２値信号で済むので、４ビットの信号
を転送処理プロセッサ２からエンコーダ７１に与え、エ
ンコーダ７１で１６ビットのスイッチ駆動信号に変換さ
せてスイッチマトリクス部７２に出力する。
【００６５】このとき、各ポートＡ〜Ｄ，Ｗ〜Ｚが夫々
同時に２つ以上のスイッチがオンすると一つのバスが複
数のバスに結合されてしまうので、同時に各行及び各列
で複数のスイッチがオンしないようにエンコーダ７１に
禁止論理回路を組込んでおくとよい。
同時に２つ以上のスイッチがオンすると一つのバスが複
数のバスに結合されてしまうので、同時に各行及び各列
で複数のスイッチがオンしないようにエンコーダ７１に
禁止論理回路を組込んでおくとよい。
【００６６】ポートＡ〜Ｄ各々はポートＷ〜Ｚがポート
Ａ〜Ｄのうちのいずれにも接続されていなければ、その
ポートに接続することが可能であり、図２に示すよう
に、ポートＡがポートＸに接続されているときにポート
ＣをポートＺに接続することも可能である。
Ａ〜Ｄのうちのいずれにも接続されていなければ、その
ポートに接続することが可能であり、図２に示すよう
に、ポートＡがポートＸに接続されているときにポート
ＣをポートＺに接続することも可能である。
【００６７】この例では、バス結合機構としてマトリク
ス状のスイッチを用いて実現しているが、相互結合網等
の手法を利用して同様の機能を得ることもできる。
ス状のスイッチを用いて実現しているが、相互結合網等
の手法を利用して同様の機能を得ることもできる。
【００６８】上述したように、端末２１からサーバ２０
にパケット転送を行う場合にはパケットバス１１１とＬ
ＡＮコントローラバス１０４とを接続しなければならな
いので、スイッチＳＷ−ＡＺをオンするようスイッチテ
ーブルを変更し、そのスイッチテーブルにしたがってス
イッチ駆動信号を生成して出力する。
にパケット転送を行う場合にはパケットバス１１１とＬ
ＡＮコントローラバス１０４とを接続しなければならな
いので、スイッチＳＷ−ＡＺをオンするようスイッチテ
ーブルを変更し、そのスイッチテーブルにしたがってス
イッチ駆動信号を生成して出力する。
【００６９】このように、受信バッファを２ポート化し
て各ポートからの同時読出しを可能とし、送信側のＬＡ
Ｎコントローラ１３〜１６と２ポートメモリ９〜１２と
をパケットバス相互結合機構７によってポイント−ポイ
ント間固定接続にしてバス競合をなくすことによって、
高帯域のメモリ回路や３ポート以上の多重ポートメモリ
といった製作困難な高性能の高帯域マルチポートメモリ
を用いることなく、パケット転送を行うことができる。
て各ポートからの同時読出しを可能とし、送信側のＬＡ
Ｎコントローラ１３〜１６と２ポートメモリ９〜１２と
をパケットバス相互結合機構７によってポイント−ポイ
ント間固定接続にしてバス競合をなくすことによって、
高帯域のメモリ回路や３ポート以上の多重ポートメモリ
といった製作困難な高性能の高帯域マルチポートメモリ
を用いることなく、パケット転送を行うことができる。
【００７０】この場合、各ＬＡＮポート間のバッファコ
ピーが不要となるので、転送遅延を小さくすることがで
き、転送時間を少なくすることができる。
ピーが不要となるので、転送遅延を小さくすることがで
き、転送時間を少なくすることができる。
【００７１】
【発明の効果】以上説明したように本発明によれば、パ
ケットを格納する複数の２ポートメモリの一方のポート
に対応するＬＡＮコントローラを固定的に接続し、複数
の２ポートメモリの他のポートに対応するローカルエリ
アネットワーク以外のローカルエリアネットワークに接
続自在とし、パケットを格納する２ポートメモリとその
パケットの出力先のＬＡＮコントローラとを接続するよ
う制御することによって、製作困難な高帯域マルチポー
トメモリを用いることなく、転送遅延を小さくすること
ができるという効果がある。
ケットを格納する複数の２ポートメモリの一方のポート
に対応するＬＡＮコントローラを固定的に接続し、複数
の２ポートメモリの他のポートに対応するローカルエリ
アネットワーク以外のローカルエリアネットワークに接
続自在とし、パケットを格納する２ポートメモリとその
パケットの出力先のＬＡＮコントローラとを接続するよ
う制御することによって、製作困難な高帯域マルチポー
トメモリを用いることなく、転送遅延を小さくすること
ができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１のパケットバス相互結合機構の構成を示す
図である。
図である。
【図３】図２のスイッチマトリクス部の構成を示す図で
ある。
ある。
【図４】従来例の構成を示すブロック図である。
【図５】従来例の構成を示すブロック図である。
１ ＬＡＮ間接続装置 ２ 転送処理プロセッサ ６ プロセッサバスセレクタ ７ パケットバス相互結合機構 ８ 割込コントローラ ９〜１２ ２ポートメモリ １３〜１６ ＬＡＮコントローラ １７〜１９ ＬＡＮ
Claims (4)
- 【請求項１】 複数のローカルエリアネットワークに接
続されかつ複数のローカルエリアネットワーク各々の間
でパケットを中継するＬＡＮ間接続装置であって、対応
するローカルエリアネットワークへのアクセス制御を行
う複数のＬＡＮコントローラと、前記パケットを格納し
かつ一方のポートが対応するＬＡＮコントローラに固定
的に接続された複数の２ポートメモリと、前記複数の２
ポートメモリ各々の他のポートを前記複数の２ポートメ
モリ各々に対応するローカルエリアネットワーク以外の
ローカルエリアネットワークに接続自在とする接続手段
と、前記パケットを格納する２ポートメモリとそのパケ
ットの出力先のＬＡＮコントローラとを接続するよう前
記接続手段を制御する制御手段とを有することを特徴と
するＬＡＮ間接続装置。 - 【請求項２】 前記複数の２ポートメモリ各々は、前記
一方のポートに対する書込み読出しのうちの一方と前記
他方のポートに対する読出しとを同時に実行可能なよう
に構成されたことを特徴とする請求項１記載のＬＡＮ間
接続装置。 - 【請求項３】 前記制御手段は、前記２ポートメモリに
格納されたパケットの出力先を判別する手段と、判別さ
れた出力先に応じて前記パケットを格納する２ポートメ
モリとそのパケットの出力先のＬＡＮコントローラとを
接続するよう前記接続手段を制御する手段とを含むこと
を特徴とする請求項１または請求項２記載のＬＡＮ間接
続装置。 - 【請求項４】 前記制御手段は、前記２ポートメモリに
格納されたパケットの出力先を判別する手段と、判別さ
れた出力先に応じて前記接続手段に接続情報を出力する
出力手段とを含み、 前記接続手段は、前記複数の２ポートメモリ各々の一方
のポートに接続された信号線と他方のポートに接続され
た信号線との接続及び切断を前記接続情報に応じて行う
手段を含むことを特徴とする請求項１または請求項２記
載のＬＡＮ間接続装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6110751A JP2581002B2 (ja) | 1994-05-25 | 1994-05-25 | Ｌａｎ間接続装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6110751A JP2581002B2 (ja) | 1994-05-25 | 1994-05-25 | Ｌａｎ間接続装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321840A JPH07321840A (ja) | 1995-12-08 |
| JP2581002B2 true JP2581002B2 (ja) | 1997-02-12 |
Family
ID=14543641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6110751A Expired - Fee Related JP2581002B2 (ja) | 1994-05-25 | 1994-05-25 | Ｌａｎ間接続装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581002B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011188644A (ja) * | 2010-03-09 | 2011-09-22 | Toshiba Corp | 保護リレー装置、その制御方法及び制御プログラム並びに保護リレーシステム |
-
1994
- 1994-05-25 JP JP6110751A patent/JP2581002B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07321840A (ja) | 1995-12-08 |
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